CN111341756B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式涉及一种半导体存储装置。实施方式的半导体配线是在Poly配线与P衬底对向的区域之间，在P衬底内形成不用作电路元件且不进行信号的输入输出的电浮动的杂质层的N阱层。半导体配线用于被用作高电压信号的传输路径且传输半导体存储装置的存储单元阵列中的信息的写入信号的配线。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2018-237033号(申请日：2018年12月19日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在半导体装置中，设置着将电路元件间连接的半导体配线。
发明内容
实施方式提供一种具有抑制高电压信号传输时产生的电阻值增加的半导体配线的半导体装置。
实施方式的半导体装置具有半导体配线，所述半导体配线包含：第1导电型的第1半导体区域；绝缘层，形成在所述第1半导体区域上；半导体配线层，介隔所述绝缘层与所述第1半导体区域对向，形成为电路元件间的电流通路；以及浮动层，设置在介隔所述绝缘层与所述半导体配线层对向的所述第1半导体区域内，包含第2导电型的杂质，且不与电路元件连接而电浮动。
附图说明
图1是表示设置在实施方式的半导体装置的半导体配线的截面构造的图。
图2是表示Poly配线与浮动N阱层的配置关系的图。
图3A是概念性地表示与被施加高电压的Poly配线及衬底热电子相关的能带的图。
图3B是概念性地表示与被施加高电压的Poly配线及浮动N阱层相关的能带的图。
图4是表示实施方式的半导体存储装置的整体构成的一例的框图。
图5是表示半导体存储装置的存储单元阵列的电路构成的一例的框图。
图6是表示升压电路的构成例的图。
图7是表示对浮动N阱层施加外加电压的半导体配线的变化例的剖视图。
图8是将施加中间电压VM时的能带和与被施加高电压的Poly配线及浮动N阱层相关的能带一并表示的图。
图9是表示进行反馈控制的输出控制电路的一例的图。
具体实施方式
以下，参照附图对实施方式进行说明。
实施方式例示用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实际相同。另外，并非由构成要素的形状、构造、配置等指定本发明的技术思想。此外，以下说明中，对具有大致相同的功能及构成的构成要素标注相同符号，并省略详细说明。
本实施方式适用于供配置因杂质的导入处理等而低电阻化的半导体配线、例如由包含多结晶硅、也就是多晶硅(Poly silicon)的半导体材料形成的Poly配线的区域。该Poly配线是将电路元件间电连接的Poly配线、或用作电路元件中的电阻器元件的Poly配线等。此处，以将电路元件间电连接的Poly配线为例进行说明。Poly配线也能够通过导入杂质来调整配线电阻值。本实施方式抑制当Poly配线传输高电压信号、例如升压到20V以上的写入信号Vpgm时对配线等造成影响的热电子的产生。本实施方式中，此处产生的热电子是从P型半导体衬底释放的，所以称为衬底热电子(Substrate Hot Electron：SHE)。
该衬底热电子(SHE)是例如当对形成在P型半导体衬底(或P型阱层)上的ploy配线施加高电压信号时，半导体衬底的表面成为深耗尽(deep depletion)状态(深空乏化之状态)而产生。产生如下现象：该处产生的衬底热电子跳入到Poly配线中而使配线电阻上升。推测配线电阻的上升受以热电子为原因之一的多晶硅内的氢的脱附影响。因该衬底热电子的产生所引起的配线电阻的上升，导致正在传输的信号的电压值比所设定的电压值下降，而有可能发生误动作。另外，作为该电压降的对策，如果提升输出时的电压，那么由电阻值的增加量所产生的耗电量增加，进而也成为发热的原因之一，并且使SHE增加，使电阻值的上升速度加快，而成为半导体装置的寿命缩短的原因之一。
参照图1至图3A、图3B，对设置在本实施方式的半导体装置的半导体配线进行说明。图1表示形成在半导体衬底上的配线的截面构造，图2表示配线与浮动层的关系。
在图1所示的例子中，在P型半导体衬底(以下称为P衬底)31上，介隔包含例如氧化硅膜的绝缘层32而形成包含多晶硅配线层的Poly配线层33。本实施方式是在Poly配线层33与P衬底31对向的区域之间，在与绝缘层32相接的P衬底31内形成不用作电路元件且不进行信号的输入输出的电浮动的杂质层。该杂质层例如形成作为N型半导体层的N型层或N阱(well)层34。也就是说，在图1中，在P衬底(P阱层)上形成着具有N阱层34-绝缘层32-Poly配线层33的一体积层构造的半导体配线(或下述半导体电阻器层)。此外，该半导体配线并不限定于在水平方向上被牵引且各层在深度方向(或高度方向)上积层的构造，也可为半导体配线在与水平方向交叉的方向上被牵引且各层在侧方(或水平方向)排列的构造。此处，以N阱层作为一例进行说明，但即使为N型层，也发挥同等的作用效果。
在以下说明中，因为不与其它电路元件连接而电浮动，所以将N阱层34称为浮动(Floating)N阱层34。此外，关于P型半导体及N型半导体，称为第1导电型的半导体及第2导电型的半导体。P型半导体及N型半导体只要导电型相互相反，则可为任意者。也就是说，如果P型半导体为第1导电型，那么N型半导体为第2导电型。反之，如果P型半导体为第2导电型，那么N型半导体为第1导电型。本实施方式中，示出了在P衬底内形成作为N型浮动层的浮动N阱层的例子，但反之也可为在N衬底内形成作为P型浮动层的浮动P阱层的构造。此外，将N型浮动层或P型浮动层设为浮动层。
浮动N阱层34例如利用离子注入工艺而导入五价元素、例如磷(P)或砷(As)等杂质。当然，杂质导入方法并不限定于离子注入法，也可使用其它公知工艺。浮动N阱层34的杂质浓度是在电路元件设计时适当设定，但例如也可为与构成通常的晶体管的源极、漏极等电路元件同等的浓度。浮动N阱层34也能在晶体管等其它电路元件的N阱层的形成步骤中以相同的工艺同时形成。
浮动N阱层34通过介隔绝缘层32与poly配线层33的电容耦合，被升压成高电压，如下述图3B所示，大致消除位于poly配线层33正下方的半导体衬底的绝缘层32附近的能带的弯曲，而抑制衬底热电子的产生，并且大致消除能带弯曲而使电子难以越过电位势垒。此处，传输到Poly配线层33的高电压的信号是假定像时钟信号那样的脉冲信号，例如有传输到字线WL的写入信号Vpgm等。
浮动N阱层34的宽度W2较理想的是与Poly配线层33的宽度W1相同宽度或大致相等。但是，如果宽度大，那么效果会变小，但效果不会消失。另外，使宽度变窄能够增大效果。此外，如图2所示，即使浮动N阱层34的宽度W2小于Poly配线层33的宽度W1，只要浮动N阱层34的宽度W2加上浮动N阱层34的周围所产生的空乏层35的宽度而得的宽度W3为与Poly配线层33的宽度W1同等以上，那么也发挥相同的作用效果。另外，本实施方式中，对在1个Poly配线层33的下层成对形成1个浮动N阱层34的构成例进行了说明，但在紧密地形成多个Poly配线层33的情况下，也可形成宽度包含这些多个Poly配线层33在内的1个浮动N阱层34。另外，当对Poly配线层33施加高电压的信号时，浮动N阱层34可期望通过缩小与P衬底31的电容来使电位上升，因此较理想的是在具有抑制衬底热电子(SHE)的释放的效果的范围内，层厚较薄。
另外，绝缘层32的层厚是根据对于传输到Poly配线层33的信号的大小(电压值及电流值)的耐压及浮动N阱层34的杂质浓度或电容值而适当设定。绝缘层32在电场为5～6MV/cm以上的情况下，流经绝缘层32内的隧道电流成为问题。因此，需要像电场不超过5～6MV/cm这样的绝缘层32的厚度。如果是高电压为24V的例子，那么6MV相当于40nm。因此，绝缘层32的层厚需要40nm以上的厚度。
另外，本实施方式中是将浮动N阱层34形成在P衬底内的例子，但并不限定于衬底。如果配线的形成对象为积层电路元件的构造、例如积层存储单元阵列11的构造，那么在积层构造中，也可在配置于与所要形成的配线对向的位置的P型半导体层(或P型半导体区域)内形成浮动N层或浮动N阱层34。
进而，本实施方式中，对仅在Poly配线层33的一面(与P衬底的对向面)侧形成着浮动N阱层34的例子进行了说明，但并不限定于此。例如，将图1所示的浮动N阱层34的形成位置假定为矩形截面形状的Poly配线层33的下方。只要Poly配线层33为介隔绝缘层由P型半导体层覆盖的构造，那么可于在矩形的侧方相接的P型半导体层内形成浮动N阱层34，也可于在矩形的上方相接的P型半导体层内形成浮动N阱层34。另外，浮动N阱层34并不限定于对向配置在Poly配线层33的一面侧，也可在上下表面等一面以上以对向的方式设置。另外，Poly配线层33并不限定于矩形截面形状，例如也可形成为圆形状或椭圆形状。在该情况下，例如也可以包围半周或1/3周左右的方式介隔绝缘层而形成浮动N阱层34。
参照图3A、图3B所示的能带，对衬底热电子的产生、及本实施方式的具有浮动N阱层34的P衬底31上所设置的Poly配线层33的特性进行说明。图3A是概念性地表示与被施加高电压的配线及衬底热电子相关的能带的图，图3B是概念性地表示与被施加高电压的配线及浮动N阱层相关的能带的图。
图3A所示的能带B表示对未设置浮动N阱层34的Poly配线层施加高电压时的配线的特性。能带B的上限表示传导体底的能量的特性，下限表示荷电子带顶。能带B在与绝缘层相接的P衬底的界面附近，具有能量eV的电平急剧减少的能带弯曲。如能带B所示，在能带弯曲陡峭的情况下，电子(SHE)从P衬底31内越过由绝缘层32形成的电位势垒，跳入到Poly配线层中。已知热电子(SHE)会对所跳入的Poly层的特性造成影响而使电阻值变高。也就是说，Poly配线层的电阻值变高。
图3B所示的对本实施方式的Poly配线层33施加了高电压时的能带A通过浮动N阱层34，而从P衬底31到浮动N阱层34的界面具有能量eV减少的能带弯曲。关于能量eV的能带弯曲，弯曲的斜率因浮动N阱层34的杂质浓度而发生变化。浮动N阱层34的杂质浓度变得越浓，那么如图3B所示，能量eV的能带弯曲的平坦性变得越大。进而，在浮动N阱层34内，能量eV大致无增减，在绝缘层32的界面的电位势垒(上限)以下平行地推移，与绝缘层32的界面的电位势垒相接。因此，即使对Poly配线层施加高电压的信号，由于能量eV的能带弯曲已平坦化，所以也能够抑制因能带弯曲而导致从P衬底31经由N阱层34向Poly配线层33释放衬底热电子(SHE)。
根据以上内容，本实施方式的配线能够通过抑制衬底热电子的产生，而防止Poly配线的配线电阻增加，防止所传输的高电压的信号的低压化，从而对电路元件传输预先设定的电压值的信号。另外，也能够抑制用来应对配线的高电阻化的电压上升所引起的耗电量的增加或发热的增加，并且能够防止因电压上升而导致使SHE增加并使电阻值的上升速度加快的情况。
＜第1应用例＞
以下，作为本实施方式的设置半导体配线的半导体装置的一例，列举半导体存储装置进行说明。
首先，对半导体存储装置1的整体构成进行说明。
图4表示半导体存储装置1的整体构成的一例。该半导体存储装置1例如是由外部的存储器控制器2控制且能够非易失地存储数据的NAND(Not AND，与非)型闪速存储器。该半导体存储装置1例如包含存储单元阵列11及周边电路。周边电路例如包含行解码器12、感测放大器13、序列发生器14及升压电路15。
首先，存储单元阵列11包含下述多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是非易失性存储单元的组，例如用作数据的擦除单位。在存储单元阵列11呈矩阵状设置着多条位线及多条字线。1个存储单元与1条位线及1条字线建立关联。
行解码器12基于半导体存储装置1从存储器控制器2接收到的地址信息ADD，而选择1个区块BLK。然后，行解码器12对例如所选择的字线WL及非选择的字线WL分别施加预先设定的电压、例如中间通路电压Vpass(写入禁止信号)、高电压的写入电压Vpgm(写入信号)。
感测放大器13在写入动作中保存半导体存储装置1从存储器控制器2接收到的写入数据DAT，并基于写入数据DAT对位线施加设定电压的写入信号。另外，感测放大器13在读出动作中，基于位线的电压判定存储单元中所存储的数据，并将基于判定结果的读出数据DAT输出到存储器控制器2。
序列发生器14基于半导体存储装置1从存储器控制器2接收到的指令CMD来控制半导体存储装置1整体的动作。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如在半导体存储装置1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读取使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。输入输出信号I/O例如为8比特的信号，包含指令CMD、地址信息ADD、及数据DAT等。
指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储装置1所接收到的信号I/O为地址信息ADD的信号。写入使能信号WEn是以将输入输出信号I/O输入的方式命令半导体存储装置1的信号。读取使能信号REn是以将输入输出信号I/O输出的方式命令半导体存储装置1的信号。就绪/忙碌信号RBn是向存储器控制器2通知半导体存储装置1为受理来自存储器控制器2的命令的就绪状态还是未受理命令的忙碌状态的信号。
升压电路15是将从配置在前段的振荡电路输出的时钟信号(脉冲信号)或//>(/>的反转信号)等升压到各构成要素中所设定的电压值后供给的电路。此处，基于来自序列发生器14的指令，对存储单元阵列11、行解码器12及感测放大器13供给升压后的电压信号。该升压电路15如下所述那样可于输出侧的一部分使用本实施方式的配线。
以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成1个半导体存储装置。作为这种半导体存储装置，例如可列举像SDTM(secure digital，安全数字)卡(注册商标)那样的存储卡、或SSD(Solid State Drive，固态驱动器)等。
接下来，对半导体存储装置1的存储单元阵列11进行说明。
图5示出存储单元阵列11中所包含的多个区块BLK中的1个区块BLK的电路构成作为图4所示的存储单元阵列11的电路构成的一例。
如图5所示，区块BLK0包含例如4个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串NS。NAND串NS分别包含例如64个存储单元晶体管MT0～MT63、5个虚设存储单元晶体管MTDD0a、MTDD0b、MTDD1、MTDS0、及MTDS1、以及选择晶体管ST1及ST2。
以下，在不限定存储单元晶体管MT0～MT63的情况下，表述为存储单元晶体管MT。另外，在不限定虚设存储单元晶体管MTDD0a、MTDD0b、MTDD1、MTDS0、及MTDS1的情况下，表述为虚设存储单元晶体管MTD。
存储单元晶体管MT及虚设存储单元晶体管MTD具备控制栅极及电荷蓄积层。存储单元晶体管MT非易失地保存数据。虚设存储单元晶体管MTD的构成与存储单元晶体管MT相同，但作为虚设使用，并不用于数据的保存。
此外，存储单元晶体管MT及虚设存储单元晶体管MTD可为在电荷蓄积层使用绝缘层的MONOS(Metal Oxide Nitride Oxide Silicon，金属氧化氮氧化硅)型，也可为在电荷蓄积层使用导电层的FG(Floating Gate，浮栅)型。以下，本实施方式中，以MONOS型为例进行说明。另外，存储单元晶体管MT的个数也可为8个或16个、32个、96个、128个等，它的数量并无限定。另外，虚设存储单元晶体管MTD以及选择晶体管ST1及ST2的个数为任意。选择晶体管ST1及ST2分别只要有1个以上即可。
存储单元晶体管MT及虚设存储单元晶体管MTD串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，虚设存储单元晶体管MTDS0及MTDS1、存储单元晶体管MT0～MT63、以及虚设存储单元晶体管MTDD1、MTDD0b、及MTDD0a的电流路径被串联连接。而且，虚设存储单元晶体管MTDD0a的漏极连接在选择晶体管ST1的源极，虚设存储单元晶体管MTDS0的源极连接在选择晶体管ST2的漏极。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。串单元SU0～SU3各自的选择晶体管ST2的栅极共通地连接在选择栅极线SGS。以下，在不限定选择栅极线SGD0～SGD3的情况下，表述为选择栅极线SGD。此外，串单元SU0～SU3各自的选择晶体管ST2的栅极也可分别连接在不同的选择栅极线SGS0～SGS3。
位于区块BLK内的存储单元晶体管MT0～MT63的控制栅极分别共通连接在字线WL0～WL63。配置在区块BLK内的虚设存储单元晶体管MTDD0a及MTDD0b的控制栅极共通地连接在虚设字线DD0。配置在区块BLK内的虚设存储单元晶体管MTDD1、MTDS0、及MTDS1的控制栅极分别共通连接在虚设字线DD1、DS0、及DS1。
以下说明中，在不限定字线WL0～WL63中的任一条的情况下，统称为字线WL。在不限定虚设字线DD0及DD1中的任一条的情况下，统称为虚设字线DD，在不限定虚设字线DS0及DS1中的任一条的情况下，同样地称为虚设字线DS。进而，在不限定虚设存储单元晶体管MTDD0a及MTDD0b中的任一个的情况下，统称为虚设存储单元晶体管MTDD0。
位于串单元SU内的各NAND串NS的选择晶体管ST1的漏极分别连接在不同的位线BL0～BL(N－1，其中N为2以上的整数)。以下，在不限定位线BL0～BL(N－1)的情况下，表述为位线BL。各位线BL在多个区块BLK间将位于各串单元SU内的1个NAND串NS共通地连接。进而，多个选择晶体管ST2的源极共通地连接在源极线SL。也就是说，串单元SU是连接在不同的位线BL且连接在同一选择栅极线SGD的NAND串NS的集合体。另外，区块BLK是使字线WL共通的多个串单元SU的集合体。而且，存储单元阵列10是使位线BL共通的多个区块BLK的组。
数据的写入动作及读出动作是对任一串单元SU中的任一字线WL所连接的存储单元晶体管MT统一进行。
接下来，对设置本实施方式的半导体配线的升压电路15进行说明。
图6是表示升压电路15的一例的构成例的图。升压电路15与电荷泵电路同等。升压电路15使所输入的脉冲信号等升压到大于所供给的外部电压Vcc的正电压，而产生高电压的信号VP。此处，以产生正电压的升压电路15为例进行说明，但对于图6所示的二极管D，通过将阳极与阴极反向配置，也能够产生小于外部电压Vcc的负电压。另外，本实施方式中，例示了二极管D作为电路元件，但也能取而代之使用MOS(metal oxide semiconductor，金属氧化物半导体)晶体管。在使用该MOS晶体管的情况下，能够通过将栅极连接在漏极，使漏极作为阴极发挥功能，使源极作为阳极发挥功能来实现。因此，可不追加用来制作二极管的制造步骤，而通过变更作为晶体管形成的电路元件的连接来制作二极管。
升压电路15的二极管D1～Dn以将前段的二极管、例如二极管D1的阴极连接在后段的二极管D2的阳极的方式串联连接。第1段二极管D1的阳极连接在供给端子21，被供给外部电压Vcc。另外，成为最终段的二极管Dn的输出端的阴极连接在输出端子22。进而，经由电容器元件C1、C3、…对奇数段的二极管D1、D3、…的阴极输入时钟信号另外，经由电容器元件C2、C4、…对偶数段的二极管D2、D4、…的阴极输入反转时钟信号//>
在这种电路构成中，通过利用时钟信号交替地启动各电容器元件C1～Cn-1的两端电压，而从最终段的二极管Dn的阴极输出被升压到比外部电压Vcc更高电压的正电压信号Vp。
在升压电路15内，本实施方式的配线、也就是具有浮动N阱层34的Poly配线层33应用于将最终段的二极管Dn的阴极与输出端子22连接的以粗实线图示的配线。
在半导体存储装置1中，升压电路15对存储单元阵列11、行解码器12及感测放大器13输出升压到针对每一供给对象分别设定的任意电压值的信号VP。例如，在行解码器12中，接收信号VP，对字线WL输出成为20V以上的写入信号Vpgm。作为驱动例，例如选择字线WL62，施加24V左右的高电压的写入信号Vpgm，对非选择的字线WL0、WL1、…、WL61、W63分别施加例如10V中间电压的通路电压信号Vpass。因此，对这些字线WL0～WL63，应用本实施方式的具有浮动N阱层34的半导体配线层33。
另外，在从升压电路15(例如第1电路)连接电路元件、例如行解码器12(例如第2电路)的配线中，在为包含连接上层与下层的层间连接等牵引距离较长的配线的情况下，也并用金属配线。关于本实施方式中的Poly配线层33，在从配线整体来看将多个电路间连接或用作电路元件周围的配线的情况下，有时局部使用或作为短线使用。
如上所述，本实施方式的半导体配线能够应用于二维地展开的存储单元阵列或将它们分层地积层而成的分层构造的存储单元各层的字线WL。通过将该半导体配线用于字线WL，能够抑制因写入信号Vpgm等高电压信号所引起的衬底热电子(SHE)，防止电压值上升或耗电增大，且也能排除发热的一个原因。
＜变化例＞
参照图7，对本实施方式的半导体配线、也就是具有浮动N阱层34的Poly配线层33的变化例进行说明。图7表示成为变化例的具有孤立N阱层36的Poly配线层33的截面构成。
在该变化例中，示出了去除图1所示的P衬底31上的绝缘层32的一部分，而使露出于浮动N阱层34(或N型层)的窗32a开口，且连接外部端子Vapp的N阱层36。关于该N阱层36，也不用作电路元件，且不进行信号(信息信号、控制信号等)的输入输出，为孤立(island)状态。因此，N阱层36在通常时为浮动电位的杂质层。该N阱层36通过从外部端子Vapp被施加任意电压VM而成为电充电的状态。在以下说明中，将对浮动N阱层34施加电压而成者称为孤立N阱层36[孤立杂质层]。另外，孤立N阱层36只要在Poly配线层33被施加高电压时为充电状态即可。因此，对孤立N阱层36施加任意电压只要至少在Poly配线层33被施加了高电压时施加即可，无需始终对孤立N阱层36施加任意电压。
图8是将通过外部端子Vapp从外部对孤立N阱层36施加例如18V左右的中间电压VM时的能带与所述图3B所示的能带一并表示的图。
如图8所示，被施加了中间电压VM的孤立N阱层36的能量电平上升，并且由绝缘层32所形成的禁止带的能量电平也上升。假定对Poly配线层33施加例如24V程度的高电压的情况下，施加到绝缘层32的电压成为24V－18V＝6V。如上所述，如果是高电压为24V的例子，那么绝缘层32的厚度适宜为40nm以上。
作为此时的电场，成为6V/40nm＝1.5MV/cm，所以在绝缘层32中几乎不流动电流(FN隧道电流)，电子不会跳入到Poly配线层33中。因此，能够使电子难以越过电位势垒，从而抑制衬底热电子的产生。
此外，对孤立N阱层36的电位VN阱进行说明。如果将绝缘层32的电容设为Cox、将N阱/P衬底间电容设为Cpn，那么VN阱＝24V*Cox/(Cox+Cpn)。此处，如果P衬底31的浓度低，也就是说，如果P衬底31的浓度＜＜孤立N阱层36的浓度，那么Cox＞＞Cpn。因此，电位VF-N阱≒24V，与Poly配线层33的24V大致无电压差，因此几乎不会对绝缘层32施加电压。但是，如果使孤立N阱层36的层厚或浓度超出需要地变大，那么电容Cpn变大，也就是说，Cox/(Cox+Cnp)变得小于1，因此电位VF-N阱也降低，从而效果也会减少。
＜第2应用例＞
第2应用例是将本实施方式的半导体配线用作电阻器元件。图9表示进行反馈控制的输出控制电路的一例。
本实施方式的半导体配线能够通过适当设定杂质的浓度、电阻器元件的电流流动的方向的长度及元件截面面积等来获得所需的电阻值。本应用例中，将半导体配线用作电阻器元件。电阻器元件对于所传输的信号产生与电阻值对应的电压降。电阻器元件例如可设定为数十kΩ的电阻值。第2应用例是将半导体配线作为电阻器元件而用于电阻R1、R2的例子。
该输出控制电路具备：电阻R1、R2，将升压电路15的输出进行分支后获取，检测监控器电位；以及运算放大器M1，以消除所检测出的监控器电位与基准电位的差的方式进行控制。
输出控制电路的电阻R1、R2被串联连接，检测施加在电阻R1与电阻R2的连接点的电压作为监控器电位。该例中，以监控器电位成为与基准电位相同的电位的方式设定电阻R1、R2的分压比。
升压电路15如上所述输出例如24V的高电压的输出信号。因此，与传输升压电位的输出信号的输出线一起，也对分压电阻线施加相同的输出信号。因此，在包含电阻R1、R2的分压电阻线中，当使用以往构造的半导体配线(Poly配线)时，也会产生所述衬底热电子，电阻R1、2的电阻值分别包含不同的上升而发生变动。该电阻值的变动使电阻R1、2的分压比也发生变动，因此也会对监控器电位产生影响。在监控器电位不适当地变动的情况下，会使升压电路15的输出不稳定。因此，对电阻R1、2，使用半导体配线(Poly层+绝缘层+浮动N型层)作为电阻器元件，以使电阻值不因衬底热电子的产生而发生变动。在使用Poly层作为电阻器的情况下，因为在该层内会产生电压降，所以存在高电压的区域到低电压的区域。当浮动N型层仅位于电压高的区域的正下方时，效果提升。另外，即使将电压高的区域的浮动N型层与电压低的区域的浮动N型层分离，也能获得相同的效果。
为了将这种半导体配线用作电阻器元件，如上所述，需要施加到绝缘层的电场不超过5～6MV/cm的厚度。例如，如果高电压为24V，那么绝缘层的层厚设定为40nm以上的厚度。另外，浮动N型层适宜为P衬底的10倍以上的杂质浓度，当被施加了最大电压时，空乏层具有未达绝缘层的厚度。
根据第2应用例，通过将包含浮动N型层的半导体配线用作电阻器元件，而在施加高电压时，通过防止衬底热电子的产生而抑制电阻值的变动。通过抑制用作电路元件的电阻器元件的电阻值的变动，能够防止电路元件的动作或特性变差，从而维持所需的性能。另外，能够防止伴随电阻值变动的耗电的增加，且防止发热的一个原因。
进而，不仅能够将作为第2应用例所说明的本实施方式的半导体配线用作电阻器元件，而且也适于施加高电压的电路元件及配线，例如能够应用于NOR(NOT OR，或非)型存储电路或CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)电路。
以上所说明的本发明的若干实施方式及变化例并无限定。在实施阶段，能够在不脱离其主旨的范围内进行各种变化。进而，所述实施方式中包含各种阶段的发明，通过将公开的多个构成要件适当组合而提取各种发明。另外，即使从实施方式所例示的所有构成要件中删除若干构成要件，也能解决发明要解决的问题一栏中所述的问题，且能获得发明效果一栏中所述的效果，在该情况下，提取删除了该构成要件后的构成作为发明。

Claims (13)

1.一种半导体存储装置，包含：
存储单元阵列，各自连接于字线及位线；
升压电路，对电连接于所述字线的配线供给写入电压；
第1导电型的第1半导体区域；
绝缘层，形成在所述第1半导体区域上；
半导体配线层，介隔所述绝缘层与所述第1半导体区域对向；以及
浮动层，设置在介隔所述绝缘层与所述半导体配线层对向的所述第1半导体区域内，包含第2导电型的杂质；
所述配线包含所述半导体配线层。
2.根据权利要求1所述的半导体存储装置，其中在所述第1导电型为P型时，所述浮动层为第2导电型的N型半导体层或N阱层。
3.根据权利要求1所述的半导体存储装置，其中所述浮动层的宽度具有所述半导体配线层的宽度以下的宽度。
4.根据权利要求1所述的半导体存储装置，其中所述浮动层在具有矩形截面形状时，相对于所述半导体配线层，与至少1面对向地形成。
5.根据权利要求1所述的半导体存储装置，其中所述半导体配线层由包含多晶硅的半导体材料形成。
6.根据权利要求1所述的半导体存储装置，其中所述半导体配线层是任意设定的电阻值的电阻器元件。
7.根据权利要求1所述的半导体存储装置，其中所述浮动层通过从外部对浮动电位施加任意电压而形成经充电状态的孤立杂质层。
8.根据权利要求1所述的半导体存储装置，其中所述浮动层包含：含有磷(P)或砷(As)的五价元素的杂质。
9.根据权利要求1所述的半导体存储装置，其中所述绝缘层具有使由施加到所述半导体配线层的所述写入电压所产生的电场不超过5～6MV/cm的厚度。
10.根据权利要求1所述的半导体存储装置，其中所述半导体配线层与金属配线并用。
11.根据权利要求1所述的半导体存储装置，其中所述写入电压是用于将信息写入所述存储单元阵列的电压。
12.根据权利要求1所述的半导体存储装置，其中所述绝缘层的厚度为40nm以上。
13.根据权利要求1所述的半导体存储装置，其中所述升压电路包含：
第1二极管，包含第1阳极及第1阴极，所述第1阳极电连接在外部电压的供给端子；
第2二极管，包含第2阳极及第2阴极，所述第2阳极电连接在所述第1阴极；
第3二极管，包含第3阳极及第3阴极，所述第3阳极电连接在所述第2阴极，所述第3阴极电连接在所述配线；
第1电容器，包含第1节点及第2节点，所述第1节点电连接在所述第1阴极及所述第2阳极，所述第2节点被供给时钟信号；以及
第2电容器，包含第3节点及第4节点，所述第3节点电连接在所述第2阴极及所述第3阳极，所述第4节点被供给反转时钟信号。
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