CN114255808A - 存储器件 - Google Patents

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Abstract

一种存储器件包括存储块和外围电路，每个所述存储块包括存储单元，所述外围电路控制所述存储块并对每个所述存储块执行擦除操作。每个存储块包括：堆叠在衬底上的字线，垂直于所述衬底的上表面延伸并且穿透所述字线的沟道结构，以及设置在所述衬底上并且连接到所述沟道结构的源极区。在向目标存储块的所述源极区输入擦除电压的擦除操作期间，所述外围电路在第一时间点使第一字线的电压从第一偏压减小到第二偏压，以及在不同于所述第一时间点的第二时间点使不同于所述第一字线的第二字线的电压从第三偏压减小到第四偏压。

Description

存储器件
相关申请的交叉引用
本申请要求于2020年9月22日向韩国知识产权局提交的韩国专利申请No.10-2020-0122197的优先权，出于所有目的，其全部公开内容通过引用并入本文。
技术领域
本公开涉及存储器件。
背景技术
存储器件可以提供写入和擦除数据或读取所记录的数据的功能。为了准确地读取被写入存储器件的数据，需要根据被写入每个存储单元的数据来适当地控制阈值电压的分布。如果在擦除所记录的数据的擦除操作之后没有适当地控制存储单元的阈值电压的分布，则编程操作之后的存储单元的分布也可能变差，并且存储器件的性能可能下降。
发明内容
一方面提供了一种存储器件，该存储器件在擦除操作期间将输入到与存储单元连接的字线的电压从第一偏压降低到第二偏压，从而显著降低在擦除操作中字线与沟道层之间的耦合分量(coupling component)的影响，并且减小存储单元的阈值电压分布的变化，从而改善存储器件的性能。
根据一个或更多个示例实施例的一方面，提供了一种存储器件，包括：单元区域，在所述单元区域中设置有多个存储块，每个存储块包括多个存储单元；以及外围电路区域，所述外围电路区域包括外围电路，所述外围电路控制所述多个存储块并且被配置为以所述多个存储块中的每个存储块为单位执行擦除操作，其中，所述多个存储块中的每个存储块包括：堆叠在衬底上的多条字线，沿垂直于所述衬底的上表面的第一方向延伸并穿透所述多条字线的多个沟道结构，以及设置在所述衬底上并且连接到所述多个沟道结构的源极区，并且所述外围电路被配置为：在向所述多个存储块当中的目标存储块的所述源极区提供擦除电压的所述擦除操作期间，在第一时间点使第一字线的电压从第一偏压减小到第二偏压，并且在不同于所述第一时间点的第二时间点使不同于所述第一字线的第二字线的电压从第三偏压减小到第四偏压。
根据一个或更多个示例实施例的另一方面，提供了一种存储器件，包括：多条字线，所述多条字线堆叠在衬底上；多个沟道结构，所述多个沟道结构在垂直于所述衬底的上表面的第一方向上延伸并且穿透所述多条字线；源极区，所述源极区设置在所述衬底上并且连接到所述多个沟道结构；多个分隔层，所述多个分隔层将所述多条字线划分为多个存储块；以及外围电路，所述外围电路被配置为在以所述多个中的每个存储块为单位执行的擦除操作中向所述源极区输入擦除电压，其中，所述多条字线包括第一字线组和第二字线组，所述第一字线组和所述第二字线组均包括两条或更多条字线，所述第二字线组在所述第一方向上设置在所述第一字线组与所述衬底之间，并且所述外围电路进一步被配置为在所述源极区的电压增加到所述擦除电压时向所述第一字线组和所述第二字线组输入相同的电压，以及在所述源极区的电压保持在所述擦除电压时，比使输入到所述第二字线组的电压减小更早地使输入到所述第一字线组的电压减小。
根据一个或更多个示例实施例的又一方面，提供了一种存储器件，包括：单元区域，在所述单元区域中设置有多个存储块，所述多个存储块均包括：堆叠在衬底上的多条字线，在垂直于所述衬底的上表面的第一方向上延伸并且穿透所述多条字线的多个沟道层，以及设置在所述衬底上并且连接到所述多个沟道层的源极区；以及外围电路区域，所述外围电路区域包括外围电路，所述外围电路控制所述单元区域，并且被配置为以所述多个存储块中的每个存储块为单位执行擦除操作，其中，擦除电压被输入到所述源极区的擦除时间包括过渡时段和保持时段，在所述过渡时段内所述源极区的电压增加到所述擦除电压，在所述保持时段内所述源极区的电压被保持在所述擦除电压，并且所述外围电路进一步被配置为：在所述保持时段内的第一时间期间将所述多条字线与所述多个沟道层之间的电压差设置为第一电平，在所述第一时间之后的第二时间期间将所述多条字线中的一部分字线与所述多个沟道层之间的电压差设置为高于所述第一电平的第二电平，以及在所述第二时间之后的第三时间期间将所述多条字线与所述多个沟道层之间的电压差设置为所述第二电平。
根据一个或更多个示例实施例的再一方面，提供了一种存储器件，包括：衬底，所述衬底上设置有被划分为多个存储块的多个存储单元，每个存储块包括公共源极线、多条字线、以及在垂直于所述衬底的上表面的第一方向上堆叠在所述衬底上的多条位线，其中，在所述多个存储块中的一个存储块的擦除操作期间，向所述公共源极线和/或所述多条位线输入擦除电压，并且第一字线的偏压在第一时间点减小，并且设置得比所述第一字线距所述衬底近的第二字线的偏压在不同于所述第一时间点的第二时间点减小。
附图说明
从以下结合附图的详细描述中将更清楚地理解上述以及其他方面，在附图中：
图1是根据示例实施例的存储器件的示意图；
图2和图3是示出根据示例实施例的存储器件的示意图；
图4是示出根据示例实施例的存储器件的操作的图；
图5是根据示例实施例的存储器件的示意图；
图6至图9是示出根据示例实施例的存储器件的操作的图；
图10至图12是示出用于描述根据示例实施例的存储器件的操作的比较示例的图；
图13至图16是示出根据示例实施例的存储器件的操作的图；
图17和图18是示出根据示例实施例的存储器件的示意图；
图19是根据示例实施例的存储器件的示意图；
图20是示出根据示例实施例的存储器件的操作的图；
图21是根据示例实施例的存储器件的示意图；
图22是示出根据示例实施例的存储器件的操作的图；
图23和图24是示意性地示出了根据示例实施例的存储器件的图；以及
图25是示出根据示例实施例的存储系统的框图。
具体实施方式
在下文中，将参考附图描述各种示例实施例。
图1是根据示例实施例的存储器件的示意图。
参照图1，存储器件10可以包括单元区域20和外围电路区域30。外围电路区域30可以包括行译码器31、电压发生器32、页面缓冲器33、输入/输出电路34、控制逻辑35等。
单元区域20包括可以被划分为多个存储块BLK1至BLKn的多个存储单元。多个存储块BLK1至BLKn可以通过公共源极线CSL、串选择线SSL、字线WL和接地选择线GSL连接到行译码器31，并且可以通过位线BL连接到页面缓冲器33。例如，在多个存储块BLK1至BLKn中的每个存储块中，布置在距衬底相同高度处的多个存储单元连接到同一条字线WL，并且在平行于衬底的上表面的平面上被设置在相同位置的多个存储单元可以提供共享一个沟道层的存储单元串。此外，多个存储块BLK1至BLKn中的每个存储块中包括的一些存储单元串可以连接到同一条位线BL。
行译码器31可以通过对从控制逻辑35等接收的地址数据ADDR进行译码来产生和发送用于驱动字线WL的电压。行译码器31可以响应于控制逻辑35的控制将电压发生器32产生的字线电压提供给字线WL。例如，行译码器31可以通过传输晶体管连接到字线WL，并且可以在传输晶体管导通时向字线WL输入字线电压。
页面缓冲器33通过位线BL连接到单元区域20，并且可以读取存储在存储单元中的数据或将数据写入存储单元。页面缓冲器33可以包括列译码器、锁存电路等。列译码器可以选择单元区域20的位线BL中的至少一部分位线，并且锁存电路可以在读取操作期间从连接到由列译码器选择的位线BL的存储单元读取数据。
输入/输出电路34可以在编程操作期间接收数据DATA并且可以向页面缓冲器33传输接收到的数据，并且在读取操作期间，输入/输出电路34可以向外部输出已经由页面缓冲器33从单元区域20读取的数据。输入/输出电路34可以向控制逻辑35发送从外部存储器控制器接收的地址或命令。
控制逻辑35可以控制行译码器31、电压发生器32、页面缓冲器33和输入/输出电路34的操作。在示例实施例中，控制逻辑35可以根据从外部存储器控制器等发送的控制命令进行操作。
电压发生器32可以使用从外部源输入的电源电压，产生用于存储器件10的操作的控制电压，例如，编程电压、读取电压、擦除电压、通过电压等。由电压发生器32产生的电压可以被供应给外围电路区域30或者可以通过行译码器31等输入到单元区域20。
外围电路区域30可以对多个存储块BLK1至BLKn执行编程操作、读取操作、擦除操作等，并且擦除操作可以以存储块为单位来执行。例如，可以以多个存储块BLK1至BLKn中的每个存储块为单位执行擦除操作。例如，外围电路区域30可以通过向与多个存储块BLK1至BLKn当中的用于擦除操作的目标存储块连接的公共源极线CSL和/或位线BL施加擦除电压来执行擦除操作。
在擦除操作中，可以向与目标存储块的存储单元连接的字线WL输入偏压。偏压可以是预定的。在示例实施例中，可以考虑目标存储块中包括的每个存储单元的特性来控制输入到字线WL的偏压。例如，可以根据字线WL距衬底的高度将不同的偏压输入到目标存储块中包括的字线WL中的至少一些字线。
另一方面，在示例实施例中，字线WL的电压可以在擦除操作期间从第一偏压降低到第二偏压。因此，当擦除电压被输入到公共源极线CSL和/或位线BL时，由字线WL与沟道层的耦合引起的擦除操作效率下降可以显著减小。此外，通过根据字线WL距衬底的高度向至少一些字线WL输入不同的偏压，可以减小擦除操作之后存储单元中阈值电压分布的差异。通过减小擦除状态下的存储单元的阈值电压分布的差异，可以根据被写入每个存储单元的数据充分确保每个存储单元的阈值电压分布之间的裕度，从而改善存储器件10的性能。
图2和图3是示出根据示例实施例的存储器件的示意图。
参照图2和图3，一个存储块BLK可以包括多个存储单元串S，并且至少一些存储单元串S可以共享字线WL1至WLn和/或位线BL1至BL3。
在图2所示的示例实施例中，每个存储单元串S可以包括连接在串选择晶体管SST1至SST2与接地选择晶体管GST之间的多个存储单元MC。在每个存储单元串S中，第一串选择晶体管SST1和第二串选择晶体管SST2彼此串联连接，并且设置在上部的第二串选择晶体管SST2可以连接到位线BL1至BL3之一。接地选择晶体管GST可以连接到公共源极线CSL。公共源极线CSL可以电连接到形成在衬底上的杂质区。每个存储单元串S中包括的存储单元MC可以共享一个沟道层。
在图3所示的示例实施例中，每个存储单元串S还可以包括第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2。第一擦除控制晶体管ECT1可以连接在接地选择晶体管GST与公共源极线CSL之间，并且第二擦除控制晶体管ECT2可以连接在第二串选择晶体管SST2与位线BL1-BL3之间。在擦除操作中，通过输入到第一擦除控制线ECL1和第二擦除控制线ECL2的电压，第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2可以产生栅极感应漏极漏电流。
多个存储单元MC可以串联连接在第一串选择晶体管SST1与接地选择晶体管GST之间。根据示例实施例，可以不同地修改串选择晶体管SST1至SST2和接地选择晶体管GST的数目，并且每个存储单元串S还可以包括至少一个虚设存储单元。例如，虚设存储单元可以连接在第一串选择晶体管SST1与存储单元MC之间，和/或接地选择晶体管GST与存储单元MC之间。
多个存储单元MC的栅电极可以连接到字线WL1至WLn。此外，接地选择晶体管GST的栅电极可以连接到接地选择线GSL，并且串选择晶体管SST1至SST2的栅电极可以连接到串选择线SSL11至SSL23。第一擦除控制晶体管ECT1的栅电极和第二擦除控制晶体管ECT2的栅电极可以分别连接到第一擦除控制线ECL1和第二擦除控制线ECL2。
接地选择线GSL、字线WL1-WLn和串选择线SSL11-SSL23可以在垂直于衬底的上表面的第一方向上堆叠。接地选择线GSL、字线WL1-WLn和串选择线SSL11-SSL23可以被包括沟道层的沟道结构穿透。沟道层可以连接到位线BL1至BL3之一。此外，沟道层可以连接到公共源极线CSL。公共源极线CSL形成在其上形成有存储块BLK的半导体衬底中，并且可以掺杂有预定杂质并被提供为源极区。
在图3所示的示例实施例中，沟道结构可以穿透第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2。例如，第一擦除控制晶体管ECT1的沟道层和第二擦除控制晶体管ECT2的沟道层可以包括导电类型不同于接地选择晶体管GST、存储单元MC和串选择晶体管SST1-SST2的沟道层的导电类型的杂质。在示例实施例中，第一擦除控制晶体管ECT1的沟道层和第二擦除控制晶体管ECT2的沟道层可以包括N型杂质。
在擦除操作中，具有高电平的擦除电压可以被输入到衬底的杂质区，并且擦除电压可以通过公共源极线CSL被输入到沟道层。根据示例实施例，擦除电压也可以被输入到位线BL1至BL3。当擦除电压被输入到杂质区时，偏压可以被输入到字线WL。偏压可以是预定的。由存储单元MC共享的沟道层的电压增加了擦除电压，并且通过输入到字线WL的偏压与沟道层的电压之间的差，可以去除存储单元MC的电荷存储层中俘获的电荷，并且可以执行擦除操作。
存储单元MC可以根据其距衬底的高度而具有不同的特性。例如，沟道层可以随着与公共源极线CSL的距离增大而具有更大的体积。因此，当对存储单元MC应用相同的擦除操作时，上存储单元MC可以比下存储单元MC具有更大的阈值电压分布。
在示例实施例中，通过根据字线WL距衬底的高度而控制在擦除操作中输入到字线WL的电压，可以减小擦除操作之后存储单元MC的阈值电压分布的差异。例如，可以将向上字线WL输入低电平偏压的时间设置为比向下字线WL输入低电平偏压的时间长。因此，可以在上存储单元MC中相对更长时间地执行强擦除操作，并且可以减小存储单元MC的阈值电压分布的差异。
此外，在示例实施例中，字线WL的电压可以在擦除操作中从高电平降低到低电平。与示例实施例不同，如果字线WL的电压增大，则沟道层的电压可能由于字线WL与沟道层之间的耦合而增大到高于被输入到公共源极线CSL和/或位线BL1-BL3的擦除电压的电平的电平。结果，沟道层的空穴注入效率可能降低，擦除操作可能延迟，并且存储单元MC的阈值电压分布可能劣化。相比之下，在示例实施例中，可以通过降低字线WL的电压来防止沟道层的电压增加到高于擦除电压的电平的电平，并且擦除操作可以快速进行，并且可以防止存储单元MC的阈值电压分布的劣化。
图4是用于示出根据示例实施例的存储器件的操作的图。
如上所述，可以以存储块为单位执行存储器件的擦除操作，并且一个存储块中包括的存储单元可以依据其位置而具有不同的特性。例如，设置在相对高的位置(例如，距衬底的高度较高)的存储单元与设置在相对低的位置(例如，距衬底的高度较低)的存储单元可以具有不同的特性。
在图4所示的示例实施例中，第一电压分布40可以是示出设置在距衬底相对高的位置的第一存储单元的阈值电压分布的曲线图，并且第二电压分布50可以是示出设置在距衬底相对低的位置的第二存储单元的阈值电压分布的曲线图。在擦除状态下，第一存储单元的阈值电压分布E1可以低于第二存储单元的阈值电压分布E2。因此，在各个编程状态下，第一存储单元的阈值电压分布P11至P13也可以不同于第二存储单元的阈值电压分布P21至P23。另一方面，虽然图4中所示的示例实施例提供了每个存储单元存储2位数据的情况，但配置不一定限于此。
参照图4，擦除状态下阈值电压分布E1与E2之间的差异可能影响编程状态。因此，例如，在读取操作中向第一存储单元和第二存储单元施加相同的读取电压的情况下，可能发生错误。
在示例实施例中，为了减小擦除状态下存储单元的阈值电压分布E1与E2之间的差异，可以不同地控制输入到与第一存储单元连接的字线的电压和输入到与第二存储单元连接的字线的电压。因此，可以减小擦除状态下存储单元的阈值电压分布E1与E2之间的差异，并且可以改善存储器件的性能。
图5是根据示例实施例的存储器件的示意图。
图5可以是示出根据示例实施例的存储器件100的单元区域的简化图。存储器件100可以对应于上述存储器件10。参照图5，单元区域可以包括：衬底101，堆叠在衬底101上的第一擦除控制线ECL1、接地选择线GSL、字线WL、串选择线SSL11、SSL12、SSL21和SSL22、以及第二擦除控制线ECL2。沟道结构CH可以从第二擦除控制线ECL2延伸到衬底101，并且堆叠在衬底101上的结构可以被分隔层103划分为多个区域。
例如，可以由分隔层103限定包括在单元区域中的多个存储块。例如，可以在彼此相邻的一对分隔层103之间限定一个存储块。换言之，图5以示例的方式示出了位于分隔层103之间的一个存储块。
每个沟道结构CH包括沟道层，并且沟道层可以具有在垂直于衬底101的上表面的方向上延伸的柱形。栅极绝缘层(未示出)设置在沟道层的外侧，并且栅极绝缘层可以包括隧穿层、电荷存储层和阻挡层中的至少一者。沟道层可以包括未掺杂的半导体材料或掺杂有杂质的半导体材料。在示例实施例中，在与擦除控制线ECL1和ECL2相同的高度处沟道层由掺杂有N型杂质的半导体材料形成，并且在与接地选择线GSL、字线WL和串选择线SSL11、SSL12、SSL21和SSL22相同的高度处沟道层可以由未掺杂的或掺杂有P型杂质的半导体材料形成。
参照图5，每个沟道结构CH的宽度可以随着与衬底101的上表面的距离减小而减小。例如，每个沟道结构CH可以在最上端具有第一宽度W1，并且在最下端具有第二宽度W2，其中第二宽度W2小于第一宽度W1。因此，连接到每条字线WL的存储单元的特性可以根据距衬底101的上表面的高度而变化。
例如，连接到第一字线WL1的存储单元可以由具有相对大的宽度的沟道结构CH提供，该第一字线WL1设置在距衬底101的上表面的第一高度处。另一方面，连接到第二字线WL2的存储单元可以由具有中间宽度的沟道结构CH提供，该第二字线WL2设置在低于第一高度的第二高度处。
如上所述，每个沟道结构CH可以包括设置在沟道层与字线WL之间的电荷存储层，并且在编程操作期间可以通过捕获在电荷存储层中的电荷将数据写入存储单元。因此，在对存储块的擦除操作中，对与体积相对小的电荷存储层相邻的第二字线WL2连接的存储单元施加相对短的擦除时间，并且对与体积相对大的电荷存储层相邻的第一字线WL1连接的存储单元施加相对长的擦除时间。
在示例实施例中，为了向分别连接到第一字线WL1和第二字线WL2的存储单元施加不同的擦除时间，在通过位线和/或连接到沟道结构CH的衬底101向沟道层输入擦除电压的擦除时间期间，可以不同地控制分别输入到第一字线WL1和第二字线WL2的偏压。下面将参照图6对此进行描述。
图6至图9是用于示出根据示例实施例的存储器件的操作的图。例如，图6至图9可以示出图5所示的存储器件100的操作。
将参照图6描述对存储器件中包括的存储块当中的至少一个目标存储块的擦除操作。为了执行根据参照图6描述的示例实施例的擦除操作，存储器件的外围电路区域可以向单元区域输入各种电压。
参照图6，擦除电压VERA可以被输入到公共源极线CSL和/或位线BL。根据示例实施例，擦除电压VERA可以被输入到公共源极线CSL和位线BL两者，或者擦除电压VERA可以仅被输入到公共源极线CSL或仅被输入到位线BL。例如，擦除电压VERA可以被输入到形成在衬底上的杂质区，并且可以通过公共源极线CSL输入到沟道层。可替代地或另外地，擦除电压VERA可以通过位线BL输入到沟道层。沟道层的电压可以增加擦除电压VERA。为了简明起见，下面的描述将集中在擦除电压VERA被输入到公共源极线CSL和位线BL两者的示例。
在示例实施例中，擦除时间TERA可以包括公共源极线CSL和位线BL的电压增加到擦除电压VERA的过渡时段TTRANS，以及公共源极线CSL和位线BL的电压保持为擦除电压VERA的保持时段THOLD。擦除控制线ECL1和ECL2的电压可以在延迟时间TD期间保持在一个电平，该电平可以是预定电平(例如，接地电平)，并且可以在经过了延迟时间TD之后浮动(float)。
接地选择线GSL和串选择线SSL可以在延迟时间TD期间接收关断电压VOFF并且可以在延迟时间TD之后接收抑制电压VIHB。因此，接地选择晶体管和串选择晶体管可以在延迟时间TD期间关断并且可以在延迟时间TD之后导通。根据示例实施例，关断电压VOFF分别输入到接地选择线GSL和串选择线SSL的时间可以不同，并且在一些示例实施例中，第一抑制电压可以被施加到接地选择线GSL，并且电平与第一抑制电压的电平不同的第二抑制电压可以被输入到串选择线SSL。
另一方面，在外围电路区域中，字线WL的电压可以在保持时段THOLD内降低。例如，第一字线WL1的电压可以在从过渡时段TTRANS开始的第一时间点(即，时间t1)从第一偏压V1降低到第二偏压V2。第二字线WL2的电压可以在从过渡时段TTRANS开始的第二时间点(即，时间t2)从第三偏压V3降低到第四偏压V4，其中第二时间点(即，时间t2)不同于第一时间点(即，时间t1)。根据示例实施例，第一偏压V1和第三偏压V3可以具有相同的电压电平或者可以是不同的电平。类似地，第二偏压V2的电平与第四偏压V4的电平可以相同或者可以彼此不同。
在图6所示的示例实施例中，第一时间点(即，时间t1)早于第二时间点(即，时间t2)，并且第一字线WL1可以比第二字线WL2设置在离衬底更高的位置。如先前参照图5所描述的，与连接到第二字线WL2的存储单元相比，连接到第一字线WL1的存储单元可以包括具有更大体积的电荷存储层和沟道层。因此，在擦除操作中，与连接到第二字线WL2的存储单元相比，向连接到第一字线WL1的存储单元施加更长的擦除时间是有利的。在示例实施例中，第一字线WL1的电压比第二字线WL2的电压更早降低，使得更长的擦除时间可以被施加到连接到第一字线WL1的存储单元。
参照图6，擦除时间TERA可以包括第一时间段T1、第二时间段T2和第三时间段T3。在与第一字线WL1连接的存储单元中，可以在第二时间段T2和第三时间段T3期间执行强擦除操作，而在与第二字线WL2连接的存储单元中，可以仅在第三时间段T3期间应用强擦除操作。因此，在擦除操作之后，根据存储单元的位置可能出现的阈值电压分布的差异可以显著减小，并且可以改善存储器件的性能。
例如，当第一偏压V1和第三偏压V3具有相同的电平，并且第二偏压V2和第四偏压V4具有相同的电平时，字线WL与沟道层之间的电压差在第一时间段T1期间可以是第一电平。例如，第一电平可以被定义为擦除电压VERA与第一偏压V1之间的差。
另一方面，在第二时间段T2期间，部分字线WL(例如，第一字线WL1)与沟道层之间的电压差可以被设置为高于第一电平的第二电平。第二电平可以是擦除电压VERA和第二偏压V2之间的差。在第三时间段T3期间，字线WL与沟道层之间的电压差可以被设置为第二电平。
在图7所示的示例实施例中，为了进一步增加擦除操作对连接到第一字线WL1的存储单元的影响，第二偏压V2的大小可以改变电压差(ΔV)。电压差可以是预定的。参照图7，第二偏压V2可以被设置为比参照图6描述的示例实施例中的电平低的电平V2a。因此，与图6所示的示例实施例相比，在第二时间段T2和第三时间段T3期间第一字线WL1与沟道层之间的电压差可以增加，并且可以进一步减小连接到第一字线WL1的存储单元的阈值电压分布。
在示例实施例中，使用在第一时间点(即，时间t1)、和在第二时间点(即，时间t2)、和/或在第一时间点和第二时间点(时间t1和t2)输入到字线WL1和WL2的偏压V1、V2、V2a、V3和V4的大小，可以显著减小擦除操作之后存储单元的阈值电压分布的差异。例如，当预计连接到第一字线WL1的存储单元与连接到第二字线WL2的存储单元之间的阈值电压分布的差异不大时，第一时间点(即，时间t1)与第二时间点(即，时间t2)之间的第二时间段T2可以设置的很短。相比之下，当预计连接到第一字线WL1的存储单元与连接到第二字线WL2的存储单元之间的阈值电压分布的差异相对大时，第一时间点(即，时间t1)与第二时间点(即，时间t2)之间的第二时间段T2可以设置得相对长。
此外，在示例实施例中，通过在擦除时间TERA期间降低输入到字线WL的电压而不增加电压，可以防止沟道层的电压变得高于输入到位线BL和/或公共源极线CSL的擦除电压VERA。因此，可以防止沟道层的电压增加到大于擦除电压VERA因此空穴不流入沟道层并且擦除操作的效率降低的问题。在下文中，将一起参照图8和图9描述这种情况。
参照图8和图9，存储器件的存储块可以包括多个存储单元串，并且存储单元串可以连接到位线BL1-BLn和公共源极线CSL。每个存储单元串可以包括第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2、接地选择晶体管GST、存储单元MC以及串选择晶体管SST1和SST2。存储单元MC可以连接到字线，并且字线可以包括相对于衬底设置在相对高的位置的第一字线WL1和相对于衬底设置在相对低的位置的第二字线WL2。
一起参照图6和图8，当擦除电压VERA被输入到位线BL和/或公共源极线CSL以执行擦除操作时，每个存储单元串中的沟道层的电压可以增加到擦除电压VERA。由于第一字线WL1的电压在第一时间点(即，时间t1)从第一偏压V1降低到第二偏压V2，因此沟道层的电压可以从擦除电压VERA降低，如图9所示。在这种情况下，沟道层的电压降低的程度可以由第一字线WL1的电压降低到第二偏压V2时发生的耦合效应决定。
参照图9，在第一时间点(即，时间t1)之后，沟道层的电压可以小于公共源极线CSL和/或位线BL1-BLn的电压。因此，在第一时间点(即，时间t1)之后的第二时间段T2与第三时间段T3期间，空穴可以被顺利地引入沟道层，并且俘获在存储单元MC的电荷存储层中的电荷可以被有效地去除，并且擦除操作的性能可以被改善。
图10至图12是示出用于描述根据示例实施例的存储器件的操作的比较示例的图。
首先参照描述根据比较示例的擦除操作的图10，在擦除时间TERA期间，擦除电压VERA被输入到公共源极线CSL和位线BL，并且字线WL的电压可以增加。参照图10，第二字线WL2的电压首先在第一时间点(即，时间t1)增加，并且第一字线WL1的电压可以在晚于第一时间点(即，时间t1)的第二时间点(即，时间t2)增加。因此，在连接到第一字线WL1的存储单元中，执行强擦除操作直到第二时间点(即，时间t2)，并且在连接到第二字线WL2的存储单元中，可以执行强擦除操作直到第一时间点(即，时间t1)。
参照图11，在执行擦除操作的存储块中，包括在每个存储单元串中的沟道层的电压可以增加到擦除电压VERA。当第二字线WL2的电压在第一时间点(即，时间t1)增加时，如图12所示，沟道层的电压可以通过第二字线WL2与沟道层之间的耦合效应而增加到高于擦除电压VERA的电平。
由于沟道层的电压具有比输入到位线BL和公共源极线CSL的擦除电压VERA更高的电平，所以空穴可能无法被顺利地注入沟道层。或者，在第一时间点(即，时间t1)之后空穴被顺利地注入沟道层的情况下，可以在连接到第一字线WL1的存储单元中进行非常强的擦除操作直到第一时间点(即，时间t1)之后的第二时间点(即，时间t2)。因此，在擦除操作之后，存储单元的阈值电压分布的差异可能增加。结果，在参照图10至图12描述的比较示例中，擦除操作的效率可能降低或者存储单元的阈值电压分布的差异可能增大，从而降低存储器件的性能。
相比之下，在关于图5至图9所示的示例实施例中，在擦除操作期间输入到字线的电压可以从高电平降低到低电平。因此，可以防止沟道层的电压增加到高于从外围电路区域输入到单元区域的擦除电压VERA的电平的现象，并且可以在擦除操作期间有效地去除电荷存储层的电荷，并且可以显著减小擦除操作之后存储单元的阈值电压分布的差异。
图13至图16是用来说明根据示例实施例的存储器件的操作的图。
参照图13，根据示例实施例的存储器件的存储块可以包括多个存储单元串，并且存储单元串可以连接到位线BL1至BLn和公共源极线CSL。每个存储单元串可以包括第一擦除控制晶体管ECT1和第二擦除控制晶体管ECT2、接地选择晶体管GST、存储单元MC以及串选择晶体管SST1和SST2。存储单元MC连接到字线，并且字线可以包括相对于衬底设置在相对高的位置的第一字线WL1和相对于衬底设置在相对低的位置的第二字线WL2。
字线可以通过多个传输元件PT接收电压。多个传输元件PT设置在存储器件的外围电路区域中，并且可以通过块字线控制信号BLKWL导通和关断。例如，连接到包括在一个存储块中的字线的传输元件PT可以通过一个块字线控制信号BLKWL同时导通和关断。
在下文中，将一起参照图13和图14描述擦除操作。参照图14，擦除电压VERA可以被输入到公共源极线CSL和位线BL。或者，根据一些示例实施例，擦除电压VERA可以仅输入到公共源极线CSL或仅输入到位线BL。沟道层的电压可以由于输入到公共源极线CSL和位线BL的擦除电压VERA而增加。
此外，还可以将用于执行擦除操作的电压输入到擦除控制线ECL1和ECL2、接地选择线GSL、串选择线SSL、第一字线WL1和第二字线WL2。输入到擦除控制线ECL1和ECL2、接地选择线GSL、串选择线SSL、第一字线WL1和第二字线WL2的电压可以类似于上面参照图6描述的示例实施例的电压，因此为简明起见，省略重复描述。
例如，第一字线WL1的电压可以在第一时间点(即，时间t1)从第一偏压V1降低到第二偏压V2，并且第二字线WL2的电压可以在晚于第一时间点(即，时间t1)的第二时间点(即，时间t2)从第三偏压V3降低到第四偏压V4。因此，在与设置在相对高位置的第一字线WL1连接的存储单元中，在第二时间段T2和第三时间段T3期间执行强擦除操作，并且在与设置在相对低位置的第二字线WL2连接的存储单元中，可以仅在第三时间段T3期间执行强擦除操作。
与连接到第二字线WL2的存储单元的电荷存储层相比，连接到第一字线WL1的存储单元可以包括具有相对更大体积的电荷存储层。通过对连接到第一字线WL1的存储单元执行较长时间段的强擦除操作，可以有效地去除体积相对大的电荷存储层中的电荷，从而可以减小存储单元的阈值电压分布的差异。
参照图14，输入到传输元件PT的栅极的块字线控制信号BLKWL的电平在过渡时段TTRANS期间可以是第一导通电压VON1，而在保持时段THOLD期间可以是低于第一导通电压VON1的第二导通电压VON2。第一导通电压VON1和第二导通电压VON2都可以是能够导通传输元件PT的电压。
详细地，在过渡时段TTRANS期间，可以比保持时段THOLD更强地导通传输元件PT。因此，随着公共源极线CSL和位线BL的电压在过渡时段TTRANS期间增加，可以通过传输元件PT有效地去除沟道层与字线之间产生的耦合分量。当经过了过渡时段TTRANS时，公共源极线CSL和位线BL的电压可以保持为擦除电压VERA，并且沟道层与字线之间的耦合效应可以减小。因此，在保持时段THOLD期间，块字线控制信号BLKWL的电平可以降低到第二导通电压VON2，使得用于擦除操作的偏压V1-V4可以输入到字线。
一起参照图14和图15，擦除电压VERA被输入到公共源极线CSL和/或位线BL1-BLn，并且沟道层的电压可以增加到擦除电压VERA。在沟道层的电压增加的同时，可以通过由第一导通电压VON1强导通的传输元件PT去除沟道层与字线WL1和WL2之间产生的耦合分量。
参照图14和图16，在第一时间点(即，时间t1)，第一字线WL1的电压可以从第一偏压V1降低到第二偏压V2。因此，在第一时间点(即，时间t1)之后，可以在连接到第一字线WL1的存储单元中快速地执行擦除操作。另一方面，随着第一字线WL1的电压降低到第二偏压V2，沟道层当中的与字线WL1和WL2相邻并由存储单元MC共享的第一沟道层的电压可以减小。另一方面，与第一擦除控制线ECL1和第二擦除控制线ECL2相邻的第二沟道层的电压可以保持为擦除电压VERA。第二沟道层可以具有与第一沟道层的导电类型不同的导电类型。
由于在第一字线WL1的电压降低到第二偏压V2的第一时间点(即，时间t1)之后，第二沟道层的电压的电平高于第一沟道层的电压的电平，因此空穴可以被顺利地引入第一沟道层，并且存储单元MC的擦除操作可以被有效地执行。另一方面，抑制电压VIHB可以被施加到接地选择线GSL和串选择线SSL，使得在不存储数据的接地选择晶体管GST和串选择晶体管SST1和SST2中擦除操作被抑制。
图17和图18是用来示出根据示例实施例的存储器件的操作的图。
在图17和图18所示的示例实施例中，可以执行两个擦除操作。然而，这仅是示例，并且在一些示例实施例中，也可以执行三个或更多个擦除操作。
参照图17，第一擦除操作(示出在图17的左手侧)可以与参照图14描述的相同，因此为了简洁起见省略了重复描述。当第一擦除操作完成时，存储器件的外围电路区域可以执行验证操作以验证是否已从作为擦除操作的目标的目标存储块的存储单元中删除所有数据。作为示例，外围电路区域可以确定目标存储块的存储单元的阈值电压是否低于或等于目标电压。目标电压可以是预定的。
作为验证操作的结果，当在目标存储块的存储单元当中存在阈值电压的电平没有降低到等于或小于目标电压的电平的存储单元时，外围电路区域可以执行第二擦除操作。第二擦除操作可以类似于第一擦除操作。然而，在第二擦除操作中，可能会在一些存储单元中抑制擦除操作。
参照图17，在第二擦除操作(示出在图17的右手侧)中，抑制电压VIHB可以被输入到第二字线WL2。例如，抑制电压VIHB可以在擦除时间TERA期间输入到第二字线WL2。第二字线WL2可以是连接到通过第一擦除操作擦除了其中的所有数据的存储单元并且阈值电压减小到目标电压或更小的字线。
在第二擦除操作中，第一字线WL1的电压可以从第一偏压V1降低到第二偏压V2。例如，在第二擦除操作期间，外围电路区域可以在第三时间点(即，时间t3)将第一字线WL1的电压减小到第二偏压V2。第二擦除操作期间的第三时间点(即，时间t3)可以与第一擦除操作期间的第一时间点(即，时间t1)相同或不同。换言之，从第一擦除操作的过渡时段TTRANS开始到时间t1的时间可以与从第二擦除操作的过渡时段TTRANS开始到时间t3的时间相同或不同。此外，根据示例实施例，第一擦除时间TERA1和第二擦除时间TERA2可以彼此相同或不同。例如，根据验证操作的验证结果，可以将第二擦除时间TERA2设置为比第一擦除时间TERA1短或长。
在图18所示的示例实施例中，第一擦除操作和第二擦除操作可以类似。第一擦除操作(示出在图18的左手侧)可以与上面参照图14描述的示例实施例中的擦除操作相同，因此为简明起见省略了重复描述。在第二擦除操作中(示出在图18的右手侧)，第一字线WL1的电压在第三时间点(即，时间t3)从第五偏压V5降低到第六偏压V6，并且第二字线WL2的电压可以在晚于第三时间点(即，时间t3)的第四时间点(即，时间t4)从第七偏压V7降低到第八偏压V8。第三时间点(即，时间t3)和第四时间点(即，时间t4)可以分别设置为等于或不同于第一时间点(即，时间t1)和第二时间点(即，时间t2)。换言之，从第一擦除操作的过渡时段TTRANS开始到时间t1和时间t2的时间可以分别与从第二擦除操作的过渡时段TTRANS开始到时间t3和时间t4的时间相同或不同。
根据示例实施例，第五偏压V5可以具有与第一偏压V1不同的电平，并且第六偏压V6可以具有与第二偏压V2不同的电平。此外，第七偏压V7可以具有与第三偏压V3不同的电平，并且第八偏压V8可以具有与第四偏压V4不同的电平。
例如，当在第一擦除操作之后的验证操作中确定存储单元的阈值电压未充分减小时，第五偏压V5至第八偏压V8的电平可以被设置为在第二擦除操作中执行更强的擦除操作。例如，第五偏压V5可以具有小于第一偏压V1的电平或者第六偏压V6可以具有小于第二偏压V2的电平。
相比之下，在第一擦除操作之后的验证操作中，当确定存储单元的阈值电压大部分被设置为低于目标电压并且仅需要对阈值电压分布进行微调时，第五偏压V5至第八偏压V8的电平可以被设置为使得在第二擦除操作中执行相对弱的擦除操作。例如，第五偏压V5可以具有大于第一偏压V1的电平，或者第六偏压V6可以具有大于第二偏压V2的电平。
此外，根据示例实施例，可以一起应用参照图17描述的示例实施例和参照图18描述的示例实施例。例如，在第二擦除操作中，抑制电压VIHB可以被输入到第二字线WL2，并且第一字线WL1的电压可以在第三时间点(即，时间t3)从第五偏压V5降低到第六偏压V6。另一方面，在参照图17和图18描述的示例实施例中，输入到公共源极线CSL和位线BL的擦除电压VERA在第一擦除操作和第二擦除操作中可以具有相同的电平。
图19是根据示例实施例的存储器件的示意图。
图19可以是示出根据示例实施例的存储器件200的单元区域的简化图。存储器件200可以对应于上述存储器件10。参照图19，单元区域可以包括衬底201、接地选择线GSL、字线LWL和UWL、串选择线SSL11、SSL12、SSL21和SSL22、擦除控制线ECL1和ECL2、沟道结构、分隔层203等。
在图19所示的示例实施例中，每个沟道结构可以具有上沟道结构UCH和下沟道结构LCH。下沟道结构LCH穿透下字线LWL并连接到衬底201，并且上沟道结构UCH可以穿透上字线UWL并可以连接到下沟道结构LCH。因此，与图5所示的示例实施例相比，每个沟道结构的轮廓可以不同地出现。
由于每个沟道结构的轮廓与图5所示的示例实施例的每个沟道结构的轮廓不同，所以在擦除操作中输入到字线LWL和UWL的偏压也可以不同于参照图6描述的偏压。在下文中，将一起参照图19至图20描述这种配置。
图20是用来示出根据示例实施例的存储器件的操作的图。
参照图20，在擦除操作中，擦除电压VERA可以通过衬底201输入到公共源极线CSL。然而，根据示例实施例，擦除电压VERA也可以输入到连接到位于各个沟道结构上方的上沟道结构UCH的位线BL。擦除时间TERA可以包括过渡时段TTRANS和保持时段THOLD，在过渡时段TTRANS内包括在上沟道结构UCH和下沟道结构LCH中的沟道层的电压增加到擦除电压VERA，在保持时段THOLD内沟道层的电压保持为擦除电压VERA。擦除控制线ECL1和ECL2的电压在延迟时间TD期间保持在可以被预定的电平(例如，接地电平)，并且可以在经过了延迟时间TD之后浮动。关断电压VOFF和抑制电压VIHB可以顺序地输入到接地选择线GSL和串选择线SSL。
参照图19，第一字线WL1可以是上字线UWL之一，并且第二字线WL2可以是下字线LWL之一。此外，根据第一字线WL1和第二字线WL2各自的位置，在某些情况下，与第一字线WL1相邻的上沟道结构UCH的直径可以小于与第二字线WL2相邻的下沟道结构LCH的直径。因此，虽然第一字线WL1设置在第二字线WL2上方，但是擦除操作可以被执行为使得对第二字线WL2更长时间地执行强擦除操作。
参照图20，第一字线WL1的电压从第一偏压V1降低到第二偏压V2的第一时间点(即，时间t1)可以晚于第二字线WL2的电压从第三偏压V3降低到第四偏压V4的第二时间点(即，时间t2)。与每个沟道结构不包括上沟道结构UCH和下沟道结构LCH的图5和图6的示例实施例相比，位于相对较低位置的第二字线WL2的电压可以先降低，而不是位于相对较高位置的第一字线WL1的电压先降低。因此，与连接到第一字线WL1的存储单元相比，可以在连接到第二字线WL2的存储单元中更长时间地执行强擦除操作。
图21是根据示例实施例的存储器件的示意图。
图21可以是示出根据示例实施例的存储器件300的单元区域的简化图。存储器件300可以对应于上述存储器件10。参照图21，单元区域可以包括衬底301、接地选择线GSL、字线WL、串选择线SSL11、SSL12、SSL21和SSL22、擦除控制线ECL1和ECL2、沟道结构、分隔层303等。
在图21所示的示例实施例中，每个沟道结构CH可以具有凸起部分CP。例如，凸起部分CP可以设置在与一些字线WL相同的高度处。由于产生了凸起部分CP，所以每个沟道结构CH的轮廓可以不同于参照图5和图19描述的示例实施例。此外，在擦除操作期间输入到字线WL的偏压可以不同于上述实施例。在下文中，将参照图22描述这种配置。
图22是用来示出根据示例实施例的存储器件的操作的图。
参照图22，在擦除操作中，擦除电压VERA可以被输入到公共源极线CSL和/或位线BL。擦除时间TERA可以包括过渡时段TTRANS和保持时段THOLD，在过渡时段TTRANS内包括在沟道结构CH中的沟道层的电压增加到擦除电压VERA，在保持时段THOLD内沟道层的电压被保持为擦除电压VERA。擦除控制线ECL1和ECL2的电压在延迟时间TD期间保持在可以被预定的电平(例如，接地电平)，并且可以在经过了延迟时间TD之后浮动。关断电压VOFF和抑制电压VIHB可以顺序地输入到接地选择线GSL和串选择线SSL。
参照图21，第一字线WL1可以是被设置为比凸起部分CP距衬底301高的字线，并且第二字线WL2可以是与凸起部分CP相邻的字线。另一方面，第三字线WL3可以是被设置为比凸起部分CP距衬底301低的字线。虽然第二字线WL2设置在第一字线WL1下方，但是第二字线WL2可以与形成在凸起部分CP中的具有相对大体积的电荷存储层和沟道层相邻。因此，可以在相对较长的时间段内对连接到第二字线WL2的存储单元执行强擦除操作。
参照图22，第一字线WL1的电压从第一偏压V1降低到第二偏压V2的第一时间点(即，时间t1)可以晚于第二字线WL2的电压从第三偏压V3降低到第四偏压V4的第二时间点(即，时间t2)。此外，第三字线WL3的电压从第五偏压V5降低到第六偏压V6的第三时间点(即，时间t3)可以晚于第一时间点(即，时间t1)。因此，在连接到第二字线WL2的存储单元中执行强擦除操作的时间可以长于在连接到第一字线WL1的存储单元和连接到第三字线WL3的存储单元中执行强擦除操作的时间。
图23和图24是示意性地示出根据示例实施例的存储器件的图。
根据图23中所示的示例实施例的存储器件1000和根据图24中所示的示例实施例的存储器件2000均可以根据上述各种实施例执行擦除操作。例如，在擦除电压被输入到公共源极线和/或位线的擦除时间期间，偏压被输入到字线，以及可以不同地确定调整输入到至少一些字线的偏压的定时。
此外，通过在擦除操作期间将字线的偏压从高电平降低到低电平，可以防止沟道层的电压增加到高于输入到公共源极线和/或位线的擦除电压的电平。因此，可以通过在擦除操作期间使空穴被顺利地流入沟道层来提高擦除操作的效率，并且可以通过减小存储单元的阈值电压分布的差异来改善存储器件的性能。
图23是示出根据示例实施例的存储器件1000的透视图。参照图23，根据示例实施例的存储器件1000可以包括单元区域C和外围电路区域P。单元区域C可以设置在外围电路区域P上方。外围电路区域P可以设置在单元区域C下方，外围电路区域P可以包括第一衬底1001，并且单元区域C可以包括与第一衬底1001不同的第二衬底1002。
例如，外围电路区域P可以包括设置在第一衬底1001上的多个外围电路元件1003、连接到外围电路元件1003的多条布线1005、覆盖外围电路元件1003和布线1005的第一层间绝缘层1007等。用于驱动存储器件1000的外围电路(例如，页面缓冲器、行译码器、SI控制器、电荷泵和控制逻辑)可以设置在外围电路区域P中。
包括在单元区域C中的第二衬底1002可以设置在第一层间绝缘层1007上。单元区域C可以包括堆叠在第二衬底1002上的接地选择线GSL、字线WL、串选择线SSL1和SSL2以及多个绝缘层IL。绝缘层IL可以与接地选择线GSL、字线WL以及串选择线SSL1和SSL2交替堆叠。接地选择线GSL的数目和串选择线SSL1和SSL2的数目不限于图23所示的数目，并且可以不同地修改。
此外，单元区域C可以包括在垂直于第二衬底1002的上表面的第一方向(Z轴方向)上延伸的沟道结构CH，并且沟道结构CH可以穿透接地选择线GSL、字线WL以及串选择线SSL1和SSL2，并且可以连接到第二衬底1002。沟道结构CH可以包括沟道层1010、填充沟道层1010的内部空间的掩埋绝缘层1020、以及位线连接层1030等。沟道层1010可以电连接到形成在第二衬底1002上的公共源极线。例如，公共源极线可以形成在第二衬底1002中，并且沟道层1010可以形成为接触公共源极线。沟道层1010的下表面和/或侧表面可以与公共源极线接触。此外，沟道层1010可以通过位线连接层1030连接到至少一条位线。
至少一个栅极绝缘层(未示出)可以设置在沟道层1010的外侧。在示例实施例中，栅极绝缘层可以包括从沟道层1010顺序堆叠的隧穿层、电荷存储层、阻挡层等。根据示例实施例，隧穿层、电荷存储层和阻挡层中的至少一者可以以围绕接地选择线GSL、字线WL以及串选择线SSL1和SSL2的形状形成。
接地选择线GSL、字线WL以及串选择线SSL1和SSL2可以被层间绝缘层1050覆盖。此外，接地选择线GSL、字线WL以及串选择线SSL1和SSL2可以被分隔层1040分成多个存储块BLK1和BLK2。多个存储块BLK1和BLK2均可以是用于执行擦除操作的单位区域。在示例实施例中，在沿第二方向(Y轴方向)彼此相邻的一对分隔层1040之间，串选择线SSL1和SSL2可以被上分隔层1060分成多个区域。
在示例实施例中，可以在设置有上分隔层1060的区域中提供虚设沟道结构DCH。虚设沟道结构DCH可以具有与沟道结构CH相同的结构，但是可以不连接到位线。
接下来，参照图24，根据示例实施例的存储器件2000可以具有芯片到芯片(C2C)结构。C2C结构可以表示如下结构：在第一晶片上制造包括单元区域(CELL)的上芯片，并且在与第一晶片不同的第二晶片上制造包括外围电路区域(PERI)的下芯片，然后通过接合方法将上芯片和下芯片彼此连接。例如，接合方法可以指将形成在上芯片的最上面的金属层上的接合金属和形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu-Cu接合方法，并且接合金属可以由铝或钨形成。
存储器件2000的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括：第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高的电阻的钨形成，并且第二金属层2240a、2240b和2240c可以由具有相对低的电阻的铜形成。
在本说明书中，仅示出和描述了第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且还可以在第二金属层2240a、2240b和2240c上形成至少一个金属层。形成在第二金属层2240a、2240b和2240c上的一个或更多个金属层的至少一部分可以由电阻比形成第二金属层2240a、2240b和2240c的铜的电阻低的铝等形成。
层间绝缘层2215可以设置在第一衬底2210上以覆盖多个电路元件2220a、2220b和2220c、第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，并且可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属2271b和2272b可以形成在字线接合区域WLBA的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过接合方法电连接到单元区域CELL的上接合金属2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b可以由铝、铜或钨形成。
单元区域CELL可以提供至少一个存储块。单元区域CELL可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，多条字线2331-2338(2330)可以堆叠在垂直于第二衬底2310的上表面的方向(Z轴方向)上。串选择线和接地选择线可以分别设置在字线2330的上部和下部，并且多条字线2330可以设置在串选择线与接地选择线之间。
在位线接合区域BLBA中，沟道结构CH可以在垂直于第二衬底2310的上表面的方向上延伸以穿透字线2330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触，并且第二金属层2360c可以是位线。在示例实施例中，位线2360c可以在平行于第二衬底2310的上表面的第一方向(Y轴方向)上延伸。
在图24所示的示例实施例中，其中设置有沟道结构CH和位线2360c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线2360c可以电连接到在外围电路区域PERI中提供页面缓冲器2393的电路元件2220c。作为示例，位线2360c可以连接到上接合金属2371c和2372c，并且上接合金属2371c和2372c可以连接到外围电路区域PERI中的与页面缓冲器2393的电路元件2220c连接的下接合金属2271c和2272c。
在字线接合区域WLBA中，字线2330可以在平行于第二衬底2310的上表面的第二方向(X轴方向)上延伸，并且可以连接到多个单元接触插塞2341-2347(2340)。字线2330和单元接触插塞2340可以在被设置为沿第二方向延伸不同长度的至少一些字线2330的焊盘上彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接在连接到字线2330的单元接触插塞2340的上部上。在字线接合区域WLBA中，单元接触插塞2340可以通过单元区域CELL的上接合金属2371b和2372b以及外围电路区域PERI的下接合金属2271b和2272b连接到外围电路区域PERI。
单元接触插塞2340可以电连接到在外围电路区域PERI中提供行译码器2394的电路元件2220b。在示例实施例中，提供行译码器2394的电路元件2220b的工作电压可以不同于提供页面缓冲器2393的电路元件2220c的工作电压。例如，提供页面缓冲器2393的电路元件2220c的工作电压可以大于提供行译码器2394的电路元件2220b的工作电压。
公共源极线接触插塞2380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞2380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380上。例如，设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域PA。
用于执行擦除操作的擦除电压在外围电路区域PERI中产生，并且可以通过公共源极线接触插塞2380输入到公共源极线2320。输入到公共源极线2320的擦除电压可以被发送到包括在沟道结构CH中的沟道层。当沟道层的电压由于擦除电压而增加并且偏压被输入到字线2330时，由于沟道层与字线2330之间的电压差，电荷从沟道结构CH的数据存储层中去除，并且擦除操作可以被执行。偏压可以是预定的。根据各种示例实施例，还可以向位线2360c输入擦除电压，使得沟道层的电压可以快速增加。
在示例实施例中，在擦除电压被输入到公共源极线接触插塞2380的擦除时间期间，输入到字线2330的电压可以减小。可以根据存储块中的每条字线2330的高度、与每条字线2330相邻的沟道结构CH的轮廓等，来不同地确定减小每条字线2330的电压的定时。
通过适当地控制减小每条字线2330的电压的定时，可以通过防止包括在沟道结构CH中的沟道层的电压变得高于输入到公共源极线2320的擦除电压来提高擦除操作的效率。另外，可以显著减小擦除操作之后存储单元的阈值电压分布的差异。因此，也可以减小编程操作之后存储单元的阈值电压分布的差异，并且可以均匀地确保基于存储单元的编程状态的阈值电压分布的裕度，从而减少可能在读取操作等中出现的错误，并改善存储器件2000的性能。
另一方面，输入/输出焊盘2205和2305可以设置在外部焊盘接合区域PA中。参照图24，覆盖第一衬底2210的下表面的下绝缘层2201可以形成在第一衬底2210下方，并且第一输入/输出焊盘2205可以形成在下绝缘层2201上。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一者，并且可以通过下绝缘层2201与第一衬底2210分隔开。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203与第一衬底2210之间，以将第一输入/输出接触插塞2203与第一衬底2210电分隔开。
参照图24，覆盖第二衬底2310的上表面的上绝缘层2301可以设置在第二衬底2310上，并且第二输入/输出焊盘2305可以形成在上绝缘层2301上。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在外围电路区域PERI中的多个电路元件2220a、2220b和2220c中的至少一者。
根据示例实施例，第二衬底2310和公共源极线2320可以不设置在设置有第二输入/输出接触插塞2303的区域中。此外，第二输入/输出焊盘2305在第三方向(Z轴方向)上可以不与字线2330交叠。参照图24，第二输入/输出接触插塞2303可以在平行于第二衬底2310的上表面的方向上与第二衬底2310分隔开，并且可以穿透单元区域CELL的层间绝缘层2315以连接到第二输入/输出焊盘2305。
根据示例实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器件2000可以仅包括设置在第一衬底2210上的第一输入/输出焊盘2205或者仅包括设置在第二衬底2310上的第二输入/输出焊盘2305。或者，存储器件2000也可以包括第一输入/输出焊盘2205和第二输入/输出焊盘2305两者。
在单元区域CELL和外围电路区域PERI中的每一者中包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，最上面的金属层的金属图案可以作为虚设图案存在，或者最上面的金属层可以是空的。
在存储器件2000的外部焊盘接合区域PA中，具有与单元区域CELL的上金属图案2372a相同形状的下金属图案2273a可以形成在外围电路区域PERI的最上面的金属层上，以对应于形成在单元区域CELL的最上面的金属层上的上金属图案2372a。形成在外围电路区域PERI的最上面的金属层上的下金属图案2273a可以不连接到外围电路区域PERI中的单独接触。类似地，在外部焊盘接合区域PA中，具有与外围电路区域PERI的下金属图案相同形状的上金属图案可以形成在单元区域CELL的上金属层上，以对应于形成在外围电路区域PERI的最上面的金属层上的下金属图案。
下接合金属2271b和2272b可以形成在字线接合区域WLBA的第二金属层2240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属2271b和2272b可以通过接合方法的方式电连接到单元区域CELL的上接合金属2371b和2372b。
此外，在位线接合区域BLBA中，具有与外围电路区域PERI的下金属图案2252相同形状的上金属图案2392可以形成在单元区域CELL的最上面的金属层上，以对应于形成在外围电路区域PERI的最上面的金属层上的下金属图案2252。在单元区域CELL的最上面的金属层上形成的上金属图案2392上可以不形成接触。
图25是示出根据示例实施例的存储系统的框图。
参照图25，存储系统3000可以包括存储器件3100和存储器控制器3200。存储系统3000可以支持多个通道CH1至CHm，并且存储器件3100和存储器控制器3200可以通过多个通道CH1至CHm连接。例如，存储系统3000可以被实现为诸如固态硬盘(SSD)的存储设备。
存储器件3100可以包括多个存储器件NVM11至NVMmn。例如，存储器件NVM11-NVMmn可以具有非易失性特性。存储器件NVM11至NVMmn可以通过相应的线路分别连接到多个通道CH1至CHm之一。例如，一些存储器件NVM11至NVM1n可以通过线路W11至W1n连接到第一通道CH1，而一些存储器件NVM21至NVM2n可以通过线路W21-W2n连接到第二通道CH2。在示例实施例中，存储器件NVM11至NVMmn可以分别以能够根据来自存储器控制器3200的单独命令进行操作的任意存储单元实现。例如，存储器件NVM11至NVMmn均可以被实现为芯片或裸片(die)。然而，示例实施例不限于此。
存储器控制器3200可以通过多个通道CH1至CHm与存储器件3100发送和接收信号。例如，存储器控制器3200可以通过通道CH1至CHm向存储器件3100发送命令CMDa至CMDm、地址ADDRa至ADDRm以及数据DATAa至DATAm，或者可以从存储器件3100接收数据DATAa至DATAm。
存储器控制器3200可以通过每个通道选择连接到相应通道的存储器件之一，并且可以向选定存储器件发送信号和从选定存储器件接收信号。例如，存储器控制器3200可以从连接到第一通道CH1的存储器件NVM11至NVM1n当中选择一个存储器件NVM11。存储器控制器3200可以通过第一通道CH1向选定存储器件NVM11发送命令CMDa、地址ADDRa和数据DATAa，或者可以从选定存储器件NVM11接收数据DATAa。
存储器控制器3200可以通过不同的通道并行地与存储器件3100发送和接收信号。例如，在存储器控制器3200可以通过第一通道CH1向存储器件3100发送命令CMDa的同时，存储器控制器3200可以通过第二通道CH2向存储器件3100发送命令CMDb。例如，存储器控制器3200可以在通过第一通道CH1从存储器件3100接收数据DATAa的同时，通过第二通道CH2从存储器件3100接收数据DATAb。
存储器控制器3200可以控制存储器件3100的整体操作。存储器控制器3200可以通过向通道CH1至CHm发送信号来控制连接到通道CH1至CHm的存储器件NVM11至NVMmn中的每个存储器件。例如，存储器控制器3200可以通过向第一通道CH1发送命令CMDa和地址ADDRa来控制存储器件NVM11至NVM1n中的选定存储器件。
存储器件NVM11至NVMmn均可以在存储器控制器3200的控制下操作。例如，存储器件NVM11可以根据通过第一通道CH1提供的命令CMDa、地址ADDRa和数据DATAa对数据DATAa进行编程。例如，存储器件NVM21可以根据通过第二通道CH2提供的命令CMDb和地址ADDRb读取数据DATAb，并且可以将读取数据DATAb发送到存储器控制器3200。
虽然图25示出了存储器件3100通过m个通道与存储器控制器3200通信，并且存储器件3100包括对应于每个通道的n个非易失性存储器件，但是通道的数目和连接到一个通道的非易失性存储器件的数目可以不同地改变。
在图25所示的示例实施例中，存储器件NVM11-NVMmn中的至少一个存储器件可以被实现为根据上述示例实施例的存储器件。例如，存储器件NVM11可以通过第一通道CH1从存储器控制器3200接收用于执行擦除操作的命令CMD1，并且可以响应于该命令执行擦除操作。在示例实施例中，存储器件NVM11可以以块为单位执行擦除操作，并且可以在执行擦除操作的同时在不同的时间点减小包括在块中的第一字线和第二字线的各自的电压。因此，可以防止由于沟道层的电压增加为大于通过位线和/或公共源极线输入的擦除电压而导致擦除操作效率变差的问题，并且可以减小连接到不同字线的存储单元之间的阈值电压分布的差异。
如上所述，根据示例实施例，在擦除操作中字线的电压可以从第一偏压降低到第二偏压，并且可以不同地应用使至少一些字线的电压从第一偏压减小到第二偏压的定时。可以通过在擦除操作期间减小字线的电压来降低字线与沟道层之间的耦合效应，从而执行稳定的擦除操作。此外，可以通过显著减小擦除操作之后存储单元之间的阈值电压分布的差异来改善存储器件的性能。
虽然上面已经说明和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离所附权利要求的范围的情况下进行修改和变化。

Claims (20)

1.一种存储器件，包括：
单元区域，在所述单元区域中设置有多个存储块，每个存储块包括多个存储单元；以及
外围电路区域，所述外围电路区域包括外围电路，所述外围电路控制所述多个存储块，并且被配置为以所述多个存储块中的每个存储块为单位执行擦除操作，
其中，所述多个存储块中的每个存储块包括：堆叠在衬底上的多条字线，沿垂直于所述衬底的上表面的第一方向延伸并穿透所述多条字线的多个沟道结构，以及设置在所述衬底上并且连接到所述多个沟道结构的源极区，并且
所述外围电路被配置为：在向所述多个存储块当中的目标存储块的所述源极区提供擦除电压的所述擦除操作期间，在第一时间点使第一字线的电压从第一偏压减小到第二偏压，并且在不同于所述第一时间点的第二时间点使不同于所述第一字线的第二字线的电压从第三偏压减小到第四偏压。
2.根据权利要求1所述的存储器件，其中，所述第二字线在所述第一方向上设置在所述第一字线与所述衬底之间，并且所述第二时间点晚于所述第一时间点。
3.根据权利要求1所述的存储器件，其中，所述第一字线包括多条第一字线，并且所述第二字线包括多条第二字线。
4.根据权利要求1所述的存储器件，其中，所述外围电路包括连接到所述多条字线的多个传输元件，并且还被配置为在所述擦除操作期间向所述多个传输元件中的每个传输元件的栅极端子顺序地输入第一导通电压和小于所述第一导通电压的第二导通电压。
5.根据权利要求4所述的存储器件，其中，在所述源极区的电压增加到所述擦除电压的过渡时段期间，所述第一导通电压被输入到所述多个传输元件中的每个传输元件的栅极端子，并且在所述源极区的电压保持在所述擦除电压的保持时段期间，所述第二导通电压被输入到所述多个传输元件中的每个传输元件的栅极端子。
6.根据权利要求1所述的存储器件，其中，所述第一偏压不同于所述第三偏压。
7.根据权利要求1所述的存储器件，其中，所述第二偏压不同于所述第四偏压。
8.根据权利要求1所述的存储器件，其中，执行所述擦除操作的擦除时间包括过渡时段和保持时段，在所述过渡时段内所述源极区的电压增加到所述擦除电压，在所述保持时段内所述源极区的电压保持在所述擦除电压，并且
所述第一时间点和所述第二时间点都在所述保持时段内。
9.根据权利要求8所述的存储器件，其中，所述多个存储块均包括在所述第一方向上设置在所述多条字线上方的多条串选择线和在所述第一方向上设置在所述多条字线下方的接地选择线，并且
所述外围电路还被配置为：关断所述多条串选择线直到所述过渡时段内的第一导通时间点，并在所述第一导通时间点之后向所述多条串选择线输入第一抑制电压，以及关断所述接地选择线直到所述过渡时段内的第二导通时间点，并在所述第二导通时间点之后向所述接地选择线输入第二抑制电压。
10.根据权利要求9所述的存储器件，其中，所述第一抑制电压和所述第二抑制电压大于所述第一偏压和所述第三偏压。
11.根据权利要求1所述的存储器件，其中，所述外围电路进一步被配置为顺序地执行第一擦除操作、验证操作和第二擦除操作，
其中，所述第一擦除操作为所述擦除操作，并且所述验证操作包括在所述第一擦除操作之后从包括在所述目标存储块中的所述多个存储单元读取数据的操作。
12.根据权利要求11所述的存储器件，其中，所述外围电路进一步被配置为：在所述第二擦除操作中，在第三时间点使所述第一字线的电压从所述第一偏压减小到所述第二偏压，以及向所述第二字线输入大于所述第一偏压的抑制电压。
13.根据权利要求11所述的存储器件，其中，所述外围电路进一步被配置为：在所述第二擦除操作中，在第三时间点使所述第一字线的电压从第五偏压减小到第六偏压，以及在不同于所述第三时间点的第四时间点使所述第二字线的电压从第七偏压减小到第八偏压。
14.一种存储器件，包括：
多条字线，所述多条字线堆叠在衬底上；
多个沟道结构，所述多个沟道结构在垂直于所述衬底的上表面的第一方向上延伸并且穿透所述多条字线；
源极区，所述源极区设置在所述衬底上并且连接到所述多个沟道结构；
多个分隔层，所述多个分隔层将所述多条字线划分为多个存储块；以及
外围电路，所述外围电路被配置为：在以所述多个存储块中的每个存储块为单位执行的擦除操作中向所述源极区输入擦除电压，
其中，所述多条字线包括第一字线组和第二字线组，所述第一字线组和所述第二字线组均包括两条或更多条字线，所述第二字线组在所述第一方向上设置在所述第一字线组与所述衬底之间，并且
所述外围电路进一步被配置为：在所述源极区的电压增加到所述擦除电压时向所述第一字线组和所述第二字线组输入相同的电压，以及在所述源极区的电压保持在所述擦除电压时，比使输入到所述第二字线组的电压减小更早地使输入到所述第一字线组的电压减小。
15.根据权利要求14所述的存储器件，所述存储器件还包括第一擦除控制线和第二擦除控制线，所述第一擦除控制线在所述第一方向上设置在所述多条字线下方，所述第二擦除控制线在所述第一方向上设置在所述多条字线上方，
其中，所述多个沟道结构均包括沟道层，其中，所述沟道层包括：与所述多条字线相邻的第一沟道层，以及与所述第一擦除控制线和所述第二擦除控制线相邻且具有与所述第一沟道层的导电性不同的导电性的第二沟道层。
16.根据权利要求15所述的存储器件，其中，所述第二沟道层掺杂有N型杂质。
17.根据权利要求14所述的存储器件，其中，所述多个沟道结构均包括沟道层，所述沟道层包括穿透所述第一字线组的第一区和穿透所述第二字线组的第二区，
其中，所述沟道层在所述第一区中的宽度大于所述沟道层在所述第二区中的宽度。
18.一种存储器件，包括：
单元区域，在所述单元区域中设置有多个存储块，所述多个存储块均包括：堆叠在衬底上的多条字线，在垂直于所述衬底的上表面的第一方向上延伸并且穿透所述多条字线的多个沟道层，以及设置在所述衬底上并且连接到所述多个沟道层的源极区；以及
外围电路区域，所述外围电路区域包括外围电路，所述外围电路控制所述单元区域并且被配置为以所述多个存储块中的每个存储块为单位执行擦除操作，
其中，擦除电压被输入到所述源极区的擦除时间包括过渡时段和保持时段，在所述过渡时段内所述源极区的电压增加到所述擦除电压，在所述保持时段内所述源极区的电压保持在所述擦除电压，并且
所述外围电路进一步被配置为：在所述保持时段内的第一时间期间将所述多条字线与所述多个沟道层之间的电压差设置为第一电平，在所述第一时间之后的第二时间期间将所述多条字线中的一部分字线与所述多个沟道层之间的电压差设置为高于所述第一电平的第二电平，以及在所述第二时间之后的第三时间期间将所述多条字线与所述多个沟道层之间的所述电压差设置为所述第二电平。
19.根据权利要求18所述的存储器件，其中，包括在所述单元区域中的所述衬底是第一衬底，并且所述外围电路区域包括其上设置有所述外围电路且不同于所述第一衬底的第二衬底，并且
所述单元区域和所述外围电路区域在垂直于所述第一衬底的上表面的方向上堆叠。
20.根据权利要求19所述的存储器件，其中，所述单元区域包括第一金属焊盘，并且所述外围电路区域包括第二金属焊盘，
其中，所述单元区域与所述外围电路区域通过所述第一金属焊盘和所述第二金属焊盘在垂直于所述第一衬底的所述上表面的所述方向上彼此连接。
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