KR20180090121A - 비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법 - Google Patents

비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 소프트 이레이즈 방법은, 선택된 제1 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제1 메모리 셀을 제N 프로그램 상태로 프로그램하기 위하여 복수 회의 프로그램 루프들을 수행할 때에, 상기 프로그램 루프들 중 적어도 하나는, 상기 제1 메모리 셀에 프로그램 전압을 인가하는 단계 및 제1 구간에서 상기 제1 메모리 셀의 프로그램 상태를 검증하기 위한 리드 전압을 상기 선택 워드라인에 인가하고, 상기 제1 비트라인에 연결된 복수 개의 비선택 스트링들 및 비선택된 제2 비트라인에 연결된 복수 개의 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 제1 프리 펄스를 인가함으로써 상기 제2 비트라인에 연결된 선택 스트링에 포함되고, 상기 선택 워드라인에 연결된 제2 메모리 셀을 소프트 이레이즈하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법{NON VOLATILE MEMORY DEVICE, SOFT ERASE METHOD OF THE SAME AND PROGRAM METHOD OF THE SAME}
본 발명의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로, 더욱 상세하게는, 3차원 메모리 어레이를 포함하는 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는 비휘발성 메모리 장치에 대한 데이터 프로그램 동작 및 데이터 리드 동작 성능을 개선하는 비휘발성 메모리 장치의 소프트 이레이즈 방법 및 프로그램 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 소프트 이레이즈 방법은, 선택된 제1 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제1 메모리 셀을 제N 프로그램 상태로 프로그램하기 위하여 복수 회의 프로그램 루프들을 수행할 때에, 상기 프로그램 루프들 중 적어도 하나는, 상기 제1 메모리 셀에 프로그램 전압을 인가하는 단계 및 제1 구간에서 상기 제1 메모리 셀의 프로그램 상태를 검증하기 위한 리드 전압을 상기 선택 워드라인에 인가하고, 상기 제1 비트라인에 연결된 복수 개의 비선택 스트링들 및 비선택된 제2 비트라인에 연결된 복수 개의 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 제1 프리 펄스를 인가함으로써 상기 제2 비트라인에 연결된 선택 스트링에 포함되고, 상기 선택 워드라인에 연결된 제2 메모리 셀을 소프트 이레이즈하는 단계를 포함한다.
또한, 본 개시의 다른 기술적 사상에 따른 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법은, 적어도 하나의 선택 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 선택 메모리 셀들을 프로그램하기 위하여 N번째 프로그램 루프를 포함하는 복수 회의 프로그램 루프들을 수행할 때에, 상기 N번째 프로그램 루프는, 상기 선택 메모리 셀들에 프로그램 전압을 인가하는 단계, 상기 프로그램 전압 레벨을 기초로 상기 선택 비트라인에 연결된 비선택 스트링들의 부스팅 전하들을 제거하기 위한 프리 펄스 동작을 제어하는 단계 및 상기 선택 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어함에 따라서, 비선택 스트링의 부스팅 전하에 의한 핫 캐리어 인젝션(hot carrier injection)을 방지하고, 그 결과, 리드 또는 검증 동작시의 리드 디스터번스(read disturbance)를 개선할 수 있는 효과가 있다.
또한, 프로그램 루프 수행과 동시에 소프트 이레이즈 동작을 제어함으로써 프로그램 동작시에 메모리 셀들의 문턱 전압 산포의 형태를 개선할 수 있으며, 이에 따라 메모리 시스템의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치를 구체적으로 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 도 2의 메모리 블록을 도시하는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 도 2의 메모리 블록(BLK1)을 도시하는 사시도이다.
도 5는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 설명하기 위한 도면이다.
도 6은 본 개시의 일 실시예에 따른 프로그램 루프와 소프트 이레이즈 동작 관계를 설명하기 위한 그래프이다.
도7 및 도8은 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 개시의 일 실시예에 따른 메모리 셀에 대한 소프트 이레이즈 동작에서의 전위 차를 조절하는 방법을 설명하기 위한 그래프이다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 메모리 셀에 대한 소프트 이레이즈 동작에서의 전위 차를 조절하는 방법을 설명하기 위한 그래프이다.
도 11a 내지 도 11d는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 구체적으로 설명하기 위한 도면이다.
도 12는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 13는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 수행하는 방법을 설명하기 위한 순서도이다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따라 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어하는 이유를 설명하기 위한 도면이다.
도 15는 본 개시의 일 실시예에 프로그램 전압 레벨에 기초한 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다.
도 16a 내지 도 16c는 본 개시의 일 실시예에 따라 다양한 기준에 기초하여 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다.
도 17은 본 개시의 일 실시예에 따른 프리 펄스 동작을 제어하는 방법을 설명하기 위한 그래프이다.
도 18a 및 도 18b는 본 개시의 일 실시예에 따른 프리 펄스 동작이 수행되는 프리 펄스 구간을 설명하기 위한 도면이다.
도 19는 본 개시의 일 실시예에 따른 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다.
도 20a, 도 20b 및 도 20c는 본 개시의 일 실시예에 따른 프로그램 전압 레벨에 기초하여 프리 펄스의 인가 시간을 결정하고, 제어하는 방법을 설명하기 위한 도면이다.
도 21은 본 개시의 일 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다 .
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 장치(20)는 메모리 셀 어레이(22), 프리 펄스 컨트롤러(24) 및 소프트 이레이즈 컨트롤러(26)를 포함할 수 있다. 다만, 도 1에 개시된 메모리 장치(20)의 구성은 예시적 실시예에 불과하며, 이에 국한되지 않고, 프리 펄스 컨트롤러(24) 및 소프트 이레이즈 컨트롤러(26)의 구성은 메모리 컨트롤러(10)에 포함되거나, 메모리 컨트롤러(10)에서 프리 펄스 컨트롤러(24) 및 소프트 이레이즈 컨트롤러(26)와 동일한 기능이 수행될 수 있다. 또한, 프리 펄스 컨트롤러(24) 및 소프트 이레이즈 컨트롤러(26)는 이는 다양한 로직 형태로 구현될 수 있다. 이하에서는, 예시적 실시예로서, 도 1에 도시된 메모리 컨트롤러(10) 및 메모리 장치(20)의 구성 요소들에 대하여 상술하도록 한다.
메모리 컨트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 프로그램(또는 기록), 리드(또는 독출) 및 이레이즈(또는 소거) 동작을 제어할 수 있다.
메모리 셀 어레이(22)는 복수의 워드 라인들(미도시)과 복수의 비트라인들(미도시)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 더 나아가, 메모리 셀 어레이(22)는 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 접지 선택 라인을 포함하고, 복수 개의 메모리 블록들을 포함할 수 있다. 복수 개의 메모리 블록들 각각은 기판 상에서 제1 방향 및 제2 방향에 따라 배열되고, 제3 방향(제1 방향과 제2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수개 의 스트링들을 포함할 수 있다. 복수 개의 스트링들 각각은 적어도 하나의 스트링 선택 트랜지스터, 복수 개의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 기판에 수직한 방향으로 구성될 수 있다. 이에 대한 구체적인 구성은 후술한다.
일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(22)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 개시의 일 실시예에 따른 프리 펄스 컨트롤러(24)는 리드 또는 검증 동작시에 비선택 스트링의 부스팅 채널(boosting channel)에 전하를 제거하기 위하여 비선택 스트링들의 각각의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인으로 소정의 프리 펄스를 인가하는 동작을 제어할 수 있다. 구체적으로, 메모리 셀 어레이(22)의 메모리 셀들에 데이터를 프로그램 하기 위한 복수 회의 프로그램 루프들을 수행할 때에, 프리 펄스 컨트롤러(24)는 각각의 프로그램 루프를 수행할 때마다, 각각의 프로그램 루프의 프로그램 전압을 기초로 프리 펄스 동작을 제어할 수 있다. 일 실시예로, 프리 펄스 컨트롤러(24)는 N(N은 1 이상의 자연수)번째 프로그램 루프에서 프로그램 대상이 되는 선택 메모리 셀들에 인가되는 프로그램 전압 레벨이 기준 전압 레벨을 초과하는 때에는 N번째 프로그램 루프에서 프리 펄스 동작 수행을 결정하고, 프리 펄스 동작을 제어할 수 있다. 프로그램 루프는 선택 메모리 셀들에 프로그램 전압을 인가하는 구간인 프로그램 구간 및 선택 메모리 셀들의 프로그램 상태를 확인하기 위하여 검증 전압을 인가하는 구간인 검증 구간을 포함할 수 있으며, 프로그램 루프에 프리 펄스 동작이 수행되는 프리 펄스 구간이 별도로 더 포함되거나, 검증 구간에 포함되도록 프리 펄스 컨트롤러(24)가 프리 펄스 동작을 제어할 수 있다.
또한, 프리 펄스 컨트롤러(24)는 N번째 프로그램 루프에서 프로그램 대상인 선택 메모리 셀들에 인가되는 프로그램 전압 레벨에 기초하여 프리 펄스 인가 시간을 결정하고, 결정된 프리 펄스 인가 시간에 기초하여 비선택 스트링의 스트링 선택 트랜지스터의 게이트에 프리 펄스를 인가할 수 있다. 프리 펄스 컨트롤러(24)는 프로그램 루프들 중에서 프리 펄스 동작을 필수적으로 수행해야 되는 프리 펄스 필수 수행 루프를 설정할 수 있으며, 프리 펄스 필수 수행 루프로 설정된 프로그램 루프를 수행할 때에는 프로그램 전압 레벨에 상관없이 프리 펄스 동작의 수행을 제어할 수 있다. 또한, 프리 펄스 컨트롤러(24)는 프로그램 루프들 중에서 프리 펄스 동작을 수행하지 않는 프리 펄스 금지 루프를 설정할 수 있으며, 프리 펄스 금지 루프로 설정된 프로그램 루프를 수행할 때에는 프로그램 전압 레벨에 상관없이 프리 펄스 동작의 수행을 금지할 수 있다.
본 개시에 따른 프리 펄스 컨트롤러(24)의 프리 펄스 동작을 제어함에 따라서, 비선택 스트링의 부스팅 전하에 의한 핫 캐리어 인젝션(hot carrier injection)을 방지하고, 그 결과, 리드 또는 검증 동작시의 리드 디스터번스(read disturbance)를 개선할 수 있는 효과가 있다.
본 개시에 따른 소프트 이레이즈 컨트롤러(26)는 선택된 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 메모리 셀에 대한 복수 회의 프로그램 루프들을 수행할 때에, 적어도 하나의 프로그램 루프 수행시에 비선택된 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 메모리 셀에 대한 소프트 이레이즈 동작을 제어할 수 있다. 일 실시예로, 소프트 이레이즈 컨트롤러(26)는 프로그램 대상으로 선택된 메모리 셀들에 대한 복수 회의 프로그램 루프들을 수행할 때에, 필요한 전압이 메모리 셀 어레이(22)에 인가되도록 제어할 수 있다. 구체적으로, 선택된 제1 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제1 메모리 셀을 프로그램하기 위하여 복수 회의 프로그램 루프들을 수행할 때에, 프로그램 루프들 중 적어도 하나에서, 소프트 이레이즈 컨트롤러(26)는 제1 메모리 셀에 프로그램 전압을 인가하는 프로그램 구간 이후에, 제1 구간에서 제1 메모리 셀의 프로그램 상태를 검증하기 위한 리드 전압이 선택 워드라인에 인가되도록 제어하고, 제1 비트라인에 연결된 복수 개의 비선택 스트링들 및 비선택된 제2 비트라인에 연결된 복수 개의 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 프리 펄스가 인가되도록 제어함으로써, 제2 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제2 메모리 셀을 소프트 이레이즈할 수 있다. 이에 대한 구체적인 내용은 도 5 내지 도 13에서 상술한다.
본 개시에 따른 소프트 이레이즈 컨트롤러(26)의 소프트 이레이즈 동작에 따라 프로그램 동작시에 메모리 셀들의 문턱 전압 산포의 형태를 개선할 수 있으며, 이에 따라 메모리 시스템(1)의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 장치(100)를 구체적으로 나타내는 블록도이다 .
도 2를 참조하면, 메모리 장치(100)는 제어 로직(110), 페이지 버퍼 회로(120), 데이터 입출력 회로(130), 전압 발생기(140), 로우 디코더(150) 및 메모리 셀 어레이(160)를 포함할 수 있다.
메모리 셀 어레이(160)는 워드라인들(WLs; Word Line(s)), 스트링 선택 라인들(SSLa, SSLb; String Select Line(s)) 및 접지 선택 라인들(GSLs; Ground Select Lines)을 통해 로우 디코더(150)에 연결되고, 비트라인들(BLs; Bit Lines)을 통해 데이터 입출력 회로(130)에 연결될 수 있다. 메모리 셀 어레이(160)는 복수 개의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다.
메모리 셀 어레이(160)는 복수 개의 낸드형 셀 스트링(NAND Cell String)을 포함할 수 있다. 각각의 스트링은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(160)에는 복수 개의 워드 라인들이 수직 방향으로 적층될 수 있다. 각각의 워드 라인들은 스트링에 포함되는 메모리 셀들의 제어 게이트를 구성할 수 있다. 이 경우, 메모리 셀의 채널은 수직 방향으로 형성될 수 있다.
메모리 셀 어레이(160) 배열에 따르면, 어느 하나의 비트라인(BL)을 공유하는 스트링들 각각을 개별적으로 선택할 수 있다. 개별적으로 선택되는 각각의 스트링들은 서로 전기적으로 분리된 복수 개의 접지 선택 라인들(GSLs)에 연결될 수 있다. 따라서, 접지 선택 라인들(GSLs)의 제어를 통해서 하나의 비트라인(BL)을 공유하는 스트링들 각각의 채널들은 선택적으로 프리차지될 수 있다. 예를 들면, 프로그램을 위해서 0V가 인가되는 비트라인(이하, 선택된 비트라인이라 지칭될 수 있음)에는 복수 개의 스트링들이 연결될 수 있다. 그러나, 선택된 비트라인(BL)에 연결되는 스트링들 중에서도 프로그램 인히빗(Program Inhibit)되는 스트링(이하, 비선택된 스트링이라 지칭될 수 있음)이 존재할 수 있다. 이러한 비선택 스트링의 채널의 전위는 워드 라인에 프로그램 전압이 인가될 때 충분히 부스팅(Boosting)되어야 한다.
로우 디코더(150)는 어드레스를 디코딩하여 메모리 셀 어레이(160)의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 로우 디코더(150)는 메모리 셀 어레이(160)의 선택 워드 라인(WL)에 전압 발생기(140)로부터 제공되는 워드 라인 전압을 제공할 수 있다. 예를 들면, 프로그램 동작시에 로우 디코더(150)는 선택 워드 라인(WL)에는 프로그램 전압을 비선택 워드라인들(WLs)에는 패스 전압을 제공할 수 있다. 또한, 로우 디코더(150)는 선택 스트링 라인들(SSLa)에 선택 전압을 제공할 수 있다.
페이지 버퍼 회로(120)는 제어 로직(110)에 의해 수행되는 동작에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작 수행시에 페이지 버퍼 회로(120)는 스트링들(SSLa, SSLb)이 수직 구조로 형성되는 메모리 셀 어레이(160)의 비트라인들(BLs)로 프로그램될 데이터에 대응하는 전압을 제공할 수 있다. 리드 동작 수행시에 페이지 버퍼 회로(120)는 선택 메모리 셀에 저장된 데이터를 비트라인들(BLs)을 통해 감지하여 데이터 입출력 회로(130)로 제공할 수 있다.
데이터 입출력 회로(130)는 페이지 버퍼 회로(120)와 데이터 라인들(DLs, Data Lines)을 통해 연결될 수 있으며, 입력받은 데이터(Data)를 페이지 버퍼 회로(120)로 제공하거나, 페이지 버퍼 회로(120)로부터 제공되는 데이터(Data)를 외부로 출력할 수 있다. 데이터 입출력 회로(130)는 입력되는 어드레스 또는 명령어를 제어 로직(110)이나 로우 디코더(150)에 제공할 수 있다.
제어 로직(110)은 프리 펄스 컨트롤러(114) 및 소프트 이레이즈 컨트롤러(116)를 포함할 수 있다. 제어 로직(110)은 데이터 입출력 회로(130)로부터 전달되는 명령어에 응답하여, 프로그램, 리드 그리고 이레이즈 동작을 제어할 수 있다. 프리 펄스 컨트롤러(114)는 리드 또는 검증 동작시에 비선택 스트링의 부스팅 채널의 전하를 제거하기 위하여 비선택 스트링의 스트링 선택 트랜지스터의 게이트에 연결된 스트링 선택 라인(SSLb)으로 프리 펄스(Pre-Pulse)를 인가하는 동작을 제어할 수 있다. 구체적으로, 제어 로직(110)이 프로그램 루프를 제어할 때에, 프리 펄스 컨트롤러(114)는 프로그램 루프 내에서 프리 펄스 동작이 수행되도록 제어할 수 있으며, 프리 펄스 컨트롤러(114)는 프로그램 루프의 프로그램 구간에서 메모리 셀들에 인가되는 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어할 수 있다.
소프트 이레이즈 컨트롤러(116)는 프로그램 루프 내에서 비선택된 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 메모리 셀에 대한 소프트 이레이즈 동작을 제어할 수 있다. 구체적으로, 소프트 이레이즈 컨트롤러(116)는 프로그램 루프에 포함된 검증 구간의 제1 구간에서는 프로그램 대상이 아닌 메모리 셀들이 포함된 적어도 하나의 비선택 스트링들에 연결된 스트링 선택 라인(SSLb)에 프리 펄스(Pre-Pulse)가 인가되도록 제어하고, 제2 구간에서는 프로그램 대상인 메모리 셀들에 포함된 적어도 하나의 선택 스트링들에 연결된 스트링 선택 라인(SSLa)에 소정의 선택 전압이 인가되도록 제어할 수 있다. 즉, 소프트 이레이즈 컨트롤러(116)는 비선택 스트링들에 연결된 스트링 선택 라인(SSLb)에 대한 프리 펄스(Pre-Pulse)의 인가 타이밍과 선택 스트링들에 연결된 스트링 선택 라인(SSLa)에 대한 선택 전압의 인가 타이밍을 서로 다르게 제어함으로써, 프리 펄스(Pre-Pulse)가 인가되는 제1 구간에서 비선택된 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 메모리 셀에 대한 소프트 이레이즈 동작을 수행할 수 있다. 이와 같이, 소프트 이레이즈 컨트롤러(116)는 프리 펄스(Pre-Pulse) 인가 타이밍을 제어하기 위하여, 프리 펄스 컨트롤러(114) 또는 전압 발생기(140)를 제어할 수 있으며, 프로그램 루프를 수행할 때에 필요한 전압을 적절한 타이밍에 메모리 셀 어레이(160)에 제공하기 위하여 전압 발생기(140) 및 로우 디코더(150)를 제어할 수 있다.
또한, 본 개시에서는 소프트 이레이즈 컨트롤러(116)는 소프트 이레이즈 동작을 제어하는 것을 중심으로 서술하고 있으나, 이에 제한되지 않으며, 프로그램 루프를 제어하는 것을 포함한 다양한 동작을 수행할 수 있다.
도 3은 본 개시의 일 실시예에 따른 도 2의 메모리 블록( BLK1 )을 도시하는 회로도이다. 이하에서는 비트라인 , 워드라인 등의 개수가 한정적으로 도시되어 있으나, 이는 설명의 편의를 위하여 예시적으로 나타낸 것으로 본 개시의 사상은 이에 한정되지 않으며, 다양한 메모리 구조에 적용될 수 있음은 분명하다.
도 3을 참조하면, 메모리 블록(BLK1)은 상부에 Y 방향으로 형성되는 복수의 비트라인들(BL<0>~BL<2>)이 포함된다. 그리고, 하부의 XY 평면에는 공통 소스 라인(CSL)이 형성될 수 있다. 복수 개의 스트링(CSTR)들은 복수의 비트라인들(BL<0>~BL<2>)과 공통 소스 라인(CSL) 사이에서 Z 방향으로 형성될 수 있다. 비트라인(BL<1>)에 연결되는 스트링(CSTR)들 각각은 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)에 의해서 스트링들은 비트라인(BL<1>)과 전기적으로 연결 또는 차단될 수 있다. 그리고, 비트라인(BL<1>)에 연결되는 스트링(CSTR)들은 각각은 접지 선택 트랜지스터(GST)를 포함할 수 있다. 접지 선택 트랜지스터(GST)에 의해서 스트링(CSTR)은 공통 소스 라인(CSL)과 전기적으로 연결 또는 차단될 수 있다. 그리고, 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에는 직렬 연결된 메모리 셀 트랜지스터들(MCT)이 Z방향으로 연결될 수 있다. 본 개시의 실시예에 따른 메모리 블록(BLK1)에서, 워드 라인(WL<3>)은 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들에 공통으로 연결될 수 있다. 그리고 워드 라인들(WL<0>~WL<2>) 각각은 대응하는 층(Layer)의 메모리 셀 트랜지스터들에 공통으로 연결될 수 있다. 따라서, 하나의 층(Layer)에 포함되는 메모리 셀 트랜지스터들은 동일한 워드라인 전압을 제공받을 수 있다. 프로그램 동작시, 워드 라인들(WL<0>~WL<3>) 중 선택 워드라인에는 프로그램 전압이 인가되고, 나머지 비선택 워드 라인들에는 패스 전압이 인가될 수 있다. 따라서, 선택 워드라인에 대응하는 층의 모든 메모리 셀들은 프로그램 전압을 제공받을 수 있다. 반면에, 하나의 층에 형성되는 스트링 선택 트랜지스터(SST)들은 복수 개의 스트링 선택 라인들(SSL<0>~SSL<2>)에 연결될 수 있다. 프로그램 동작시 0V가 인가되는 프로그램 비트라인(BL<1>)에는 복수 개의 스트링들이 연결될 수 있다.
이하에서는, 프로그램 동작시 0V가 인가되는 비트라인을 선택된 비트라인, 전원 전압(Vcc)이 인가되는 비트라인을 비선택된 비트라인이라 칭하기로 한다. 선택된 비트라인(BL<1>)에 연결되는 복수 개의 스트링들 중에는 선택된 비트라인(BL<1>)과 채널이 전기적으로 연결되어야 하는 스트링(이하, 선택 스트링)이 존재할 수 있다. 또한, 선택된 비트라인(BL<1>)에 연결되는 복수 개의 스트링들 중에는 선택된 비트라인(BL<1>)과 채널이 전기적으로 차단되어야 하는 비선택 스트링이 존재할 수 있다. 비선택 스트링과 선택 스트링을 선택하기 위하여 각각 X 방향으로 연장되는 복수 개의 스트링 선택 라인들(SSL<0>~SSL<2>)이 형성될 수 있다. 일 실시예로, 본 발명의 수직 스트링 구조를 갖는 셀 어레이(110)는 접지 선택 트랜지스터들(GST)을 개별적으로 제어하기 위한 접지 선택 라인들(GSL<0>~GSL<2>)을 포함할 수 있다. 선택된 비트라인(BL<1>)에 연결되는 복수 개의 스트링들 중에는 비선택 스트링이 존재할 수 있다. 여기서, 상호 수직인 X, Y, Z 방향들이 각각 3차원의 수직 구조 메모리 블록(BLK1)을 설명하기 위하여 예시적으로 도시되었다. 하지만, X, Y, Z 방향들이 상호 수직인 경우에만 본 발명의 구조들이 한정되지는 않는다.
도 4는 본 개시의 일 실시예에 따른 도 2의 메모리 블록( BLK1 )을 도시하는 사시도이다.
도 4를 참조하면, 메모리 블록(BLK1)은 공통 소스 라인(CSL), 복수의 비트라인들(BL<0>~BL<3>) 및 공통 소스 라인(CSL)과 비트라인들(BL<0>~BL<3>) 사이에 배열되는 복수 개의 스트링들을 포함할 수 있다. 공통 소스 라인(CSL)은 기판(111) 상에 배치되는 도전성 박막 또는 기판(111) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL<0>~BL<3>)은 기판(111)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 2차원적으로 배열되는 비트라인들(BL<0>~BL<3>) 각각에는 복수 개의 스트링들이 병렬로 연결된다. 이에 따라 스트링들은 공통 소스 라인(CSL) 또는 기판(111) 상에 2차원적으로 배열된다. 스트링들 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL<0>~BL<3>)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트라인들(BL<0>~BL<3>) 사이에 배치되는, 복수의 접지 선택 라인들(GSL<0>~GSL<6>), 복수의 워드 라인들(WL<0>~WL<3>) 및 복수의 스트링 선택 라인들(SSL<0>~SSL<6)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 접지 선택 트랜지스터들(GST) 모두는 기판(111)으로부터 실질적으로 동일한 거리에 배치될 수 있다. 그리고, 이들의 게이트 전극들은 Y 방향에 대해서 복수의 도전체들로 분리된 형태로 형성될 수 있다. 즉, 복수의 접지 선택 라인들(GSL<0>~GSL<6>) 각각은 비트라인들(BL<0>~BL<3>)과는 서로 교차하도록 형성될 수 있다. 따라서, 복수의 접지 선택 라인들(GSL<0>~GSL<6>) 각각은 서로 다른 전압이 제공될 수 있다.
공통 소스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들의 게이트 전극들은 워드 라인들(WL<0>~WL<3>) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 워드 라인들(WL<0>~WL<3>) 각각은 기판(111)의 상부면에 평행한 평판 모양 또는 빗 모양의 도전 패턴일수 있다. 한편, 하나의 스트링은 공통 소스 라인(CSL)으로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들로 구성된다. 따라서, 공통 소스 라인(CSL)과 비트라인들(BL<0>~BL<3>) 사이에는 다층의 워드 라인들(WL<0>~WL<3>)이 배치된다. 스트링들 각각은 공통 소스 라인(CSL)으로부터 수직하게 연장되어 비트라인([0035] BL<0>~BL<3>)에 접속하는 반도체 기둥(PL: Pillar)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL<0>~GSL<6>) 및 워드 라인들(WL<0>~WL<3>)을 관통하도록 형성될 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들을 포함할 수 있다. 한편, 워드 라인들(WL<0>~WL<3>)과 반도체 기둥(PL) 사이에는 정보 저장막이 배치될 수 있다. 일 실시예에 따르면, 상기 정보 저장막은 전하 저장막일 수 있다. 예를 들면, 상기 정보 저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(Conductive Nano Dots)을 포함하는 절연막 중의 어느 한 가지일 수 있다. 각각의 접지 선택 라인들(GSL<0>~GSL<6>)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL<0>~SSL<6>)과 반도체 기둥들(PL) 사이에는, 접지 선택 트랜지스터 또는 스트링 선택 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다.
도 5, 도7 및 도8은 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 설명하기 위한 도면이고, 도 6은 본 개시의 일 실시예에 따른 프로그램 루프와 소프트 이레이즈 동작 관계를 설명하기 위한 그래프이다.
먼저, 도 2 및 도 6을 참조하면, 제어 로직(110)은 메모리 셀 어레이(160)의 선택 메모리 셀들을 소정의 프로그램 상태로 프로그램 하기 위하여 복수 회의 프로그램 루프들(1st Loop~Mth Loop)의 수행할 수 있다. 구체적으로, 제어 로직(110)은 제1 프로그램 루프(1st Loop)로서 선택 메모리 셀들에 소정의 레벨을 갖는 프로그램 전압을 제공하는 프로그램 동작(PO) 및 검증 전압을 제공하여 프로그램 상태를 검증하는 검증 동작(VO)을 수행할 수 있으며, 이후, 제2 프로그램 루프(2nd Loop)로서 선택 메모리 셀들에 종전 프로그램 전압보다 스텝 전압(△V)만큼 높은 레벨을 갖는 프로그램 전압을 제공하는 프로그램 동작(PO) 및 검증 전압을 제공하여 프로그램 상태를 검증하는 검증 동작(VO)을 수행할 수 있다. 소프트 이레이즈 컨트롤러(116)는 이러한 복수 회의 프로그램 루프들(1st Loop~Mth Loop) 중 적어도 하나의 프로그램 루프 내에서 소프트 이레이즈 동작을 수행할 수 있다.
이하에서는, 도 5에 도시된 바와 같이, 각각의 비트라인(BL<0>, BL<1>) 및 워드 라인들(WL<0>~WL<3>)은 각각 선택된 비트라인(BL<2>), 비선택된 비트라인(BL<1>), 선택 워드라인(WL<1>, Sel_WL), 비선택 워드라인(WL<0>, WL<2>, WL<3>)과 같이 도 6의 복수 회의 프로그램 루프들(1st Loop~Mth Loop)을 수행하기 위해 선택 또는 비선택된 것을 가정한다. 또한, 제1 비트라인(BL<1>)에 연결된 스트링들(210~240) 각각은 제2 비트라인(BL<2>)에 연결된 스트링들(310~340) 각각과 스트링 선택 라인(SSL<0>~SSL<3>)을 공유할 수 있다.
도 7의 제1 시간(t1) 내지 제2 시간(t2)의 제1 구간(A) 및 제2 시간(t2) 내지 제3 시간(t3)의 제2 구간(B)을 포함하는 구간은 도 6의 제N 프로그램 루프(Nth Loop)의 검증 동작(VO)을 수행하는 구간과 대응되는 것을 가정한다.
도 5을 참조하면, 비선택된 비트라인(BL<1>)에 연결된 선택 스트링(230)에 포함된 메모리 셀들에 대한 종전에 수행되었던 프로그램 동작 등으로 인하여, 비선택된 비트라인(BL<1>)에 연결된 복수 개의 스트링들(210~240) 각각은 부스팅 채널(BC)을 포함할 수 있다.
도 7을 더 참조하면, 제1 구간(A)에서 비선택 비트라인(BL<1>)의 비선택 스트링들(210, 220, 240) 및 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대응하는 스트링 선택 라인들 및 접지 선택 라인들(SSL<0>, SSL(1>, SSL<3>, GSL<0>, GSL(1>, GSL<3>; Unsel_SSLs & GSLs)에 제1 프리 펄스 (VPRE)가 제공될 수 있다. 제1 구간(A)에서는 이와 동시에, 비선택 워드라인들(WL<0>, WL<2>, WL<3>)에 리드 패스 전압(VRP)이 제공될 수 있으며, 선택 워드라인(WL<1>)에 프로그램 상태의 검증을 위한 리드 전압(VREAD)이 인가될 수 있다. 제1 구간(A)에서 비선택 비트라인(BL<1>)의 비선택 스트링들(210, 220, 240)에 대응하는 스트링 선택 라인들 및 접지 선택 라인들(SSL<0>, SSL(1>, SSL<3>, GSL<0>, GSL(1>, GSL<3>; Unsel_SSLs & GSLs)에 제공된 제1 프리 펄스(VPRE)에 의하여, 비선택 스트링들(210, 220, 240)이 비선택 비트라인(BL<1>)과 공통 소스 라인(CSL)과 전기적으로 연결됨으로써 부스팅 채널(BC)의 전하가 비트라인 방향으로 제거되거나, 공통 소스 라인 방향으로 제거될 수 있다.
그 결과, 비선택 스트링들(210, 220, 240)의 채널의 전위가 낮아질 수 있으며, 이에 따라, 비선택 스트링들(210, 220, 240)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀들(211, 231, 241)의 게이트 전압이 강하(Voltage drop, VD)될 수 있다. 또한, 선택 스트링(230)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀(231)은 동일 워드라인(WL<1>)에 연결된 주변의 메모리 셀들(211, 231, 241)의 게이트 전압 강하(VD)에 의해 커플링되어 메모리 셀(231)의 게이트 전압 강하(VD')가 발생할 수 있다. 결국, 제1 구간(A)에서와 같이, 선택 워드라인(WL<1>, Sel_WL)을 통해 인가된 리드 전압(VREAD)에 대응되는 메모리 셀(231)의 게이트 전압의 레벨이 일시적으로 강하될 수 있다.
도 8을 더 참조하면, 선택 스트링(230)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀(231)은 소정의 프로그램 상태에 해당되어, 복수 개의 전하들이 트랩되어 있는 상태일 수 있다. 이 때에, 제1 구간(A)에서 선택 워드라인(WL<1>, Sel_WL)과 연결된 메모리 셀(231)의 게이트 전압(Sel_WL_V)은 일시적으로 강하되고, 선택 스트링(230)의 부스팅 채널(BC)의 전위는 유지되기 때문에, 메모리 셀(231)의 게이트 전압(Sel_WL_V)과 부스팅 채널(BC)의 전압 차이에 의하여 불안정하게 트랩된 전하들(예를 들면, 쉘로우 트랩된 전하들(Shallow trapped charges))을 선택 스트링(230)의 채널 방향으로 제거하여 소프트 이레이즈(Soft erase) 시킬 수 있다. 메모리 셀(231)에 대한 소프트 이레이즈(Soft erase) 동작을 선택 메모리 셀(331)에 대한 프로그램 루프를 수행할 때에, 동시에 수행함으로써, 별도의 구간을 설정할 필요가 없으며, 메모리 셀(231)의 리드 디스터번스의 요인이 되는 불안정한 트랩 전하들을 미리 제거하여, 메모리 셀(231)에 프로그램된 데이터를 정확하게 리드할 수 있는 효과가 있다.
다시 도 7로 돌아오면, 제2 구간(B)에서는 비선택 비트라인(BL<1>)의 선택 스트링(230) 및 선택 비트라인(BL<2>)의 선택 스트링(330)에 대응하는 스트링 선택 라인 및 접지 선택 라인(SSL<2>, GSL<2>; Sel_SSL & GSL)에 선택 전압(VSEL)이 제공될 수 있다. 또한, 제2 구간(B)에서는 리드 전압(VREAD)을 이용하여 리드된 데이터를 검증하기 위한 동작을 수행하기 위하여 페이지 버퍼 회로(120)와 메모리 셀 어레이(160) 사이에 선택 비트라인(BL<2>)을 연결된 비트라인 선택 트랜지스터를 활성화시키기 위한 BLSHF 신호를 로우 레벨에서 하이 레벨로 천이시킬 수 있다. 즉, 제1 구간(A) 및 제2 구간(B)에 걸쳐 선택 메모리 셀(331)에 대한 검증 동작을 수행할 수 있으며, 특히 제1 구간(A)에서 다른 메모리 셀(231)에 대한 소프트 이레이즈 동작을 수행할 수 있다. 이상으로 서술된 실시예에서는, 비선택 스트링들과 연결된 스트링 선택 라인들(SSLs)과 접지 선택 라인들(GSLs)에 동일한 전압을 제공하여 동작을 제어하는 것을 가정하여 서술하였으나, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 스트링 선택 라인들(SSLs)에만 프리 펄스를 인가함으로써 전술한 본 개시의 사상에 이를 수 있으며, 더 나아가, 스트링 선택 라인들(SSLs) 및 접지 선택 라인들(GSLs)에 각각 개별적으로 다른 전압을 제공함으로써 본 개시의 사상에 이를 수 있는 동작 제어도 가능할 수 있다.
도 9a 및 도 9b는 본 개시의 일 실시예에 따른 메모리 셀에 대한 소프트 이레이즈 동작에서의 전위 차를 조절하는 방법을 설명하기 위한 그래프이다.
먼저, 도 8에 도시된 바와 같이, 소프트 이레이즈(Soft erase) 동작을 수행할 때에, 메모리 셀(231)의 게이트 전압(Sel_WL_V)과 부스팅 채널(BC)의 전압 차이가 소정의 레벨을 초과하는 때에는 핫 캐리어 인젝션이 발생되어 디스트번스의 요인이 될 수 있기 때문에 상기 전압 차를 조절하는 방법이 요구될 수 있다.
도 5 및 도 9a를 참조하면, 도 7과 달리, 제1 구간(A)에서 비선택 비트라인(BL<1>)의 선택 스트링(230) 및 선택 비트라인(BL<2>)의 선택 스트링(330)에 연결된 스트링 선택 라인 및 접지 선택 라인(SSL<2>, GSL<2>; Sel_SSL & GSL)에 제2 프리 펄스(VPRE'')가 제공될 수 있다. 제2 프리 펄스 (VPRE'')는 도 7의 제1 프리 펄스(VPRE)보다 최대 전압 레벨이 작을 수 있거나, 펄스 폭이 좁을 수 있다.
도 9b를 더 참조하면, 도 9a에 도시된 것과 같이, 제2 프리 펄스(VPRE'')를 제공함으로써, 선택 스트링(230)의 부스팅된 채널(CHa)의 전하를 비트라인 방향 또는 공통 소스 라인 방향으로 제거함으로써, 선택 스트링(230)의 채널(CHa)의 전위는 제1 부스팅 전압(VBOOSTa)에서 제2 부스팅 전압(VBOOSTa')으로 강하될 수 있다. 이에 따라, 제1 구간(A)에서의 비선택 비트라인(BL<1>)의 선택 스트링(230)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀(231)의 게이트 전압(Sel_WL_V)과 제1 부스팅 전압(VBOOSTa)의 차이(G1)를 메모리 셀(231)의 게이트 전압(Sel_WL_V)과 제2 부스팅 전압(VBOOSTb)의 차이(G1')로 줄일 수 있다. 그 결과, 선택 스트링(230)의 채널(CHa)의 전압과 메모리 셀(231)의 게이트 전압(Sel_WL_V)간의 차이를 줄임으로써 핫 캐리어 인젝션을 방지할 수 있다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 메모리 셀에 대한 소프트 이레이즈 동작에서의 전위 차를 조절하는 방법을 설명하기 위한 그래프이다.
도 5 및 도 10a를 참조하면, 제1 구간(A)에서 비선택 비트라인(BL<1>)의 비선택 스트링(210, 220, 240) 및 선택 비트라인(BL<2>)의 비선택 스트링(310, 320, 340)에 연결된 스트링 선택 라인 및 접지 선택 라인(SSL<0>, SSL(1>, SSL<3>, GSL<0>, GSL(1>, GSL<3>; Unsel_SSLs & GSLs)에 제공되는 제1 프리 펄스(VPRE')의 최대 전압 레벨을 도 7의 제1 프리 펄스(VPRE)와 비교하여 더 낮게 또는 펄스 폭(PW')을 더 작게 할 수 있다.
도 10b를 더 참조하면, 도 10a에 도시된 것과 같이, 도 7과 다른 제1 프리 펄스(VPRE')를 제공함으로써, 제1 구간(A)에서 비선택 스트링들(210, 220, 240)의 부스팅 채널(BC)로부터 비트라인 방향으로 제거되거나, 공통 소스 라인 방향으로 제거되는 전하의 양을 줄일 수 있다. 그 결과, 비선택 비트라인(BL<1>)의 선택 스트링(230)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀(231)의 게이트 전압(Sel_WL_V)의 전압 강하는 도 7보다 줄어들게 되어 선택 스트링(230)의 채널(CHa)의 전압(VBOOSTa)과의 차이(G2')를 도 7에서의 차이(G2)보다 줄일 수 있다. 그 결과, 선택 스트링(230)의 채널(CHa)의 전압과 메모리 셀(231)의 게이트 전압 차이를 줄임으로써 핫 캐리어 인젝션을 방지할 수 있다.
도 11a 내지 도 11d는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 구체적으로 설명하기 위한 도면이다.
도 2 및 도 11a를 참조하면, 제어 로직(110)은 메모리 셀 어레이(160)의 메모리 셀들 중 프로그램 대상으로 선택된 선택 메모리 셀들을 제N 프로그램 상태로 프로그램하기 위하여 복수 회의 프로그램 루프들(1st Loop~Mth Loop)을 수행할 때에, 메모리 셀 어레이(160)의 비선택 비트라인에 연결된 선택 스트링에 포함되고 선택 워드라인에 연결된 메모리 셀을 포함하는 메모리 셀들에 프리 펄스 프로그램(Pre-Pulse_Program, PP_P) 동작을 수행할 수 있다. 프리 펄스 프로그램(PP_P)은 메모리 셀들이 소정의 프로그램 상태로 프로그램될 것이 예정된 때에, 각각의 메모리 셀들의 문턱 전압을 각각의 예정된 프로그램 상태에 대응되는 전압 범위에 올려놓기 위하여 프로그램 루프들을 수행하기 이전에 수행되는 프로그램 동작으로 정의될 수 있다. 일 실시예로, 프리 펄스 프로그램(PP_P)은 별도의 검증 동작을 포함하지 않을 수 있다.
도 11b를 참조하면, 메모리 셀은 3비트의 데이터가 저장되는 트리플 레벨 셀(Triple Level Cell, TLC)로서, 이레이즈 상태(E), 제1 내지 제7 프로그램 상태(P1~P7)로 프로그램될 수 있다. 다만, 이는 예시적 실시예에 불과하며, 이에 국한되지 않으며, 2비트 또는 3비트 이상의 데이터가 저장되는 멀티 레벨 셀(Multi Level Cell, MLC)에도 본 개시의 사상이 적용될 수 있다. 도 11c를 더 참조하면, 제1 메모리 셀이 제7 프로그램 상태(P7)로 프로그램될 것이 예정된 때에, 제1 메모리 셀에 대한 프리 펄스 프로그램(PP_P) 동작을 수행하여, 제1 메모리 셀의 문턱 전압을 제7 프로그램 상태(P7)에 대응하는 문턱 전압 범위(R7)에 올려놓을 수 있다. 즉, 프리 펄스 프로그램(PP_P) 동작을 수행하여, 제1 프로그램 상태(P1) 내지 제7 프로그램 상태(P7)로 프로그램될 것이 각각 예정된 메모리 셀들에 대한 문턱 전압 산포(Pre_P1~Pre_P7)를 프로그램 루프들을 수행하기 전에 미리 형성시킬 있다.
다시 도 2 및 도 11a로 돌아오면, 소프트 이레이즈 컨트롤러(116)는 복수 회의 프로그램 루프들(1st Loop~Mth Loop) 중 적어도 하나의 프로그램 루프를 선택하여 선택된 프로그램 루프 내에서 소프트 이레이즈 동작이 수행되도록 선택적으로 제어할 수 있다. 더 나아가, 소프트 이레이즈 컨트롤러(116)는 복수 개의 프로그램 상태들 중 일부만을 선택하고 선택된 프로그램 상태로 메모리 셀들을 프로그램하기 위한 복수 회의 프로그램 루프들 중에서 소프트 이레이즈 동작이 수행되도록 선택적으로 제어할 수 있다. 일 예를 들면, 제어 로직(110)에 의해 제2 내지 제 7 프로그램 상태(P2~P7)로 프로그램될 것이 예정된 메모리 셀들에 대하여 프리 펄스 프로그램(PP_P) 동작이 수행된 때에는, 소프트 이레이즈 컨트롤러(116)는 제1 프로그램 상태(P1)로 메모리 셀들을 프로그램하기 위한 복수 회의 프로그램 루프들(1st Loop~Mth Loop) 중 제1 프로그램 루프(1st Loop)내에서 소프트 이레이즈 동작(Soft erase operation)이 수행되도록 제어할 수 있다.
구체적으로, 도 5 및 도 11d를 참조하면, 제1 프로그램 루프(1st Loop)의 프로그램 동작(PO) 구간에서는 선택 워드라인(Sel_WL)에 제1 프로그램 상태(P1)로 메모리 셀들을 프로그램하기 위한 전압을 인가한 후, 검증 동작(VO) 구간의 제1 구간에서 프로그램 상태를 검증하기 위한 음의 리드 전압(Vr1)을 선택 워드라인(Sel_WL)에 인가할 수 있다. 또한, 전술한 바와 같이, 제1 구간(A)에서 프리 펄스(VPRE)를 인가함으로써 소프트 이레이즈 동작(Soft erase operation)을 수행할 수 있으며, 그 결과 도 11c에 도시된 바와 같이, 불안정하게 트랩된 전하들을 제거함으로써, 각각의 문턱 전압 산포(Pre_P2~Pre_P7)를 각각 왼쪽으로 쉬프팅된 문턱 전압 산포(Pre_P2'~Pre_P7')로 변경할 수 있다. 또한, 이렇게 미리 형성된 문턱 전압 산포(Pre_P2'~Pre_P7')의 메모리 셀들에 대하여 이 후 프로그램 동작을 수행하여 좀더 이상적인 문턱 전압 산포를 형성함으로써, 향후 리드 성능을 개선할 수 있는 효과가 있다.
다만, 도 11a 내지 도 11d에서 서술한 내용은 본 개시의 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 프리 펄스 프로그램(PP_P) 동작이 수행되는 조건에 따라서 소프트 이레이즈 동작(Soft erase operation)이 다양한 방법으로 제어될 수 있다.
도 12는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 수행하는 방법을 설명하기 위한 순서도이다 .
도 12를 참조하면, 하나의 프로그램 루프에서 선택된 제1 비트라인에 연결된 선택 스트링에 포함되고 선택 워드라인에 연결된 제1 메모리 셀에 프로그램 전압을 인가할 수 있다(S100). 이후, 제1 구간에서 제1 메모리 셀의 프로그램 상태를 검증하기 위한 리드 전압을 선택 워드라인에 인가하고, 제1 비트라인에 연결된 복수 개의 비선택 스트링들 및 비선택된 제2 비트라인에 연결된 복수 개의 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 제1 프리 펄스를 인가할 수 있다(S110). 이를 통해 제1 구간에서 제2 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제2 메모리 셀을 소프트 이레이즈할 수 있다. 이후, 제2 구간에서 제1 비트라인에 연결된 선택 스트링의 스트링 선택 트랜지스터의 게이트 및 제2 비트라인에 연결된 선택 스트링의 스트링 선택 트랜지스터의 게이트에 선택 전압을 인가하여, 제1 메모리 셀의 프로그램 상태를 검증할 수 있다(S120).
도 13는 본 개시의 일 실시예에 따른 소프트 이레이즈 동작을 수행하는 방법을 설명하기 위한 순서도이다 .
도 13을 참조하면, 도 12의 S100 단계를 수행하기 전에 제2 비트라인에 연결된 복수 개의 스트링들의 채널을 부스팅할 수 있다(S101). 일 실시예로, 제2 비트라인에 연결된 복수 개의 스트링들 중 선택 스트링에 포함되고 선택 워드라인에 연결된 제2 메모리 셀을 포함하는 메모리 셀들에 대한 프리 펄스 프로그램 동작을 수행함으로써, 제2 비트라인에 연결된 복수 개의 스트링들의 채널을 부스팅할 수 있다.
도 14a 및 도 14b는 본 개시의 일 실시예에 따라 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어하는 이유를 설명하기 위한 도면이다.
먼저 도 2 및 도 5를 참조하면, 프리 펄스 컨트롤러(114)는 각각의 프로그램 루프(1st Loop~Mth Loop) 중 일부를 선택하여 선택된 프로그램 루프 내에서 비선택 스트링들에 연결된 스트링 선택 라인들(SSLb)을 통하여 프리 펄스(Pre-Pulse)를 인가하여 비선택 스트링들의 각각의 부스팅 채널의 전하를 제거할 수 있다. 다만, 도 14a에서는 프리 펄스 컨트롤러(114)가 상기와 같은 프리 펄스 동작을 수행하지 않을 때를 가정하고, 도 14b에서는 프리 펄스 컨트롤러(114)가 모든 프로그램 루프(1st Loop~Mth Loop)에 프리 펄스 동작을 수행했을 때를 가정한다.
도 5 및 도 14a를 참조하면, 프로그램 루프를 수행할 때에, 선택된 비트라인(BL<2>)에는 0V의 전압이 인가되고, 비선택 스트링(320)에 연결된 스트링 선택 라인(SSL<1>)에는 0V의 전압이 인가되고, 비선택 스트링(320)에 연결된 접지 선택 라인(GSL<1>)에는 전원 전압(Vcc)이 인가되고, 비선택 워드라인들(WL<0>, WL<2>, WL<3>)에는 패스 전압(VPASS)이 인가되며, 선택 비트라인(BL<2>)에 연결된 비선택 스트링(320)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀의 게이트에 기준 전압 레벨보다 낮은 프로그램 전압(VPGMa)이 인가될 수 있다. 이 때에, 전술한 바와 같이, 프리 펄스 동작으로 인하여 비선택 스트링(320)의 채널의 전압(VBOOST1)이 소정의 전압 레벨 이상이며, 비선택 스트링(320)의 채널의 전압(VBOOST1)과 프로그램 전압(VPGMa)과의 차이(VGAPa)가 소정의 레벨을 초과하여, 선택 비트라인(BL<2>)에 연결된 비선택 스트링(320)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀에 대한 트랩된 전하들이 비선택 스트링(320)의 채널 방향으로 제거되는 소프트 이레이즈(Soft erase)가 발생될 수 있다. 이는 리드 디스터번스의 요인이 될 수 있다. 따라서, 이러한 리드 디스터번스를 방지하기 위해서는 프리 펄스 동작이 필요하다.
도 7 및 도 14b를 참조하면, 프로그램 루프를 수행할 때에, 선택된 비트라인(BL<2>)에는 0V의 전압이 인가되고, 비선택 스트링(320)에 연결된 스트링 선택 라인(SSL<1>)에는 0V의 전압이 인가되고, 비선택 스트링(320)에 연결된 접지 선택 라인(GSL<1>)에는 전원 전압(Vcc)이 인가되고, 비선택 워드라인들(WL<0>, WL<2>, WL<3>)에는 패스 전압(VPASS)이 인가되며, 선택 비트라인(BL<2>)에 연결된 비선택 스트링에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀의 게이트에 기준 전압 레벨보다 높은 프로그램 전압(VPGMb)이 인가될 수 있다. 전술한 바와 같이, 프리 펄스 동작으로 인하여 비선택 스트링(320)의 채널의 전압(VBOOST2)이 도 14a보다 상대적으로 낮게 형성되고, 비선택 스트링(SSL<1>)의 채널의 전압(VBOOST2)과 프로그램 전압(VPGMb)의 차이(VGAPb)가 소정의 레벨을 초과하여, 선택 비트라인(BL<2>)에 연결된 비선택 스트링(SSL<1>)에 포함되고, 선택 워드라인(WL<1>, Sel_WL)에 연결된 메모리 셀 방향으로 비선택 스트링(320)의 채널의 전하들이 인젝션되는 현상이 발생될 수 있다. 이는 프로그램 디스터번스(Program Disturbance)의 요인이 될 수 있다. 따라서, 이러한 프로그램 디스터번스를 방지하기 위해서는 프리 펄스 동작을 제한하는 것이 필요하다.
도 15는 본 개시의 일 실시예에 프로그램 전압 레벨에 기초한 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다 .
도 15를 참조하면, 프로그램 루프의 수행을 시작하여 프로그램 구간에서 선택 메모리 셀들에 프로그램 전압을 인가할 수 있다(S200). 프로그램 구간 이후에 프리 펄스 인가 동작을 수행할지 여부를 프로그램 구간에서의 프로그램 전압 레벨에 기초하여 결정할 수 있다(S210). 프리 펄스 동작을 수행하는 것으로 결정한 때에는(S220, YES), 프리 펄스 동작 및 선택 메모리 셀들의 프로그램 상태를 검증하는 검증 동작을 수행할 수 있다(S230). 프리 펄스 동작을 수행하지 않는 것으로 결정한 때에는(S220, NO), 프리 펄스 동작을 스킵하고 검증 동작을 수행할 수 있다(S240). 본 개시의 일 실시예에 따라, 프로그램 구간에서의 프로그램 전압은 프로그램 루프를 수행할 때의 메모리 장치의 온도 및 그에 따른 오프셋이 반영된 것일 수 있으며, 기준 전압 레벨도 프로그램 전압과 동일하게, 메모리 장치의 온도 및 그에 따른 오프셋이 반영될 수 있다.
도 16a 내지 도 16c는 본 개시의 일 실시예에 따라 다양한 기준에 기초하여 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다 .
도 16a를 참조하면, 도 15의 단계 S200 이후에, 프리 펄스 인가 동작을 수행하는 것을 결정하기 위하여, 프로그램 구간에서의 프로그램 전압 레벨이 기준 전압 레벨을 초과하는지 여부를 판단할 수 있다(S215). 프로그램 전압 레벨이 기준 전압 레벨을 초과하는 때에는(S215, YES), 프리 펄스 동작을 스킵할 것을 결정할 수 있다(S217). 프로그램 전압 레벨이 기준 전압 레벨 이하인 때에는(S215, NO), 프리 펄스 동작을 수행할 것을 결정할 수 있다(S219). 이후, 도 15의 단계 S220를 수행할 수 있다. 구체적으로, 도 2를 더 참조하면, 프리 펄스 컨트롤러(114)는 프로그램 전압 레벨이 기준 전압 레벨 이하인 때에는, 도 14a에서 전술한 비선택 스트링(320)의 채널의 전압(VBOOST1)과 프로그램 전압(VPGMa)과의 차이(VGAPa)가 소정의 레벨을 초과하지 않도록 프리 펄스 동작을 수행하여 비선택 스트링(320)의 채널의 전압(VBOOST1)을 낮출 수 있다. 또한, 프리 펄스 컨트롤러(114)는 프로그램 전압 레벨이 기준 전압 레벨을 초과하는 때에, 도 14b에 전술한 비선택 스트링(320)의 채널의 전압(VBOOST2)과 프로그램 전압(VPGMb)과의 차이(VGAPb)가 소정의 레벨을 초과하지 않도록 프리 펄스 동작을 스킵하여 비선택 스트링(320)의 채널의 전압(VBOOST2)을 높일 수 있다.
도 16b를 참조하면, 도 16a와 비교하여, 도 15에서 수행을 시작한 프로그램 루프가 프리 펄스 동작의 필수 수행 루프에 해당하는지 여부를 판단하는 단계(S213)를 더 포함할 수 있다. 프로그램 루프가 프리 펄스 동작의 필수 수행 루프에 해당하는 때에는(S213, YES), 프로그램 전압 레벨에 관계없이 프리 펄스 동작을 수행할 것을 결정할 수 있다(S219). 프로그램 루프가 프리 펄스 동작의 필수 수행 루프에 해당되지 않는 때에는(S213, NO), 단계 S215를 수행할 수 있다.
도 16c를 참조하면, 도 16b와 비교하여, 이레이즈된 상태에서의 메모리 블록에서 프로그램 루프가 수행되는 대상이 선택된 첫 페이지의 첫 번째 워드라인에서의 첫 번째 스트링 선택 라인인지 여부를 판단하는 단계(S211)를 더 포함할 수 있다. 즉, 프로그램 루프가 수행되는 메모리 셀들을 제외한 메모리 셀들은 모두 이레이즈된 상태여서 프리 펄스 동작을 수행하지 않아도 도 14a와 같이 소프트 이레이즈(Soft erase)가 발생되지 않는다. 따라서, 이레이즈된 상태에서의 메모리 블록에서 프로그램 루프가 수행되는 대상으로 선택된 첫 페이지의 첫 번째 워드라인에서의 첫 번째 스트링 선택 라인인 때에는(S211, YES), 프리 펄스 동작을 스킵할 것을 결정할 수 있다(S217). 이레이즈된 상태에서의 메모리 블록에서 프로그램 루프가 수행되는 대상으로 선택된 첫 페이지의 첫 번째 워드라인에서의 첫 번째 스트링 선택 라인이 아닌 때에는(S211, NO), 단계 S213를 수행할 수 있다.
도 17은 본 개시의 일 실시예에 따른 프리 펄스 동작을 제어하는 방법을 설명하기 위한 그래프이다.
도 2, 도 5 및 도 17을 참조하면, 제어 로직(110)은 복수 회의 프로그램 루프들(1st Loop~Mth Loop)을 선택 메모리 셀들에 대하여 수행할 수 있으며, 프리 펄스 컨트롤러(114)는 각각의 프로그램 루프(1st Loop~Mth Loop)의 프로그램 전압 레벨에 기초하여 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대한 프리 펄스 동작(Pre-Pulse Operation, PPO)을 제어할 수 있다. 일 실시예로, 프리 펄스 컨트롤러(114)는 각각의 프로그램 루프(1st Loop~Mth Loop)의 프로그램 전압 레벨이 기준 전압(VREF) 레벨 이하인 때에는, 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대한 프리 펄스 동작(PPO)을 수행할 것을 결정할 수 있다. 즉, 프리 펄스 컨트롤러(114)는 기준 전압(VREF)의 레벨 이하인 프로그램 전압으로 프로그램 동작을 수행하는 제1 프로그램 루프 그룹(Loop Group_1)에 포함된 프로그램 루프들(1st Loop~Kth Loop)에서는 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대하여 프리 펄스 동작(PPO)을 수행할 수 있다.
일 실시예로, 프리 펄스 컨트롤러(114)는 각각의 프로그램 루프(1st Loop~Mth Loop)의 프로그램 전압 레벨이 기준 전압(VREF) 레벨을 초과하는 때에는, 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대한 프리 펄스 동작(PPO) 수행을 스킵할 수 있다. 즉, 기준 전압(VREF)의 레벨을 초과하는 프로그램 전압으로 프로그램 동작을 수행하는 제2 프로그램 루프 그룹(Loop Group_2)에 포함된 프로그램 루프들(K+1th Loop~Nth Loop)에서는 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대한 프리 펄스 동작(PPO) 수행을 스킵할 수 있다.
다른 실시예로, 프리 펄스 컨트롤러(114)는 프리 펄스 동작의 필수 수행 루프로 설정된 제3 프로그램 루프 그룹(Loop Group_3)에 포함된 프로그램 루프들(N+1th Loop~Mth Loop)에서는 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 대하여 프리 펄스 동작(PPO)을 수행할 수 있다. 프리 펄스 컨트롤러(114)는 외부로부터 설정 신호를 수신하고, 설정 신호에 기초하여 프리 펄스 동작의 필수 수행 루프를 설정하고, 그에 대한 생성된 설정 정보는 메모리 셀 어레이(160)의 일부 영역에 저장할 수 있다.
도 18a 및 도 18b는 본 개시의 일 실시예에 따른 프리 펄스 동작이 수행되는 프리 펄스 구간을 설명하기 위한 도면이다.
도 18a를 참조하면, 하나의 프로그램 루프는 프로그램 구간(PGM Period) 및 검증 구간(VFY_Period)을 포함할 수 있으며, 프로그램 구간(PGM Period)와 검증 구간(VFY_Period) 사이에 프리 펄스 구간(PP Period)이 설정되어 프리 펄스 동작이 수행될 수 있다.
도 18b를 참조하면, 하나의 프로그램 루프는 프로그램 구간(PGM Period) 및 검증 구간(VFY_Period)을 포함할 수 있으며, 검증 구간(VFY_Period)내에 프리 펄스 구간이 설정되어 프리 펄스 동작이 수행될 수 있다.
도 19는 본 개시의 일 실시예에 따른 프로그램 전압 레벨에 기초하여 프리 펄스 동작을 제어하는 방법을 설명하기 위한 순서도이다 .
도 19를 참조하면, 프로그램 루프의 수행을 시작하여 프로그램 구간에서 선택 메모리 셀들에 프로그램 전압을 인가할 수 있다(S300). 프로그램 구간 이후에 프로그램 구간에서의 프로그램 전압 레벨에 기초하여 비선택 스트링들에 대하여 프리 펄스 동작을 수행할 때의 프리 펄스의 인가 시간을 결정할 수 있다(S310). 결정된 프리 펄스 인가 시간에 기초하여 비선택 스트링들에 대하여 프리 펄스 동작을 수행할 수 있으며, 선택 메모리 셀들의 프로그램 상태를 검증하는 검증 동작을 수행할 수 있다(S320). 구체적으로, 도 2를 더 참조하면, 프리 펄스 컨트롤러(114)는 프로그램 전압 레벨이 클수록 프리 펄스 동작을 수행할 때에 프리 펄스의 인가 시간을 짧게하여 비선택 스트링들의 채널의 제거되는 전하들의 양을 작게함으로써, 도 14b에 전술한 비선택 스트링(320)의 채널의 전압(VBOOST2)과 프로그램 전압(VPGMb)과의 차이(VGAPb)가 소정의 레벨을 초과하지 않도록 제어할 수 있다. 즉, 프리 펄스 컨트롤러(114)는 복수 회의 프로그램 루프들을 수행함에 있어서, 상위 루프로 진행됨에 따라 프리 펄스의 인가 시간을 작게할 수 있으며, 결과적으로 특정 회수 이상의 프로그램 루프를 수행할 때에는 프리 펄스 동작을 스킵할 수 있다.
도 20a, 도 20b 및 도 20c는 본 개시의 일 실시예에 따른 프로그램 전압 레벨에 기초하여 프리 펄스의 인가 시간을 결정하고, 제어하는 방법을 설명하기 위한 도면이다.
도 2, 도 5 및 도 20a를 참조하면, 프리 펄스 컨트롤러(114)는 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 포함된 스트링 선택 트랜지스터의 게이트 및 접지 선택 트랜지스터의 게이트에 비선택 스트링 선택 라인들 및 비선택 접지 선택 라인들(Unsel SSLs & GSLs)을 통해 인가하는 프리 펄스 인가 시간(PPST)을 프로그램 전압 레벨에 기초하여 결정할 수 있다. 예를 들어, 프로그램 전압 레벨이 제1 레벨인 경우(Case 1)에 프리 펄스 컨트롤러(114)는 프리 펄스 구간(PP Period)에서 제1 프리 펄스 인가 시간(PPSTa) 동안 프리 펄스를 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 포함된 스트링 선택 트랜지스터의 게이트 및 접지 선택 트랜지스터의 게이트에 비선택 스트링 선택 라인들 및 비선택 접지 선택 라인들(Unsel SSLs & GSLs)을 통해 인가하도록 제어할 수 있다. 프리 펄스 인가 시간(PPST)은 스트링 선택 트랜지스터의 게이트의 문턱전압(Vth _SST) 또는 및 접지 선택 트랜지스터의 게이트의 문턱 전압 레벨 이상의 프리 펄스가 인가되어 스트링 선택 트랜지스터의 게이트 또는 접지 선택 트랜지스터가 활성화된 시간을 지칭할 수 있다.
도 2, 도 5 및 도 20b를 참조하면, 프로그램 전압 레벨이 제1 레벨보다 큰 제2 레벨인 경우(Case 2)에 프리 펄스 컨트롤러(114)는 프리 펄스 구간(PP Period)에서 제1 프리 펄스 인가 시간(PPSTa)보다 짧은 제2 프리 펄스 인가 시간(PPSTb) 동안 프리 펄스를 선택 비트라인(BL<2>)의 비선택 스트링들(310, 320, 340)에 포함된 스트링 선택 트랜지스터의 게이트 및 접지 선택 트랜지스터의 게이트에 비선택 스트링 선택 라인들 및 비선택 접지 선택 라인들(Unsel SSLs & GSLs)을 통해 인가하도록 제어할 수 있다.
도 2 및 도 20c를 참조하면, 프리 펄스 컨트롤러(114)는 프로그램 전압 레벨(PVL)과 그에 맵핑된 프리 펄스 인가 시간(PPST)이 나타난 테이블(Table)을 참조하여, 프로그램 전압 레벨(PVL)에 기초하여 비선택 스트링들에 대하여 프리 펄스 동작을 수행할 때의 프리 펄스 인가 시간(PPST)을 결정할 수 있다. 예를 들면, 프로그램 전압 레벨(PVL)이 제1 레벨(Lev_1)인 때에는, 프리 펄스 인가 시간(PPST)은 제1 시간(T_1)일 수 있다. 또한, 프로그램 전압 레벨(PVL)이 제H 레벨(Lev_H)인 때에는, 프리 펄스 인가 시간(PPST)은 제H 시간(T_H)일 수 있다. 테이블(Table) 관련 정보는 메모리 셀 어레이(160) 내의 소정의 영역에 저장될 수 있으며, 테이블(Table)은 외부로부터 수신한 정보에 기초하여 업데이트가 수행될 수 있다.
도 21은 본 개시의 일 실시예에 따른 SSD 시스템(2000)을 나타내는 블록도이다 .
도 21을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 이때, SSD(2200)는 도 1 내지 도 20c에 도시된 실시예들을 이용하여 구현될 수 있다.
구체적으로, 복수 개의 메모리 장치들(2230 내지 2250)은 복수 회의 프로그램 루프들을 수행할 때에, 각각의 프로그램 루프 내에서 비선택 스트링들에 대한 프리 펄스 동작의 수행을 프로그램 전압 레벨에 기초하여 제어할 수 있다. 또한, 복수 개의 메모리 장치들(2230 내지 2250)은 복수 회의 프로그램 루프들 중 적어도 하나를 선택하고 선택된 프로그램 루프 내에서 비선택 비트라인에 연결된 선택 스트링들에 포함되고 선택 워드라인에 연결된 메모리 셀을 포함하는 메모리 셀들에 대한 소프트 이레이즈 동작을 수행할 수 있다.
본 개시에 따른 메모리 카드, 비휘발성 메모리 장치, 카드 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 소프트 이레이즈 방법에 있어서,
    선택된 제1 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 제1 메모리 셀을 제N(단, N은 1 이상의 자연수) 프로그램 상태로 프로그램하기 위하여 복수 회의 프로그램 루프들을 수행할 때에,
    상기 프로그램 루프들 중 적어도 하나는,
    상기 제1 메모리 셀에 프로그램 전압을 인가하는 단계; 및
    제1 구간에서 상기 제1 메모리 셀의 프로그램 상태를 검증하기 위한 리드 전압을 상기 선택 워드라인에 인가하고, 상기 제1 비트라인에 연결된 복수 개의 비선택 스트링들 및 비선택된 제2 비트라인에 연결된 복수 개의 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 제1 프리 펄스를 인가함으로써 상기 제2 비트라인에 연결된 선택 스트링에 포함되고, 상기 선택 워드라인에 연결된 제2 메모리 셀을 소프트 이레이즈하는 단계를 포함하는 비휘발성 메모리 장치의 소프트 이레이즈 방법.
  2. 제1항에 있어서,
    비휘발성 메모리 장치의 소프트 이레이즈 방법은,
    상기 제2 비트라인에 연결된 복수 개의 스트링들 각각의 채널을 부스팅시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  3. 제1항에 있어서,
    비휘발성 메모리 장치의 소프트 이레이즈 방법은,
    상기 제2 비트라인에 연결된 복수 개의 스트링들 각각의 채널을 부스팅시키는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제1항에 있어서,
    상기 제1 프리 펄스를 인가하는 단계는,
    상기 제1 구간에서 비선택 워드라인들에 리드 패스 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소프트 이레이즈 방법.
  5. 제1항에 있어서,
    상기 프로그램 루프들 중 적어도 하나는,
    제2 구간에서 상기 제1 비트라인에 연결된 선택 스트링의 스트링 선택 트랜지스터의 게이트 및 상기 제2 비트라인에 연결된 선택 스트링의 스트링 선택 트랜지스터의 게이트에 선택 전압을 인가하여 상기 제1 메모리 셀의 프로그램 상태를 검증하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소프트 이레이즈 방법.
  6. 제1항에 있어서,
    상기 제2 메모리 셀을 소프트 이레이즈하는 단계는,
    상기 제2 메모리 셀에 대한 핫 캐리어 인젝션(hot carrier injection)을 방지하기 위하여, 상기 제1 구간에서 상기 제1 비트라인에 연결된 선택 스트링의 스트링 선택 트랜지스터의 게이트 및 상기 제2 비트라인에 연결된 선택 스트링의 선택 트랜지스터의 게이트에 제2 프리 펄스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 소프트 이레이즈 방법.
  7. 3차원 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서,
    적어도 하나의 선택 비트라인에 연결된 선택 스트링에 포함되고, 선택 워드라인에 연결된 선택 메모리 셀들을 프로그램하기 위하여 N(단, N은 1이상의 자연수)번째 프로그램 루프를 포함하는 복수 회의 프로그램 루프들을 수행할 때에,
    상기 N번째 프로그램 루프는,
    상기 선택 메모리 셀들에 프로그램 전압을 인가하는 단계;
    상기 프로그램 전압 레벨을 기초로 상기 선택 비트라인에 연결된 비선택 스트링들의 부스팅 전하들을 제거하기 위한 프리 펄스 동작을 제어하는 단계; 및
    상기 선택 메모리 셀들에 대한 검증 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서,
    상기 프리 펄스 동작을 제어하는 단계는,
    상기 프로그램 전압 레벨이 기준 전압 레벨을 초과하는 때에는, 상기 프리 펄스 동작 수행을 결정하는 단계; 및
    상기 선택 비트라인에 연결된 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 프리 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제7항에 있어서,
    상기 프리 펄스 동작을 제어하는 단계는,
    상기 N번째 프로그램 루프가 프리 펄스 동작의 필수 수행 루프에 해당하는 때에는, 상기 프리 펄스 동작 수행을 결정하는 단계; 및
    상기 선택 비트라인에 연결된 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 프리 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제7항에 있어서,
    상기 프리 펄스 동작을 제어하는 단계는,
    상기 프로그램 전압 레벨에 기초하여 상기 프리 펄스 인가 시간을 결정하는 단계; 및
    상기 선택 비트라인에 연결된 비선택 스트링들 각각의 스트링 선택 트랜지스터의 게이트에 결정된 상기 프리 펄스 인가 시간에 기초하여 상기 프리 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
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