CN105226065B - 一种双位sonos存储器及其编译、擦除和读取方法 - Google Patents
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Abstract
本发明公开了一种双位SONOS存储器，包括：P型硅衬底，衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在源、漏端之间衬底上的栅极结构，栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；采用低功耗的带带隧穿热空穴注入编译、沟道FN电子隧穿擦除方式，利用背栅偏压协助热空穴注入，可使传统SONOS器件结构拥有更小的栅长，解决了现有沟道热电子注入编译功耗高的问题，双位存储的SONOS可拥有更高的存储密度和存储容量，在当下大容量存储器流行的市场中有着极大优势。
Description
技术领域
本发明涉及半导体存储器技术领域，更具体地，涉及一种双位SONOS存储器及其编译、擦除和读取方法。
背景技术
对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透有很大的影响。因此，对于短沟道器件来讲，沟道热电子(CHE)注入方式并不适用。另外一个问题是与NAND和AND数据存储器件相比，NOR闪存受到了编译率的限制。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构栅长缩小的物理极限是130nm。
Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot ElectronInjection(B4-Flash)”提到了B4-Flash Memory器件尺寸缩小的原理：
请参阅图1a～图1c，图1a～图1c是一种现有的p沟道B4-Flash Memory的原理示意图，其显示在背栅偏压协助下的BTBT-HE(带带隧穿热电子)产生模型。其中，图1a表明BTBT-HE产生需要经过两个步骤：(1)BTBT的产生靠栅极电压Vg和漏端电压Vd所产生的垂直电场Vg-Vd来控制；(2)已经产生的耗尽层(depletion layer)中的BTBT电子由漏端电压Vd和衬底偏压Vb所产生的结电场(Vd-Vb)来加速。源端因为加了1.8V的电压Vs，结电场和垂直电场都被削弱，导致编译被抑制。在这样的背栅偏压对BTBT-HE加速的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。图1b为漏端的能带图，图1c为源端的能带图，可见BTBT被1.8V的源端电压所抑制。
现有的B4-Flash技术是p沟道闪存，它存在的问题是：当关键尺寸缩小到60nm以下时，工艺制造将变得困难，例如会遇到无法解决的擦除饱和等问题。
SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化物-硅)是一种和闪存联系较为紧密的非易失性存储器。它与主流闪存的主要区别在于，它使用了氮化硅(Si3N4)、而不是多晶硅来充当存储材料。它的一个分支是SHINOS(硅-高电介质-氮化物-氧化物-硅)。SONOS允许比多晶硅闪存更低的编译电压和更高的编译-擦除循环次数，是一个较为活跃的研究、开发热点。
SONOS相对于传统浮栅晶体管闪存，有着更好的数据保持特性，氮化硅层是局域化的电荷存储单元，与传统浮栅晶体管利用导体多晶硅存储电子不同，在氧化层有少量缺陷时，不会造成全部数据的突然丢失。
传统的多位存储技术简介：存储器存储单元依靠浮栅中存贮的电子数不同区分0和1，具有较高的可靠性，在高达1e5的擦除周期时，存储器存储单元的阈值电压差仍能达到4V。这一特点使采用multiple level cell(多位存储)技术成为可能。所谓multiple levelcell技术，就是根据存储器存储单元浮栅中所存储电子数量的不同，将其划分为四个等级，用于分别代表00、01、10、11四个存储状态，实现一个cell(单元)存储两位数据。原始的single level cell技术，浮栅中电子数约为250个，阈值电压处于较低的水平，代表存储状态1；而电子数为4000到6000个时，阈值电压较高，代表存储状态0。而multiple level cell技术，除原来的两种情况分别代表存储状态00和11外，新加入了两个中间值，即电子数为1500到2500代表存储状态00，电子数为3000到3500代表存储状态10。这样就实现了在一个cell里存储两位数据，较原来在集成度上有了成倍的提高。
可是，传统的浮栅多位存储技术有其固有缺陷：
第一，要求稳定的电荷存储。multiple level cell技术四个状态之间电荷数相差比较小，所以对漏电率要求更高，大约要求漏电率小于1个电子每天；
第二，要求精确的读数据电路。multiple level cell技术要求更高的电荷感应以区分00、01、10、11四个状态，一般要通过很复杂的电路来实现，所以读取速度也较慢；
第三，要求精确的电子注入机制。multiple level cell技术要求注入浮栅的电子数更加精确，而且要进行更加复杂的验证，确保存储数据的正确性，所以电路结构更加复杂，写入与擦除的速度也较慢。
C.C.Yeh等人2002年于IEDM发表的文章“PHINES:A Novel Low Power Program/Erase,Small Pitch,2-Bit per Cell Flash Memory”第一次提出了一种利用BTBTHHI(Band to Band Tunneling Hot Hole Injection，带带隧穿热空穴注入)编译，并且利用沟道FN擦除(Channel FN Erase)的闪存器件。据该文报道，BTBTHHI和Channel FN擦除是一种低功耗的编译擦除方式。
反向读取操作由Boaz Eitan等人于2000年在IEEE ELECTRON DEVICE LETTERS发表的文章NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell首次提出，利用在源端加1.5V电压的DIBL效应(Drain Induced Barrier Lowering，漏致势垒降低效应)可以降低源端的势垒，这样可以让漏端Bit1(存储位1)处存储的电荷对阈值电压窗口的变化的影响起到决定性作用，即可以读出Bit1的状态。读取Bit2(存储位2)的状态也是同样原理。
本发明将利用上述文献，对现有技术存在的沟道热电子注入编译功耗高、SONOS尺寸难以进一步缩小的问题，以及传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷进行优化改进。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种双位SONOS存储器及其编译、擦除和读取方法，可解决现有沟道热电子注入编译时功耗高的问题，并可解决传统浮栅多位存储技术存在的电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
为实现上述目的，本发明的技术方案如下：
一种双位SONOS存储器，包括：
P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及
建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；
其中，当所述第一存储位编译时，通过对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第一存储位导致阈值电压降低完成编译；当所述第二存储位编译时，通过对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，对所述衬底施加负的衬底偏压，在所述控制栅与源端之间交叠区耗尽层产生的电势差使源端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第二存储位导致阈值电压降低完成编译。
优选地，所述第一二氧化硅层的厚度为3～8nm，所述氮化硅层的厚度为50～150nm，所述第二二氧化硅层的厚度为8～12nm，所述控制栅的厚度为150～200nm。
优选地，所述控制栅的栅长为不超过58nm。
优选地，在所述第一存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压；在所述第二存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述源端施加5～6v的源端电压，对所述漏端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。
一种双位SONOS存储器的编译、擦除和读取方法，所述双位SONOS存储器包括：P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；
该编译方法包括：利用带带隧穿热空穴注入机制进行，在所述第一存储位编译时，对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第一存储位导致阈值电压降低完成编译；在所述第二存储位编译时，对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，对所述衬底施加负的衬底偏压，在所述控制栅与源端之间交叠区耗尽层产生的电势差使源端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第二存储位导致阈值电压降低完成编译；
该擦除方法包括：利用沟道FN隧穿擦除机制进行，对所述控制栅施加正的栅极电压，对所述源端施加负的源端电压，对所述漏端施加与源端电压相同的负电压，使电子在所述控制栅与源、漏端之间的电压所产生的电场作用之下，进行FN电子隧穿注入到所述氮化硅层的所述第一、二存储位中完成擦除；
该读取方法包括：利用DIBL效应，采用反向读取方式进行读操作，当需要读取所述第一存储位的状态时，对所述源端施加正的源端电压，对所述漏端接地，对所述控制栅施加大于源端电压的正的栅极电压；当需要读取所述第二存储位的状态时，对所述漏端施加正的漏端电压，对所述源端接地，对所述控制栅施加大于漏端电压的正的栅极电压。
优选地，在所述第一存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压；在所述第二存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述源端施加5～6v的源端电压，对所述漏端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。
优选地，擦除时，对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。
优选地，当需要读取所述第一存储位的状态时，对所述源端施加1.5v的源端电压，对所述漏端施加0v接地，对所述控制栅施加4v的栅极电压；当需要读取所述第二存储位的状态时，对所述漏端施加1.5v的漏端电压，对所述源端施加0v接地，对所述控制栅施加4v的栅极电压。
优选地，所述第一二氧化硅层的厚度为3～8nm，所述氮化硅层的厚度为50～150nm，所述第二二氧化硅层的厚度为8～12nm，所述控制栅的厚度为150～200nm。
优选地，所述控制栅的栅长为不超过58nm。
本发明的有益效果在于：
第一，利用背栅负偏压来加速BTBT空穴，能够为SONOS关键尺寸缩小作出贡献，使传统的SONOS器件结构可拥有更小的栅长，以解决SONOS尺寸难以缩小的困境；
第二，本发明的SONOS器件采用了低功耗编译擦除方法，编译时对控制栅加负偏压，此时器件关断，编译电流小；并且，在沟道FN擦除时也不会打开器件，功耗也很小；
第三，采用氮化硅层的双位存储，大大增加了存储密度和存储容量，并解决了传统浮栅多位存储技术电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
附图说明
图1a～图1c是现有的一种p沟道B4-Flash Memory的原理示意图；图中depletionlayer表示耗尽层，ono表示栅极结构中的氧化物-氮化物-氧化物层，BTBT-HE表示带带隧穿热电子；
图2是本发明一较佳实施例中的一种双位SONOS存储器的结构示意图；
图3是本发明一较佳实施例对第一存储位进行编译的原理示意图；
图4是本发明一较佳实施例对第二存储位进行编译的原理示意图；
图5是本发明一较佳实施例对第一存储位进行编译时的电子能带图；
图6是本发明一较佳实施例对第二存储位进行编译时的电子能带图；
图7是本发明一较佳实施例进行擦除时的电子能带图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参阅图2，图2是本发明一较佳实施例中的一种双位SONOS存储器的结构示意图。如图2所示，本发明的一种双位SONOS存储器，包括：P型硅衬底1以及建立在所述衬底1上的栅极结构。所述衬底1中具有N型掺杂的源端2、漏端9和N沟道11。所述栅极结构建立在源端2、漏端9之间的所述衬底1上，所述栅极结构自下而上依次包括第一二氧化硅层3、氮化硅层5、第二二氧化硅层7和多晶硅控制栅6，所述氮化硅层5包括靠近漏端侧的第一存储位8和靠近源端侧的第二存储位4，用于存储电荷；第一、二存储位8、4在空间上相距较远，互相不影响。在衬底1中的所述控制栅6与源、漏端2、9之间的交叠区具有耗尽层10，图中以黑色虚线表示出其边界。
请继续参阅图2。作为一优选的实施方式，本发明双位SONOS存储器的所述第一二氧化硅层3的厚度可为3～8nm，所述氮化硅层5的厚度可为50～150nm，所述第二二氧化硅层7的厚度可为8～12nm，所述控制栅6的厚度可为150～200nm。并且，所述控制栅6的栅长可为不超过58nm。作为一较佳实施例，本发明一双位SONOS存储器的结构尺寸为：第一二氧化硅层3的厚度为5nm，氮化硅层5的厚度为90nm，第二二氧化硅层7的厚度为10nm，控制栅6的厚度为175nm，栅长为58nm。
本发明的双位SONOS存储器可使用背栅偏压协助空穴注入的编译方法，因此能够使传统的SONOS器件结构拥有更小的栅长，可解决SONOS尺寸难以进一步缩小的困境。
同时，本发明的双位SONOS存储器采用氮化硅层的双位存储，大大增加了存储密度和存储容量。并且，氮化硅层的双位存储可拥有相对于浮栅的双位存储更优越的特点。由于氮化硅层的局域电子存储特点，可分别在漏端和源端进行第一存储位和第二存储位的编译；而且，第一存储位和第二存储位在空间上相距较远，互相不影响；采用反向读取机制，能够准确读取第一存储位或第二存储位的信息，从而解决了传统浮栅多位存储技术电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
下面对本发明上述一种双位SONOS存储器的编译、擦除和读取方法进行详细说明。
请参阅图3和图4，图3和图4是本发明一较佳实施例分别对第一、第二存储位进行编译的原理示意图，其通过在图2的双位SONOS存储器结构基础上进行说明。本发明采取的编译方法可利用带带隧穿热空穴注入(Band to Band Tunneling Hot Hole Injection，BTBTHHI)机制进行。如图3、图4所示，在衬底中的所述控制栅与源、漏端之间交叠区具有耗尽层，图中以黑色虚线表示出其边界。如图3所示，在对所述第一存储位(Bit1)编译时，可对所述控制栅施加负的栅极电压Vg，对所述漏端施加正的漏端电压Vd，对所述源端接地(Vs＝0)，对所述衬底施加负的衬底偏压Vb。这时，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起产生于耗尽层的空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿(Band to Band Tunneling,BTBT)效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第一存储位导致阈值电压降低完成编译。
如图4所示，同样地，在对所述第二存储位(Bit2)编译时，可对所述控制栅施加负的栅极电压Vg，对所述源端施加正的源端电压Vs，对所述漏端接地(Vd＝0)，对所述衬底施加负的衬底偏压Vb。这时，在所述控制栅与源端之间交叠区耗尽层产生的电势差使源端电子能带弯曲，引起空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第二存储位导致阈值电压降低完成编译。
请参阅图5和图6，图5、图6是本发明一较佳实施例分别对第一、第二存储位进行编译时的电子能带图。如图5所示，在对所述第一存储位编译时，可对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。在图示的本实施例中，采用栅极电压Vg＝-5v，漏端电压Vd＝5v，源端电压Vs＝0v接地，衬底偏压Vb＝-5v。控制栅与漏端交叠区耗尽层产生的很大的电势差导致漏端电子的能带强烈弯曲，引起空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿。隧穿到导带的空穴在衬底负偏压引起的耗尽区的强电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服硅与二氧化硅层之间势垒，注入到氮化硅层第一存储位导致阈值电压降低完成编译(如图示箭头所指)。
如图6所示，在对所述第二存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述源端施加5～6v的源端电压，对所述漏端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。在图示的本实施例中，采用栅极电压Vg＝-5v，源端电压Vs＝5v，漏端电压Vd＝0v接地，衬底偏压Vb＝-5v。控制栅与源端交叠区耗尽层产生的很大的电势差导致源端电子的能带强烈弯曲，引起空穴(图中以空心圆圈表示)的从价带量子隧穿到导带的带带隧穿。从图5、图6中的电子能带可以看出，越向下，空穴的能量越高。隧穿到导带的空穴在衬底负偏压引起的耗尽区的强电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服硅与二氧化硅层之间势垒，注入到氮化硅层第二存储位导致阈值电压降低完成编译(如图示箭头所指)。
本发明采取的擦除方法可利用沟道FN隧穿擦除(Channel Fowler-NordheimErase)机制进行。在擦除时，可对所述控制栅施加正的栅极电压，对所述源端施加负的源端电压，对所述漏端施加与源端电压相同的负电压，使电子在所述控制栅与源、漏端之间的电压所产生的电场作用之下，进行FN电子隧穿注入到所述氮化硅层的所述第一、二存储位中完成擦除
请参阅图7，图7是本发明一较佳实施例进行擦除时的电子能带图。作为一优选的实施方式，擦除时，可对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。如图7所示，在本实施例中，采用栅极电压Vg＝15v，源、漏端电压Vs＝Vd＝-3v。这样，电子(图中以黑色圆点表示)在控制栅与源、漏端之间18V的电压(15V+3V)造成的强电场之下，进行了FN电子隧穿注入到氮化硅层中(如图示箭头所指)。从图示的电子能带可以看出，越向上，电子的能量越高。此时，所述第一、二存储位都处于高阈值电压状态“0”，总的存储状态为“00”。若对第一存储位编译，则其阈值电压变低，为状态“1”，总的状态为“10”。若对第二存储位编译，则其阈值电压变低，为状态“1”，总的状态为“01”。若先后对第一存储位和第二存储位编译，则它们的状态都是“1”，总的状态为“11”。
当应用本发明的方法，对本发明的上述双位SONOS存储器进行读取时，可采用反向读取方式进行读操作。反向读取操作由Boaz Eitan等人于2000年在IEEE ELECTRON DEVICELETTERS发表的文章NROM:A Novel Localized Trapping,2-Bit Nonvolatile MemoryCell首次提出，利用在源端加1.5V电压的DIBL效应(Drain Induced Barrier Lowering，漏致势垒降低效应)可以降低源端的势垒，这样可以让漏端第一存储位处存储的电荷对阈值电压窗口变化的影响起到决定性作用，即可以读出第一存储位的状态。读取第二存储位的状态也是同样原理。
本发明采用反向读取(reverse read scheme)进行读操作，利用DIBL效应，当需要读取所述第一存储位的状态时，可对所述源端施加正的源端电压，对所述漏端接地，对所述控制栅施加大于源端电压的正的栅极电压。当需要读取所述第二存储位的状态时，可对所述漏端施加正的漏端电压，对所述源端接地，对所述控制栅施加大于漏端电压的正的栅极电压。
在一较佳实施例中，当需要读取所述第一存储位的状态时，施加源端电压Vs＝1.5v，施加漏端电压Vd＝0v接地，施加栅极电压Vg＝4v；当电流超过1e-7/μm时认为第一存储位为状态“1”。当需要读取所述第二存储位的状态时，施加漏端电压Vd＝1.5v，施加源端电压Vs＝0v接地，施加栅极电压Vg＝4v；当电流超过1e-7/μm时认为第二存储位为状态“1”。通过对两个存储位的读取操作，可以感应出四种不同的信息，即“00”，“01”，“10”，“11”四个存储状态。
本发明提出的SONOS器件使用的编译方法为BTBTHHI(Band to Band TunnelingHot Hole Injection，带带隧穿热空穴注入)，是一种低功耗编译方法。本发明提出的SONOS器件使用的擦除方法为沟道FN电子隧穿，是一种低功耗擦除方法。
综上，本发明的SONOS使用了低功耗的编译擦除方法，解决了原先的沟道热电子注入编译的功耗高的问题。同时使用了背栅偏压协助空穴注入的编译，能够使传统的SONOS器件结构拥有更小的栅长，解决了SONOS尺寸难以进一步缩小的困境。
同时，本发明的SONOS器件采用氮化硅层的双位存储，大大增加了存储密度和存储容量，在当下大容量存储器流行的市场中有着极大优势。氮化硅层的双位存储拥有相对于浮栅的双位存储更优越的特点。由于氮化硅层的局域电子存储，分别在源端和漏端进行第一存储位和第二存储位的编译，第一存储位和第二存储位在空间上相距较远，互相不影响，采用反向读取机制，能够准确读取第一存储位或第二存储位的信息，这解决了传统浮栅多位存储技术电路结构复杂，读取、写入、擦除速度较慢，对可靠性要求较高的缺陷。
本发明器件的制造工艺与标准CMOS工艺兼容，没有太大的改动，能够在一般的半导体制造公司生产并推广应用。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种双位SONOS存储器，其特征在于，包括：
P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及
建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；
其中，当所述第一存储位编译时，通过对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第一存储位导致阈值电压降低完成编译；当所述第二存储位编译时，通过对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，对所述衬底施加负的衬底偏压，在所述控制栅与源端之间交叠区耗尽层产生的电势差使源端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第二存储位导致阈值电压降低完成编译。
2.根据权利要求1所述的双位SONOS存储器，其特征在于，所述第一二氧化硅层的厚度为3～8nm，所述氮化硅层的厚度为50～150nm，所述第二二氧化硅层的厚度为8～12nm，所述控制栅的厚度为150～200nm。
3.根据权利要求1或2所述的双位SONOS存储器，其特征在于，所述控制栅的栅长为不超过58nm。
4.根据权利要求1所述的双位SONOS存储器，其特征在于，在所述第一存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压；在所述第二存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述源端施加5～6v的源端电压，对所述漏端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。
5.一种双位SONOS存储器的编译、擦除和读取方法，其特征在于，所述双位SONOS存储器包括：P型硅衬底，所述衬底中具有N型掺杂的源端、漏端和N沟道；以及建立在所述源端、漏端之间的所述衬底上的栅极结构，所述栅极结构自下而上依次包括第一二氧化硅层、氮化硅层、第二二氧化硅层和多晶硅控制栅，所述氮化硅层包括靠近漏端侧的第一存储位和靠近源端侧的第二存储位，用于存储电荷；
该编译方法包括：利用带带隧穿热空穴注入机制进行，在所述第一存储位编译时，对所述控制栅施加负的栅极电压，对所述漏端施加正的漏端电压，对所述源端接地，对所述衬底施加负的衬底偏压，在所述控制栅与漏端之间交叠区耗尽层产生的电势差使漏端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近漏端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第一存储位导致阈值电压降低完成编译；在所述第二存储位编译时，对所述控制栅施加负的栅极电压，对所述源端施加正的源端电压，对所述漏端接地，对所述衬底施加负的衬底偏压，在所述控制栅与源端之间交叠区耗尽层产生的电势差使源端电子能带弯曲，引起空穴的从价带量子隧穿到导带的带带隧穿效应，隧穿到导带的空穴在负的衬底偏压引起的耗尽区的电场作用下被加速，在靠近源端处的耗尽层边缘获得足够的能量克服衬底硅与第一二氧化硅层之间势垒，注入到氮化硅层的第二存储位导致阈值电压降低完成编译；
该擦除方法包括：利用沟道FN隧穿擦除机制进行，对所述控制栅施加正的栅极电压，对所述源端施加负的源端电压，对所述漏端施加与源端电压相同的负电压，使电子在所述控制栅与源、漏端之间的电压所产生的电场作用之下，进行FN电子隧穿注入到所述氮化硅层的所述第一、二存储位中完成擦除；
该读取方法包括：利用DIBL效应，采用反向读取方式进行读操作，当需要读取所述第一存储位的状态时，对所述源端施加正的源端电压，对所述漏端接地，对所述控制栅施加大于源端电压的正的栅极电压；当需要读取所述第二存储位的状态时，对所述漏端施加正的漏端电压，对所述源端接地，对所述控制栅施加大于漏端电压的正的栅极电压。
6.根据权利要求5所述的双位SONOS存储器的编译、擦除和读取方法，其特征在于，在所述第一存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述漏端施加5～6v的漏端电压，对所述源端施加0v接地，对所述衬底施加-5～-6v的衬底偏压；在所述第二存储位编译时，对所述控制栅施加-5～-6v的栅极电压，对所述源端施加5～6v的源端电压，对所述漏端施加0v接地，对所述衬底施加-5～-6v的衬底偏压。
7.根据权利要求5所述的双位SONOS存储器的编译、擦除和读取方法，其特征在于，擦除时，对所述控制栅施加12～16v的栅极电压，对所述源、漏端分别施加-3～-4v的相同电压。
8.根据权利要求5所述的双位SONOS存储器的编译、擦除和读取方法，其特征在于，当需要读取所述第一存储位的状态时，对所述源端施加1.5v的源端电压，对所述漏端施加0v接地，对所述控制栅施加4v的栅极电压；当需要读取所述第二存储位的状态时，对所述漏端施加1.5v的漏端电压，对所述源端施加0v接地，对所述控制栅施加4v的栅极电压。
9.根据权利要求5所述的双位SONOS存储器的编译、擦除和读取方法，其特征在于，所述第一二氧化硅层的厚度为3～8nm，所述氮化硅层的厚度为50～150nm，所述第二二氧化硅层的厚度为8～12nm，所述控制栅的厚度为150～200nm。
10.根据权利要求5或9所述的双位SONOS存储器的编译、擦除和读取方法，其特征在于，所述控制栅的栅长为不超过58nm。
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