CN108389601A - 非易失性存储器装置的软擦除方法 - Google Patents

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Abstract

一种非易失性存储器装置的软擦除方法。所述方法包括：当执行多个编程循环以将第一存储器单元编程到第N编程状态时，在至少一个编程循环中将编程电压施加到被包括在连接到选择的第一位线的选择的存储器单元串中并连接到选择的字线的第一存储器单元；在第一验证间隔中，通过将用于验证第一存储器单元的编程状态的读取电压施加到选择的字线以及将第一预脉冲施加到连接到第一位线的多个未选择的存储器单元串和连接到未选择的第二位线的多个未选择的存储器单元串中的每一个未选择的存储器单元串的串选择晶体管的栅极，来对第二存储器单元进行软擦除。

Description

非易失性存储器装置的软擦除方法
本申请要求于2017年2月2日提交到韩国知识产权局的第10-2017-0015134号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部合并于此。
技术领域
本发明构思涉及一种非易失性存储器装置，更具体地，涉及包括三维存储器阵列的非易失性存储器装置的软擦除方法和编程方法。
背景技术
存储器装置用于存储数据并且被分类成易失性存储器装置和非易失性存储器装置。非易失性存储器装置可用于移动电话、数码相机、便携式数字助理(PDA)、可移动计算机装置、固定型计算机装置和其他装置中。
发明内容
本发明构思提供用于改善针对非易失性存储器装置的数据编程和数据读取操作性能的非易失性存储器装置的软擦除方法和编程方法。根据本发明构思的一方面，公开了一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法。所述三维存储器单元阵列包括多个存储器单元串，每个存储器单元串包括垂直堆叠在硅基底上的串选择晶体管、多个存储器单元和地选择晶体管。每个存储器单元串分别连接到位线和共源极线。所述方法包括：执行多个编程循环来将第一存储器单元编程为第一编程状态，第一编程状态是第一存储器单元的N个编程状态之一，并且第一存储器单元包括在连接到选择的位线的选择的存储器单元串中且连接到选择的字线；在第一验证区间期间，通过将第一预脉冲施加到连接到选择的位线的一个或多个未选择的存储器单元串中的每一个的串选择晶体管的栅极，而对一个或多个第二存储器单元执行软擦除操作，所述一个或多个第二存储器单元包括在所述连接到选择的位线的一个或多个未选择的存储器单元串中且连接到选择的字线；在第二验证区间期间，通过将选择电压施加到选择的存储器单元串的串选择晶体管的栅极来，对第一存储器单元执行验证操作，其中，第二验证区间在时间上比第一验证区间晚。
根据本发明构思的另一方面，公开了一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法。三维存储器单元阵列包括多个存储器单元串，每个存储器单元串包括垂直堆叠在硅基底上的串选择晶体管、多个存储器单元晶体管和地选择晶体管，每一个存储器单元串分别连接到位线和共源极线。所述方法包括：执行多个编程循环来将第一存储器单元编程为第一编程状态，第一编程状态是第一存储器单元的N个编程状态之一，并且第一存储器单元包括在连接到选择的位线的选择的存储器单元串中且连接到选择的字线；在第一验证区间期间，通过将第一预脉冲施加到连接到选择的位线的一个或多个未选择的存储器单元串中的每一个的串选择晶体管的栅极，而对一个或多个第二存储器单元执行软擦除操作，所述一个或多个第二存储器单元包括在所述连接到选择的位线的一个或多个未选择的存储器单元串中且连接到选择的字线；在第二验证区间期间，通过将选择电压施加到选择的存储器单元串的串选择晶体管的栅极来，对第一存储器单元执行验证操作，其中，第二验证区间在时间上比第一验证区间晚，第一预脉冲的电压电平比第二预脉冲的电压电平高。
根据本发明构思的另一方面，公开了一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法。三维存储器单元阵列包括多个存储器单元串，每个存储器单元串包括垂直堆叠在硅基底上的串选择晶体管、多个存储器单元和地选择晶体管，每一个存储器单元串分别连接到位线和共源极线。所述方法包括：执行编程操作以对经包括在由第一串选择晶体管连接到选择的位线的选择的存储器单元串中且连接到选择的字线的第一存储器单元进行编程；对第一存储器单元执行验证操作，执行验证操作的步骤包括：在第一验证区间期间，将第一预脉冲施加到一个或多个未选择的存储器单元串中的每一个的第二串选择晶体管的栅极，其中，所述一个或多个未选择的存储器单元串中的每一个经由第二串选择晶体管连接到选择的位线；在第二验证区间期间，将选择电压施加到选择的存储器单元串的第一串选择晶体管的栅极，其中，第二验证区间在时间上比第一验证区间晚。
附图说明
从下面结合附图的详细描述，本发明构思的实施例将更容易理解，其中，在附图中：
图1是示意性地示出根据实施例的存储器系统的框图；
图2是详细示出根据实施例的存储器装置的框图；
图3是示出根据实施例的图2所示的存储器块的电路图；
图4是根据实施例的图2所示的存储器块BLK1的立体图；
图5是示出根据实施例的软擦除操作的示意图；
图6是示出根据实施例的编程循环与软擦除操作之间的关系的示图；
图7和图8是示出根据实施例的软擦除操作的示图；
图9A和图9B是示出根据实施例的控制针对存储器单元的软擦除操作的电位差的方法的曲线图；
图10A和图10B是用于描述根据另一实施例的控制针对存储器单元的软擦除操作的电位差的方法的曲线图；
图11A至图11D是用于具体描述根据实施例的软擦除操作的示图；
图12是用于示出根据实施例的执行软擦除操作的方法的流程图；
图13是用于示出根据实施例的执行软擦除操作的方法的流程图；
图14A和图14B是用于示出根据实施例的基于编程电压电平来控制预脉冲操作的操作机制的示图；
图15是用于示出根据实施例的基于编程电压电平来控制预脉冲操作的方法的流程图；
图16A至图16C是用于示出根据实施例的基于各种标准来控制预脉冲操作的方法的流程图；
图17是用于示出根据实施例的控制预脉冲操作的方法的示图；
图18A和图18B是用于示出根据实施例的执行预脉冲操作的预脉冲时间段的示图；
图19是用于示出根据实施例的基于编程电压电平来控制预脉冲操作的方法的流程图；
图20A、图20B和图20C是用于示出根据实施例的基于编程电压电平来确定和控制预脉冲的施加时间的方法的示图；
图21是示出根据实施例的固态盘(SSD)系统的框图。
具体实施方式
以下，将参照附图详细描述本发明的实施例。
图1是示意性地示出根据实施例的存储器系统1的框图。
参照图1，存储器系统1可包括存储器控制器10和存储器装置20。存储器装置20可包括存储器单元阵列22、预脉冲控制器24和软擦除控制器26。然而，图1所示的存储器装置20的结构仅作为示例而提供，并且所述结构不限于此，但是预脉冲控制器24和软擦除控制器26的结构可被包括在存储器控制器10中，或者存储器控制器10可执行预脉冲控制器24和软擦除控制器26的相同的功能。此外，预脉冲控制器24和软擦除控制器26可以以各种逻辑模式实现。以下，作为示例性实施例，将详细描述图1所示的存储器控制器10和存储器装置20的元件。
存储器控制器10可执行针对存储器装置20的控制操作。具体地，存储器控制器10可通过将地址ADDR、命令CMD和控制信号CTRL提供给存储装置20来控制针对存储器装置20的编程(或写入)，读取(或理解)和擦除(或去除)操作。
存储器单元阵列22可包括布置在多条字线(未示出)和多条位线(未示出)的交叉处的多个存储器单元(未示出)。进一步地，存储器单元阵列22可包括字线、至少一条串选择线和至少一条地选择线以及多个存储器块。多个存储块在基底上分别沿第一方向和第二方向布置，并且可包括沿第三方向(与由第一方向和第二方向形成的平面垂直的方向)布置的具有三维结构的多个串。所述多个串中的每一个串可包括沿垂直于基底的方向布置的至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管。将详细提供这方面的描述。
在实施例中，所述多个存储器单元可以是闪存单元，存储器单元阵列22可以是NAND闪存单元阵列或NOR闪存单元阵列。以下，将参照多个存储器单元是闪存单元的情况来描述实施例。然而，存储器单元不限于此，并且在一些实施例中，所述多个存储器单元可以是诸如电阻RAM(RRAM)、相变RAM(PRAM)或磁性RAM(MRAM)的电阻存储器单元。
根据实施例的预脉冲控制器24可控制经由与每一个未选择的存储器单元串的串选择晶体管连接的串选择线施加预定的预脉冲的操作。预脉冲控制器24可生成预脉冲，该预脉冲被施加到串通道以去除在未选择的存储器单元串的串通道的升压操作期间累积在串通道中的电荷。升压操作可在读取或验证操作期间发生。具体地，当执行用于将数据编程到存储器单元阵列22的存储器单元的多个编程循环时，预脉冲控制器24可基于每一个编程循环的编程电压来控制预脉冲操作。例如，当施加到选择的字线的选择的存储器单元的编程电压电平超过参考电压电平时，预脉冲控制器24可确定是否在第N编程循环中执行预脉冲操作，并且可控制预脉冲操作。编程循环可包括将编程电压施加到选择的存储器单元的编程区间和将验证电压施加到选择的存储器单元以确认选择的存储器单元的编程状态的验证区间，并且除了编程区间和验证区间之外，执行预脉冲操作的预脉冲区间还可被包括在编程循环中，或者预脉冲控制器24可控制预脉冲操作使得预脉冲区间被包括在验证间隔中。
此外，预脉冲控制器24可基于正被施加到第N个编程循环的选择的存储器单元的的编程电压电平，来确定预脉冲施加时间，并且可基于预脉冲施加时间将预脉冲施加到未选择的存储器单元的串选择晶体管的栅极。预脉冲控制器24可确定在编程循环中需要预脉冲的循环。当编程循环被设置为需要预脉冲的循环时，可不管编程电压电平如何而控制预脉冲操作。此外，预脉冲控制器24可设置在编程循环之中的不执行预脉冲操作的预脉冲禁止循环，并且当编程循环被设置为预脉冲禁止循环时，可不管编程电压电平如何而禁止预脉冲操作。
当执行根据实施例的预脉冲控制器24的预脉冲操作时，可防止由未选择的存储器单元串的升压电荷(boosting charge)引起的热载流子注入，使得读取或验证操作期间读取干扰的减少。
当对于包括在连接到选择的位线的选择的存储器单元串中且连接到选择的字线的存储器单元执行多个编程循环时，软擦除控制器26可控制对于存储器单元的软擦除操作。在一个实施例中，软擦除控制器26可控制在编程循环期间要施加到存储器单元阵列22的电压电平。具体地，当执行多个编程循环以对包括在连接到选择的第一位线的选择的存储器单元串中且连接到选择的字线的第一存储器单元进行编程时，软擦除控制器26可控制用于验证第一存储器单元的编程状态而在如图7所示的第一验证区间A中将要施加到选择的字线的读取电压(以下，也可称为“验证电压”)。在编程区间之后，软擦除控制器26还可控制预脉冲被施加到连接到选择的位线的多个未选择的存储器单元串和连接到选择的位线的多个未选择的存储器单元串中的每一个未选择的存储器单元串的串选择晶体管的栅极，以对包括在连接到未选择的位线的选择的存储器单元串中并且连接到选择的字线的第二存储器单元执行软擦除。将参照图5至图13详细地提供这方面的描述。
根据软擦除控制器26的软擦除操作，可提高编程操作期间存储器单元的阈值电压分布的形状，从而可提高存储器系统1的可靠性。
图2是详细示出根据实施例的存储器装置100的框图。
参照图2，存储器装置100可包括控制逻辑110、页缓冲器电路120、数据I/O电路130、电压生成器140、行解码器150和存储器单元阵列160。
存储器单元阵列160可经由字线WL、串选择线SSLa和SSLb以及地选择线GSL连接到行解码器150，并且存储器单元阵列也可经由位线BL连接到数据I/O电路130。存储器单元阵列160可包括多个存储器块BLK1至BLKz。另外，便于描述，假设串选择线SSLa是选择的串选择线且串选择线SSLb是未选择的串选择线。
存储器单元阵列160可包括多个NAND单元串。多个NAND单元串中的每一个NAND串(以下，为了便于描述，也称为“串)可在垂直方向或水平方向上形成一个通道。在存储器单元阵列160中，可在垂直方向上堆叠多条字线WL。每条字线WL可形成串所包括的存储器单元的控制栅极。对于三维NAND单元串，可在垂直方向上形成存储器单元的通道。
根据存储器单元阵列160的布置，共享一条位线BL的串中的每一个串可被单独选择。被单独选择的每一个串可连接到彼此电分离的多条地选择线GSL。因此，可经由控制地选择线GSL来选择性地对共享一条位线BL的串的通道进行预充电。例如，多个串可连接到施加了用于编程的0V的位线(以下，也称为“选择的位线”)。然而，存储器单元串中的禁止存储器单元串也可连接到选择的位线BL。禁止存储器单元串是编程操作被禁止的串。以下，禁止存储器单元串也被称为“未选择的存储器单元串”。当将编程电压施加到字线WL时，对未选择的存储器单元串的通道的电位需要进行充分升压，以防止连接到该字线WL的禁止单元被编程。
行解码器150可通过对地址进行解码来选择存储器单元阵列160的多条字线WL中的一条字线。行解码器150可将从电压生成器140提供的字线电压提供给存储器单元阵列160的选择的字线WL。例如，在编程操作期间，行解码器150可将编程电压提供给选择的字线WL以及将通过电压提供给未选择的字线WL。此外，行解码器150可将选择电压提供给选择的串选择线SSLa。
页缓冲器电路120可根据由控制逻辑110执行的操作，而作为写入驱动器或感测放大器而操作。在编程操作的执行期间，页缓冲器电路120可将与将被编程的数据对应的电压提供给存储器单元阵列160的位线BL，其中，在存储器单元阵列160中以垂直结构形成串。在读取操作的执行期间，页缓冲器电路120可经由位线BL检测存储在选择的存储器单元中的数据，并将数据提供给数据I/O电路130。
数据I/O电路130可经由数据线DL连接到页缓冲器电路120，并且可向页缓冲器电路120提供输入数据Data，或者可将从页缓冲器电路120提供的数据Data输出到外部。数据I/O电路130可向控制逻辑110或行解码器150提供输入地址或命令。
控制逻辑110可包括预脉冲控制器114和软擦除控制器116。控制逻辑110可响应于从数据I/O电路130发送的命令，而控制编程操作、读取操作和擦除操作。预脉冲控制器114可在读取或者验证操作期间控制将预脉冲Pre-Pulse施加到连接到未选择的存储器单元串的串选择线SSLb的操作，以去除未选择的存储器单元串的升压通道的电荷。为了解释本发明构思，与未选择的存储器单元串的串选择晶体管的栅极连接的串选择线可被称为“未选择的存储器单元串选择线或未选择的串选择线”。具体地，当控制逻辑110控制编程循环时，预脉冲控制器114可控制将在编程循环中执行的预脉冲操作，并且预脉冲控制器114可基于在编程循环的编程间隔中施加到存储器单元的编程电压电平来控制预脉冲操作。
软擦除控制器116可控制在执行编程循环时对包括在连接到选择的位线的未选择的存储器单元串中且连接到选择的字线的存储器单元执行的软擦除操作。具体地讲，在第一验证区间，软擦除控制器116可控制施加到不是编程对象的未选择的存储器单元串选择线SSLb的预脉冲Pre-Pulse。在第二验证区间期间，软擦除控制器116可将预定的选择电压施加到选择的存储器单元串选择线SSLa。选择的存储器单元串选择线可连接到作为编程对象的至少一个选择的存储器单元串。也就是说，软擦除控制器116可控制将预脉冲Pre-Pulse施加到连接到未选择的存储器单元串的串选择线SSLb的时序和将选择电压施加到连接到选择的存储器单元串的串选择线SSLa的时序相互不同，从而可在如图7所示的第一验证区间A针对被包括在连接到未选择的位线的选择的存储器单元串中且连接到选择的字线的存储器单元执行软擦除操作。在这方面，软擦除控制器116可控制预脉冲控制器114或电压生成器140来控制施加预脉冲Pre-Pulse的时序，并且可控制电压生成器140和行解码器150以在预定的时序向存储器单元阵列160提供执行编程循环所需的电压。
虽然在控制软擦除操作方面描述了软擦除控制器116，但是软擦除控制器116的功能不限于此，并且软擦除控制器116可执行包括控制编程循环的各种操作。
图3是示出根据实施例的图2中示出的存储器块BLK的电路图。这里，图3中示出的存储器单元块BLK作为图2中示出的存储器单元块BKL1至BKLz中的任意一个存储器单元块的示例而被示出。
参照图3，存储器块BLK包括在三维存储器块的顶部沿Y方向形成的多条位线BL<0>至BL<2>。在存储器块BLK的底部的XY平面中可形成共源极线CSL。在多条位线BL<0>至BL<2>与共源极线CSL之间沿Z方向可形成多个串CSTR。连接到位线BL<1>的串CSTR中的每一个串可包括串选择晶体管SST。经由串选择晶体管SST，串CSTR可与位线BL<1>电连接。连接到位线BL<1>的串CSTR中的每一个串可包括地选择晶体管GST。经由地选择晶体管GST，串CSTR可与共源极线CSL电连接。串联连接的存储器单元晶体管MCT可在串选择晶体管SST与地选择晶体管GST之间沿Z方向连接。在根据实施例的存储器块BLK中，字线WL<3>可连接到在相同字线层中形成的存储器单元晶体管MCT。因此，一层中的存储器单元晶体管MCT可接收相同的字线电压。在编程操作期间，可将编程电压施加到字线WL<1>至WL<3>中的选择的字线，并且可将通过电压施加到其他未选择的字线。因此，与选择的字线对应的层中的所有存储器单元可接收编程电压。另一方面，在一层中形成的串选择晶体管SST可连接到多条串选择线SSL<0>至SSL<2>。多个串可连接到在编程操作期间被施加0V的编程位线BL<1>。
以下，在编程操作期间被施加了0V的位线BL<1>被称为“选择的位线”，被施加了电源电压Vcc的位线被称为“未选择的位线”。在连接到选择的位线BL<1>的多个串中，可存在需要将选择的位线BL<1>与通道电连接的串(以下，也称为“选择的存储器单元串”)。连接到选择的位线BL<1>的多个串中的未选择的存储器单元串可以是选择的位线BL<1>与通道被电切断的串。可形成均在X方向上延伸的多条串选择线SSL<0>至SSL<2>，以选择未选择的存储器单元串和选择的存储器单元串。在一个实施例中，具有根据本发明构思的实施例的垂直串结构的图1的存储器单元阵列22可包括用于单独控制地选晶体管GST的地选择线GSL<0>至GSL<2>。在连接到选择的位线BL<1>的多个串中可存在未选择的存储器单元串。这里，X、Y和Z方向彼此垂直，并且在此作为示例提供以描述三维垂直结构存储器块BLK。然而，本发明构思的一个或多个实施例的结构不限于当X、Y和Z方向彼此垂直时的情况。
图4是根据实施例的图2所示的存储器块BLK的立体图。这里，图4中示出的存储器单元块BLK作为图2中示出的存储器单元块BKL1至BKLz中的任意一个存储器单元块的示例而被示出。
参照图4，存储器块BLK1包括共源极线CSL、多条位线BL<0>至BL<3>以及在共源极线CSL与位线BL<0>至BL<3>之间布置的多个串。共源极线CSL可以是设置在基底111上的导电薄膜或形成在基底111中的杂质区域。位线BL<0>至BL<3>可以是设置在基底111的顶部上的导电图案(例如，金属线)并且可与基底111分离。多个串并联连接到二维布置的位线BL<0>至BL<3>中的每一条位线。因此，多个串被二维地布置在共源极线CSL或基底111上。多个串中的每个串可包括连接到共源极线CSL的地选择晶体管GST、连接到位线BL<0>至BL<3>的串选择晶体管SST以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管、串选择晶体管SST和存储器单元晶体管MCT可串联连接。此外，设置在共源极线CSL与位线BL<0>至BL<3>之间的多条地选择线GSL<0>至GSL<6>、多条字线WL<0>至WL<3>以及多条串选择线SSL<0>至SSL<6>可分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。所有的地选择晶体管GST可基本上设置在距基底111相同的距离处。此外，它们的栅电极可在Y方向上与多个导体分离。也就是说，多条地选择线GSL<0>至GSL<6>均可形成为与位线BL<0>至BL<3>相交。因此，可将不同的电压提供给多条地选择线GSL<0>至GSL<6>。
通常，由于设置在距共源极线CSL基本上相同的距离的多个存储器单元晶体管的栅电极共同连接到字线WL<0>至WL<3>中的一条字线，因此相同电平的电压被施加到这些存储器单元晶体管的栅电极。在这方面，字线WL<0>至WL<3>中的每一条字线可以是与基底111的顶表面平行的具有平坦形状或梳状的导电图案。每个串可包括设置在距共源极线CSL不同的距离处的多个存储器单元晶体管。因此，字线WL<0>至WL<3>的多个层设置在共源极线CSL与位线BL<0>至BL<3>之间。每个串还可包括从共源极线CSL垂直延伸并连接到位线BL<0>至BL<3>的半导体柱PL。半导体柱PL可被形成为穿透地选择线GSL<0>至GSL<6>和字线WL<0>至WL<3>。此外，半导体柱PL可包括主体部分B和在主体部分B的一端或两端形成的杂质区域。信息存储层可设置在字线与半导体柱PL之间形成的串通道中。在一个实施例中，信息存储层可以是电荷存储层。例如，信息存储层可以是从捕获绝缘层和包括浮动栅极或导电纳米点的绝缘层选择的一个。用作地选择晶体管或串选择晶体管的栅极绝缘层的电介质层可设置在地选择线GSL<0>至GSL<6>中的每一条地选择线与半导体柱PL之间或串选择线SSL<0>至SSL<6>中的每一条串选择线与半导体柱PL之间。
图5、图7和图8是示出根据实施例的软擦除操作的示图，图6是示出根据实施例的编程循环与软擦除操作之间的关系的曲线图。
首先，参照图2和图6，控制逻辑110可执行多个编程循环第一Loop至第M Loop，以将存储器单元阵列160中的选择的存储器单元编程到预定编程状态。具体地，控制逻辑110可执行将具有预定电平的编程电压提供给选择的存储器单元的编程操作(PO)以及通过在执行每个编程循环之后提供验证电压来验证编程状态的验证操作(VO)。验证操作可通过提供验证电压来验证编程状态。软擦除控制器116可在从多个编程循环第一Loop至第M Loop中选择的至少一个编程循环中执行软擦除操作。
如图5所示，将位线BL<2>和字线WL<1>均假定为被选择，以执行图6所示的多个编程循环第一Loop至第M Loop。因此，BL<1>及WL<0>、WL<2>和WL<3>可未被选择。连接到第一位线BL<1>的串210至240可与连接到第二位线BL<2>的串310至340共享串选择线SSL<0>至SSL<3>。
在图7中，验证操作包括从第一时间t1到第二时间t2范围的第一验证区间A以及从第二时间t2到第三时间t3的第二验证区间B。第一验证区间和第二验证区间可遵循如图6所示的每个编程循环。
参照图7，在第一验证区间A中，可将第一预脉冲VPRE提供给与未选择的位线BL<1>的未选择的存储器单元串210、220和240对应的串选择线SSL<0>、SSL<1>、SSL<3>和地选择线GSL<0>、GSL<1>和GSL<3>(参照图5)以及Unsel_SSL&GSLs(参照图7)。同时，在第一验证区间A，可将读取通过电压VRP提供给未选择的字线WL<0>、WL<2>和WL<3>，并且可将用于验证编程状态的读取电压VREAD施加到选择的字线WL<1>。由于在第一验证区间A提供给与未选择的位线BL<1>的未选择的存储器单元串210、220和240对应的串选择线SSL<0>、SSL<1>、SSL<3>和地选择线GSL<0>、GSL<1>和GSL<3>(参照图5)以及Unsel_SSL&GSLs(参照图7)的第一预脉冲VPRE，未选择的存储器单元串210、220和240与未选择的位线BL<1>和共源极线CSL电连接，从而可沿位线方向或者共源极线方向去除升压通道(BC)的电荷。
结果，可降低未选择的存储器单元串210、220和240的通道的电位，从而可使包括在未选择的存储器单元串210、220和240中且连接到选择的字线WL<1>的存储器单元211、221和241的栅极电压电压下降(VD)。此外，包括在选择的存储器单元串230中且连接到选择的字线WL<1>的存储器单元231可通过连接到相同的字线WL<1>的相邻的存储器单元211、221和241的栅极电压降VD而被耦合，从而可生成存储器单元231的栅极电压降(VD')。因此，如在第一验证区间A，与经由选择的字线WL<1>施加的读取电压VREAD对应的存储器单元231的栅极电压的电平可暂时下降。
参照图8，存储器单元231被包括在选择的存储器单元串230中且连接到选择的字线WL<1>。在编程操作期间，一些电荷可由于通道的升压，而在留在通道中。在第一验证区间A期间，连接到选择的字线WL<1>的存储器单元231的栅极电压Sel_WL_V可由于串通道与选择的字线之间的电荷耦合而暂时下降。因为选择的存储器单元串230的升压通道(BC)的电位被保持，所以可从选择的存储器单元串230的通道去除不稳定地捕获的电荷(例如，浅陷阱电荷)。由于这种通道电荷去除处理可对通道产生轻微的擦除效果，所以这种通道电荷去除处理可被称为“软擦除操作”。软擦除操作可在正常擦除操作期间使用的偏置条件下执行，其中，在所述操作中，存储器单元231的栅极电压Sel_WL_V与升压通道(BC)的电压之间的电压差形成负偏置条件。
当在编程循环内执行针对存储器单元231的软擦除操作时，由于软擦除操作，在编程操作之后可不需要单独的操作来去除通道电荷，可通过去除导致存储器单元231的读取干扰的主要因素之一的不稳定捕获电荷，来更精确地读取在存储器单元231中编程的数据。
返回图7，可在第二验证区间B将选择电压VSEL提供给与未选择的位线BL<1>的选择的存储器单元串230和选择的位线BL<2>的选择的存储器单元串330对应的串选择线SSL<2>和地选择线GSL<2>(参照图5)以及Sel_SSL&GSL(参照图7)。此外，在第二验证区间B，用于激活位线选择晶体管的信号BLSHF可从低电平变为高电平，以执行用于验证通过使用读取电压VREAD读取的数据的操作，其中，位线选择晶体管连接到页缓冲器电路120与存储器单元阵列160之间的选择的位线BL<2>。也就是说，可经由第一验证区间A和第二验证区间B期间执行针对选择的存储器单元331的验证操作，具体地，可在第一验证区间A执行针对另一存储器单元231的软擦除操作。在上述实施例中，所述操作被假设并描述为通过将相同的电压提供给连接到未选择的存储器单元串的串选择线SSL和地选择线GSL来控制，但这仅是示例实施例，实施例不限于此，并且可通过将预脉冲仅施加到串选择线SSL来实现上述发明构思。此外，将不同的电压分别提供给串选择线SSL和地选择线GSL。
图9A和9B示出根据实施例的控制针对存储器单元的软擦除操作的电位差的方法的曲线图。
首先，如图8所示，当执行软擦除操作时，当存储器单元231的栅极电压Sel_WL_V与升压通道(BC)之间的电压差超过一定水平时，可发生可成为干扰因素的热载流子注入，因此所述电压差可需要被适当地调节。
参照图5和图9A所示，与图7不同，可在第一验证区间A将第二预脉冲VPRE”提供给连接到未选择的位线BL<1>的选择的存储器单元串230和选择的位线BL<2>的选择的存储器单元串330的串选择线SSL<2>和地选择线GSL<2>(参照图5)以及Sel_SSL&GSL(参照图9A)。第二预脉冲VPRE”可具有比第一预脉冲VPRE的最大电压电平小的最大电压电平，和/或者可具有比第一预脉冲VPRE的脉冲宽度窄的脉冲宽度。
参照图9B，通过提供第二预脉冲VPRE”而去除在选择的存储器单元串230的升压通道Cha中存储的电荷中的一部分，选择的存储器单元串230的通道Cha的电位可从第一升压电压VBOOSTa下降到第二升压电压VBOOSTa'。在这方面，第一验证区间A中，存储器单元231的栅极电压Sel_WL_V与第一升压电压VBOOSTa之间的差值G1可减小到存储器单元231的栅极电压Sel_WL_V与第二升压电压VBOOSTb之间的差G1'，其中，存储器单元231被包括在未选择的位线BL<1>的选择的存储器单元串230中且连接到选择的字线WL<1>。结果，当选择的存储器单元串230的通道Cha的电压与存储器单元231的栅极电压Sel_WL_V之间的差减小时，可以减少热载流子注入。
图10A和10B是用于描述根据另一个实施例的控制针对存储器单元的软擦除操作的电位差的方法的曲线图。
参照图5和图10A，提供给与未选择的位线BL<1>的未选择的存储器单元串210、220和240和选择的位线BL<2>的未选择的存储器单元串310、320和340连接的串选择线SSL<0>、SSL<1>、SSL<3>和地选择线GSL<0>、GSL<1>和GSL<3>(参照图5)以及Unsel_SSL&GSLs(参照图10A)的第一预脉冲VPRE'的最大电压电平可比图7中示出的第一预脉冲VPRE的最大电压电平低和/或者第一预脉冲VPRE'的脉冲宽度PW'可比图7中示出的第一预脉冲VPRE的脉冲宽度小。
参照图10B，通过提供第一预脉冲VPRE'来在第一验证区间A中从未选择的存储器单元串210、220和240的升压通道(BC)沿位线方向去除或沿共源极线方向去除的电荷量可与图7中去除的电荷量不同。结果，与图7中所示的栅极电压的电压降相比，包括在未选择的位线BL<1>的选择的存储器单元串230中且连接到选择的字线WL<1>的存储器单元231的栅极电压Sel_WL_V的电压降减小，因此，与图7中的差G2相比，可减小选择的存储器单元串230的针对通道Cha的电压VBOOSTa的差G2'。结果，当选择的存储器单元串230的通道Cha的电压与存储器单元231的栅极电压之间的差减小时，可减少热载流子注入。
图11A至图11D是用于根据实施例详细描述软擦除操作的曲线图。
参照图2和图11A，当执行多个编程循环第一Loop至第M Loop对选择的存储器单元进行编程时，控制逻辑110可对存储器单元阵列160中的连接到未选择的位线的选择的存储器单元串中的且连接到选择的字线的存储器单元执行预脉冲编程PP_P操作。预脉冲编程PP_P可被定义为编程操作的一部分。预脉冲编程PP_P可在编程循环第一Loop至第M Loop的执行之前被执行。在一个实施例中，预编程PP_P可不包括单独的验证操作。
参照图11B，存储器单元是可被编程为擦除状态E或第一编程状态P1至第七编程状态P7中的一个状态的存储3比特数据的三层单元(TLC)。本发明构思可应用于存储2比特或3比特或更高数据的多层单元(MLC)。进一步参照图11C，当第一存储器单元被调度为被编程到第七编程状态P7时，执行第一存储器单元的预脉冲编程PP_P操作，以将第一存储器单元的阈值电压设置到与第七编程状态P7对应的阈值电压范围R7。也就是说，通过执行预脉冲编程PP_P操作，可在执行编程循环之前预先形成调度为被编程到第一编程状态P1至第七编程状态P7的存储器单元的阈值电压分布Pre_P1至Pre_P7。
返回参照图2和图11A，软擦除控制器116可在多个编程循环第一LOOP至第M Loop中选择至少一个编程循环，并可将软擦除操作选择性控制为在选择的编程循环中被执行。此外，软擦除控制器116可选择多个编程状态中的一些编程状态，并且可将软擦除操作选择性控制为在将存储器单元编程到选择的编程状态的多个编程循环中被执行。例如，当对由控制逻辑110调度为将在第二编程状态P2至第七编程状态P7中编程的存储器单元执行预脉冲PP_P操作时，软擦除控制器116可进行控制，使得软擦除操作可在多个编程循环第一Loop至第M Loop中的用于将存储器单元编程至第一编程状态P1第一编程循环第一Loop中执行。
具体地，参照图5和图11D，在第一编程循环第一Loop的编程操作PO区间中，用于在第一编程状态P1中对存储器单元进行编程的电压被施加到选择的字线SEL_WL，然后在验证操作VO区间中的第一验证区间A的将负的读取电压Vr1施加到选择的字线Sel_WL，以验证编程状态。此外，如上所述，可通过在第一验证区间A施加预脉冲VPRE来执行软擦除操作。结果，如图11C所示，通过去除不稳定地捕获的电荷，可将阈值电压分布Pre_P2至Pre_P7移位以具有较低阈值电压分布Pre_P2'至Pre_P7'。当形成理想的阈值电压分布时，可以提高读取性能。
图11A至11D是本公开的示例性实施例，其不限于此，并且可通过使用根据预脉冲编程PP_P被执行的条件的各种方法来控制软擦除操作。
图12是示出根据实施例的执行软擦除操作的方法的流程图。在针对附图12和13的下面的描述中，第一位线被假设为选择的位线，第二位线被假设为未选择的位线，但是未选择的位线不限于一条位线。
参照图12，在一个编程循环(或者，一个编程循环的编程操作区间中)中，编程电压可被施加到包括在连接到选择的第一位线的选择的存储器单元串中且连接到选择的字线的第一存储器单元(S100)。此后，在第一验证区间，将用于验证第一存储器单元的编程状态的读取电压施加到选择的字线，可将第一预脉冲施加到连接到第一位线的多个未选择的存储器单元串中的每一个的串选择晶体管的栅极和连接到未选择的第二位线的多个未选择的存储器单元串中的每一个的串选择晶体管的栅极(S110)。在这方面，在第一验证区间，包括在连接到第二位线的选择的存储器单元串中且连接到选择的字线的第二存储器单元可被软擦除。然后，在第二验证区间，可将选择电压施加到与第一位线连接的选择的存储器单元串的串选择晶体管的栅极和与第二位线连接的选择的存储器单元串的串选择晶体管的栅极，从而可验证第一存储器单元的编程状态(S120)。
图13是示出根据实施例的执行软擦除操作的方法的流程图。
参照图13，可在执行S100之前对连接到第二位线的多个串的通道进行升压(S101)。例如，可通过对包括包括在连接到第二位线的多个串中的选择的存储器单元串中且连接到选择的字线的第二存储器单元的存储器单元执行预脉冲编程操作，来对连接到第二位线的多个串的通道进行升压。
图14A和14B是用于解释根据实施例的基于编程电压电平的预脉冲操作的操作机制的示图。
首先，参照图2和图5，预脉冲控制器114可选择编程循环第一Loop至第M Loop中的一些编程循环，并在选择的编程循环中经由连接到未选择的存储器单元串的串选择线SSLb施加预脉冲Pre-Pulse，来去除每一个未选择的存储器单元串的升压通道的电荷。然而，假设在图14A中预脉冲控制器114不执行如上所述的预脉冲操作，并且假设在图14B中，脉冲控制器114对所有的编程循环第一Loop至第M Loop执行预脉冲操作。
参照图5和图14A，当执行编程循环时，可将0V的电压施加到选择的位线BL<2>，可将0V的电压施加到连接到未选择的存储器单元串320的串选择线SSL<1>，可将通过电压VPASS施加到未选择的字线WL<0>、WL<2>和WL<3>，并且可将比参考电压电平低的编程电压VPGMa施加到包括在与选择的位线BL<2>连接的未选择的存储器单元串320中且连接到选择的字线WL<1>(参照图5)以及Sel_WL(参照图14A)的存储器单元的栅极。这里，如上所述，由于未选择的存储器单元串320的通道的电压VBOOST1为预定电压电平或更高以及未选择的存储器单元串320的通道的电压VBOOST1与编程电压VPGMa之间的差VGAPa由于预脉冲操作而超过预定电平，因此可发生软擦除，其中，在所述软擦擦中，沿未选择的存储器单元串320的通道方向去除捕获在连接到选择的位线BL<2>的未选择的存储器单元串320所包括且连接到选择的字线WL<1>的存储器单元中的电荷。这可成为导致读取干扰的因素。因此，需要预脉冲操作来防止读取干扰。
参照图7和图14B，当执行编程循环时，可将0V的电压施加到选择的位线BL<2>，可将0V的电压施加到连接到未选择的存储器单元串320的串选择线SSL<1>，可将电源电压VCC施加到连接到未选择的存储器单元串320的地选择线GSL<1>，可将通过电压VPASS施加到未选择的字线WL<0>、WL<2>和WL<3>，并且比参考电压电平高的编程电压VPGMb可被施加到包括在连接到选择的位线BL<2>的未选择的存储器单元串320中且连接到选择的字线WL<1>的存储器单元的栅极。如上所述，由于未选择的存储器单元串320的通道的电压VBOOST2被设置为比图14A中的电压VBOOST1相对低以及未选择的存储器单元串320的通道的电压VBOOST2与编程电压VPGMb之间的差VGAPb因预脉冲操作而超过预定电平，因此未选择的存储器单元串320的通道的电荷可沿包括在连接到选择的位线BL<2>的未选择的存储器单元串320中且连接到选择的字线WL<1>的存储器单元的方向注入。这可成为导致读取干扰的因素。因此，需要限制预脉冲操作来防止读取干扰。
图15是示出根据实施例的基于编程电压电平来控制预脉冲操作的方法的流程图。
参照图15，可开始编程循环以在编程区间中将编程电压施加到选择的存储器单元(S200)。可根据编程区间中的编程电压电平来确定在编程区间之后是否执行预脉冲操作(S210)。如果确定执行预脉冲操作(S220，是)，则可执行预脉冲操作和用于验证选择的存储器单元的编程状态的验证操作(S230)。如果确定不执行预脉冲操作(S220，否)，则可跳过预脉冲操作并且可执行验证操作(S240)。根据实施例，编程区间中的编程电压可以是反映在执行编程循环期间的存储器装置的温度和相应的偏移的电压，并且与编程电压一样，在确定预脉冲操作是否将被执行时使用的参考电压电平也可反映存储器装置的温度和相应的偏移。
图16A至图16C是示出根据实施例的基于各种标准来控制预脉冲操作的方法的流程图。
参照如16A，在图15中的步骤S200之后，可确定编程区间中的编程电压电平是否超过参考电压电平，以确定是否执行预脉冲操作(S215)。当编程电压电平超过参考电压电平(S215，是)时，可确定跳过预脉冲操作(S217)。当编程电压电平等于或低于参考电压电平(S215，否)时，可确定执行预脉冲操作(S219)。此后，可执行图15中的步骤S220。具体地，通过进一步参照图2，当编程电压电平等于或低于参考电压电平时，如14A中描述，预脉冲控制器114可执行预脉冲操作，使得未选择的存储器单元串320的通道的电压VBOOST1与编程电压VPGMa之间的差VGAPa不超过预定电平，从而可减小未选择的存储器单元串320的通道的电压VBOOST1。当编程电压电平超过参考电压电平时，如图14B中描述，预脉冲控制器114可跳过预脉冲操作，使得未选择的存储器单元串320的通道的电压VBOOST2与的编程电压VPGMb之间的差VGAPb不超过预定电平，从而可增加未选择的存储器单元串320的通道的电压VBOOST2。
参照图16B，所述方法还可包括确定在图15中开始执行的编程循环是否对应于需要预脉冲的循环的步骤S213。当编程循环对应于需要预脉冲的循环(S213，是)时，不管编程电压电平，都可确定执行预脉冲操作(S219)。当编程循环不对应于需要预脉冲的循环(S213，否)时，可执行步骤S215。
参照图16C，与图16B相比，所述方法还可包括步骤S211，其确定，在擦除状态的存储器块中被执行编程循环的对象是否是选择的第一页的第一字线中的第一串选择线。也就是说，除了执行编程循环的存储器单元之外的存储器单元都处于擦除状态，所以即使如图14A所示执行预脉冲操作也不会产生软擦除。因此如果选择的第一页的第一字线中的第一串选择线被选择作为被擦除状态的存储器块中的被执行编程循环的对象(S211，是)，可确定跳过预脉冲操作(S217)。如果处于擦除状态的存储器块不是作为要编程循环的对象选择的第一页的第一字线中的第一串选择线(S211，否)，则可执行步骤S213。
图17是示出根据实施例的控制预脉冲操作的方法的曲线图；
参照图2、图5和图17，控制逻辑110可对选择的存储器单元执行多个编程循环第一Loop至第M Loop，预脉冲控制器114可基于编程循环第一Loop至第M Loop中的每一个编程循环的编程电压电平，来控制对于选择的位线BL<2>的未选择的存储器单元串310、320和340的预脉冲操作(预脉冲操作PPO)。例如，当编程循环第一Loop至第M Loop中的每一个编程循环的编程电压电平等于或低于参考电压VREF电平时，预脉冲控制器114可确定对选择的位线BL<2>的未选择的存储器单元串310、320和340执行预脉冲操作PPO。也就是说，预脉冲控制器114可在编程循环第一Loop至第K Loop中对选择的位线BL<2>的未选择的存储器单元串310、320和340执行预脉冲操作PPO，其中，编程循环第一Loop至第K Loop包括在通过使用等于或低于参考电压VREF的电平的编程电压来执行编程操作的第一编程循环组LoopGroup_1中。
在一个实施例中，当编程循环第一Loop至第M Loop中的每一个编程循环的编程电压电平超过参考电压VREF时，预脉冲控制器114可跳过对选择的位线BL<2>的未选择的存储器单元串310、320和340执行预脉冲操作PPO。也就是说，可在编程循环第K+1Loop至第NLoop中跳过选择的位线BL<2>的未选择的存储器单元串的预脉冲操作PPO，其中，编程循环第K+1Loop至第N Loop包括在通过使用超过参考电压VREF的电平的编程电压来执行编程操作的第二编程循环组Loop Group_2。
在另一个实施例中，预脉冲控制器114可在包括在被设置为需要预脉冲的循环的第三编程循环组Loop Group_3中的编程循环第N+1Loop至第M Loop对选择的位线BL<2>的未选择的存储器单元串310、320和340执行预脉冲操作PPO。预脉冲控制器114可从外部接收设置信号，可基于设置信号设置需要预脉冲的循环，并且可将因此而生成的设置信息存储在存储器单元阵列160的一部分中。
图18A和图18B是用于解释执行根据实施例的预脉冲操作的预脉冲区间的示图。
参照图18A，一个编程循环可包括编程区间PGM_INTV和验证区间VFY_INTV，在编程区间PGM_INTV与验证区间VFY_INTV之间设置预脉冲区间，使得可执行预脉冲操作。
参照图18B，一个编程循环可包括编程区间PGM_INTV和验证区间VFY_INTV，在验证区间VFY_INTV设置预脉冲区间PP_INTV。
图19是示出根据实施例的基于编程电压电平来控制预脉冲操作的方法的流程图。
参照图19，可开始编程循环的操作，以在编程区间中将编程电压施加到选择的存储器单元(S300)。在编程区间之后，可基于编程区间中的编程电压电平确定预脉冲施加时间，其中，预脉冲施加时间是用于对未选择的存储单元串执行预脉冲操作的时间(S310)。可基于确定的预脉冲施加时间对未选择的存储器单元串执行预脉冲操作，并且可执行用于验证选择的存储器单元的编程状态的验证操作(S320)。具体地，参照图2，当编程电压电平较高时，预脉冲控制器114在执行预脉冲操作时缩短预脉冲的施加时间，并且减少在未选择的存储器单元的通道中去除的电荷量，从而如在附图14B所述，可将未选择的存储器单元串320的通道的电压VBOOST2与的编程电压VPGMb之间的差VGAPb控制为不超过预定电平。也就是说，在执行多个编程循环方面，预脉冲控制器114可在编程进行到上循环时缩短预脉冲的施加时间。结果，当执行一定数量或更多次循环的编程循环时，可跳过预脉冲操作。
图20A、图20B和图20C是示出根据实施例的基于编程电压电平来确定和控制预脉冲的施加时间的方法的示图。
参照图2、图5和图20A，预脉冲控制器114可基于编程电压电平确定预脉冲施加时间PPST，其中，在预脉冲施加时间PPST期间，经由未选择的存储器单元串选择线和未选择的地选择线Unsel SSLs & GSLs，将预脉冲施加到包括在选择的位线BL<2>的未选择的存储器单元串310、320和340中的串选择晶体管的栅极和地选择晶体管的栅极。
例如，当编程电压电平为第一电平(情况1)时，预脉冲控制器114控制预脉冲在预脉冲区间PP_INTV中的第一预脉冲施加时间PPSTa期间经由未选择的存储器单元串选择线和未选择的地选择线Unsel SSLs & GSLs而被施加到包括在选择的位线BL<2>的未选择的存储器单元串310、320和340中的串选择晶体管的栅极和地选择晶体管的栅极。预脉冲施加时间PPST可表示这种时间，即，在所述时间期间，施加串选择晶体管Vth_SST的栅极的阈值电压电平或者地选择晶体管的栅极的阈值电压电平或者更高阈值电压电平的预脉冲以激活串选择晶体管或地选择晶体管的栅极。
参照图2、图5和图20B，当编程电压电平为比第一电平高的第二电平(情况2)时，预脉冲控制器114可控制预脉冲在预脉冲区间PP_INTV中的第二预脉冲施加时间PPSTb期间经由未选择的存储器单元串选择线和未选择的地选择线Unsel SSLs & GSLs而被施加到包括在选择的位线BL<2>的未选择的存储器单元串310、320和340中的串选择晶体管的栅极和地选择晶体管的栅极，其中，第二预脉冲施加时间PPSTb比第一预脉冲施加时间PPSTa短。
参照图2和图20C，预脉冲控制器114可通过参考示出编程电压电平PVL和映射在其上的预脉冲施加时间PPST的表Table，基于编程电压电平PVL来确定用于对未选择的存储器单元串执行预脉冲操作的预脉冲施加时间。例如，当编程电压电平PVL是第一电平Lev_1时，预脉冲施加时间PPST可以是第一时间T_1。此外，当编程电压电平PVL为H电平Lev_H时，预脉冲施加时间PPST可以是H时间T_H。表格Table中的信息可存储在存储器单元阵列160的预定部分中，并且可基于从外部接收的信息来更新表格Table。
图21是示出根据实施例的SSD系统2000的框图。
参照图21，SSD系统2000可包括主机2100和SSD 2200。SSD 2200通过信号连接器与主机2100交换信号，并通过电源连接器接收电力。SSD 2200可包括SSD控制器2210、辅助电力装置2220和多个存储器装置2230、2240和2250。这里，可以使用图1至图20C所示的实施例来实现SSD 2200。
具体地，当多个存储器装置2230至2250执行多个编程循环时，基于编程电压电平来控制对每个编程循环中的未选择的存储器单元串执行预脉冲操作。此外，多个存储器装置2230至2250可从多个编程循环选择至少一个编程循环，并且可在编程循环中对包括在连接到未选择的位线的选择的存储器单元串中且连接到选择的字线的存储器单元的存储器单元执行软擦除操作。
可通过使用各种类型的封装在SSD系统2000中实现根据实施例的存储卡、非易失性存储器装置和卡控制器。例如，可通过使用以下封装在SSD系统2000中实现根据实施例的闪速存储器装置和/或存储器控制器：诸如，层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包装式裸片、晶片式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)，缩小型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆片级构造封装(WFP)或晶片级处理堆叠封装(WSP)。
虽然已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应理解，在不脱离权利要求的精神和范围的情况下，可在形式和细节上进行各种改变。

Claims (20)

1.一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法，所述三维存储器单元阵列包括多个存储器单元串，每个存储器单元串包括垂直堆叠在硅基底上的串选择晶体管、多个存储器单元和地选择晶体管，每个存储器单元串分别连接到位线和共源极线，所述方法包括：
执行多个编程循环来将第一存储器单元编程为第一编程状态，第一编程状态是第一存储器单元的N个编程状态之一，并且第一存储器单元包括在连接到选择的第一位线的选择的存储器单元串中且连接到选择的字线；
所述多个编程循环中的至少一个编程循环包括：
在第一区间期间，通过将第一预脉冲施加到连接到选择的第一位线的一个或多个未选择的存储器单元串和连接到未选择的第二位线的多个未选择的存储器单元串中的每一个存储器单元串的串选择晶体管的栅极，而对第二存储器单元执行软擦除操作，第二存储器单元包括在连接到未选择的第二位线的选择的存储器单元串中且连接到选择的字线；
在第二区间期间，通过将选择电压施加到连接到选择的第一位线的选择的存储器单元串的串选择晶体管的栅极和连接到未选择的第二位线的选择的存储器单元串的串选择晶体管的栅极，来对第一存储器单元执行验证操作。
2.根据权利要求1所述的软擦除方法，还包括：对连接到未选择的第二位线的多个存储器单元串中的每一个存储器单元串的通道进行升压。
3.根据权利要求2所述的软擦除方法，其中，对连接到未选择的第二位线的多个存储器单元串中的每一个存储器单元串的通道进行升压的步骤包括：对包括第二存储器单元的多个存储器单元执行预脉冲编程操作。
4.根据权利要求3所述的软擦除方法，其中，第二存储器单元被预先确定为处于具有比第一存储器单元的第一编程状态的阈值电压电平高的阈值电压电平的第二编程状态。
5.根据权利要求1所述的软擦除方法，其中，包括在每个存储器单元阵列中的多个存储器单元是多层单元，
第N编程状态是第一编程状态，
第二存储器单元被预先确定为根据第二编程状态或更高编程状态而被编程。
6.根据权利要求1所述的软擦除方法，其中，施加第一预脉冲的步骤还包括：在第一区间中，将读取通过电压施加到多个未选择的字线。
7.根据权利要求1所述的软擦除方法，其中，第二区间在时间上比第一区间晚。
8.根据权利要求1所述的软擦除方法，其中，执行软擦除操作的步骤还包括：在第一区间中，将第二预脉冲施加到连接到选择的第一位线的选择的存储器单元串的串选择晶体管的栅极和连接到未选择的第二位线的选择的存储器单元串的串选择晶体管的栅极，以减少针对第二存储器单元的热载流子注入。
9.根据权利要求8所述的软擦除方法，其中，第二预脉冲具有比第一预脉冲的电压电平低的电压电平和/或具有比第一预脉冲的脉冲宽度窄的脉冲宽度。
10.一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法，包括：执行包括第N编程循环的多个编程循环以对包括在连接到至少一个选择的位线的选择的串中且连接到选择的字线的多个选择的存储器单元进行编程时，其中，N是1或者大于1的自然数，
其中，第N编程循环包括：
将编程电压施加到所述多个选择的存储器单元；
控制用于基于编程电压电平消除连接到选择的位线的多个未选择的串的多个升压电荷的预脉冲操作；
执行针对所述多个选择的存储器单元的验证操作。
11.根据权利要求10所述的软擦除方法，其中，控制预脉冲操作的步骤还包括：
当编程电压电平超过参考电压电平时，确定执行预脉冲操作；
将预脉冲施加到连接到选择的位线的多个未选择的存储器单元串中的每个存储器单元串的串选择晶体管的栅极。
12.根据权利要求10所述的软擦除方法，其中，控制预脉冲操作的步骤还包括：当编程电压电平为参考电压电平或更低的电压电平时，确定跳过预脉冲操作。
13.根据权利要求10所述的软擦除方法，其中，控制预脉冲操作的步骤还包括：
当第N编程循环对应于需要预脉冲的循环时，确定执行预脉冲操作；以及
将预脉冲施加到连接到选择的位线的多个未选择的存储器单元串中的每个存储器单元串的串选择晶体管的栅极。
14.根据权利要求10所述的软擦除方法，其中，控制预脉冲操作的步骤还包括：
基于编程电压电平确定预脉冲施加时间；
基于确定的预脉冲施加时间，将预脉冲施加到连接到选择的位线的多个未选择的存储器单元串中的每个存储器单元串的串选择晶体管的栅极。
15.根据权利要求14所述的软擦除方法，其中，确定预脉冲施加时间的步骤包括：确定预脉冲施加时间随着编程电压电平的增加而变得更短。
16.一种包括三维存储器单元阵列的非易失性存储器装置的软擦除方法，三维存储器单元阵列包括多个存储器单元串，每个存储器单元串包括垂直堆叠在硅基底上的串选择晶体管、多个存储器单元和地选择晶体管，每一个存储器单元串分别连接到位线和共源极线，所述方法包括：
执行编程操作以对第一存储器单元进行编程，其中，第一存储器单元包括在经由第一串选择晶体管连接到选择的位线的选择的存储器单元串中且连接到选择的字线；
对第一存储器单元执行验证操作，执行验证操作的步骤包括：
在第一区间期间，将第一预脉冲施加到多个未选择的存储器单元串中的每一个存储器单元串的第二串选择晶体管的栅极，其中，所述多个未选择的存储器单元串中的每一个存储器单元串经由第二串选择晶体管连接到选择的位线；
在第二区间期间，将选择电压施加到选择的存储器单元串的第一串选择晶体管的栅极，
其中，第二区间在时间上比第一区间晚。
17.根据权利要求16所述的软擦除方法，还包括：对连接到未选择的位线的多个存储器单元串中的每一个存储器单元串的通道进行升压。
18.根据权利要求17所述的软擦除方法，其中，对连接到未选择的位线的多个存储器单元串中的每一个存储器单元串的通道进行升压的步骤包括：对包括在未选择的存储器单元串中的多个存储器单元执行预脉冲编程操作。
19.根据权利要求16所述的软擦除方法，其中，包括在每个存储器单元串中的多个存储器单元为多层单元。
20.根据权利要求19所述的软擦除方法，其中，执行验证操作的步骤还包括：在第一区间期间，将第二预脉冲施加到连接到选择的位线的选择的存储器单元串的第一串选择晶体管的栅极，以减少针对第二存储器单元的热载流子注入。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111630600A (zh) * 2020-04-15 2020-09-04 长江存储科技有限责任公司 3d nand闪存及其操作方法
CN112151096A (zh) * 2019-06-27 2020-12-29 爱思开海力士有限公司 存储器装置及其操作方法
CN112614531A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 3d存储器件及其读取方法
WO2021077276A1 (en) * 2019-10-22 2021-04-29 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102400098B1 (ko) * 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
KR102261816B1 (ko) * 2017-12-05 2021-06-07 삼성전자주식회사 데이터 신뢰성을 향상한 불휘발성 메모리 장치 및 그 동작방법
KR20200099024A (ko) 2019-02-13 2020-08-21 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
JP2020198141A (ja) * 2019-06-03 2020-12-10 キオクシア株式会社 半導体記憶装置
US10892025B2 (en) 2019-06-13 2021-01-12 Western Digital Technologies, Inc. Soft erase and programming of nonvolatile memory
JP7181419B2 (ja) * 2019-10-31 2022-11-30 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法
KR20210083480A (ko) 2019-12-26 2021-07-07 삼성전자주식회사 메모리 장치 및 그 동작 방법
JP6908738B1 (ja) * 2020-01-06 2021-07-28 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
CN112017726A (zh) * 2020-08-26 2020-12-01 上海华虹宏力半导体制造有限公司 闪存芯片的读干扰测试方法、装置及可读存储介质
KR20220039955A (ko) 2020-09-22 2022-03-30 삼성전자주식회사 메모리 장치
KR20230061029A (ko) 2021-10-28 2023-05-08 삼성전자주식회사 비휘발성 메모리 장치
US20230154541A1 (en) * 2021-11-18 2023-05-18 Sandisk Technologies Llc Soft erase process during programming of non-volatile memory
US20230386586A1 (en) * 2022-05-27 2023-11-30 Sandisk Technologies Llc Temperature dependent programming techniques in a memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000224A (zh) * 2011-09-16 2013-03-27 中国科学院微电子研究所 一种对存储器芯片进行擦除的方法
US20130163337A1 (en) * 2011-12-21 2013-06-27 Haibo Li Erase Inhibit For 3D Non-Volatile Memory
CN105027217A (zh) * 2012-10-24 2015-11-04 桑迪士克技术有限公司 使用栅极感应漏极泄漏在对3rd存储器编程期间进行预充电
US20150364185A1 (en) * 2014-06-12 2015-12-17 SK Hynix Inc. Semiconductor device and method of operating the same
CN105226065A (zh) * 2015-08-20 2016-01-06 上海华力微电子有限公司 一种双位sonos存储器及其编译、擦除和读取方法
US20160078961A1 (en) * 2014-09-13 2016-03-17 Elite Semiconductor Memory Technology Inc. Method of erasing a nonvolatile memory for preventing over-soft-program
CN106067322A (zh) * 2015-04-22 2016-11-02 桑迪士克科技有限责任公司 利用两阶段编程的非易失性存储器

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007193862A (ja) 2006-01-17 2007-08-02 Toshiba Corp 不揮発性半導体記憶装置
JP2008140488A (ja) * 2006-12-04 2008-06-19 Toshiba Corp 半導体記憶装置
US7965554B2 (en) 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US7852683B2 (en) 2008-07-02 2010-12-14 Sandisk Corporation Correcting for over programming non-volatile storage
JP5281455B2 (ja) 2009-03-26 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US8203876B2 (en) 2009-12-01 2012-06-19 Micron Technology, Inc. Reducing effects of erase disturb in a memory device
KR101605911B1 (ko) 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
KR101666942B1 (ko) 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
KR20120121170A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR101264019B1 (ko) 2011-04-26 2013-05-13 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
US8605507B2 (en) 2012-01-12 2013-12-10 Macronix International Co., Ltd. Flash programming technology for improved margin and inhibiting disturbance
US9087601B2 (en) 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
KR102081749B1 (ko) 2013-02-20 2020-02-26 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
KR102102233B1 (ko) 2013-02-22 2020-04-21 삼성전자주식회사 메모리 시스템 및 그것의 읽기 방법
KR102160290B1 (ko) 2013-02-28 2020-09-25 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 읽기 방법
US8923054B1 (en) * 2013-06-14 2014-12-30 Sandisk Technologies Inc. Pseudo block operation mode in 3D NAND
KR20150015578A (ko) 2013-07-30 2015-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102116668B1 (ko) 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR20150109120A (ko) 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102248267B1 (ko) * 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
US9218874B1 (en) 2014-08-11 2015-12-22 Sandisk Technologies Inc. Multi-pulse programming cycle of non-volatile memory for enhanced de-trapping

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000224A (zh) * 2011-09-16 2013-03-27 中国科学院微电子研究所 一种对存储器芯片进行擦除的方法
US20130163337A1 (en) * 2011-12-21 2013-06-27 Haibo Li Erase Inhibit For 3D Non-Volatile Memory
CN105027217A (zh) * 2012-10-24 2015-11-04 桑迪士克技术有限公司 使用栅极感应漏极泄漏在对3rd存储器编程期间进行预充电
US20150364185A1 (en) * 2014-06-12 2015-12-17 SK Hynix Inc. Semiconductor device and method of operating the same
US20160078961A1 (en) * 2014-09-13 2016-03-17 Elite Semiconductor Memory Technology Inc. Method of erasing a nonvolatile memory for preventing over-soft-program
CN106067322A (zh) * 2015-04-22 2016-11-02 桑迪士克科技有限责任公司 利用两阶段编程的非易失性存储器
CN105226065A (zh) * 2015-08-20 2016-01-06 上海华力微电子有限公司 一种双位sonos存储器及其编译、擦除和读取方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151096A (zh) * 2019-06-27 2020-12-29 爱思开海力士有限公司 存储器装置及其操作方法
CN112151096B (zh) * 2019-06-27 2023-12-29 爱思开海力士有限公司 存储器装置及其操作方法
WO2021077276A1 (en) * 2019-10-22 2021-04-29 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
US11862230B2 (en) 2019-10-22 2024-01-02 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device and control method
CN111630600A (zh) * 2020-04-15 2020-09-04 长江存储科技有限责任公司 3d nand闪存及其操作方法
US11177001B2 (en) 2020-04-15 2021-11-16 Yangtze Memory Technologies Co., Ltd. 3D NAND flash and operation method thereof
CN112614531A (zh) * 2021-01-06 2021-04-06 长江存储科技有限责任公司 3d存储器件及其读取方法
CN112614531B (zh) * 2021-01-06 2021-11-02 长江存储科技有限责任公司 3d存储器件及其读取方法

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