CN103050149A - 非易失性存储器件及其编程方法和包括其的存储器系统 - Google Patents

Abstract

公开了一种编程方法和非易失性存储器件。所述方法包括：接收要被编程在存储器单元中的编程数据；读取存储器单元以便判断擦除状态和至少一个编程状态；执行状态读取操作，其中，所述至少一个编程状态被使用多个状态读取电压读取；和，根据状态读取操作的结果，使用具有不同电平的多个验证电压把编程数据编程在存储器单元中。还公开了使用多个验证电压的方法，基于在编程之后可能影响阈值电压偏移或者代表存储器单元的数据的其他特性的因素来选择所述验证电压。

Description

非易失性存储器件及其编程方法和包括其的存储器系统

相关申请的交叉引用

本申请要求2011年10月13日递交的No.10-2011-0104753号韩国专利申请的优先权，该申请通过引用被全部包含于此。

技术领域

这里描述的发明概念涉及半导体存储器件，更具体地，涉及非易失性存储器件的编程方法和包括所述非易失性存储器件的存储器系统。

背景技术

可以使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）等的半导体来制造半导体存储器件。半导体存储器件被分类为易失性存储器件和非易失性存储器件。

易失性存储器件在其被关断或者失去电源时可能丢失存储的数据。易失性存储器件包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM），等等。非易失性存储器件即使在被关断或者失去电源时也可以保持所存储的内容。非易失性存储器件包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器、相变RAM（PRAM）、磁RAM（MRAM）、电阻RAM（RRAM）、铁电RAM（FRAM），等等。快闪存储器件包括NOR型快闪存储器和NAND型快闪存储器。

近来，已经发展了具有三维存储器阵列结构的半导体存储器件。

发明内容

示范性实施例提供了一种非易失性存储器件的编程方法，其包含：接收要被编程在存储器单元中的编程数据；读取存储器单元以便判断擦除状态和至少一个编程状态；执行状态读取操作，其中，所述至少一个编程状态被使用多个状态读取电压读取；和，根据状态读取操作的结果，使用具有不同电平的多个验证电压把编程数据编程在存储器单元中。

在示范性实施例中，把编程数据编程在存储器单元中包含：根据状态读取操作的结果，使用具有不同电平的至少两个验证电压把在被编程的存储器单元编程到编程状态。

在示范性实施例中，在状态读取操作，使用第一状态读取电压和比第一状态读取电压高的第二状态读取电压读取所述至少一个编程状态。

在示范性实施例中，第一状态读取电压具有和当所述至少一个编程状态被编程时使用的验证电压相同的电平。

在示范性实施例中，在被编程到相同编程状态的存储器单元中，作为均具有比状态读取操作的第二状态读取电压高的阈值电压的存储器单元读取的第一存储器单元被使用第一验证电压来编程，作为均具有比第一状态读取电压高并且比第二状态读取电压低的阈值电压的存储器单元读取的第二存储器单元被使用比第一验证电压高的第二验证电压来编程，并且，作为均具有比第一状态读取电压低的阈值电压的存储器单元读取的第三存储器单元被使用比第二验证电压高的第三验证电压来编程。

在示范性实施例中，当利用编程数据编程存储器单元时，在编程电压被施加于和存储器单元连接的字线之后，第一验证电压、第二验证电压和第三验证电压被顺次施加于所述字线。

在示范性实施例中，所述编程方法还包含把状态读取操作的结果编程在补充存储器区域的存储器单元中。

在示范性实施例中，所述编程方法还包含：接收要被编程在存储器单元中的第二编程数据；读取被编程在补充存储器区域的存储器单元中的状态读取操作的结果；和，根据从补充存储器区域的存储器单元读取的状态读取操作的结果，使用具有不同电平的多个验证电压，利用第二编程数据编程存储器单元。

在示范性实施例中，所述编程方法还包含把状态读取操作的结果输出到外部。

示范性实施例还提供了非易失性存储器件的编程方法，包含：接收要被编程在存储器单元中的编程数据；读取存储器单元以便判断擦除状态和至少一个编程状态；执行状态读取操作，其中，所述至少一个编程状态被使用多个第一状态读取电压来读取，并且擦除状态被使用多个第二状态读取电压来读取；和，根据状态读取操作的结果，使用具有不同电平的多个验证电压，利用编程数据编程存储器单元。

示范性实施例还提供了非易失性存储器件的编程方法，包含：接收要被编程在存储器单元中的编程数据；判断编程数据是否对应于MSB编程操作；并且，当编程数据对应于MSB编程操作时，读取存储器单元以便判断擦除状态和至少一个编程状态，执行状态读取操作，其中，所述至少一个编程状态被使用多个读电压来读取；和，根据状态读取操作的结果，使用具有不同电平的多个验证电压，利用编程数据编程存储器单元，其中，在状态读取操作，每一编程状态被使用具有不同电平的至少两个状态读取电压来读取。

示范性实施例还提供了非易失性存储器件的编程方法，所述非易失性存储器件包括多个在衬底上提供的单元串，每一单元串包括多个沿垂直于衬底的方向堆叠的单元晶体管，并且每一单元晶体管具有是绝缘体的信息存储薄膜，所述编程方法包含：接收要被编程在存储器单元中的编程数据；读取存储器单元以便判断擦除状态和至少一个编程状态；执行状态读取操作，其中，所述至少一个编程状态被使用多个读电压来读取；和，根据状态读取操作的结果，使用具有不同电平的多个验证电压，把编程数据编程在存储器单元中。

示范性实施例还提供了非易失性存储器件的编程方法，所述非易失性存储器件包括多个在衬底上提供的单元串，每一单元串包括多个沿垂直于衬底的方向堆叠的单元晶体管，并且每一单元晶体管具有是绝缘体的信息存储薄膜，所述编程方法包含：接收要被编程在第一存储器单元中的编程数据；从与和第一存储器单元连接的字线恰好相邻的至少一个字线连接的第二存储器单元读取数据；和，根据来自第二存储器单元的读取数据，使用具有不同电平的多个验证电压，利用编程数据编程第一存储器单元，其中，根据读取数据，使用具有不同电平的验证电压来编程被编程到编程状态的存储器单元。

在示范性实施例中，所述编程方法还包含接收要被编程在存储器单元中的第二编程数据，所述存储器单元与和存储器单元相连的字线恰好相邻的至少一个其他字线连接；根据读取数据和第二编程数据，使用具有不同电平的验证电压来编程被编程到编程状态的存储器单元。

示范性实施例还提供了一种非易失性存储器件，包含：存储器单元阵列，包括多个连接到位线和字线的存储器单元；地址解码单元，被配置成把读电压施加于被选择字线，施加状态读取电压，并在编程操作施加编程电压和验证电压；和，页面缓冲器单元，包括多个页面缓冲器，每一页面缓冲器包括数据锁存器和重排锁存器，其中，数据锁存器存储要被编程的编程数据，并在读电压被施加于被选择字线时存储读取结果，并且，重排缓冲器在状态读取电压被施加时存储状态读取结果；并且其中，当编程电压和验证电压被施加时，每一页面缓冲器根据存储在数据锁存器中的数据和存储在重排锁存器中的数据来偏置位线。

在示范性实施例中，这些状态读取电压中的至少两个状态读取电压具有读电压中恰好相邻的两个读电压的电平之间的电平。

在示范性实施例中，在编程电压被施加之前，每一页面缓冲器根据存储在数据锁存器中的数据，利用电源电压或地电压偏置位线。

在示范性实施例中，当验证电压被施加时，每一页面缓冲器被配置成根据存储在重排锁存器中的数据，选择有效验证电压。

在示范性实施例中，存储器单元阵列被划分为用户数据区域和补充区域，存储在重排锁存器中的状态读取结果被编程在补充区域中。

在示范性实施例中，当对应于和编程数据相同的地址的第二编程数据被编程时，地址解码单元把第二读电压施加于用户数据区域的被选择字线，把第三读电压施加于补充区域的被选择字线，并且把第二编程电压和第二验证电压施加于用户数据区域的被选择字线；其中，数据锁存器存储第二编程数据，并在第二读电压被施加时存储第二读取结果；重排锁存器在第三读电压被施加时存储第三读取结果；并且，第二编程电压和第二验证电压被施加，每一页面缓冲器根据存储在数据锁存器中的数据和存储在重排锁存器中的数据来偏置位线。

示范性实施例还提供了一种非易失性存储器件，包含：存储器单元阵列，包括多个连接到位线和字线的存储器单元；地址解码单元，被配置成在对MSB数据的编程操作时，把读电压、状态读取电压，以及编程电压和验证电压施加于被选择字线；和，页面缓冲器单元，包括多个页面缓冲器，每一页面缓冲器包括连接到位线的数据锁存器和重排锁存器，其中，数据锁存器存储要被编程的编程数据，并在读电压被施加于被选择字线时存储读取结果，并且，重排缓冲器在状态读取电压被施加时存储状态读取结果；并且其中，在MSB数据的编程操作时，当编程电压和验证电压被施加时，每一页面缓冲器根据存储在数据锁存器和重排锁存器中的数据来偏置位线。

示范性实施例还提供了一种非易失性存储器件，包含：存储器单元阵列，包括多个连接到位线和字线的存储器单元；地址解码单元，被配置成把第一读电压施加于被选择字线，把第二读电压施加于和所述被选择字线恰好相邻的至少一个字线，并在编程操作把编程电压和验证电压施加于所述被选择字线；和，页面缓冲器单元，包括多个页面缓冲器，每一页面缓冲器包括数据锁存器和重排锁存器，其中，数据锁存器存储要被编程的编程数据，并在第一读电压被施加于被选择字线时存储第一读取结果，并且，重排缓冲器在第二读取电压被施加于所述至少一个字线时存储第二读取结果；并且其中，当编程电压和验证电压被施加时，每一页面缓冲器根据存储在数据锁存器中的数据和存储在重排锁存器中的数据来偏置位线。

示范性实施例还提供了一种存储器系统，包含非易失性存储器件和被配置成控制所述非易失性存储器件的控制器，其中，所述非易失性存储器件包含：存储器单元阵列，包括多个连接到位线和字线的存储器单元；地址解码单元，被配置成把读电压施加于被选择字线，施加状态读取电压，并在编程操作施加编程电压和验证电压；和，页面缓冲器单元，包括多个页面缓冲器，每一页面缓冲器包括数据锁存器和重排锁存器，其中，数据锁存器存储要被编程的编程数据，并在读电压被施加于被选择字线时存储读取结果，并且，重排缓冲器在状态读取电压被施加时存储状态读取结果；并且其中，当编程电压和验证电压被施加时，每一页面缓冲器根据存储在数据锁存器中的数据和存储在重排锁存器中的数据来偏置位线。

在示范性实施例中，控制器存储从非易失性存储器件输出的状态读取结果，以便根据存储的状态读取结果控制非易失性存储器件的编程、读取或者擦除操作。

在示范性实施例中，非易失性存储器件和控制器构成了存储器卡。

在示范性实施例中，非易失性存储器件和控制器构成了固态驱动器（Solid State Drive，SSD）。

示范性实施例还提供了非易失性存储器件的编程方法，包含：读取存储在缓冲器区域的存储器单元中的数据，以便判断对应于缓冲器区域的存储器单元的用户数据区域的存储器单元的擦除状态和至少一个编程状态；判断是否在用户数据区域的存储器单元上执行精细编程操作；并且，如果判断要执行精细编程操作，则使用多个状态读取电压在用户数据区域的存储器单元的至少一个编程状态上执行状态读取操作，以便根据状态读取操作的结果，使用具有不同电平的多个验证电压执行精细编程操作，其中，在状态读取操作，每一编程状态被使用具有不同电平的多个状态读取电压来读取。

示范性实施例还提供了非易失性存储器件的编程方法，包含：接收要被编程在存储器单元中的编程数据；读取存储器单元以便判断擦除状态和至少一个编程状态；读取对应于所述存储器单元的测试数据区域的存储器单元；和，根据测试数据区域的存储器单元上的读取结果，使用具有不同电平的多个验证电压，利用编程数据编程存储器单元，其中，利用编程数据编程存储器单元包括根据测试数据区域的存储器单元上的读取结果，使用具有不同电平的验证电压，把被编程的存储器单元编程到一个编程状态。

示范性实施例还提供了非易失性存储器件的编程方法，包含：接收要被编程在存储器单元中的编程数据；迭代第一编程循环，其中，编程电压和验证电压被分别施加于存储器单元一次，直到满足阈值条件，如果阈值条件被满足，则使用至少两个具有不同电平的状态读取电压，在具有比擦除状态高的中间状态的存储器单元上执行状态读取操作；和，执行第二编程循环，其中，根据状态读取操作的结果，使用具有不同电平的多个验证电压，编程电压和至少两个具有不同电平的验证电压被施加于存储器单元。

在示范性实施例中，阈值条件包括指示检测到存储器单元中被第一次编程通过的存储器单元的条件。

在示范性实施例中，阈值条件包括指示存储器单元中编程通过的存储器单元的数量超过特定值的条件。

在示范性实施例中，阈值条件包括指示第一编程循环的迭代数量超过特定值的条件。

示范性实施例还公开了一种编程非易失性存储器件的方法，包含：确定第一存储器单元晶体管的阈值电压从被编程状态偏移的趋势；和，响应于所述确定，从多个验证电压选择第一验证电压；和，编程第一存储器单元晶体管以改变第一存储器单元晶体管的阈值电压，所述编程包括：使用第一验证电压来验证第一存储器单元晶体管的阈值电压已经被充分改变。

示范性实施例也包括编程一行存储器单元的方法，包含：在多行中选择第一行存储器单元，选择第一行存储器单元的第一子集来把存储器单元的第一子集的可检测特性改变到第一编程状态范围以内，第一编程状态范围代表数据的至少第一位的值，编程存储器单元的第一子集来改变存储器单元的第一子集的每一个的特性，包括利用第一验证电平验证存储器单元的第一子集中的一些的特性的变化，和利用不同于第一验证电平的第二验证电平验证存储器单元的第一子集中的其他成员。

示范性实施例也包括编程存储器器件的方法，包含：把第一批多个存储器单元编程到多个编程状态中的第一编程状态，每一编程状态均代表多个数据位的值的唯一集合，第一批多个存储器单元连接到第一字线，所述编程包含多个编程循环，每一编程循环包含：（a）把编程电压施加于字线；（b）把第一验证电压施加于字线以便验证第一批多个存储器单元的第一子集具有至少第一阈值电压；和（c）把不同于第一验证电压的第二验证电压施加于字线，以便验证第一批多个存储器单元的第二子集具有至少第二阈值电压。

示范性实施例也包括编程多位非易失性存储器单元的方法，包含：把数据的第一位编程到存储器单元中，以使存储器单元表现出第一范围内的特性，所表现出的特性代表数据的第一位；从存储器单元读取数据的第一位；确定存储器单元所表现出的特性的偏移；和，编程存储器单元来存储数据的第一位和数据的第二位，以使存储器单元表现出第二范围内的特性，第二范围被基于所确定的偏移选取。

示范性实施例也包括编程非易失性存储器单元的方法，包含：改变存储器单元晶体管的阈值电压到第一范围以内；针对第一范围确定存储器单元的阈值电压的偏移；改变存储器单元晶体管的阈值电压到第二范围，响应于所述确定步骤选择第二范围。

示范性实施例也包括非易失性存储器件，所述非易失性存储器件包含：按行按列排列的存储器单元阵列，存储器单元的行连接到对应的字线，存储器单元的列连接到对应的位线；页面缓冲器，包括与对应位线连接的数据锁存器和第二锁存器，数据锁存器被配置成存储数据；电压产生器，被配置成产生编程电压；行解码器，被配置成解码地址并选择字线；控制单元，被配置成控制编程操作和多个顺序验证操作，编程操作包括执行多个编程循环，每一编程循环包含把编程脉冲施加于被行解码器选择的字线，多个顺序验证操作用于验证连接到被选择字线的第一行存储器单元的各编程电平，其中，页面缓冲器的数据锁存器被配置成禁止或者允许连接到对应于数据锁存器的位线的第一行各存储器单元上的编程操作，并且其中，第二锁存器被配置成选择对应于编程循环的多个验证操作中的每一个的多个验证结果其中之

示范性实施例也包括非易失性存储器件，所述非易失性存储器件包含：按行按列排列的存储器单元阵列，存储器单元的行连接到对应的字线，存储器单元的列连接到对应的位线；电压产生器，被配置成产生编程电压；页面缓冲器，包括与对应位线连接的数据锁存器和第二锁存器，数据锁存器被配置成暂时存储要被存储在要被编程的存储器单元行中的数据；行解码器，被配置成解码地址并选择字线；控制单元，被配置成控制编程操作和多个顺序验证操作，编程操作包括执行多个编程循环，每一编程循环包含把编程脉冲施加于被行解码器选择的字线，多个顺序验证操作用于验证连接到被选择字线的第一行存储器单元的各编程电平，其中，页面缓冲器的数据锁存器被配置成禁止或者允许连接到对应于数据锁存器的位线的第一行各存储器单元上的编程操作，其中，控制单元被配置成控制粗编程操作，以便把第一行存储器单元编程到多个粗编程状态，多个粗编程状态中的每一个对应于精细编程状态，其中，控制单元被配置成在粗编程状态中执行第一行存储器单元的状态读取，以便确定每一存储器单元的阈值电压的偏移趋势，并且其中，第二锁存器被配置成存储状态读取的结果的信息，并被配置成响应于存储在第二锁存器中的信息，选择对应于编程循环的多个验证操作中的每一个的多个验证结果其中之一。

示范性实施例也预期实施这里所描述的被公开方法的设备，以及这里所描述的设备的操作方法。

附图说明

从下面参考下述附图的描述，上述和其他目的和特征将变得清晰，其中，除非另外规定，否则相同的参考数字贯穿各个附图指示相同的部分，并且其中：

图1是示意性地示出根据实施例的非易失性存储器件的框图。

图2是示出根据实施例的图1中的存储器单元的图。

图3是根据实施例的图1中的一个存储器块的一部分的顶视图。

图4是根据实施例的沿图3中的线IV-IV’所取的透视图。

图5是根据实施例的沿图3中的线IV-IV’所取的剖视图。

图6是示出图5中的单元晶体管之一的放大图。

图7是示出根据实施例的图3中顶视图的EC部分的等效电路的电路图。

图8A到图8D示出了示范性电荷重排现象。

图9是用于描述根据实施例的编程方法的流程图。

图10是示出当LSB数据被编程到存储器单元中时存储器单元的阈值电压分布的图。

图11是用于全面描述执行图9中的状态读取操作的操作S150的流程图。

图12是示出执行图11中的状态读取操作的方法的图。

图13是用于全面描述图9中利用编程数据编程存储器单元的操作S160的流程图。

图14是示出根据图13中的编程方法编程的存储器单元的阈值电压分布的图。

图15是示出由在根据图14中描述的方法编程的存储器单元处产生的电荷重排所导致的阈值电压变化的图。

图16是示出根据图14中描述的编程方法施加于被选择字线的电压的定时图。

图17是示出根据图13和图14中描述的编程方法施加于被选择字线的电压的定时图。

图18是示出根据图13中的编程方法编程的存储器单元的阈值电压分布的应用的图。

图19是示出根据图13中的编程方法编程的存储器单元的阈值电压分布的另一应用的图。

图20是示意性地示出根据又一实施例的非易失性存储器件的框图。

图21是示出根据另一实施例的编程方法的流程图。

图22A是示出根据图21中的编程方法的存储器单元的阈值电压分布的图。图22B示出了可被应用于图22A的实施例的替代方案。

图23是示意性地示出根据又一实施例的非易失性存储器件的框图。

图24是示出根据又一实施例的编程方法的流程图。

图25是示意性地示出根据又一实施例的非易失性存储器件的框图。

图26是示出根据又一实施例的编程方法的流程图。

图27是示出根据又一实施例的编程方法的流程图。

图28是示出根据又一实施例的编程方法的流程图。

图29是示出根据又一实施例的编程方法的流程图。

图30A是示出根据图29中的编程方法的施加于被选择字线的电压的定时图。

图30B是示出根据图29中的编程方法和图30A中的电压施加方式的存储器单元的阈值电压分布上的变化的图。

图31是示出根据另一实施例的图3中顶视图的EC部分的等效电路的电路图。

图32是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。

图33是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。

图34是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。

图35是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。

图36是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。

图37是根据另一实施例的沿图3中的线IV-IV’所取的透视图。

图38是根据另一实施例的沿图3中的线IV-IV’所取的剖视图。

图39是根据又一实施例的沿图3中的线IV-IV’所取的透视图。

图40是根据又一实施例的沿图3中的线IV-IV’所取的剖视图。

图41是根据又一实施例的沿图3中的线IV-IV’所取的透视图。

图42是根据又一实施例的沿图3中的线IV-IV’所取的剖视图。

图43是示出根据另一示范性实施例的图2中的一个存储器块的顶视图。

图44是沿图43中的线ⅩⅩⅩⅩⅣ-ⅩⅩⅩⅩⅣ'所取的透视图。

图45是沿图43中的线ⅩⅩⅩⅩⅣ-ⅩⅩⅩⅩⅣ'所取的剖视图。

图46是示出根据又一实施例的图2中的一个存储器块的一部分的顶视图。

图47是沿图46中的线ⅩⅩⅩⅩⅦ-ⅩⅩⅩⅩⅦ'所取的透视图。

图48是沿图46中的线ⅩⅩⅩⅩⅦ-ⅩⅩⅩⅩⅦ'所取的剖视图。

图49是示出根据又一示范性实施例的图2中的一个存储器块的一部分的顶视图。

图50是沿图49中的线ⅩⅩⅩⅩⅩ-ⅩⅩⅩⅩⅩ'所取的透视图。

图51是示出根据又一实施例的图2中的一个存储器块的一部分的顶视图。

图52是沿图51中的线ⅩⅩⅩⅩⅩⅡ-ⅩⅩⅩⅩⅩⅡ'所取的透视图。

图53是沿图51中的线ⅩⅩⅩⅩⅩⅡ-ⅩⅩⅩⅩⅩⅡ'所取的剖视图。

图54是示出根据又一实施例的图2中的一个存储器块的一部分的平面视图。

图55是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的透视图。

图56是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的剖视图。

图57是示出根据实施例的图54中的顶视图的EC部分的等效电路的电路图。

图58是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的透视图。

图59是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的剖视图。

图60是示出根据另一实施例的图54中的顶视图的EC部分的等效电路的电路图。

图61是示出根据实施例的存储器系统的框图。

图62是用于描述根据实施例的存储器系统的编程方法的流程图。

图63是用于描述根据实施例的存储器系统的状态读取方法的流程图。

图64是示出图61中的存储器系统的应用的框图。

图65是示出根据实施例的存储器卡的图。

图66是示出根据实施例的固态驱动器的图。

图67是示出根据实施例的计算系统的框图。

具体实施方式

此后将参考附图更全面地描述各种示范性实施例，在附图中示出了某些示范性实施例。但是，本发明可以用很多不同的形式具体实施，并且不应被理解为限于这里所给出的示范性实施例。这些示范性实施例仅仅是——例子，并且，不要求这里提供的细节的很多实施方案和变化是可能的。还应该强调，本公开提供了替代例子的细节，但是替代方案的这些列举不是穷尽性的。此外，各种例子之间细节的任何一致性不应被解释为要求这些细节——针对这里描述的每一个特征列出每一个可能的变化是行不通的。在确定本发明的要求时应该参照权利要求的语言。在附图中，为了清晰可能夸大层和区域的尺寸和相对大小。相同的数字通篇指示相同的元件。

将会理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应被这些术语限制。这些术语只被用来将一个元件、部件、区域、层或部分与另一个区域、层或部分加以区分。因此，下面讨论的第一元件、部件、区域、层或部分可以被称作第二元件、部件、区域、层或部分而不偏离教导。

为了使描述一个元件或特征与图中所示的另一元件（或多个元件）或另一特征（或多个特征）的关系描述起来方便，这里可能使用空间相对术语，例如“在…之下”、“在…下面”、“下部的”、“在…下方”、“在…之上”、“上部的”。将会理解，除了图中描绘的朝向以外，空间相对术语旨在包含使用中或操作中的设备的不同朝向。例如，如果图中的设备被翻转，则被描述为“在其他元件或特征下面”、“在其他元件或特征之下”或在其他元件或特征下方”的元件将被取向为“在所述其他元件或特征之上”。因此，示范性术语“在…之下”和“在…下方”既能够包含“在…之上”的朝向，也能够包含“在…下面”的朝向。设备可被以其他方式取向（转动90度或者处于其他朝向），并且这里使用的空间相对描述符被相应地解释。此外，也将会理解，当一个层被称为在两个层“之间”时，其可能是这两个层之间的唯一层，或者，也可能存在一个或更多个居间的层。

这里使用的术语仅仅是为了描述特定实施例，并非旨在限制。如这里所使用的，单数形式“一”、“一个”和“该”预期也包括复数形式，除非上下文清楚地另有指示。还将会理解，术语“包含”、“包括”、“具有”等当在本说明书中被使用时，指定了存在所陈述的特征、整体、步骤、操作、元件和/或部件，但是不排除存在或者添加一个或更多个其他的特征、整体、步骤、操作、元件、部件和/或其组。如这里所使用的，术语“和/或”包括相关联的被列出项目中的一个或多个的任意和所有组合。

将会理解，当一元件被称为“在另一元件或层上面”、被“连接”、“耦合”到另一元件或层，或者“与另一元件或层相邻”时，其可以直接在另一元件或层上面，直接连接、耦合到另一元件，或者直接与另一元件或层相邻，或者，可能存在居间的元件或层。相反，当一元件被称为“直接在另一元件或层上面”、“直接连接”、“直接耦合”到另一元件，或者“直接与另一元件或层相邻”时，不存在居间的元件或层。

除非另外定义，否则这里使用的所有术语（包括技术和科学术语）具有和示范性实施例所属技术领域的技术人员通常理解的相同的含义。还将会理解，例如在常用词典中定义的那些的术语应该被解释为具有与其在相关技术和/或本说明书的上下文中的含义相符的含义，并且将不会以理想化或者过于形式化的意义解释，除非这里明确地如此定义。

术语“被选择存储器块”可用来指示从多个存储器块中选择，用于例如编程、擦除或者读取的操作的存储器块。术语“被选择子块”可用来指示从一个存储器块中的多个子块中选择，用于例如编程、擦除或者读取的操作的子块。

术语“被选择位线”或“多条被选择位线”可用来指示多条位线中的一条位线或者多条位线，所述位线与要被编程或读取的单元晶体管连接。术语“未被选择位线”或“多条未被选择位线”可用来指示多条位线中的一条位线或者多条位线，所述位线与要被禁止编程或禁止读取的单元晶体管连接。

术语“被选择串选择线”可用来指示多条串选择线中的一条串选择线，所述串选择线与包括要被编程或读取的单元晶体管的单元串连接。术语“未被选择串选择线”或“多条未被选择串选择线”可用来指示多条串选择线中除了被选择串选择线之外的一条剩余串选择线或者剩余的多条串选择线。术语“被选择串选择晶体管”可用来指示与被选择串选择线连接的串选择晶体管。术语“未被选择串选择晶体管”可用来指示与一条未被选择串选择线或者多条未被选择串选择线连接的串选择晶体管。

术语“被选择地选择线”可用来指示多条地选择线中与包括要被编程或者读取的单元晶体管的单元串连接的地选择线。术语“未被选择地选择线”可用来指示多条地选择线中除了被选择地选择线以外的一条剩余的地选择线或者剩余的多条地选择线。术语“被选择地选择晶体管”可用来指示与被选择地选择线连接的地选择晶体管。术语“未被选择地选择晶体管”可用来指示与一条未被选择地选择线或者多条未被选择地选择线连接的地选择晶体管。

术语“未被选择字线”可用来指示多条字线中的与要被编程或者读取的单元晶体管连接的字线。术语“未被选择字线”或“多条未被选择字线”可用来指示多条字线中除了被选择字线以外的一条剩余字线或者剩余的多条字线。

术语“被选择存储器单元”或“多个被选择存储器单元”可用来指定多个存储器单元中要被编程或者读取的存储器单元。术语“未被选择存储器单元”或“多个未被选择存储器单元”可用来指示多个存储器单元中除了被选择存储器单元以外的一个剩余的存储器单元或者剩余的多个存储器单元。

将参考NAND快闪存储器描述实施例。但是，本发明概念不限于此。本发明概念可被应用于其他的非易失性和易失性存储器类型，例如电可擦除可编程ROM（EEPROM）、NOR快闪存储器、相变RAM（PRAM）、磁RAM（MRAM）、电阻RAM（RRAM）、铁电RAM（FRAM），等等。

图1是示意性地示出根据实施例的非易失性存储器件的框图。参考图1，非易失性存储器件100可以包括：存储器单元阵列110、地址解码单元120、页面缓冲器单元130、数据输入/输出单元140、电压产生单元150和控制单元160。

存储器单元阵列100可以包括多个单元串，它们以阵列方式排列在衬底上，所述阵列沿行方向和列方向延伸。每一单元串可以包括多个沿着垂直于衬底的方向堆叠的存储器单元。即，在衬底上可以提供按行和列部署的存储器单元，并且，存储器单元可以沿和衬底垂直的方向堆叠，以便形成三维存储器单元阵列结构。存储器单元阵列110可以包括多个分别存储一位或多位数据的存储器单元。替代结构也是可能的，例如二维存储器单元阵列。

地址解码单元120可以通过字线WL、串选择线SSL和地选择线GSL与存储器单元阵列110耦合。地址解码单元120可被配置成响应于控制单元160的控制来工作。地址解码单元120可以从外部设备接收地址ADDR。

地址解码单元120可以被配置成解码输入地址ADDR的行地址。地址解码单元120可以被配置成从多条字线WL中选择对应于被解码的行地址的字线。地址解码单元120可以被配置成从多条串选择线SSL和地选择线GSL中选择对应于被解码的行地址的串选择线和地选择线。

地址解码单元120可以响应于被解码的地址和控制单元160的控制，给字线WL供应从电压产生单元150传输来的电压。地址解码单元120可以选择性地给字线WL供应上验证电压VFYU、正常验证电压VFYN、下验证电压VFYL、正常状态读取电压VSRN、上状态读取电压VSRU、通过电压VPASS、编程电压VPGM、验证电压VFY、读电压Vrd和非选择读电压Vread。

地址解码单元120可以被配置成解码输入地址ADDR中的列地址。地址解码单元120可以把被解码的列地址DCA传输到页面缓冲器单元130。

页面缓冲器单元130可以通过位线BL与存储器单元阵列110耦合。页面缓冲器单元130响应于控制器160的控制来工作。页面缓冲器单元130可以从地址解码单元120接收被解码的列地址DCA。页面缓冲器单元130可以响应于被解码的列地址DCA选择位线BL。

页面缓冲器单元130可以包括多个页面缓冲器PB。每一页面缓冲器PB可以与一条位线BL耦合。每一页面缓冲器PB可以包括数据锁存器DL和重排锁存器RL。

要在存储器单元被编程的数据和被编程在存储器单元的数据可被存储在数据锁存器DL中。例如，先前被编程在存储器单元的数据和要在存储器单元被编程的数据可被存储在数据锁存器DL中。

和存储器单元的电荷重排相关联的信息可以被存储在重排锁存器RL中。例如，存储器单元的状态读取结果可以被存储在重排锁存器RL中。这将在后面更全面地描述。

地址解码单元120和页面缓冲器单元130可以根据控制单元160的控制来执行编程和读操作。通过经地址解码单元120控制串选择线SSL、字线WL和地选择线GSL，并经页面缓冲器单元130控制位线BL，可以进行在存储器单元110上读取和编程。在编程时，可以执行验证读取操作。页面缓冲器单元130可以向控制单元160输出验证读取操作的结果。

页面缓冲器单元130可以通过数据线DL接收数据。页面缓冲器单元130中的输入数据可被写在存储器单元阵列110中。页面缓冲器单元130可以从存储器单元阵列110读取数据，以便通过数据线DL将其输出。页面缓冲器单元130可以存储从存储器单元阵列110的第一存储区域读出的数据。存储在页面缓冲器单元130中的数据可以被写在其第二存储区域中。即，可以进行回拷贝（copy-back）操作。

地址解码单元120和页面缓冲器单元130可以根据控制单元160的控制执行状态读取操作。这将在后面更全面地描述。在控制单元160的控制下，地址解码单元120和页面缓冲器单元130可以执行考虑重排的编程操作。这将在后面更全面地描述。

数据输入/输出单元140可以通过数据线DL与页面缓冲器单元130连接。数据输入/输出单元140可以被配置成与外部设备交换数据。数据输入/输出单元140可以通过数据线DL把从页面缓冲器单元130传输来的数据输出到外部设备。数据输入/输出单元140还可以通过数据线DL把从外部设备输入的数据传输到页面缓冲器单元130。

电压产生单元150可以根据控制单元160的控制产生各种电压。电压产生单元150可以产生上验证电压VFYU、正常验证电压VFYN、下验证电压VFYL、正常状态读取电压VSRN、上状态读取电压VSRU、通过电压VPASS、编程电压VPGM、验证电压VFY、读电压Vrd和非选择读电压Vread。这些电压中的每一个均可以被供应给地址解码单元120。

上验证电压VFYU、正常验证电压VFYN和下验证电压VFYL可以是用来把存储器单元编程到一个考虑电荷重排的编程状态的验证电压。

正常状态读取电压VSRN和上状态读取电压VSRU可以是在用于检测电荷重排的状态读取操作使用的读电压。

上验证电压VFYU、正常验证电压VFYN、下验证电压VFYL、正常状态读取电压VSRN和上状态读取电压VSRU中的每一个均可以被形成为一组电压。例如，上验证电压VFYU可以指示具有分别对应于最低有效位（LSB）、中央有效位（Central Significant Bit，CSB）和最高有效位（MSB）的各种电平的一组电压。这些位也可以用不同的名称称呼，例如第二有效位（Second Significant Bit，2SB）。一般地，这些“有效位（significant bit）”短语的使用在本申请中用来区别把信息的各个位编程到多电平单元中。传统上，快闪存储器编程已经把要被（从擦除状态）编程到多电平单元中的第一位标记为最低有效位（LSB），并把要被编程到多电平单元中的信息的最后一位标记为最高有效位（MSB）。当多电平单元具有多于两位时，中间位可被称为中央有效位（CSB）、第二有效位（2SB），等等。为了说明简单，本申请以相似方式描述编程。但是应该强调，信息的位的有效性不依赖于在多电平单元中相对其他位存储的顺序。位相对于彼此的有效性，如果存在的话，可由用户通过其使用、由存储器件（例如，由存储器件的I/O电路）或者外部设备（例如，存储器控制器）通过后面的数据处理来确定。因此，称为LSB数据的数据在下游实际上可以被作为MSB数据对待，并且MSB数据实际上可被作为LSB数据对待。正常验证电压VFYN、下验证电压VFYL、正常状态读取电压VSRN和上状态读取电压VSRU中的每一个可以指示具有各种电平的一组电压。一组电压中的特定电压可以由跟随着参考符号的参考数字来标注。

通过电压VPASS、编程电压VPGM、验证电压VFY、读电压Vrd和非选择读电压Vread可以是在编程和读取时使用的电压。

控制单元160可以被配置成控制非易失性存储器件100的总体操作。控制单元160可以响应于从外部设备提供的控制信号CTRL和命令CMD来工作。控制单元160可以基于从页面缓冲器单元130提供的验证读取结果，判断编程通过或者编程失败。控制单元160可以控制非易失性存储器件100以便执行编程、读取、擦除、状态读取和重排编程操作。

控制单元160可以包括重排控制器161。重排控制器161可以控制用于检测（或者预测）被编程的存储器单元的电荷重排特性的状态读取操作，并根据状态读取结果控制考虑了重排的编程操作。

图2是示出根据实施例的图1中的存储器单元的图。参考图1和图2，存储器单元阵列110可以包括多个存储器块BLK1到BLKz。在这个例子中，存储器块BLK1到BLKz中的每一个均可以具有三维存储器单元阵列结构（或者，垂直存储器单元阵列结构）。例如，存储器块BLK1到BLKz中的每一个可以包括沿着第一、第二和第三方向延伸的存储器单元阵列。尽管在图2中未示出，但是存储器块BLK1到BLKz中的每一个可以包括多个沿着第二方向延伸的单元串。尽管在图2中未示出，但是多个单元串可以沿着第一和第三方向彼此间隔开。

一个存储器块内的单元串（未示出）可以与多条位线BL、多条串选择线SSL、多条字线WL、一条或多条地选择线GSL和公共源极线耦合。多个存储器块BLK1到BLKz中的单元串可以共享多条位线。例如，多条位线可以沿着第二方向延伸，以便被多个存储器块BLK1到BLKz共享。

多个存储器块BLK1到BLKz可以被图1中的地址解码单元120选择。例如，地址解码单元120可以被配置成从多个存储器块BLK1到BLKz中选择对应于输入地址ADDR的存储器块。在被选择存储器块上的擦除、编程和读取可被进行。将参考图3到图6更全面地描述多个存储器块BLK1到BLKz。

图3是根据实施例的图1中的一个存储器块的一部分的顶视图。图4是根据实施例的沿图3中的线IV-IV’所取的透视图。图5是根据实施例的沿图3中的线IV-IV’所取的剖视图。

参考图3到图5，可以提供沿第一到第三方向延伸的三维存储器单元阵列。

可以提供衬底111。衬底111可以是具有例如第一导电类型的阱。衬底111可以是p阱，其中注入了例如硼的第III族元素。衬底111可以是在n阱内提供的口袋p阱（pocket p-well）。下面，假设衬底111是p阱（或者口袋p阱）。但是，衬底111不限于p型。

在衬底111中可以提供沿着第一方向延伸的多个公共源极区域CSR。公共源极区域CSR可以沿着第二方向彼此间隔开。公共源极区域CSR可被连接在一起以形成公共源极线。

公共源极区域CSR可以具有和衬底111的导电类型不同的第二导电类型。例如，公共源极区域CSR可以是n型。下面，假设公共源极区域CSR是n型。但是，公共源极区域CSR不限于n型。

在两个相邻的公共源极区域CSR的区域之间，在衬底111上沿着第三方向（即垂直于衬底111的方向）可以顺次提供多个绝缘材料112和112a。绝缘材料112和112a可以沿着第三方向间隔开。绝缘材料112和112a可以沿着第一方向延伸。例如，绝缘材料112和112a可以包括例如半导体氧化物薄膜的绝缘材料。与衬底111接触的绝缘材料112a在厚度上可以比其他的绝缘材料112薄。

在两个相邻的公共源极区域CSR的区域之间，沿着第一方向可以顺次排列多个柱PL，以便沿第三方向穿过多个绝缘材料112和112a。例如，柱PL可以穿过绝缘材料112和112a与衬底111接触。

在实施例中，两个相邻的公共源极区域CSR之间的柱PL可以沿着第一方向间隔开。柱PL可以沿第一方向成排地设置。

在实施例中，柱PL可以由多个材料分别形成。每一柱PL可以包括沟道薄膜114和在沟道薄膜114内提供的内材料115。

沟道薄膜114可以包括具有第一导电类型的半导体材料（例如，硅）。例如，沟道薄膜114可以包括具有和衬底111相同类型的半导体材料（例如，硅）。沟道薄膜114可以包括是非导体的本征半导体。

内材料115可以包括绝缘材料。例如，内材料115可以包括例如氧化硅的绝缘材料。或者，内材料115可以包括气隙。

在两个相邻的公共源极区域CSR的区域之间，可以在绝缘材料112和112a以及柱PL的暴露表面上提供信息存储薄膜116。信息存储薄膜116可以通过俘获或者释放电荷来存储信息。

在两个相邻的公共源极区域CSR的区域之间，并且在绝缘材料112和112a之间，在信息存储薄膜116的暴露表面上可以提供导电材料CM1到CM8。导电材料CM1到CM8可以沿第一方向延伸。公共源极区域CSR上的导电材料CM1到CM8可以被字线切割分隔。公共源极区域CSR可以被字线切割暴露。字线切割可以沿着第一方向延伸。

在实施例中，导电材料CM1到CM8可以包括金属导电材料。导电材料CM1到CM8可以包括非金属导电材料，例如多晶硅。

在实施例中，在置于绝缘材料112和112a中最上层的绝缘材料的上表面上提供的信息存储薄膜116可被去除。示范性地，在绝缘材料112和112a的侧面中，在和柱PL相对的侧面提供的信息存储薄膜可被去除。

在多个柱PL上可以分别提供多个漏极320。漏极320可以包括具有例如第二导电类型的半导体材料（例如硅）。漏极320可以包括n型半导体材料（例如硅）。下面，假设漏极320包括n型硅。但是，本发明不限于此。漏极320可被延伸到柱PL的沟道薄膜114的上面。

在漏极320上可以提供沿第二方向延伸的位线BL，以便沿着第一方向被彼此间隔开。位线BL可与漏极320耦合。在本实施例中，漏极320和位线BL可以通过接触插塞（未示出）连接。位线BL可以包括金属导电材料。或者，位线BL可以包括非金属导电材料，例如多晶硅。

下面，根据距衬底111的距离，导电材料CM1到CM8可以具有第一高度到第八高度。

多个柱PL可以与信息存储薄膜116和多个导电材料CM1到CM8一起形成多个单元串。每个柱PL可以与信息存储薄膜116和相邻的导电材料CM1到CM8形成一个单元串。

在衬底111上可以沿行和列方向提供柱PL。第八导电材料CM8可以构成行。与同一第八导电材料CM8连接的柱可以构成一行。位线BL可以构成列。与同一位线BL连接的柱可以构成列。柱PL可以与信息存储薄膜116和多个导电材料CM1到CM8一起构成沿行和列方向排列的多个串。每一单元串可以包括沿垂直于衬底111的方向堆叠的多个单元晶体管CT。

图6是示出图5中的单元晶体管之一的放大图。参考图3到图6，单元晶体管CT可以由导电材料CM1到CM8、柱PL以及在导电材料CM1到CM8和柱PL之间提供的信息存储薄膜116形成。

信息存储薄膜116可以从导电材料CM1到CM8和柱PL之间的区域延伸到导电材料CM1到CM8的上表面和下表面。每一信息存储薄膜116可以包括第一到第三子绝缘薄膜117、118和119。

在单元晶体管CT中，柱PL的沟道薄膜114可以包括和衬底111相同的p型硅。沟道薄膜114可以起到单元晶体管CT的本体的作用。沟道薄膜114可以在垂直于衬底111的方向上形成。柱PL的沟道薄膜114可以起到垂直本体的作用。垂直沟道可以在沟道薄膜114形成。

和柱PL相邻的第一子绝缘薄膜117可以起到单元晶体管CT的隧道效应绝缘薄膜的作用。例如，第一子绝缘薄膜117可以分别包括热氧化物薄膜。第一子绝缘薄膜117可以分别包括氧化硅薄膜。

第二子绝缘薄膜118可以起到单元晶体管CT的电荷存储薄膜的作用。例如，第二子绝缘薄膜118可以分别起到电荷陷阱薄膜的作用。例如，第二子绝缘薄膜118可以分别包括氮化物薄膜或者金属氧化物薄膜。

和导电材料CM1到CM8相邻的第三子绝缘薄膜119可以起到单元晶体管CT的阻挡绝缘薄膜的作用。在本实施例中，第三子绝缘薄膜119可以由单个层或多个层形成。第三子绝缘薄膜119可以是具有比第一和第二子绝缘薄膜117和118的介电常数大的介电常数的高介电薄膜（例如，氧化铝薄膜、氧化铪薄膜，等等）。第三子绝缘薄膜119可以分别包括氧化硅薄膜。

在本实施例中，第一到第三子绝缘薄膜117到119可以构成ONA（oxide-nitride-aluminum-oxide，氧化物-氮化物-铝-氧化物）或者ONO（oxide-nitride-oxide，氧化物-氮化物-氧化物）。

多个导电材料CM1到CM8可以分别起到栅极（或者控制栅极）的作用。

即，起到栅极（或者控制栅极）作用的多个导电材料CM1到CM8、起到阻挡绝缘薄膜作用的第三子绝缘薄膜119、起到电荷存储薄膜作用的第二子绝缘薄膜118、起到隧道效应绝缘薄膜作用的第一子绝缘薄膜117和起到垂直本体作用的沟道薄膜114可以构成沿垂直于衬底111的方向堆叠的多个单元晶体管CT。示范性地，单元晶体管CT可以是电荷俘获型单元晶体管。

根据高度，单元晶体管CT可用于不同的目的。例如，在单元晶体管CT中，具有至少一个高度并且被置于上部的单元晶体管可被用作串选择晶体管。串选择晶体管可被配置成在单元串和位线之间执行开关操作。在单元晶体管CT中，具有至少一个高度并被置于下部的单元晶体管可被用作地选择晶体管。地选择晶体管可被配置成在单元串和由公共源极区域CSR形成的公共源极线之间执行开关操作。被用作串选择晶体管和地选择晶体管的单元晶体管之间的单元晶体管可被用作存储器单元和伪存储器单元。

导电材料CM1到CM8可以沿第一方向延伸以便和多个柱PL连接。导电材料CM1到CM8可以构成互连柱PL的单元晶体管CT的导电线。在本实施例中，根据高度，导电材料CM1到CM8可被用作串选择线、地选择线、字线或者伪字线。

互连用作串选择晶体管的单元晶体管的导电线可被用作串选择线。互连用作地选择晶体管的单元晶体管的导电线可被用作地选择线。互连用作存储器单元的单元晶体管的导电线可被用作字线。互连用作伪存储器单元的单元晶体管的导电线可被用作伪字线。

图7是示出根据实施例的图3中的顶视图的EC部分的等效电路的电路图。参考图3到图7，在位线BL1与BL2和公共源极线CSL之间，可以提供单元串CS 11、CS 12、CS21和CS22。单元串CS11和CS21可被连接在第一位线BL和公共源极线CSL之间，并且单元串CS12和CS22可被连接在第二位线BL2和公共源极线CSL之间。

公共源极区域CSR可被连接在一起形成公共源极线CSL。

单元串CS 11、CS 12、CS21和CS22可以对应于图3中顶视图的EC部分的四个柱。这四个柱可以与导电材料CM1到CM8和信息存储薄膜116一起构成单元串CS11、CS12、CS21和CS22。

在本实施例中，第一导电材料CM1可以与信息存储薄膜116和柱PL构成地选择晶体管GST。第一导电材料CM1可以形成地选择线GSL。第一导电材料CM1可以被互连以形成地选择线GSL。

第二到第七导电材料CM2到CM7可以与信息存储薄膜116和柱PL构成第一到第六存储器单元MC1到MC6。第二到第七导电材料CM2到CM7可被用作第二到第六字线WL2到WL6。

第二导电材料CM2可被互连以形成第一字线WL1。第三导电材料CM3可被互连以形成第二字线WL2。第四导电材料CM4可被互连以形成第三字线WL3。第五导电材料CM5可被互连以形成第四字线WL4。第六导电材料CM6可被互连以形成第五字线WL5。第七导电材料CM7可被互连以形成第六字线WL6。

第八导电材料CM8可以与信息存储薄膜116和柱PL构成串选择晶体管SST。第八导电材料CM8可以形成串选择线SSL1和SSL2。

相同高度的存储器单元可以与一条字线连接在一起。因此，当被施加于特定高度的字线时，电压可被施加于所有的单元串CS11、CS12、CS21和CS22。

不同行中的单元串可以分别与不同的串选择线SSL1和SSL2连接。通过选择或者不选择串选择线SSL1和SSL2，单元串CS11、CS12、CS21和CS22可以被按行选择或者不被选择。例如，与未被选择串选择线SSL1或者SSL2连接的单元串（CS11和CS12）或者（CS21和CS22）在电气上可以与位线BL1和BL2分离。与被选择串选择线SSL2或SSL1连接的单元串（CS21和CS22）或者（CS11和CS12）在电气上可以与位线BL1和BL2连接。

单元串CS 11、CS 12、CS21和CS22可以按列与位线BL1和BL2连接。单元串CS11和CS21可以与位线BL1连接，并且单元串CS12和CS22可以与位线BL2连接。通过选择或者不选择位线BL1和BL2，单元串CS 11、CS 12、CS21和CS22可以被按列选择或者不被选择。

图8A是示范性存储器单元晶体管的图，示出了俘获在存储器单元晶体管的栅极下面的电荷俘获层118’中的多个电子e。电荷俘获层118’可以是氮化物薄膜或者金属氧化物薄膜。电荷俘获层118’被夹在可以是例如氧化硅薄膜的绝缘薄膜119’和117’之间。存储器单元晶体管的沟道可以形成在层114’中，层114’可以形成在半导体衬底中，或者由半导体衬底形成，所述半导体衬底例如锗硅、砷化镓或者磷化铟晶圆。

图8B示出了在刚刚编程多个存储器单元晶体管之后，所述多个存储器单元晶体管的示范性Vth（电压阈值）分布范围R。多个存储器单元晶体管可被连接到相同字线，并且可以被同时编程。Vth分布范围R可以代表SLC存储器单元晶体管中的一个位的值（例如“0”），或者MLC存储器单元晶体管中存储的多个位的值（例如“0/1”）。其他的Vth分布范围（未示出）可以代表一个位（对于SLC存储器单元晶体管）或者多个位（对于MLC存储器单元晶体管）的其他值。图8B的Vth范围可以从编程验证电压VFY延伸到第二电压值VFY+Δ。

图8C示出了在多个存储器单元晶体管中的每一存储器单元晶体管内的电荷重排之后，所述多个存储器单元晶体管的示范性Vth分布。如图8A中的箭头所示，在起初被俘获在电荷俘获层118’中之后，电荷俘获层118’内的电子在编程期间可以移动。向下迁移离开栅极并朝着沟道（在层114’）的电子可以起到提高该存储器单元晶体管的电压阈值Vth的作用，并且，水平（图8A中左或者右）迁移的电子可以起到降低该存储器单元晶体管的电压阈值Vth的作用。因此，尽管起初被编程到范围R以内，但是在编程之后的某个时间段之后，存储器单元晶体管的电压阈值Vth可以自然地提高或者降低到电压阈值范围R的外部。对于上面针对图8B讨论的多个存储器单元晶体管，在图8C中示出在电荷重排之后的示范性电压阈值范围。如图8C中所见，在电荷重排之后的电压阈值范围大于图8B的范围R，包括具有比范围R大的电压阈值的存储器单元晶体管（在C—“尾上”或者“尾之上”存储器单元晶体管的例子）和具有比范围R小的电压阈值的存储器单元晶体管（在A——“尾下”存储器单元晶体管的例子）。如果代表不同的位值的相邻Vth范围之间的余量较小，这种电荷重排可能导致对存储器单元晶体管的阈值值的不正确解释（或者不能解释）。例如，在A或C处的存储器单元晶体管可以具有在和不同数据位值（或者多个位的不同值）相关联的范围内的电压阈值值。

图8D是图6中沟道单元晶体管的右边部分的放大图。参考图8D，示出了包括第一到第三子绝缘薄膜117到119的信息存储薄膜116、第五导电材料CM5和沟道薄膜114。

当图6和图8D中的单元晶体管CT被编程时，沟道薄膜114的电荷可以通过第一子绝缘薄膜117，被第二子绝缘薄膜118俘获。当电荷被第二子绝缘薄膜118俘获时，单元晶体管CT的阈值电压可被调整。

刚被第二子绝缘薄膜118俘获的电荷可能处于不稳定状态。当被俘获的电荷可以在第二子绝缘薄膜118内移动以达到稳定状态时，可能发生电荷重排。

在电荷重排之前和之后，第五导电材料CM5、被俘获的电荷，以及沟道薄膜114中的电场可被改变。即，在电荷重排之前和之后，单元晶体管CT的阈值电压可被改变。尽管单元晶体管CT被编程为具有目标阈值电压，但是由于电荷重排所致，其阈值电压可能变得比目标阈值电压高或者低。

可以考虑电荷重排而进行编程，以便减少或者防止上述问题。

图9是用于描述根据实施例的编程方法的流程图。参考图1、图7和图

9，在操作S110中，可以接收要被存储在存储器单元中的编程数据。例如，可以接收编程数据。可以预期所接收的编程数据将被存储在对应于被选择串选择线和被选择字线的存储器单元中。在存储在存储器单元中之前，编程数据可以被首先存储在数据锁存器DL中。

在操作S120中，可以确定编程数据是否对应于MSB编程。如果确定编程数据不对应于MSB编程，则在操作S140中，编程数据可以被以典型方式存储在存储器单元中。例如，可以在不考虑电荷重排的条件下存储编程数据。

如果确定编程数据对应于MSB编程，则在步骤S160中的MSB编程之前，读操作S130和S150可被执行。在操作S130中，可以执行对存储器单元的读操作，以便确定擦除状态和至少一个编程状态。例如，如果MSB编程要编程先前利用LSB数据编程的存储器单元的字线，则可以执行对这个字线的存储器单元的读操作，以便确定该字线的LSB数据。存储器单元的LSB数据可被表示为擦除状态（例如，LSB数据“1”）和编程状态（例如，LSB数据“0”）。读取结果可被存储在数据锁存器DL中。

在操作S150中，可以使用多个状态读取电压执行对至少一个编程状态的状态读取操作。例如，可以执行对每一存储器单元的至少一个编程状态的状态读取操作。在对存储器单元的字线进行MSB编程并在步骤S130中读取该字线的LSB数据的例子中，S150的状态读取操作可以执行具有LSB数据“0”的存储器单元（即，字线的先前在LSB编程操作期间已被编程的那些存储器单元）的一个或更多个状态读取。状态读取结果可以被存储在重排锁存器RL中。

在操作S160中，根据状态读取结果，使用具有不同电平的多个验证电压，MSB编程数据可被编程在存储器单元中。例如，在MSB编程中，可以把字线的某些存储器单元作为目标，用于将存储器单元的Vth电平移动到特定Vth范围以便指示特定的MSB/LSB数据（例如，针对LSB和MSB数据指示“0/0”数据的Vth范围）。可使用不同的验证电压来编程这些“0/0”数据存储器单元。

状态读取操作和响应于状态读取结果的编程操作无需被限制于编程MSB数据。状态读取操作和响应于状态读取结果的编程操作也可应用于并非MSB数据的编程数据。

图10是示出当LSB数据被编程到某些存储器单元，例如某些EEPROM存储器单元、NOR快闪存储器单元和NAND快闪存储器单元中时存储器单元的阈值电压分布的图。在图10中，水平轴指示阈值电压，并且垂直轴指示存储器单元的数量。所代表的存储器单元可以是连接到存储器阵列的字线的存储器单元，所述存储器阵列例如NAND快闪存储器中的存储器单元的物理页面。

在LSB数据被编程之前，存储器单元可以处于擦除状态E。在本实施例和这里描述的其他实施例中，擦除操作未被描述，但是可以是任何已知的操作。如果存储器件是快闪存储器件，则擦除操作可以同时擦除一块存储器单元，把其阈值值降低到擦除状态E。如果具有擦除状态E的存储器单元然后被利用LSB数据编程，则其可以分别具有擦除状态和LSB编程状态LP中的任何一个，这取决于存储器单元打算存储的LSB数据（例如，擦除状态可以代表“1”LSB数据，并且LSB编程状态LP可以代表“0”LSB数据）。被编程到LSB编程状态LP的存储器单元可以被编程为具有比验证电压VFY1高的阈值电压。

被编程到LSB编程状态LP的存储器单元可以经历电荷重排。电荷重排可以迫使存储器单元的阈值电压被改变。存储器单元的阈值电压可被除了电荷重排以外的其他机制改变，例如被电荷泄露、读取扰动（例如读取所致的电荷注入）改变或者被与临近存储器单元的电荷耦合改变。这可以意味着具有LSB编程状态LP的存储器单元的阈值电压分布加宽了。

图11是提供了执行图9中的状态读取操作的操作S150的示范性细节的流程图。参考图1、图9和图11，在操作S151中，使用正常状态读取电压，可以读取存储器单元的编程状态，以便确定尾下存储器单元。例如，被作为具有低于正常状态读取电压的阈值电压的存储器单元读取的被编程到LSB编程状态LP的存储器单元可被判断为尾下存储器单元。

在操作S153中，使用上状态读取电压，可以读取存储器单元的编程状态，以便确定尾上存储器单元。例如，被作为具有高于正常状态读取电压的阈值电压的存储器单元读取的被编程到LSB编程状态LP的存储器单元可被判断为尾上存储器单元。上状态读取电压在电平上可以高于正常状态读取电压。

在操作S155中，状态读取结果可以被存储在重排锁存器RL中。状态读取结果可以指示被编程到LSB编程状态LP的存储器单元中的哪些是尾下存储器单元、尾上存储器单元，以及哪些既不是尾下存储器单元，也不是尾上存储器单元（例如，正常存储器单元）。

图12是示出执行图11的状态读取操作的示范性方法的图。参考图1、图11和图12，针对每一编程状态可以执行状态读取操作（例如，代表先前被编程到存储器单元中的数据的每一Vth范围）。在图12中，仅有一个编程状态——LSB编程状态LP，因此这个例子描述了针对LSB编程状态LP的状态读取操作。

读电压Vrd1可以是用来将具有擦除状态E的那些存储器单元与具有LSB编程状态LP的那些存储器单元区分开的电压。例如，读电压Vrd1可被施加于被选择字线，而未被选择字线具有施加于其的通过电压（以确保连接到未被选择字线的存储器单元晶体管被导通）。在电荷施加于分别连接到被选择存储器单元的位线期间或者之后，对于被选择字线的具有低于Vrd1的阈值电压的那些存储器单元（这些存储器单元被导通），把读电压Vrd1施加于被选择字线允许对应位线上的电荷（电压）排放到地，而被选择字线的具有高于Vrd1的阈值电压的那些存储器单元仍截止，保持对应位线上的电荷。因此，位线上的电荷或者电压的检测可以用来确定连接到被选择字线的对应存储器单元的电压阈值（Vth）电平，因而可以用来代表对应的数据。

可以使用正常状态读取电压VSRN1执行状态读取操作。具有LSB编程状态LP并且具有低于正常状态读取电压VSRN1的阈值电压的那些存储器单元可被判断为尾下存储器单元LP_L。

可以使用上状态读取电压VSRU1执行状态读取操作。具有LSB编程状态LP并且具有高于上状态读取电压VSRU1的阈值电压的那些存储器单元可被判断为尾上存储器单元LP_U。如果不存在高于先前编程在存储器单元（例如，存储器单元的字线或者页面）中的LSB编程状态LP的编程状态，则这些存储器单元（例如，存储器单元的字线或者页面）中的具有高于上状态读取电压VSRU1的阈值电压的任意存储器单元可被判断为尾上存储器单元LP_U。

具有高于正常状态读取电压VSRN1并且低于上状态读取电压VSRU1的阈值电压的存储器单元可被判断为正常存储器单元LP_N。

在实施例中，当不产生电荷重排时，正常状态读取电压VSRN1和上状态读取电压VSRU1可以具有对应于具有LSB编程状态LP的存储器单元的阈值电压分布范围的电平。正常状态读取电压VSRN1可以具有和当存储器单元被编程为具有LSB编程状态LP时使用的验证电压VFY1（参考图10）相同的电平。上状态读取电压VSRU1可以具有等于LSB编程状态LP的范围的上端的电平，LSB编程状态LP的范围的上端可以在存储器件的设计期间被估计，基于测试相似存储器件估计，或者通过在后制造过程期间测试存储器件估计，或者，通过在存储器件的寿命期间，在编程不久之后就在LSB编程状态LP数据上执行一系列增量读操作来周期性地确定和调整（例如，对应于编程那些存储器单元不久之后或者即刻之后就被编程到LSB编程状态LP的存储器单元的最高Vth）。

尾下存储器单元LP_L可以具有低于正常状态读取电压VSRN1的阈值电压电平。即，尾下存储器单元LP_L可以是其阈值电压因电荷重排或者其他因素所致而被降低的存储器单元。

尾上存储器单元LP_U可以具有高于上状态读取电压VSRU1的阈值电压电平。即，尾上存储器单元LP_U可以是其阈值电压因电荷重排或者其他因素所致而变高的存储器单元。当状态读取操作被执行时，有可能确定其阈值电压因电荷重排所致而降低的尾下存储器单元LP_L和其阈值电压因电荷重排所致而变高的尾上存储器单元LP_U。即，有可能区分因电荷重排或者其他因素所致而改变的存储器单元的阈值电压的特性。

图13是用于描述图9中利用编程数据编程存储器单元的操作S160的示范性细节的流程图。参考图1、图9和图13，在操作S161中，可以偏置位线BL。例如，可以根据存储在数据锁存器DL中的数据偏置位线BL。例如，可以根据编程数据和先前存储在存储器单元中的数据偏置位线BL。响应于施加于位线的偏置电压（例如，逻辑高或者逻辑低电压）的电平，连接到位线的存储器单元可被选择用于编程或者防止被编程。对于为了防止或者允许存储器单元在编程步骤中被编程的位线的示范性偏置，参见No.5,473,563号美国专利。通过引用包含No.5,473,563号美国专利的对快闪存储器编程操作和相关结果的教导，以及用于提供关于二维NAND快闪存储器的结构、布局和操作的示范性细节。

在操作S162中，编程电压VPGM可被供应给被选择字线，并且通过电压VPASS可被供应给未被选择字线。编程电压VPGM可以是足以使Fowler-Nordheim隧道效应能够在被选择用于编程（例如，响应于施加于位线的偏置电压）的被选择字线的存储器单元处产生的电压。通过电压VPASS可以是足以导通与未被选择字线相关联的那些存储器单元（例如，未被连接到被选择字线的存储器单元串的存储器单元）以便在这些存储器单元中形成沟道的电压。

在操作S163、S 164、S165、S166、S 167和S168中，利用不同的验证电压，执行对被选择字线的存储器单元的编程的验证。用来验证编程的验证电压依赖于存储器单元先前被确定为尾上存储器单元LP_U、正常存储器单元LP_N还是尾下存储器单元LP_L。在操作S163中，下验证电压可被施加于被选择字线，并且非选择读电压可被施加于未被选择字线。下验证电压在电平上可以低于正常验证电压。非选择读电压可以是足以导通与未被选择字线相关联的那些存储器单元（例如，未被连接到被选择字线的存储器单元串的存储器单元）以便在这些存储器单元中形成沟道的电压。

在操作S164中，验证结果可被存储在对应于尾上存储器单元LP_U的数据锁存器DL中。下验证电压可被施加于被选择字线以便验证尾上存储器单元LP_U的编程。在这个例子中，下验证电压不可用来验证正常存储器单元LP_N和尾下存储器单元LP_L。

在操作S165中，可把正常验证电压提供给被选择字线来验证正常存储器单元LP_N的编程，并且，可以把非选择读电压提供给未被选择字线。正常验证电压可以高于下验证电压，并低于上验证电压。在操作S166中，验证结果可被存储在对应于正常存储器单元的数据锁存器DL中。在这个例子中，正常验证电压可被用来验证正常存储器单元LP_N，但是其不可用来验证尾上存储器单元LP_U和尾下存储器单元LP_L。

在操作S167中，上验证电压可被施加于被选择字线，并且非选择读电压可被施加于未被选择字线。上验证电压在电平上可以高于正常验证电压。在操作S168中，验证结果可被存储在对应于尾下存储器单元LP_L的数据锁存器DL中。即，上验证电压可用来验证尾下存储器单元LP_L，但是其不可用来验证正常存储器单元LP_N和尾上存储器单元LP_U。

在操作S169中，可以判断编程通过。当确定所有要被编程的存储器单元已被验证编程到超过其对应的验证电压（如上面针对步骤S163、S165和S167所描述的那样）的Vth电平，并且这一点被存储在对应数据锁存器中的结果所反映（如上面针对步骤S164、S166和S168所描述的那样）时，编程操作可以结束。因此在步骤S169,或者完全对于这个数据，或者对于这个数据集合（例如“0/1”），字线的编程可以结束，并前进到下一数据集合（例如，“0/0”）。如果确定某些存储器单元还未被编程到超过其对应验证电平的Vth电平，则所述方法可以返回到开始，并重复编程和验证。步骤S161到S169可被重复，直到所有被选择存储器单元的编程被步骤S169确认（通过）为止，或者，重复了一定的（例如，预先确定的）次数（这可以指示字线编程失败，或者可以指示需要替换的存储器单元的故障集或“坏块”）。

图14是示出根据图13中的编程方法编程的存储器单元的阈值电压分布的图。在这个例子中，被选择字线的存储器单元要被用第二有效位2SB编程。在利用第二有效位2SB编程被选择字线的存储器单元之前，被选择字线的存储器单元已经被利用LSB最低有效位数据编程，并且，或者具有擦除状态EVth（代表LSB数据的一个二进制逻辑值，例如“1”），或者已经被从擦除状态E编程到LSB编程状态LP（代表LSB数据的其他二进制逻辑值，例如“0”）。

参考图1、图9和图14，具有LSB编程状态LP的存储器单元可被编程到第二编程状态P2或者第三编程状态P3。具有擦除状态E的存储器单元可以保持擦除状态E，或者可以被编程到第一编程状态P1。结果状态（擦除状态和编程状态P1、P2和P3）均可以代表两位数据（LSB数据和2SB数据）。例如，擦除状态、编程状态P1、P2和P3状态可以分别代表如“1/1”、“0/1”、“1/0”和“0/0”的2SB/LSB数据。

当通过把存储器单元的阈值电压值增加到P2编程状态或者P3编程状态而把2SB数据编程到先前被编程到LSB编程状态LP的单元时，使用正常验证电压VFYN1或者VFYN2，具有LSB编程状态LP的存储器单元LP_N可被编程到第二正常编程状态P2_N或者第三正常编程状态P3_N。使用下验证电压VFYL1或者VFYL2，具有LSB编程状态LP的尾上存储器单元LP_U可被编程到第二下编程状态P2_L或者第三下编程状态P3_L。使用上验证电压VFYU1或者VFYU2，具有LSB编程状态LP的尾下存储器单元LP_L可被编程到第二上编程状态P2_U或者第三上编程状态P3_U。对于处于LSB编程状态（(LP_L、LP和LP_U）中的这些存储器单元中的每一个，要被编程在存储器单元中的2SB数据位可以确定存储器单元要被编程到第二正常编程状态P2（分别是P2_U、P2_N或P2_L）还是第三正常编程状态P3（分别是P3_U、P3_N或P3_L)。

第二下编程状态P2_L、第二正常编程状态P2_N和第二上编程状态P2_U可以构成第二编程状态P2。第三下编程状态P3_L、第三正常编程状态P3_N和第三上编程状态P3_U可以构成第三编程状态P3。

下验证电压VFYL1或者VFYL2在电平上可以分别低于正常验证电压VFYN1或者VFYN2，并且上验证电压VFYU1或者VFYU2在电平上可以分别高于正常验证电压VFYN1或者VFYN2。

图15是示出因在根据图14中描述的方法编程的存储器单元处产生的电荷重排所致的阈值电压变化的图。参考图1、图9和图15，在被编程到第一到第三编程状态P1到P3的存储器单元处可以产生电荷重排。

通过电荷重排其阈值电压变高的尾上存储器单元LP_U可以被编程到第二或第三下编程状态P2_L或P3_L。尾上存储器单元LP_U先前已被确定具有电荷重排特性，导致电荷重排之后存储器单元的更高的阈值电压（Vth）（例如，通过这里描述的状态读取操作确定，例如针对图9到图12所描述的那些）。通过把尾上存储器单元LP_U编程到第二或第三编程状态P2或P3的低范围（即P2_L或P3_L），在将来针对这些存储器单元的电荷重排期间，具有第二或者第三下编程状态P2_L或P3_L的存储器单元的阈值电压可被提高，所以阈值电压分布被朝着第二或者第三正常编程状态P2_N或P3_N变化。

通过电荷重排其阈值电压降低的尾下存储器单元LP_L可被编程到第二或者第三上编程状态P2_U或P3_U。尾下存储器单元LP_L先前已被确定具有电荷重排特性，导致电荷重排之后存储器单元的更低的阈值电压（Vth）（例如，通过这里描述的状态读取操作确定，例如针对图9到图12所描述的那些）。通过把尾下存储器单元LP_L编程到第二或第三编程状态P2或P3的高范围（即P2_H或P3_H），在将来针对这些存储器单元的电荷重排期间，具有第二或者第三上编程状态P2_U或P3_U的存储器单元的阈值电压可被降低，所以阈值电压分布被朝着第二或者第三正常编程状态P2_N或P3_N变化。

在这个例子中，可以使用低于正常验证电压的验证电压来编程因电荷重排所致其阈值电压被提高的存储器单元。可以使用高于正常验证电压的验证电压来编程因电荷重排所致其阈值电压被降低的存储器单元。如果使用考虑了电荷重排所确定的验证电压进行编程，则存储器单元的阈值电压分布因电荷重排所致可能变窄，这可以提高数据可靠性，允许编程状态之间更小的余量，和/或增加存储器单元的编程状态（或位/单元）的数量。

当存储器单元被编程了多位数据时，可以执行读取以便确定先前存储在存储器单元中的数据。图14和图15示出了在读操作中可施加于被选择字线以便确定连接到所述被选择字线的存储器单元的编程状态（E、P1、P2或P3），从而读取存储器单元的数据的读电压Vrd1、Vrd2、Vrd3。取决于要被读取的数据（例如，LSB或者MSB），利用读电压Vrd1、Vrd2、Vrd3中的一个或多个的一个或多个读取可能是必要的。除了用于确定所存储的数据的读取，还可以执行用于确定电荷重排、Vth偏移，和/或每一编程状态的尾上和尾下存储器单元的状态读取操作。

描述了使用两个状态读取电压执行每一编程状态的状态读取操作的情况。但是，本发明概念不限于此。例如，在确定存储器单元的Vth偏移的趋势时，可能期望进一步的粒度。在这样的情况下，可以使用四个状态读取电压来确定大尾上存储器单元、小尾上存储器单元、正常存储器单元、小尾下存储器单元和大尾下存储器单元（分别代表具有有较大Vth增大趋势、相对较小Vth增大趋势、极小或没有Vth偏移趋势、较小Vth减小趋势和相对较大Vth减小趋势的存储器单元）。在这个例子中，在对应于这个存储器单元分类的编程期间，可以使用五个验证电压。其他的修改也被预期。例如，如果确定在一个方向上的Vth偏移（较高或者较低）可能倾向于比另一方向上大，则在该方向上可以比其他方向使用更多的状态读取电压来分类存储器单元。或者，状态读取电压可以只被用来确定尾上存储器单元，并且在尾下存储器单元和正常存储器单元之间可以不做区别。或者，状态读取电压可以只被用来确定尾上存储器单元，并且在尾下存储器单元和正常存储器单元之间可以不做区别。

图16是示出根据图14中描述的编程方法的施加于被选择字线的电压的定时图。在实施例中，用来把存储器单元编程到第二编程状态P2的电压在图16中示出。参考图13、图14和图16，编程电压VPGM可被施加于被选择字线。之后，下验证电压VFYL1、正常验证电压VFYN1和上验证电压VFYU1可被顺次施加于被选择字线。施加编程电压VPGM和验证电压VFYL1、VFYN1和VFYU1可以形成一个编程循环。

在编程循环被执行过之后，非易失性存储器件100的控制单元160（参考图1）可以判断编程通过或者编程失败。编程可以在编程通过时结束。在确定编程失败的情况下，可以执行下一编程循环。

在下一编程循环，可以施加具有增大的电平的编程电压VPGM。之后，可以顺次地施加验证电压VFYL1、VFYN1和VFYU1。对于编程循环的每一迭代，编程电压VPGM可以是递增的。另外，或者除此以外，针对编程循环的每一迭代，可以增加施加编程电压VPGM的长度。

页面缓冲器PB可以根据存储在重排锁存器RL（参考图1）中的数据，选择验证电压VFYL1、VFYN1和VFYU1中的有效验证电压。例如，当存储在重排锁存器RL中的数据指示尾上存储器单元时，页面缓冲器PB可以选择下验证电压VFYL1作为有效验证电压，并且可以忽略其他的验证电压VFYN1和VFYU1。例如，对于尾上存储器单元，当验证电压VFYN1和VFYU1被施加时，页面缓冲器PB可以偏置位线以使数据锁存器的值不被改变。

同样地，当存储在重排锁存器RL中的数据指示正常存储器单元时，页面缓冲器PB可以选择正常验证电压VFYN1作为有效验证电压，使用其他验证电压VFYL1和VFYU1的读操作可被忽略（或不被执行）。当存储在重排锁存器RL中的数据指示尾上存储器单元时，页面缓冲器PB可以选择下验证电压VFYL1作为有效验证电压，并且可以忽略（或不执行）使用其他验证电压VFYN1和VFYU1的读操作。

图17是示出根据可以包括图13和图14中描述的细节的编程方法的施加于被选择字线的电压的定时图。在实施例中，示出了用来把存储器单元编程到第二和第三编程状态P2和P3的电压。参考图13、图14和图17，编程电压VPGM可被施加于被选择字线。之后，下验证电压VFYL1、正常验证电压VFYN1、上验证电压VFYU1、下验证电压VFYL2、正常验证电压VFYN2、上验证电压VFYU2可被顺次施加于被选择字线。施加编程电压VPGM和验证电压VFYL1、VFYN1、VFYU1、VFYL2、VFYN2和VFYU2可以形成一个编程循环。

在编程循环被执行过之后，非易失性存储器件100的控制单元160（参考图1）可以判断编程通过或者编程失败。在编程通过的情况下可以终止编程。在编程失败的情况下，可以执行额外的编程循环。在下一编程循环，可以把具有增大的电平的编程电压VPGM施加于被选择字线。之后，可以把验证电压VFYL1、VFYN1、VFYU1、VFYL2、VFYN2和VFYU2顺次地施加于被选择字线来验证字线的对应存储器单元的编程。对于编程循环的每一后续迭代，编程电压VPGM的电平可被增大。

页面缓冲器PB可以根据存储在数据锁存器DL（参考图1）和重排锁存器RL中的数据，选择有效验证电压。例如，当存储在数据锁存器DL中的数据指示第二编程状态P2时，页面缓冲器PB可以忽略使用验证电压VFYL2、VFYN2和VFYU2的验证读操作。如果存储在重排锁存器RL中的数据指向尾下存储器单元，则页面缓冲器PB可以选择上验证电压VFYU1作为有效验证电压，并且可以忽略使用验证电压VFYN1和VFYU1的验证读操作。当非选择验证电压被施加时，页面缓冲器PB可以偏置位线BL以使数据锁存器DL的值不被改变。

如果存储在数据锁存器DL中的数据指示第二编程状态P2，并且存储在重排锁存器RL中的数据指向正常存储器单元，则页面缓冲器PB可以选择正常验证电压VFYN1作为有效验证电压，并且可以忽略使用验证电压VFYL1、VFYU1、VFYL2、VFYN2和VFYU2的验证读操作。

如果存储在数据锁存器DL中的数据指示第二编程状态P2，并且存储在重排锁存器RL中的数据指向尾上存储器单元，则页面缓冲器PB可以选择下验证电压VFYL1作为有效验证电压，并且可以忽略使用验证电压VFYN1、VFYU1、VFYL2、VFYN2和VFYU2的验证读操作。

当存储在数据锁存器DL中的数据指示第三编程状态P3，并且存储在重排锁存器RL中的数据指向尾下存储器单元时，页面缓冲器PB可以选择上验证电压VFUL2作为有效验证电压，并且可以忽略使用验证电压VFYL1、VFYN1、VFYU1、VFYL2和VFYN的验证读操作。

如果存储在数据锁存器DL中的数据指示第三编程状态P3，并且存储在重排锁存器RL中的数据指向正常存储器单元时，页面缓冲器PB可以选择正常验证电压VFYN2作为有效验证电压，并且可以忽略使用验证电压VFYL1、VFYN1、VFYU1、VFYL2和VFYU2的验证读操作。

在存储在数据锁存器DL中的数据指示第三编程状态P3，并且存储在重排锁存器RL中的数据指向尾上存储器单元的情况下，页面缓冲器PB可以选择下验证电压VFYL2作为有效验证电压，并且可以忽略使用验证电压VFYL1、VFYN1、VFYU1、VFYN2和VFYU2的验证读操作。

图18是示出根据图13中的编程方法编程的存储器单元的阈值电压分布的应用的图。和图14中的阈值电压分布相比，可以针对具有擦除状态E的存储器单元执行状态读取操作，并且可以确定处于擦除状态E的尾下存储器单元、正常存储器单元和尾上存储器单元。

在第二位2SB编程期间，具有擦除状态E的尾下存储器单元可被编程到第一上编程状态P1_U。具有擦除状态E的正常存储器单元可被编程到第一正常编程状态P1_N，并且具有擦除状态E的尾上存储器单元可被编程到第一下编程状态P1_L。第一下编程状态P1_L、第一正常编程状态P1_N和第一上编程状态P1_U可以形成第一编程状态P1。

可以针对擦除状态E额外地执行状态读取操作，并且，考虑从状态读取操作确定的电荷重排，可以执行编程操作。在将来的电荷重排以后，第一到第三编程状态P1到P3的阈值电压分布可被变窄。

图19是示出根据图10和图13中的编程方法编程的存储器单元的阈值电压分布的另一应用的图。在执行LSB编程之前，针对具有擦除状态E的存储器单元可以执行状态读取操作，并且可以确定尾下存储器单元、正常存储器单元和尾上存储器单元。

具有擦除状态E的存储器单元可以保持擦除状态，或者通过编程最低有效位被编程到LSB编程状态LP。对于要被编程到LSB编程状态LP的那些存储器单元，具有擦除状态E的尾下存储器单元可以被编程到第一上编程状态LP1_U，具有擦除状态E的正常存储器单元可以被编程到第一正常编程状态LP1_N；并且，具有擦除状态E的尾上存储器单元可以被编程到第一下编程状态LP1_L。第一下编程状态LP1_L、第一正常编程状态LP1_N和第一上编程状态LP1_U可以形成LSB编程状态LP。可以使用不同的验证电压来确认编程到不同的LSB编程子状态（第一下编程状态LP1_L、第一正常编程状态LP1_N和第一上编程状态LP1_U）。

在执行LSB编程之前，可以针对擦除状态E额外地执行状态读取操作，并且，考虑重排，可以执行编程操作。

参考图14到图19已经描述了用于在存储器单元中编程第二位2SB的状态读取操作和把电荷重排纳入考虑的编程操作。但是，本发明概念不限于此。例如，为了编程第三位、第四位等（其可以是最高有效位），可以再次执行状态读取操作和考虑了重排的编程操作。这可以是在编程第二位2SB时对考虑电荷重排的补充，或者，可以在不考虑电荷重排的情况下编程第二位2SB（或者其他位）。

图20是示意性示出根据又一实施例的非易失性存储器件的框图。参考图20，非易失性存储器件200可以包括存储器单元阵列210、地址解码单元220、页面缓冲器单元230、数据输入/输出单元240、电压产生单元250和控制单元260。与所有实施例一样，存储器件200可以是半导体芯片，或者半导体芯片内的芯片组（例如芯片堆叠）。

存储器单元阵列210可以包括用户数据区域211和缓冲器区域213。除了使用缓冲器区域213执行3-步骤编程之外，非易失性存储器件200可以基本上和图1中的那个相同。缓冲器区域213可以与存储器单元阵列整体形成。例如，如果存储器件200是半导体存储器芯片，则缓冲器区域213可以被形成为半导体芯片的一部分，并且可以由和用户数据区域211的存储器单元相同的存储器单元类型形成。缓冲器区域213可以由存储器单元阵列210的预先确定的物理位置形成，或者，可以由块管理系统确定（这可以允许修改构成缓冲器区域213和用户数据区域211的存储器块）。

图21是示出根据另一实施例的编程方法的流程图。参考图20和图21，在操作S210中，通过读取缓冲器区域213的存储器单元，可以确定用户数据区域211的存储器单元的擦除状态和至少一个编程状态。缓冲器区域213可以存储要被用额外位数据（例如MSB数据）编程的存储器单元（例如字线）的当前存储数据（例如LSB和2SB数据）。通过在被利用后续位编程之前（例如，在添加MSB数据位的粗编程之前）读取存储器单元（例如，字线），数据（例如LSB和2SB数据）可被预先存储在缓冲器区域213中。或者，在编程后续位（例如MSB数据）之前，在利用该数据（例如LSB和2SB数据）编程字线期间，数据（例如LSB和2SB数据）可被预先存储在缓冲器区域213中。或者，缓冲器区域213可以存储要被编程到存储器单元的所有数据（例如，LSB、2SB和MSB数据）。

在操作S220中，可以判断是否要执行精细编程操作。如果不执行，则所述方法前进到操作S230，在操作S230中，进行1-步编程或者粗编程。和精细编程相比，1-步编程和粗编程可以包括在更高的编程电压VPGM的编程，或者更长的编程电压VPGM的脉冲持续时间。粗编程状态（例如图22A的CP1到CP7）可以具有比从精细编程产生的编程状态更大的Vth分布范围。1-步编程可以只包括单个编程周期，或者包括多个编程周期。

在要执行精细编程的情况下，所述方法前进到操作S240，在操作S240中，使用多个状态读取电压，对至少一个编程状态执行状态读取操作（例如，图22A的粗编程状态CP1到CP7中的一个或多个），这可以用和本公开中其他地方描述的一样的方式。之后，在操作S250中，根据状态读取结果，使用具有不同电平的多个验证电压，可以执行精细编程操作。通过引用包含No.2011/0222342号美国专利公开对1-步编程、粗编程和精细编程的教导，以及结合存储器单元编程使用缓冲器区域的教导。

图22A是示出根据图21中的编程方法的存储器单元的阈值电压分布的图。参考图20到图22A，针对存储器单元可以进行1-步编程。无需状态读取操作和使用状态读取结果的编程操作，可以执行1-步编程。通过1-步编程，可把1位或者2位数据编程在用户数据区域211的存储器单元中。在执行1-步编程以后，编程数据还可以被编程在缓冲器区域213中。例如，编程数据可被编程在缓冲器区域213的单电平单元（SLC）中。

如果1-步编程被执行，则用户数据区域211的具有擦除状态E的存储器单元可以保持擦除状态E，或者可以被编程到第一到第三编程状态OP1到OP3其中之一。当1-步编程导致四个状态（例如，擦除状态E和第一到第三编程状态OP1到OP3）时，1-步编程可以基于例如一个LSB和一个2SB位的2位数据（或者存储器的物理页面的两个数据页面）来编程存储器单元（因而为这四个状态其中之一选择每一存储器单元）。

在执行过1-步编程之后，可以出现电荷重排。如果出现电荷重排，则第一到第三编程状态OP1到OP3的阈值电压分布可被加宽。

在1-步编程之后，可以在被1-步编程的存储器单元上执行粗编程。粗编程可以把额外的信息位（例如，MSB位）添加到每一存储器单元。粗编程可以包括读取用户数据区域211中的存储器单元的状态，以便确定要添加额外的信息位的现有数据（例如，两位数据），或者，通过读取缓冲器区域213的存储器单元，可以确定所述两位数据（缓冲器区域213的存储器单元可以继续存储两位数据，直到编程完成为止）。或者，可以从不同于缓冲器区域213的来源，例如控制存储器件3000的操作的存储器控制器中的缓冲存储器，获取先前存储的数据（例如，两位数据）。根据先前存储的两位数据的确定和要被编程的编程数据（例如，每一单元的额外数据位），可以执行粗编程。如果粗编程被执行，则存储器单元可以保持擦除状态E，或者，可以被编程到第一到第七粗编程状态CP1到CP7。当粗编程被执行时，编程数据可以被进一步编程在缓冲器区域213的存储器单元中。例如，编程数据可以被编程在缓冲器区域213的单电平单元（SLC）中。

在粗编程被执行之后，可能发生电荷重排。这可以使第一到第七粗编程状态CP1到CP7的阈值电压分布加宽。在某些例子中，第一到第七粗编程状态CP1到CP7的阈值电压分布可以彼此部分地重叠。

可以针对被粗编程的存储器单元执行精细编程。如图21中所示，精细编程可以伴随状态读取操作和使用状态读取结果的编程操作。

通过读取缓冲器区域213的存储器单元，可以确定用户数据区域211的存储器单元的擦除状态和至少一个编程状态。缓冲器区域213可以存储正在被编程的存储器单元的所有数据，并且这个数据可被用来确定正在被编程的每一个存储器单元的擦除状态或者编程状态。针对所述至少一个编程状态（或擦除状态）可以执行状态读取操作。如果状态读取操作被执行，则可以确定每一编程状态（或擦除状态）的尾下存储器单元、正常存储器单元和尾上存储器单元。例如，通过参考缓冲器区域213中的信息，可以确定存储器单元已被编程到粗编程状态CP1。当一个或多个临近粗编程状态CP1到CP7重叠时，通过读取存储器单元确定该存储器单元先前已经被编程到的粗编程状态可能是行不通的。例如，当存储器单元在由粗编程状态CP1和CP2共享的Vth分布区域中具有Vth值时（在电荷重排之后），确定这个存储器单元先前已经被编程到粗编程状态CP1还是到粗编程状态CP2可能是行不通的。对信息的参考（例如，存储器单元的原始三位数据）可被参照，以便确定存储器单元先前被编程到的粗编程状态。

根据状态读取结果，可以使用多个验证电压编程存储器单元。尾下存储器单元可被使用上验证电压编程，正常存储器单元可被使用正常验证电压编程，并且尾上存储器单元可被使用下验证电压编程。存储器单元可被编程到第一到第七编程状态P1到P7。在替换实施例中，尾上存储器单元可以不在精细编程操作中被编程。精细编程操作可以在尾下存储器单元和正常存储器单元上执行，并且尾上存储器单元的Vth电平可以保持在从粗编程操作产生的电平（尽管额外的电荷重排、与其他存储器单元的耦合等可能改变其Vth值）。图22B示出了针对粗编程状态CP1的精细编程的这个替代方案的例子，示出粗编程状态CP1的尾上存储器单元UT保持在其粗编程状态，并且正常存储器单元N在精细编程操作中被利用下验证电压VFYN验证，并且尾下存储器单元LT在精细编程操作中被利用上验证电压VFYU验证。在这个例子中，在对尾下、正常和尾上存储器单元从粗编程状态的精细编程之后的阈值分布范围被示出为分离的，但是它们可能如图22A中所示那样重叠。此外，虽然图22B的替代方案结合图22A的实施例的修改，消除了对尾上存储器单元使用验证电压，但是预期这个替代方案同样可应用于这里描述的其他实施例。

在执行精细编程之后，电荷重排可被产生。在这种情况下，第一到第七编程状态P1到P7的阈值电压分布可以变得更狭窄。即，非易失性存储器件200的数据可靠性可被提高。在读操作中，读电压Vrd1、Vrd2…Vrd7可被施加于被选择字线来确定连接到被选择字线的存储器单元编程状态（E、P1、P2…P7），因而读取这些存储器单元的数据。取决有要被读取的数据（例如，LSB或者MSB），利用读电压Vrd1、Vrd2…Vrd7中的一个或多个的一个或多个读取可能是必要的。读电压Vrd1、Vrd2…Vrd7可被设计成在代表编程状态（E、P1、P2…P7）的临近阈值范围之间居中。这个实施例以及其他实施例的读电压被示出为在与单个编程状态相关联的多个验证电压的范围外部（例如，不被插在与单个编程状态，例如E、P1、P2…P7其中之一相关联的验证电压内）。但是，允许读电压具有与单个编程状态相关联的验证电压范围内的值可能是适当的。

图23是示意性地示出根据又一实施例的非易失性存储器件的框图。参考图23，非易失性存储器件300可以包括存储器单元阵列310、地址解码单元320、页面缓冲器单元330、数据输入/输出单元340、电压产生单元350和控制单元360。

存储器单元阵列310可以包括用户数据区域311和补充区域313。除了状态读取结果被编程在补充区域313中以外，非易失性存储器件300可以基本上与图1中的那个相同。补充区域313可以与存储器单元阵列整体形成。例如，如果存储器件300是半导体存储器芯片，则补充区域313可以被形成为半导体芯片的一部分，并且可以由和用户数据区域311的存储器单元相同的存储器单元类型形成。补充区域313可以由存储器单元阵列310的预先确定的物理位置形成，或者，可以由块管理系统确定。

图24是示出根据又一实施例的编程方法的流程图。参考图24，在操作S310中，第一编程数据可被编程在存储器单元中。例如，第一编程数据可被接收，先前编程在存储器单元中的数据可被读取，并且状态读取操作可被执行，并且第一编程数据可根据第一编程数据、读取结果和状态读取结果被编程。

在操作S320中，状态读取结果可被编程在补充区域313中。

在操作S330中，可以接收要被编程在存储器单元中的第二编程数据。例如，第二编程数据可以是跟随第一编程数据的要被编程的高位数据。或者，第二编程数据可以是在存储器单元被擦除之后要被编程的低位数据。

在操作S340中，可以通过读取存储器单元，判断擦除状态和至少一个编程状态。操作S340可以对应于图9中的操作S120。

在操作S350中，可以从补充区域313读出状态读取结果。在操作S320中被编程在补充区域313中的状态读取结果可在操作S350中被读出。这样读取的状态读取结果可被存储在重排锁存器RL中。

在操作S360中，根据状态读取结果，使用具有不同电平的多个验证电压，可以把第二编程数据编程在存储器单元中。操作S360可以对应于图9中的操作S150。

如上所述，通过状态读取操作，可以判断存储器单元的重排特性，并且，状态读取结果可被编程在存储器单元阵列310的补充区域313中。之后，当数据被编程在对应的存储器单元中时，可以根据编程在补充区域313中的状态读取结果确定重排特性，并且，编程操作可被执行。使用存储在补充区域313中的状态读取结果可以允许在多个编程操作中使用状态读取结果而无需执行多个状态读取操作（例如，针对存储器单元的物理页面的每一存储器单元，对存储器单元的多个编程操作可以使用存储在补充区域313中的、从该存储器单元的单次状态读取操作获取的状态读取结果）。也有可能利用将来的状态读取结果修改被编程在补充区域中的状态读取结果。因此，有可能提供具有改善的数据可靠性的非易失性存储器件300及其编程方法。

图25是示意性地示出根据又一实施例的非易失性存储器件的框图。参考图25，非易失性存储器件400可以包括存储器单元阵列410、地址解码单元420、页面缓冲器单元430、数据输入/输出单元440、电压产生单元450和控制单元460。

存储器单元阵列410可以包括用户数据区域411和测试数据区域413。除了针对测试数据区域413进行读取而不执行状态读取操作以外，非易失性存储器件400可以基本上与图1中的那个相同。

测试数据区域413可以存储与用户数据区域411中的存储器单元的重排特性相关联的信息。在实施例中，非易失性存储器件400中的用户数据区域411的存储器单元可被测试，并且测试结果可被编程在测试数据区域413中。

图26是示出根据又一实施例的编程方法的流程图。参考图25和图26，在操作S410中，可以接收要被编程在用户数据区域411的存储器单元中的数据。操作S410可以对应于图9中的操作S110。

在操作S420中，用户数据区域中的存储器单元可被读取，以便可以判断擦除状态和至少一个编程状态。操作S420可以对应于图9中的操作S120。

在操作S430中，针对和用户数据区域411的存储器单元对应的测试数据区域413的存储器单元，可以执行读操作。例如，可以针对存储与用户数据区域411的存储器单元的重排特性相关联的信息的存储器单元执行读操作。

在操作S440中，基于测试数据区域413的存储器单元上的读取结果，使用具有不同电平的多个验证电压，可以把编程数据存储在用户数据区域411的存储器单元中。

如涉及图25和图26所描述的那样，通过测试可以检测存储器单元的重排特性，并且，指示重排特性的信息可被编程在测试数据区域413中。测试可以作为制造过程的一部分发生（例如，在封装存储器件之前，或者在封装存储器件之后，但是在确定封装缺陷之前，或者，在封装后运送到第三方之前）。另外，或者除此以外，测试可以作为后台操作被执行，例如在存储器件不正在被存取时。例如，NAND快闪存储器件中的块（例如自由块）可以具有被写到块的物理页面的测试数据，随后所述测试数据被利用状态读取操作读取，以便确定物理页面的存储器单元的重排特性。测试数据可被针对每一存储器单元存储，或者，可被针对一群存储器单元存储（例如，针对某个物理区域内的所有存储器单元存储）。可以考虑重排，基于与编程在测试数据区域413中的重排特性相关联的信息，执行用户数据区域411上的编程操作。

图27是示出根据又一实施例的编程方法的流程图。参考图25和图27，在操作S510中，第一数据可被接收并被编程在连接到第一字线的第一存储器单元中。

在操作S520中，第二数据可被接收，并被编程在连接到第二字线的第二存储器单元中，所述第二字线与连接到第一存储器单元的第一字线相邻。

在操作S530中，使用多个状态读取电压，可以对被编程在第一存储器单元中的第一数据的编程状态执行状态读取。可以用和针对图12、图22A或者针对这里提供的其他描述描述的类似的方式执行状态读取。

在操作S540中，第三数据可被接收，并使用针对每一编程状态（或者，针对一个或者少于全部编程状态）的多个验证电压被编程在连接到第一字线的第一存储器单元中。作为结果的编程状态可以代表第一数据和第三数据的组合。例如，第一数据可以是LSB和2SB数据，并且在操作S510中的编程之后可以导致如图22A中所示的编程状态E、OP1和OP3。第三数据可以是MSB数据，并且在操作S540中的编程可以导致如图22A中所示的编程状态E和P1-P7（针对图22A描述的粗编程也可以被执行或者不被执行）。在操作S540中，针对每一存储器单元的验证电压的选择可以把操作S530中的状态读取操作的结果以及编程在第二存储器单元中的第二数据都纳入考虑。第二数据可在步骤S540之前被从第二字线读取，或者，在操作S520中把第二数据编程在第二存储器单元中之后，第二数据可以保持在页面缓冲器锁存器中，例如重排锁存器RL中。当确定用来把第三数据编程在第一字线的存储器单元中的验证电压时，可以使用第二字线的第二数据。例如，可根据把第一数据编程到该特定存储器单元之后该特定存储单元的阈值电压与和该特定存储器单元相邻的一个或多个第二存储器单元的阈值电压之间的差来决定在步骤S540中利用第三数据对第一存储器单元中的特定存储器单元编程的验证电压。另外，或者除此以外，可根据因在操作S510中把第一数据编程到第一存储器单元中之后在操作S520中把第二数据编程到第二存储器单元中所导致的、临近的第二存储器单元的阈值电压的增大（或者多个临近的第二存储器单元的阈值电压的增大）来决定在步骤S540中利用第三数据对第一存储器单元中的特定存储器单元编程的验证电压。

当第一数据被编程时，电荷可以被俘获在特定存储器单元的信息存储薄膜。俘获在特定存储器单元的电荷可以受来自俘获在相邻存储器单元的电荷的电场影响。俘获在特定存储器单元的电荷的重排可以受电场影响。随着特定存储器单元的阈值电压与相邻存储器单元的阈值电压之间的差变大，电场强度可能变强。即，临近的第二存储器单元对重排的影响可能增大。此外，临近的第二存储器单元可能通过其他机制影响特定存储器单元的Vth电平，例如因来自步骤S520中第二存储器单元的编程的第二存储器单元的Vth的增加所致的寄生耦合。因此，特定存储器单元的Vth偏移（例如，第一字线的第一存储器单元）可被评估为因特定存储器单元的重排特性所致的Vth偏移和因临近的第二存储器单元的各种影响所致的Vth偏移（例如，与特定单元的Vth差，和/或因步骤S510中编程第一数据之后的后续编程所致的第二存储器单元的Vth变化）。通过分析一个临近的第二存储器单元（或多个临近的第二存储器单元）的Vth变化和/或与特定存储器单元的Vth差，可以对编程第一数据之后第二存储器单元对特定存储器单元的Vth偏移的影响作出估计，并作为一个因素从操作S530中的状态读取的结果去除，以便确定特定存储器单元的重排特性。如果这个估计的受临近的存储器单元影响的偏移与从操作S530中的状态读取确定的Vth偏移一致，则所述特定存储器单元可被确定为正常存储器单元，并且，可以在后续的编程操作S540中（在一个或多个编程循环的验证子步骤中）使用正常验证电压。如果估计的受临近的存储器单元影响的偏移解释不了从操作S530中的状态读取确定的Vth偏移（例如，Vth到编程状态的尾上区域或者尾下区域），则在后续的编程操作S540中可以使用正常验证电压以外的验证电压（例如，在一个或更多个编程循环的验证子步骤中用于尾下存储器单元的上验证电压和用于尾上存储器单元的下验证电压）。此外，可能确定估计的受临近的存储器单元影响的偏移与来自重排的Vth偏移抵消。在这种情况下，即使从执行步骤S530中的状态读取，表面上没有Vth偏移或者没有显著的Vth偏移，所确定的来自重排的Vth偏移可被用来选择供在将来的编程中使用的验证电压。根据如涉及图13和图14描述的被确定(或预测)的重排特性，在操作S540中可以考虑重排进行编程第三数据。

在实施例中，当图27的编程方法被执行时，下状态读取电压VSRL、正常状态读取电压VSRN和上状态读取电压VSRU可被产生，并被图25中的非易失性存储器件400使用。

图28是示出根据又一实施例的编程方法的流程图。参考图25和图28，在操作S610中，可以接收要被编程在第一字线的第一存储器单元中的第一数据。第一编程数据可被存储在数据锁存器DL中。

在操作S620中，可以接收要被编程在第二存储器单元中的第二编程数据，其中，所述第二存储器单元被连接到第二字线，第二字线和连接到第一存储器单元的字线相邻。除了第二字线，第二编程数据也可以包括和第一字线相邻的一条或多条其他字线中的数据。第二编程数据可以是在第一编程数据被编程在第一字线中之后要被编程的数据。第二数据可被存储在数据锁存器DL中或者重排锁存器RL中。

在操作S630中，基于第二编程数据，可以使用具有不同电平的多个验证电压把第一编程数据编程在第一存储器单元中。当第二编程数据被编程时，被利用第一编程数据编程的存储器单元可能经历阈值电压偏移，所述偏移可能是因电荷重排所致，或者，可能是因为其他寄生影响所致，因电场和/或其他因素的影响所致。因此，通过考虑因随后要被编程在相邻存储器单元中的数据所致的对Vth的影响，有可能提高非易失性存储器件400的数据可靠性。将会清楚，预测随后被编程的相邻存储器单元对第一存储器单元的Vth偏移的影响可以是为每一编程状态选择多个验证电压之一时的唯一因素，或者可以是多个因素其中之一。例如，其他因素也可以用来选择多个验证电压其中之一，例如执行先前的编程和/或擦除状态的状态读取（例如，如针对图12和图22A所描述的），和/或在临近的存储器单元的优先编程（例如，如针对图27所描述的）。

在实施例中，当图28的编程方法被执行时，下状态读取电压VSRL、正常状态读取电压VSRN和上状态读取电压VSRU可被产生，并被图25中的非易失性存储器件400使用。

图29是示出根据又一实施例的编程方法的流程图。参考图29，在操作S810中，可以接收要被编程在存储器单元中的编程数据。例如，LSB数据可被接收作为编程数据，2SB数据可被接收作为编程数据，MSB数据可被接收作为编程数据，等等。

在操作S820中，可以把编程数据加载到数据锁存器DL上（参考图1）。可以根据数据锁存器DL中的编程数据偏置位线BL。

在操作S830中，可以执行编程循环，其中，编程电压和验证电压被施加。例如，在操作S830中，编程电压可被施加于被选择字线一次，然后，验证电压可被施加于被选择字线一次。每一次执行操作S830，只有一个验证操作（利用一个验证电压）可以被执行。

在操作S840中，可以判断是否满足阈值条件。例如，阈值条件可以是被执行的操作S830的编程循环的数量。当编程循环数量超过特定值时，阈值条件可被满足。除此以外，或者另外，阈值条件可以包括第一次编程通过。当人一存储器单元被首次检测到通过编程（这由操作S830的验证操作确定）时，阈值条件可被满足。阈值条件可以被一定数量的编程通过的存储器单元满足。当被检测通过编程（这由S830的验证操作确定）的存储器单元的数量超过特定值时，阈值条件可被满足。其他各种条件可以用作阈值条件。如果阈值条件被满足，则方法前进到操作S850，如果阈值条件不被满足，则方法返回并重复操作S830。在这种情况下，编程电压可被增大。

当阈值条件被满足时，方法前进到操作S850。在操作S850中，使用多个状态读取电压，可以执行被编程的存储器单元（其阈值电压被调整的存储器单元）上的状态读取操作。在操作S830和S850之间可以提供延迟时间，以便为电荷重排提供充足的时间。例如，关于在施加编程脉冲（或者擦除电压）和后续的读取或验证操作之间提供示范性延迟时间，参见No.7,813,183号美国专利，该专利的内容通过引用被包含于此。在操作S860中，随着编程循环被执行，编程电压可被施加一次，而具有不同电平的多个验证电压可被分别施加，以便利用不同的验证电平来验证编程各种存储器单元（例如，和针对这里描述的其他实施例所做的一样）。如这里其他地方所讨论的那样，根据状态读取结果，可以确定哪些存储器单元被多个验证电压中的哪个验证。另外，除了S850的状态读取操作以外，或者代替S850的状态读取操作，这里描述的其他因素，例如针对图27和图28描述的临近的存储器单元可被用来确定多个验证电压中的哪个应该被用于要被编程的存储器单元中的特定存储器单元。在操作S860中跨越要被编程的存储器单元施加的编程电压可以与操作S830中跨越要被编程的存储器单元施加的编程电压一致（例如，相同的编程电压，或者，以和操作S830的后续编程电压之间相同的方式递增的新编程电压）。另外，在操作S860中跨越要被编程的存储器单元施加的编程电压可以是软编程电压，另外小于可能已经在后续操作S830中施加的电压。关于存储器单元的示范性软编程，以及其他示范性编程特征，参见例如通过引用被全部包含于此的2012/010374号美国专利申请公开。例如，2012/010374号美国专利申请公开也讨论了重新验证已经确定为被编程过的单元，并且，如果这种验证失败，则施加编程电压于该单元，这也可以被这里描述的方法和设备采用。

在操作S870中，可以判断编程通过。在编程通过后，所述方法可以结束。在编程失败后，所述方法返回并重复操作S860。此时，编程电压可被增大。虽然在图29中未示出，但是，在一定数量的编程失败之后，所述方法可以结束，并且可以确定存在错误，例如有缺陷的存储器。除了在操作S810中接收编程数据的那些存储器单元以外，图29的方法可被执行而无其他编程的干扰。如果图29的方法被应用于字线（即在操作S810中接收的编程数据是用于被选择字线），则图29的方法可被执行而无临近字线的编程的干扰。

图30A是示出根据图29中的编程方法的施加于被选择字线的电压的定时图。图30B是示出根据图29中的编程方法和图30A中的电压施加方式的存储器单元的阈值电压分布上的变化的图。

参考图30A和图30B，在执行开始几个编程循环中的每一个期间，编程电压VPGM可被施加于存储器单元所连接到的字线一次，并且，验证电压VFY1可被施加一次来验证存储器单元的编程。在这些编程循环的每一次迭代，编程电压VPGM可被增大。当编程循环被迭代时，被编程的存储器单元的阈值电压可以从擦除状态E或者从先前的编程操作（在图29和图30A中未示出）产生的编程状态增大。具有增大的阈值电压的存储器单元（或者被编程的存储器单元）可以具有中间状态IS。

如果阈值条件被满足，则可以执行状态读取操作。可以针对具有中间状态IS的存储器单元执行状态读取操作。通过把正常状态读取电压VSRN和上状态读取电压VSRU施加于具有中间状态IS的存储器单元，可以执行状态读取操作。正常状态读取电压VSRN在电平上可以高于上状态读取电压VSRU。上状态读取电压VSRU在电平上可以等于验证电压VFY1。可以如针对这里描述的其他实施例所指出的那样执行状态读取操作。

如果状态读取操作被执行，则可以区分尾上存储器单元LP_U、正常存储器单元LP_N和尾下存储器单元LP_L。对于某些存储器件（例如具有非常小的存储器单元的那些），电荷重排或者导致阈值偏移的其他因素可能在较短的时间段中出现。因此，重排可能发生和/或大体上反映编程期间在编程循环之间的存储器单元的重排特性。如果在满足阈值条件时执行了状态读取操作，则可以区分尾上存储器单元LP_U、正常存储器单元LP_N和尾下存储器单元LP_L。这里，尾上存储器单元LP_U的阈值电压可能因重排所致而增大；尽管产生了重排，但是正常存储器单元LP_N的阈值电压可能不显著地变化；并且，尾下存储器单元LP_L的阈值电压可能因重排所致而降低。

之后，可以执行考虑了所确定的存储器单元的重排特性的编程循环。尾上存储器单元LP_U可被使用下验证电压VFYL编程，正常存储器单元LP_N可被使用正常验证电压VFYN编程，并且尾下存储器单元LP_L可被使用上验证电压VFYU编程。具有中间状态IS的存储器单元可通过编程被编程到编程状态LP。如果考虑了重排执行编程操作，则存储器单元的阈值电压分布在重排被产生时可能变得狭窄。

在替代实施例中，状态读取结果可被存储在存储器单元阵列的补充区域中，以便必要时读取。状态读取结果可被输出到外部设备。在存储器单元的重排特性被预先存储在存储器单元阵列的测试区域或者补充区域中的情况下，可以基于从测试区域读取的重排特性执行编程操作而无需操作S850的状态读取操作。

图31是示出根据另一实施例的图3中顶视图的EC部分的等效电路的电路图。图31中的等效电路BLKa2与图7中的不同可以在于在每一单元串中添加了横向晶体管LTR。

参考图3到图6和图31，每一单元串中的横向晶体管LTR可以被连接在地选择晶体管GST和公共源极线GSL之间。每一单元串中的横向晶体管LTR的栅极可以与那里的地选择晶体管GST的栅极（或者控制栅极）一起连接到地选择线GS L。

沟道薄膜114可以起到第一导电材料CM1的垂直主体的作用。即，第一导电材料CM1可以与沟道薄膜114一起构成垂直晶体管。第一导电材料CM1可以与沟道薄膜114一起构成垂直于衬底111的地选择晶体管GST。

在衬底111和第一导电材料CM1之间可以提供信息存储薄膜116。衬底111可以起到第一导电材料CM1的水平主体的作用。即，第一导电材料CM1可以与衬底111一起形成横向晶体管LTR。

当电压被施加于第一导电材料CM1时，在第一导电材料CM1和沟道薄膜114之间可以形成电场。所述电场可以使沟道能够在沟道薄膜114形成。当电压被施加于第一导电材料CM1时，在第一导电材料CM1和衬底111之间可以形成电场。所述电场可以使沟道能够在衬底111形成。在衬底111形成的沟道可以与公共源极区域CSR和沟道薄膜114耦合。当电压被施加于地选择线GSL时，地选择晶体管GST和横向晶体管LTR可以被导通。这可以使单元串CS11、CS12、CS21和CS22能够与公共源极线CSL连接。

图32是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。图32中的等效电路BLKa3与图7中的不同可以在于地选择晶体管GST与第一和第二地选择线GSL1和GSL2连接。参考图3到图6和图32，第一导电材料CM1可以构成第一和第二地选择线GSL1和GSL2。

如涉及图1到图28所描述的，通过读取可以检测（或者预测）存储器单元MC1到MC6的重排特性。如涉及图1到图28所描述的，可以考虑到被检测的（或者被预测的）重排特性，编程存储器单元MC1到MC8。

如针对图31所描述的，可以给等效电路BLKa3提供横向晶体管LTR。

图33是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。参考图3到图6和图33，可以提供多个子块。在这个实施例中，第二和第三导电材料CM2和CM3可以构成第一和第二存储器单元MC1和MC2，它们被用作第一子块。第六和第七导电材料CM6和CM7可以构成第三和第四存储器单元MC3和MC4，它们被用作第二子块。第四和第五导电材料CM4和CM5可以构成在第一和第二子块之间提供的第一和第二伪存储器单元DMC1和DMC2。第一和第二子块可以被彼此独立地编程、读取和擦除。

如涉及图1到图28所描述的，通过读取可以检测（或者预测）存储器单元MC1到MC4的重排特性。如涉及图1到图28所描述的，可以考虑到被检测的（或者被预测的）重排特性，编程存储器单元MC1到MC4。

如针对图31所描述的，可以给等效电路BLKa4提供横向晶体管LTR。

图34是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。参考图3到图6和图34，第一和第二导电材料CM1和CM2可以构成分别具有第一高度和第二高度的地选择晶体管GSTa和GSTb。第七和第八导电材料CM7和CM8可以构成分别具有第七高度和第八高度的串选择晶体管SSTa和SSTb。第三到第六导电材料CM3到CM6可以构成第一到第四存储器单元MC1到MC4。

第一和第二导电材料CM1和CM2可以被连接在一起以形成地选择线GSL。单元串CS11、CS12、CS21和CS22可与串选择线GSL连接在一起。

单元串CS 11和CS 12可以与两个串选择线SSL1a和SSL1b连接，串选择线SSL1a和SSL1b分别具有第七高度和第八高度，并由第七和第八导电材料CM7和CM8形成。单元串CS21和CS22可以与两个串选择线SSL2a和SSL2b连接，串选择线SSL2a和SSL2b分别具有第七高度和第八高度，并由第七和第八导电材料CM7和CM8形成。

分别对应于至少三个高度的导电材料能够形成串选择晶体管。分别对应于至少三个高度的导电材料可以形成串选择晶体管。

如涉及图1到图28所描述的，通过读取可以检测（或者预测）存储器单元MC1到MC4的重排特性。如涉及图1到图28所描述的，可以考虑到被检测的（或者被预测的）重排特性，编程存储器单元MC1到MC4。

和参考图31描述的等效电路BLKa2一样，可以给等效电路BLKa5提供横向晶体管LTR。和参考图32描述的等效电路BLKa3一样，单元串CS11和CS12可以与一个地选择线（未示出）连接，并且单元串CS21和CS22可以与另一地选择线（未示出）连接。和参考图33描述的等效电路BLKa4一样，存储器单元MC1到MC4可以构成多个子块。

图35是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。图35中的等效电路BLKa6与图34中的不同可以在于同一行的单元串中的串选择晶体管SSTa和SSTb共享串选择线。单元串CS11和CS12中的串选择晶体管SSTa和SSTb可以一起连接到第一串选择线SSL1，并且单元串CS21和CS22中的串选择晶体管SSTa和SSTb可以一起连接到第二串选择线SSL2。

如涉及图1到图28所描述的，通过读取可以检测（或者预测）存储器单元MC1到MC4的重排特性。如涉及图1到图28所描述的，可以考虑到被检测的（或者被预测的）重排特性，编程存储器单元MC1到MC4。

和参考图31描述的等效电路BLKa2一样，可以给等效电路BLKa6提供横向晶体管LTR。和参考图32描述的等效电路BLKa3一样，单元串CS11和CS12可以与一个地选择线（未示出）连接，并且单元串CS21和CS22可以与另一地选择线（未示出）连接。和参考图33描述的等效电路BLKa4一样，存储器单元MC1到MC4可以构成多个子块。

图36是示出根据又一实施例的图3中顶视图的EC部分的等效电路的电路图。参考图3到6以及图36，第二导电材料CM2可以构成第一伪存储器单元DMC1，并且第七导电材料CM7可以构成第二伪存储器单元DMC2。

在实施例中，对应于两个或更多个高度的导电材料可以构成置于存储器单元和地选择晶体管GST之间的伪存储器单元（未示出）。对应于两个或更多个高度的导电材料可以构成置于存储器单元和串选择晶体管SST之间的伪存储器单元（未示出）。伪存储器单元（未示出）可被设置成与地选择晶体管GST和串选择晶体管SST中的任何一个相邻。

如涉及图1到图28所描述的，通过读取可以检测（或者预测）存储器单元MC1到MC4的重排特性。如涉及图1到图28所描述的，可以考虑到被检测的（或者被预测的）重排特性，编程存储器单元MC1到MC4。

和参考图31描述的等效电路BLKa2一样，可以给等效电路BLKa7提供横向晶体管LTR。和参考图32描述的等效电路BLKa3一样，单元串CS11和CS12可以与一个地选择线（未示出）连接，并且单元串CS21和CS22可以与另一地选择线（未示出）连接。和参考图33描述的等效电路BLKa4一样，存储器单元MC1到MC4可以构成多个子块。

如参考图34所描述的，两个或更多个高度的导电材料可以构成串选择晶体管SSTa和SSTb。两个或更多个高度的导电材料可以构成地选择晶体管GSTa和GSTb。如参考图35所描述的，同一行的串选择晶体管SSTa和SSTb可以与一个串选择线SSL或者SSL2连接。

图37是根据另一实施例的沿图3中的线IV-IV’所取的透视图。图38是根据另一实施例的沿图3中的线IV-IV’所取的剖视图。参考图3、图37和图38，在导电材料CM1到CM8、绝缘材料112和112a以及柱PL间可以提供第一信息存储薄膜116a，并且在柱PL的内侧上可以提供第二信息存储薄膜116b。

第一信息存储薄膜116a可以包括阻挡绝缘薄膜，例如第三子绝缘薄膜119（参考图4和图5）。第一信息存储薄膜116a可以在和图4和图5中所示的信息存储薄膜116相同的位置形成。第二信息存储薄膜116b可以包括电荷俘获薄膜和隧道效应绝缘薄膜，例如第一和第二子绝缘薄膜117和118。

针对图3、图37和图38描述的存储器块的等效电路可以是上面描述的等效电路BLKa1到BLKa7其中之一。

图39是根据又一实施例的沿图3中的线IV-IV’所取的透视图。图40是根据又一实施例的沿图3中的线IV-IV’所取的剖视图。参考图3、图39和图40，下柱PLAN和上柱PLb可被提供为沿着垂直于衬底111的方向堆叠。

下柱PLAN可以沿第三方向穿过绝缘薄膜112和112a与衬底111接触。每一下柱PLa可以包括下沟道薄膜114a和下内材料115a。下沟道薄膜114a可以包括具有和衬底111相同的导电类型的半导体材料或者本征半导体。下沟道薄膜114a可以分别起到第一到第四导电材料CM1到CM4的垂直本体的作用。下内材料115a可以包括绝缘材料。

在下柱PLa上可以分别提供上柱PLb。上柱PLb可以沿第三方向穿过绝缘薄膜112与下柱PLa的上表面接触。每一上柱PLb可以包括上沟道薄膜114b和上内材料115b。上沟道薄膜114b可以包括具有和下沟道材料114a相同的导电类型的半导体材料或者本征半导体。上沟道薄膜114b可以分别起到第五到第八导电材料CM5到CM8的垂直本体的作用。上内材料115b可以包括绝缘材料。

下沟道薄膜114a和上沟道薄膜114b可被连接以起到垂直本地的作用。例如，在下柱PLa上可以分别提供半导体盘（semiconductor pad）SP。半导体盘SP可以包括具有和下沟道材料114a相同的导电类型的半导体材料或者本征半导体。下沟道薄膜114a和上沟道薄膜114b可以通过半导体盘SP被互连。

在这个实施例中，在第一到第八导电材料CM1到CM8中，和半导体垫SP相邻的导电材料可以构成伪字线和伪存储器单元。例如，和半导体垫SP相邻的第四导电材料CM4、第五半导体材料CM5或者第四和第五半导体材料CM4和CM5可以构成伪字线和伪存储器单元。

参考图3、图39和图40描述的存储器块的等效电路可以和上述等效电路BLKa1到BLKa7其中之一相同。

图41是根据又一实施例的沿图3中的线IV-IV’所取的透视图。图42是根据又一实施例的沿图3中的线IV-IV’所取的剖视图。参考图3、图41和图42，可以提供下柱PLa和上柱PLb（参考图39和图40）。在导电材料CM1到CM8、绝缘材料112和112a以及柱PLa和PLb间可以提供第一信息存储薄膜116a，并且在柱PLa和PLb的内侧上可以提供第二信息存储薄膜116b(参考图37和38)。

参考图3、图41和图42描述的存储器块的等效电路可以和上述等效电路BLKa1到BLKa7其中之一相同。

图43是根据另一示范性实施例，示出图2中的一个存储器块的顶视图。图44是沿图43中的线ⅩⅩⅩⅩⅣ-ⅩⅩⅩⅩⅣ'所取的透视图。图45是沿图43中的线ⅩⅩⅩⅩⅣ-ⅩⅩⅩⅩⅣ'所取的剖视图。

和参考图3到图6描述的存储器块BLKa相比，在第二方向上可以依次提供沿第一方向延伸的串选择线切割（SSL切割）和字线切割(WL切割)。字线切割(WL切割)可以穿过导电材料CM1到CM8和绝缘材料112和112a，以便暴露部分的公共源极区域CSR。串选择线切割（SSL切割）可以穿过一个或更多个导电材料（例如，CM8）和其上的绝缘材料112。串选择线切割（SSL切割）可以穿过构成串选择晶体管SST的第八导电线CM8。当两个或更多个高度的导电线构成了串选择晶体管SST时，串选择线切割（SSL切割）可以分隔两个或更多个高度的导电材料。

图43的顶视图的EC部分可以和上述等效电路BLKa1到BLKa7其中之一相同。

在这个实施例中，柱PL可以由如图39和图40中所描述的下柱和上柱形成。

在实施例中，如参考图图37和图38所描述的，可以提供第一信息存储薄膜116a和第二信息存储薄膜116b。

图46是根据又一实施例的示出图2中的一个存储器块的一部分的顶视图。图47是沿图46中的线ⅩⅩⅩⅩⅦ-ⅩⅩⅩⅩⅦ'所取的透视图。图48是沿图46中的线ⅩⅩⅩⅩⅦ-ⅩⅩⅩⅩⅦ'所取的剖视图。

和在图3到图6描述的存储器块BLKa相比，在相邻的公共源极区域之间提供的柱可以被沿第一方向按“之”字形设置。

如图39和图40中所描述的，柱PL可以由下柱和上柱形成。如在图37到图38中所描述的，可以提供第一信息存储薄膜116a和第二信息存储薄116b。如参考图43到图45所描述的，可以提供串选择线切割（SSL切割）。在彼此相邻的字线切割(WL切割)和串选择线切割（SSL切割）之间，可以提供沿第一方向按“之”字形设置的一排柱。

图46的顶视图的EC部分可以对应于上述等效电路BLKa1到BLKa7其中之一。

图49是示出根据又一示范性实施例的图2中的一个存储器块的一部分的顶视图。图50是沿图49中的线ⅩⅩⅩⅩⅩ-ⅩⅩⅩⅩⅩ'所取的透视图。沿图49中的线ⅩⅩⅩⅩⅩ-ⅩⅩⅩⅩⅩ'所取的透视图可以和图5中的相同，因此省略其描述。

和在图3到图6描述的存储器块BLKa相比，存储器块BLKd可以包括方柱（quare pillar）PL。在柱PL之间可以提供绝缘材料IM。可沿着第一方向在相邻的公共源极区域CSR之间成排设置柱PL。绝缘材料IM可以沿第三方向延伸以便与衬底111接触。

每一柱PL可以包括沟道薄膜114和内材料115。作为范例，可以在对应柱的四个侧面中与导电材料CM1到CM8相邻的两个侧面上提供沟道薄膜114，不包围对应的柱。

在每个柱的一侧上的沟道薄膜可以与导电材料CM1到CM8和信息存储薄膜116一起构成单元串。在每个柱的另一侧上的沟道薄膜可以与导电材料CM1到CM8和信息存储薄膜116一起构成另一单元串。即，一个柱可被用来形成两个单元串。

在实施例中，如在图39和图40中所描述的，柱PL可以由下柱和上柱形成。如在图37到图38中所描述的，可以提供第一信息存储薄膜116a和第二信息存储薄116b。如参考图43到图45所描述的，可以提供串选择线切割（SSL切割）。在被相邻设置的字线切割(WL切割)和串选择线切割（SSL切割）之间，可以提供沿第一方向按“之”字形设置的一排柱PL。

图49的顶视图的EC部分可以对应于上述等效电路BLKa1到BLKa7其中之一。

图51是示出根据又一实施例的图2中的一个存储器块的一部分的顶视图。图52是沿图51中的线ⅩⅩⅩⅩⅩⅡ-ⅩⅩⅩⅩⅩⅡ'所取的透视图。图53是沿图51中的线ⅩⅩⅩⅩⅩⅡ-ⅩⅩⅩⅩⅩⅡ'所取的剖视图。

参考图51到图53，在衬底111上可以提供沿着第一方向延伸的第一到第八上导电材料CMU1到CMU8。第一到第四上导电材料CMU1到CMU4可以被沿着垂直于衬底111的方向堆叠，并在沿着垂直于衬底111的方向上彼此间隔开。第五到第八上导电材料CMU5到CMU8可以被沿着垂直于衬底111的方向堆叠，并在沿着垂直于衬底111的方向上彼此间隔开。沿着第二方向，第一到第四上导电材料CMU1到CMU4的组可以与第五到第八上导电材料CMU5到CMU8的组间隔开。

在第一到第四上导电材料CMU1到CMU4与第五到第八上导电材料CMU5到CMU8之间，可以提供沿第一方向延伸的下导电材料CMD1a、CMD1b和CMD2到CMD4。下导电材料CMD2到CMD4可以被沿着垂直于衬底111的方向堆叠，并在沿着垂直于衬底111的方向上彼此间隔开。下导电材料CMD1a和CMD1b可被提供在下导电材料CMD2上。下导电材料CMD1a和CMD1b可以沿着第二方向间隔开。

多个上柱PLU可被配置成在垂直于衬底111的方向上穿过第一到第四上导电材料CMU1到CMU4，或者第五到第八上导电材料CMU5到CMU8。上柱PLU可以与衬底111接触。在第一上导电材料CMU1中，上柱可被沿第一方向成排地设置，并沿着第一方向间隔开。在第八上导电材料CMU8中，上柱可被沿第一方向成排地设置，并沿着第一方向间隔开。

每一上柱PLU可以包括信息存储薄膜116和沟道薄膜114。信息存储薄膜116可以通过俘获或者释放电荷存储信息。信息存储薄膜116可以包括隧道效应绝缘薄膜、电荷俘获薄膜和阻挡绝缘薄膜。

沟道薄膜114可以起到上柱PLU的垂直本体的作用。沟道薄膜114可以分别包括本征半导体。沟道薄膜114可以包括具有和衬底111相同导电类型（例如，p型）的半导体。

可以形成多个下柱PLD。多个下柱PLD可以在垂直于衬底111的方向上穿过下导电材料CMD2到CMD4以及下导电材料CMD1a或CMD1b，以便与衬底111接触。在下导电材料CMD1a中，下柱可被沿第一方向成排设置，并沿第一方向间隔开。在下导电材料CMD1b中，下柱可被沿第一方向成排设置，并沿第一方向间隔开。

每一下柱PLD可以包括信息存储薄膜116和沟道薄膜114。信息存储薄膜116可以通过俘获或者释放电荷存储信息。信息存储薄膜116可以包括隧道效应绝缘薄膜、电荷俘获薄膜和阻挡绝缘薄膜。

沟道薄膜114可以起到下柱PLD的垂直本体的作用。沟道薄膜114可以分别包括本征半导体。沟道薄膜114可以包括具有和衬底111相同导电类型（例如，p型）的半导体。

在衬底111可以提供多个管线接触PC。管线接触PC可以沿位线方向延伸，以便把在第一上导电材料CMU1处形成的上柱PLU的下表面与在下导电材料CMD1a处形成的下柱PLD的下表面连接。管线接触PC可以沿位线方向延伸，以便把在第八上导电材料CMU8处形成的上柱PLU的下表面与在下导电材料CMD1b处形成的下柱PLD的下表面连接。

在这个实施例中，每一管线接触PC可以包括沟道薄膜114和信息存储薄膜116。管线接触PC的沟道薄膜114可以互连上柱PLU的沟道薄膜114和下柱PLD的沟道薄膜114。管线接触PC的信息存储薄膜116可以互连上柱PLU的信息存储薄膜116和下柱PLD的信息存储薄膜116。

在下柱PLD上可以提供沿第一方向延伸的公共源极区域CSR。公共源极区域CSR可以沿第一方向延伸以便与多个下柱PLD连接。公共源极区域CSR可以形成公共源极线CS L。公共源极区域CSR可以包括金属材料。公共源极区域CSR可以具有和衬底111不同的导电类型。

在上柱PLU上可以提供漏极320。漏极320可以包括具有和衬底111不同的导电类型（例如，n型）的半导体材料。在漏极320上可以形成位线BL。位线BL可以沿第一方向间隔开。位线BL可以沿第二方向延伸，以便被与漏极320连接。

在这个实施例中，位线BL和漏极320可通过接触插塞连接，并且公共源极区域CSR和下柱PLD可通过接触插塞连接。

一个单元串可以由通过一个管线接触彼此连接的下柱和上柱形成。

在示范性实施例中，如在图43到图45中所描述的，上柱PLU和下柱PLD可以沿第一方向按“之”字形设置。

图51中的顶视图的EC部分可以对应于上述等效电路BLKa1到BLKa7其中之一。

图54是示出根据又一实施例的图2中的一个存储器块的一部分的平面视图。图55是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的透视图。图56是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的剖视图。

参考图54到图56，可以在衬底111形成公共源极区域CSR。公共源极区域CSR可以由例如一个掺杂区域形成。公共源极区域CSR可以构成公共源极线CSL。

在公共源极区域CSR上可以形成第一到第八导电材料CM1到CM8。第一到第八导电材料CM1到CM8可以堆叠在垂直于衬底111的方向上，并在垂直于衬底111的方向上间隔开。在第一到第八导电材料CM1到CM8中，构成串选择晶体管SST的导电材料可以被串选择线切割（SSL切割）分隔。串选择线切割（SSL切割）可以沿着第一方向延伸，并沿着第二方向被间隔开。剩余的导电材料（未被用于串选择晶体管）可在公共源极区域CSR上被形成为具有沿第一方向和第二方向延伸的平板形状。

例如，第一到第七导电线CM1到CM7可以具有平板形状，并且第八导电材料CM8可以被串选择线切割（SSL切割）分隔。第八导电材料CM8可以沿着第一方向延伸，并沿着第二方向被间隔开。

可以提供多个柱PL，在垂直于衬底111的方向上穿过第一到第八导电材料CM1到CM8，并与衬底111接触。在第八导电材料CM8其中之一中，可以沿着第一方向成排地提供柱PL。每一柱PL可以包括信息存储薄膜116、沟道薄膜114和内材料115。

信息存储薄膜116可以通过俘获或者释放电荷存储信息。信息存储薄膜116可以包括隧道效应绝缘薄膜、电荷俘获薄膜和阻挡绝缘薄膜。沟道薄膜114可以起到柱PL的垂直本体的作用。沟道薄膜114可以包括本征半导体。沟道薄膜114可以包括具有和衬底111相同类型（例如，p型）的半导体材料。内材料115可以包括绝缘材料或者气隙。

在实施例中，如在图39和图40中所描述的，柱PL可以由上柱和下柱形成。如在图43到图45中所描述的，柱PL可以沿第一方向按“之”字形设置。

图57是示出根据实施例的图54中顶视图的EC部分的等效电路的电路图。参考图54到图57，在柱PL和衬底111之间可以形成公共源极区域CSR。

沟道薄膜114可以是p型，并且公共源极区域CSR可以是n型。沟道薄膜114中对应于地选择晶体管GST的部分可以是p型，并且公共源极区域CSR可以是n型。即，沟道薄膜114和公共源极区域CSR可以形成PN结。因此，在由柱PL形成的单元串CS11、CS12、CS21和CS22和由公共源极区域CSR形成的公共源极线之间可以形成二极管D。除了其中提供了二极管D之外，图57中的等效电路BLKf1可以和图7中的相同。

等效电路BLKf1可以像上述等效电路BLKa2到BLKa7一样应用。

图58是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的透视图。图59是沿图54中的线ⅩⅩⅩⅩⅩⅤ-ⅩⅩⅩⅩⅩⅤ'所取的剖视图.

参考图54、图58和图59，第一到第八导电材料CM1到CM8中构成地选择晶体管GST的导电材料可以沿第一方向延伸，并沿第二方向被间隔开。构成地选择晶体管GST的导电材料可以具有和构成串选择晶体管SSTb的导电材料相同的结构。例如，第一导电材料CM1可以具有和第八导电材料CM8相同的结构。

在实施例中，如图39和图40中所描述的，柱PL可以由上柱和下柱形成。如在图43到图45中所描述的，柱PL可以沿第一方向按“之”字形设置。

图60是示出根据另一实施例的图54中顶视图的EC部分的等效电路的电路图。

参考图54和图58到图60，在单元串CS 11、CS 12、CS21和CS22和公共源极线CSL之间可以形成二极管D。地选择晶体管GST可以与多条地选择线GSL1和GSL2连接。例如，单元串CS11和CS12的地选择晶体管可以与第一地选择线GSL1连接，并且单元串CS21和CS22的地选择晶体管可以与第二地选择线GSL2连接。

等效电路BLKf2可以像上述等效电路BLKa2到BLKa7一样应用。

图61是示出根据实施例的存储器系统的框图。参考图61，存储器系统1000可以包括非易失性存储器件1100和控制器1200。

非易失性存储器件1100可以和根据实施例的非易失性存储器件100到500其中之一基本相同。即，非易失性存储器件1100可以包括在衬底111上提供的多个单元串CS11、CS12、CS21和CS22，其中的每一个均包括沿垂直于衬底111的方向堆叠的多个单元晶体管CT。非易失性存储器件1100可以根据上述编程方法进行编程操作。非易失性存储器件1100可以执行状态读取操作，以便根据状态读取结果，执行考虑电荷重排的编程操作。

控制器1200可以与主机和非易失性存储器件1100连接。响应于来自主机的请求，控制器1200可以被配置成存取非易失性存储器件1100。例如，控制器1200可以被配置成控制非易失性存储器件1100的读操作、写操作、擦除操作、状态读取操作、考虑重排的编程操作，以及后台操作。控制器1200可以被配置成在非易失性存储器件1100和主机之间提供接口。控制器1200可以被配置成驱动用于控制非易失性存储器件1100的固件。

控制器1200可以被配置成给非易失性存储器件1100提供控制信号CTRL、命令CMD和地址ADDR。响应于从控制器1200提供的控制信号CTRL、命令CMD和地址ADDR，非易失性存储器件1100可以执行读操作、写操作、擦除操作、状态读取操作以及考虑电荷重排的编程操作。

在实施例中，控制器1200还可以包括例如处理单元、主机接口和存储器接口的组成单元。处理单元可以控制控制器1200的总体操作。

主机接口可以包括用于在主机和控制器1200之间执行数据交换的协议。作为范例，主机接口可以通过各种协议中的至少一个与外部设备（例如主机）通信，所述各种协议例如USB（通用串行总线）协议、MMC（multimedia card，多媒体卡）协议、PCI（peripheral component interconnection，外围部件互连）协议、PCI-E（PCI-express）协议、ATA（Advanced Technology Attachment，先进技术附件）协议、串行ATA协议、并行ATA协议、SCSI（small computersmall interface，小型计算机小型接口）协议、ESDI（enhanced small diskinterface，增强小型磁盘接口）协议和IDE（Integrated Drive Electronics，集成驱动电子设备）协议。存储器接口可以和非易失性存储器件1100连接。存储器接口可以包括NAND接口或者NOR接口。

存储器系统1000可用作计算机、便携式计算机、超级移动PC（UltraMobile PC，UMPC）、工作站、上网本、PDA、网络平板电脑、无线电话机、移动电话机、智能电话机、电子书、PMP（portable multimedia player，便携式多媒体播放器）、数码相机、数字音频记录器/播放器、数字图像/视频记录器/播放器、便携式游戏机、导航系统、黑匣子、3维电视机、能够在无线环境发送和接收信息的设备、各种构成家庭网络的电子设备其中之一、各种构成计算机网络的电子设备其中之一、各种构成远程信息处理网络的电子设备其中之一、RFID、或者构成计算系统的各种电子设备其中之一。

非易失性存储器件1100或存储器系统1000可以被各种封装形式封装，例如，PoP（堆叠封装，package on Package)、球栅阵列（Ball Grid Arrays，BGA）、芯片级封装（Chip Scale Package，CSP）、塑料有引线芯片载体(PlasticLeaded Chip Carrier，PLCC）、塑料双列直插封装（Plastic Dual In-line Package，PDIP）、华夫盘中管芯（Die in Waffle Pack）、晶圆中管芯形式（Die in WaferForm）、板上芯片（chip on board，COB）、陶瓷双列直插封装（Ceramic DualIn-line Package，CERDIP）、塑料公制四方扁平封装（Plastic Metric Quad FlatPack，MQFP）、薄扁平封装（Thin Quad Flat Pack，TQFP）、小外形集成电路（Small Outline Integrated Circuit，SOIC）、收缩型小外形封装（Shrink SmallOutline Package，SSOP）、薄小外形封装（Thin Small Outline Package，TSOP）、封装系统（System In Package，SIP）、多芯片封装（Multi Chip Package，MCP）、晶圆级制造封装（Wafer-level Fabricated Package，WFP）、晶圆级处理堆叠封装（Wafer-level Processed Stack Package，WSP），等等。

图62是用于描述根据实施例的存储器系统的编程方法的流程图。参考图61和图62，在操作S1110中，控制器1200可以把编程命令和编程数据发送到非易失性存储器件1100。此时，可以发送其中要存储编程数据的存储器单元的地址。

在操作S1120中，非易失性存储器件1100可以根据依据实施例的编程方法其中之一执行编程操作。例如，非易失性存储器件1100可以执行状态读取操作，并且可以根据状态读取结果执行编程操作。当编程数据是MSB数据时，非易失性存储器件1100可以执行状态读取操作，并且可以根据状态读取结果执行编程操作。当编程数据是精细编程数据时，非易失性存储器件1100可以执行状态读取操作，并且可以根据状态读取结果执行编程操作。非易失性存储器件1100可以把状态读取结果存储在补充区域中，并且可以在需要的情况下使用存储的状态读取结果。如果必要，非易失性存储器件1100可以从测试数据区域读取并使用状态读取结果。非易失性存储器件1100可以根据先前编程的数据和编程数据检测（或者预测）重排特性，以便根据检测（或预测）的结果执行编程操作。非易失性存储器件1100可以根据先前编程的数据、编程数据和接下来要被编程的数据来检测（或者预测）重排特性，以便根据检测（或预测）的结果执行编程操作。

图63是用于描述根据实施例的存储器系统的状态读取方法的流程图。参考图61和图63，在操作S1210中，控制器1200可以把状态读取命令发送到非易失性存储器件1100。此时，要执行状态读取操作的存储器单元的地址可被发送。

在操作S1220中，非易失性存储器件1100可以根据实施例执行状态读取操作（操作S151到操作S155）。

在操作S1230中，非易失性存储器件1100可以把状态读取结果发送到控制器1200。

控制器1200可以基于所传输的状态读取结果，控制非易失性存储器件1100的各种操作，例如编程、读取和擦除。

控制器1200可以从非易失性存储器件1100接收先前存储的数据，并从外部设备接收编程数据和接下来要被编程的数据，并且可以决定在对编程数据编程时要使用的验证电压的电平，并将其与编程数据一起发送到非易失性存储器件。

图64是示出图61中的存储器系统的应用的框图。参考图64，存储器系统2000可以包括非易失性存储器件2100和控制器2200。非易失性存储器件2100可以包括多个非易失性存储器芯片，它们形成了多个组。每一组中的非易失性存储器芯片可以被配置成通过公共通道与控制器2200通信。在一个实施例中，多个非易失性存储器芯片可以通过多个通道CH1到CHk与控制器2200通信。

每一非易失性存储器芯片可以和根据实施例的非易失性存储器件100到500其中之一大致相同。即，非易失性存储器件2100可以包括在衬底111上提供的多个单元串CS11、CS12、CS21和CS22，其中的每一个均包括沿垂直于衬底111的方向堆叠的多个单元晶体管CT。非易失性存储器件2100可以执行根据实施例的状态读取操作，并且可以根据状态读取结果，执行考虑电荷重排的编程操作。控制器2200可以控制非易失性存储器件2100，以便执行根据实施例的状态读取操作和编程操作。控制器2200可以控制非易失性存储器件2100，以便执行根据实施例的状态读取操作，并且可以根据状态读取结果，控制非易失性存储器件2100的操作。

在图64中，描述了一个通道与多个非易失性存储器芯片连接的情况。但是，存储器系统2000可以被修改，以使一个通道可以与一个非易失性存储器芯片连接。

图65是示出根据实施例的存储器卡的图。参考图65，存储器卡3000可以包括非易失性存储器件3100、控制器3200和连接器3300。

非易失性存储器件3100可以和根据示范性实施例的非易失性存储器件100到500其中之一大致相同。即，非易失性存储器件3100可以包括在衬底111上提供的多个单元串CS11、CS12、CS21和CS22，其中的每一个均包括沿垂直于衬底111的方向堆叠的多个单元晶体管CT。非易失性存储器件3100可以执行根据实施例的状态读取操作，并且可以根据状态读取结果执行考虑重排的编程操作。控制器3200可以控制非易失性存储器件3100，以便执行根据实施例的状态读取操作和编程操作。控制器3200可以控制非易失性存储器件3100，以便执行根据实施例的状态读取操作，并且可以根据状态读取结果，控制非易失性存储器件3100的操作。

连接器3300可以把存储器卡3000与主机电气连接。

存储器卡3000可以由例如PC（PCMCIA）卡、CF卡、SM（或SMC）卡、存储器棒、多媒体卡（MMC、RS-MMC、MMCmicro）、安全卡（SD、miniSD、microSD、SDHC）、通用快闪存储（universal flash storage，UFS）设备等的存储器卡形成。

图66是示出根据实施例的固态驱动器的图。参考图66，固态驱动器4000可以包括多个非易失性存储器件4100、控制器4200和连接器4300。

每一非易失性存储器件4100可以和根据示范性实施例的非易失性存储器件100到500其中之一大致相同。即，非易失性存储器件4100可以包括在衬底111上提供的多个单元串CS 11、CS 12、CS21和CS22，其中的每一个均包括沿垂直于衬底111的方向堆叠的多个单元晶体管CT。非易失性存储器件4100可以执行根据实施例的状态读取操作，并且可以根据状态读取结果执行考虑重排的编程操作。控制器4200可以控制非易失性存储器件4100，以便执行根据实施例的状态读取操作和编程操作。控制器4200可以控制非易失性存储器件4100，以便执行根据实施例的状态读取操作，并且可以根据状态读取结果，控制非易失性存储器件4100的操作。

连接器4300可以把固态驱动器4300与主机电气连接。

图67是示出根据实施例的计算系统的框图。参考图67，计算系统5000可以包括中央处理单元5100、RAM 5200、用户接口5300、调制解调器5400和存储器系统5600。

存储器系统5600在电气上可以通过系统总线5500与远近5100到5400连接。通过用户接口5300提供的数据或者被中央处理单元5100处理的数据可被存储在存储器系统5600中。

存储器系统5600可以包括非易失性存储器件5610和控制器5620。存储器系统5600可以由根据实施例的存储器系统1000和2000、存储器卡3000和固态驱动器4000其中之一形成。

上面公开的主题要被视为说明性的而非限制性的。预期很多替代实施例落入本发明的范围内。例如，虽然上面的实施例已专注于在存储器单元晶体管中存储作为阈值电压的数据的存储器单元，但是本发明同样可应用于其他的存储器单元类型，并且，代表数据的特性可能不同。例如，在PRAM存储器件中，电阻值的范围可以代表编程状态，多个范围代表多个编程状态。除了这里描述的那些以外的其他因素可以影响代表数据的存储器件特性的偏移（例如，电压阈值或者电阻值的偏移）。预期所附权利要求覆盖所有这些落入真实精神和范围内的修改、增强和其他实施例。因此，就法律所允许的最大程度，所述范围要由对下列权利要求及其等同物的可允许的最宽泛解释来确定，并且不应该被前面的详细描述约束或者限制。

Claims (20)

1.一种编程非易失性存储器件的方法，包含：

（a）确定第一存储器单元晶体管的阈值电压从被编程状态偏移的趋势；

（b）响应于所述确定，从多个验证电压选择第一验证电压；和

（c）编程第一存储器单元晶体管以改变第一存储器单元晶体管的阈值电压，所述编程包括：使用第一验证电压来验证第一存储器单元晶体管的阈值电压已经被充分改变，

其中，确定第一存储器单元晶体管的阈值电压偏移的趋势的步骤（a）包含确定第一存储器单元晶体管的阈值电压偏移到第一范围之外。

2.如权利要求1所述的方法，还包含：

(d)编程第一存储器单元晶体管以便把第一存储器单元晶体管的阈值电压改变到第一范围以内。

3.如权利要求2所述的方法，其中，步骤（c）编程包含把第一存储器单元晶体管的阈值电压改变到第二范围，以便至少代表数据的第一位和数据的第二位。

4.如权利要求3所述的方法，其中，第一存储器单元晶体管是串联连接以形成存储器单元晶体管的NAND串的多个存储器晶体管其中之一，并且

其中，验证第一存储器单元晶体管的阈值的步骤包含把第一验证电压施加于连接到第一存储器单元晶体管的字线。

5.如权利要求3所述的方法，

其中，存储器件包含字线和第二存储器单元晶体管

其中，第一存储器单元晶体管和第二存储器单元晶体管被连接到字线，并且，所述方法还包含：

（e）确定第二存储器单元晶体管的阈值电压从被编程状态偏移的趋势；和

（f）响应于所述确定，从多个验证电压选择不同于第一验证电压的第二验证电压；

其中，步骤（c）包括编程第二存储器单元晶体管以便把第二存储器单元晶体管的阈值电压改变到第二范围，从而至少代表数据的另一第一位和数据的另一第二位，所述编程包括：使用第二验证电压来验证第二存储器单元晶体管的阈值电压已经被充分改变，并且

其中，确定第二存储器单元晶体管的阈值电压偏移的趋势的步骤（e）包含确定第二存储器单元晶体管的阈值电压偏移到第一范围之外。

6.如权利要求5所述的方法，

其中，步骤(d)包含编程第二存储器单元晶体管，以便把第二存储器单元晶体管的阈值电压改变到第一范围以内。

7.如权利要求6所述的方法，其中，步骤（c）包含：

（i）把编程脉冲施加于字线以便更改第一和第二存储器单元晶体管的阈值电压；

（ii）把第一验证电压施加于字线，以便验证第一存储器单元晶体管的阈值电压已经被充分改变；和

（iii）把第二验证电压施加于字线，以便验证第二存储器单元晶体管的阈值电压已经被充分改变。

8.如权利要求7所述的方法，其中，如果确定第一和第二存储器单元晶体管中的至少一个的阈值电压还未被充分改变，则步骤(i)、(ii)和(iii)被至少重复多次。

9.如权利要求3所述的方法，

其中，第一范围是在利用数据的第二位的信息编程第一存储器单元之前的状态下，代表数据的第一位的阈值值的范围。

10.如权利要求3所述的方法，其中，步骤(c)包含：

（i）把编程脉冲施加于字线以便更改第一存储器单元晶体管的阈值电压；

（ii）把中间验证电压施加于字线，以便验证第一存储器单元晶体管的阈值电压已经被至少增加到中间电平；和

在步骤(a)中确定第一存储器单元晶体管的阈值电压偏移到第一范围之外以后：

（iii）把编程脉冲施加于字线以便更改第一存储器单元晶体管的阈值电压；和

(iv)把第一验证电压施加于字线，以便验证第一存储器单元晶体管的阈值电压已经被充分改变。

11.一种非易失性存储器件，包含：

位线；

字线；

包含多个存储器单元串的存储器单元三维阵列，每一存储器单元串包括连接到相应位线的存储器单元的垂直堆叠，并且，不同存储器单元串的存储器单元连接到相应字线；

页面缓冲器，包括连接到对应位线的数据锁存器和第二锁存器，数据锁存器被配置成存储数据；

电压产生器，被配置成产生编程电压；

行解码器，被配置成解码地址并选择字线；

控制单元，被配置成控制编程操作和多个顺序验证操作，编程操作包括执行多个编程循环，每一编程循环包含把编程脉冲施加于由行解码器选择的字线，多个顺序验证操作用于验证连接到被选择字线的第一行存储器单元的各编程电平，

其中，页面缓冲器的数据锁存器被配置成禁止或者允许连接到与数据锁存器对应的位线的第一行各存储器单元上的编程操作，并且

其中，第二锁存器被配置成选择与编程循环的多个验证操作中的每一个对应的多个验证结果其中之一。

12.如权利要求11所述的非易失性存储器件，

其中，控制单元被配置成控制编程操作，以便把第一行存储器单元中的每一个的存储器单元特性修改为多个编程状态其中之一，每一编程状态代表数据的一个或更多个位的不同数据集合。

13.如权利要求12所述的非易失性存储器件，

其中，控制单元被配置成执行多个编程循环，每一编程循环包含针对编程状态其中至少一个的多个验证操作。

14.如权利要求13所述的非易失性存储器件，其中，第二锁存器是重排锁存器，并被配置成存储指示第一行存储器单元的电荷重排特性的重排数据，并对应于连接到重排锁存器的位线，

其中，基于对应重排锁存器的重排数据，选择多个验证结果其中之一。

15.如权利要求14所述的非易失性存储器件，其中，控制单元被配置成执行第一行存储单元的最低有效位编程状态的状态读取操作，以便产生并在对应的重排锁存器中存储对应的重排数据，所述重排数据在把最低有效位和额外位编程到第一行存储器单元中时对选择多个验证结果其中之一起作用。

16.如权利要求14所述的非易失性存储器件，

其中，控制单元被配置成执行第一编程状态的状态读取操作，包括将第一读电压施加于被选择字线的第一读操作和把比第一读电压高的第二读电压施加于被选择字线的第二读操作，第一读电压和第二读电压具有代表第一编程状态的阈值范围以内的幅值，

其中，重排锁存器的重排数据包括状态读取操作的结果的信息。

17.如权利要求16所述的非易失性存储器件，其中，当第一行存储器单元的那些存储器单元具有比第二读电压高的阈值电压时，控制单元确定第一行存储器单元的那些存储器单元具有递增的阈值电荷重排特性，并且，当第一行存储器单元的那些存储器单元具有比第一读电压低的阈值电压时，控制单元确定第一行存储器单元的那些存储器单元具有递减的阈值电荷重排特性。

18.如权利要求17所述的非易失性存储器件，其中，控制单元被配置成把数据存储在重排锁存器中，以使被确定具有递增的阈值电荷重排特性的存储器单元选择要被编程到第二编程状态的存储器单元的第一验证电压的验证结果，并使被确定具有递减的阈值电荷重排特性的存储器单元选择要被编程到第二编程状态的存储器单元的比第一验证电压高的第二验证电压的验证结果。

19.如权利要求16所述的非易失性存储器件，其中，控制单元被配置成在连接到被选择字线的第一行存储器单元被编程为包括第一编程状态之后，产生存储在重排锁存器中的作为状态读取操作的结果的函数并作为和被选择字线相邻的字线的存储器单元的编程操作的函数的重排数据。

20.如权利要求19所述的非易失性存储器件，其中，控制单元被配置成产生存储在重排锁存器中的作为状态读取操作的结果的函数并作为被选择字线的存储器单元与相邻字线的毗邻存储器单元之间的电压阈值差的函数的重排数据。

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