CN109935262B

CN109935262B - 存储器装置及其操作方法

Info

Publication number: CN109935262B
Application number: CN201810966837.XA
Authority: CN
Inventors: 白侊虎; 李宗勋
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2017-12-18
Filing date: 2018-08-23
Publication date: 2023-07-07
Anticipated expiration: 2038-08-23
Also published as: CN109935262A; US10636492B2; KR20190073128A; US20190189216A1; KR102407575B1

Abstract

存储器装置及其操作方法。一种操作具有改进的选择晶体管的阈值电压分布的存储器装置的方法，该存储器装置包括多个单元串，所述多个单元串各自包括在垂直方向上层叠到基板的多个源极选择晶体管、多个存储器单元和多个漏极选择晶体管，该方法包括以下步骤：执行使用固定的编程电压对所述多个源极选择晶体管当中的与和公共源极线相邻的第一源极选择线联接的至少一个源极选择晶体管进行编程的第一编程操作；以及在完成所述第一编程操作之后，执行使用递增步进脉冲编程(ISPP)方法对所述多个源极选择晶体管当中的与和所述第一源极选择线相邻的第二源极选择线联接的至少一个源极选择晶体管进行编程的第二编程操作。

Description

存储器装置及其操作方法

技术领域

本发明的各个实施方式总体上涉及电子装置，并且更具体地，涉及存储器装置及其操作方法。

背景技术

半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)这样的半导体实现的存储器装置。半导体存储器装置被分类成易失性存储器装置和非易失性存储器装置。

非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。

发明内容

本发明的各个实施方式涉及具有改进的选择晶体管的阈值电压分布的存储器装置及其操作方法。

根据一个实施方式，提供了一种操作存储器装置的方法，其中，所述存储器装置可以包括多个单元串，所述多个单元串各自包括在垂直方向上层叠到基板的多个源极选择晶体管、多个存储器单元和多个漏极选择晶体管。该方法可以包括以下步骤：对所述多个漏极选择晶体管进行编程；使用固定的编程电压对所述多个源极选择晶体管当中的一个或更多个第一源极选择晶体管进行编程；以及使用增量步进脉冲编程(ISPP)方法对至少一个第二源极选择晶体管进行编程，其中，所述至少一个第二源极选择晶体管是除了所述一个或更多个第一源极选择晶体管之外的剩余的源极选择晶体管。

根据本发明的实施方式，一种存储器装置可以包括：存储器单元阵列，该存储器单元阵列包括多个单元串，所述多个单元串各自包括串联联接到公共源极线的多个源极选择晶体管、与位线联接的至少一个漏极选择晶体管以及在所述至少一个漏极选择晶体管和所述多个源极选择晶体管之间的多个存储器单元；外围电路，该外围电路对所述多个源极选择晶体管执行编程操作；以及控制逻辑，该控制逻辑控制所述外围电路，以在所述编程操作期间，使用固定的编程电压对所述多个源极选择晶体管当中的一个或更多个第一源极选择晶体管进行编程，并且使用递增步进脉冲编程(ISPP)方法对所述多个源极选择晶体管当中的第二源极选择晶体管进行编程，其中，所述第二源极选择晶体管是除了所述一个或更多个第一源极选择晶体管之外的剩余的选择晶体管。

根据本发明的实施方式，一种存储器装置可以包括：存储器单元阵列，该存储器单元阵列包括多个单元串，所述多个单元串各自包括在垂直方向上层叠到基板的多个源极选择晶体管、多个存储器单元和多个漏极选择晶体管；外围电路，该外围电路对所述多个源极选择晶体管和所述多个漏极选择晶体管执行编程操作；以及控制逻辑，该控制逻辑在所述编程操作期间控制所述外围电路，以对所述多个源极选择晶体管执行编程操作，对所述多个漏极选择晶体管执行编程操作，在对所述多个漏极选择晶体管执行了所述编程操作之后，对所述多个单元串当中的至少一个所选择的单元串中包括的源极选择晶体管执行擦除操作，使用固定的编程操作，对所述至少一个所选择的单元串中包括的所述源极选择晶体管当中的与第一源极选择线联接的源极选择晶体管进行编程，并且使用递增步进脉冲编程(ISPP)方法对与第二源极选择线联接的源极选择晶体管进行编程。

对于本发明所属领域的普通技术人员，根据下面结合附图进行的描述，本发明的这些和其它特征和优点将变得清楚。

附图说明

图1是例示了存储器装置的简化框图；

图2是例示了图1中示出的存储器单元阵列的实施方式的简化框图；

图3是例示了图2中示出的多个存储器块中的一个的电路图；

图4是例示了图3中示出的存储器块中包括的单个单元串的电路图；

图5是例示了根据实施方式的存储器装置的选择晶体管的编程操作的流程图；

图6是例示了根据实施方式的选择晶体管的编程操作的流程图；

图7是示出了图6的步骤S610中施加的电压示例的表；

图8是例示了根据实施方式的选择晶体管的编程操作的流程图；

图9是例示了图8的步骤S830和S840中施加的电压的波形图；

图10A和图10B是例示了根据实施方式的选择晶体管的阈值电压分布的示图；

图11是例示了根据实施方式的包括图1中示出的存储器装置的存储器系统的简化框图；

图12是例示了根据实施方式的图11中示出的存储器系统1000的应用示例的简化框图；以及

图13是例示了包括参照图12描述的存储器系统的计算系统的简化框图。

具体实施方式

下文中，用具体实施方式描述了本发明，然而，要注意，本发明不限于特定实施方式，并且可以在不脱离本发明的精神和范围的情况下用各种其它实施方式及其变形来实现本发明。

可以对根据本发明构思在附图中例示并且在说明书中描述的所描述的实施方式应用各种修改和改变。因此，根据本发明构思的实施方式不应该被解释为限于所描述的实施方式，而是可以包括不脱离本发明的精神和技术范围的所有实施方式及其改变、等同物或替代方案。

虽然可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是这些组件不必被理解为限于以上术语。使用以上术语将一个组件与另一个组件区分开，例如，在不脱离根据本公开构思的范围的情况下，第一组件可以被称为第二组件，并且类似地，第二组件可以被称为第一组件。

应该理解，当一个元件被称为“连接”或“联接”于另一个元件时，它可以直接连接或联接到另一个元件，或者还可以存在中间元件。相比之下，当一个元件被称为“直接连接”或“直接联接”于另一个元件时，不存在中间元件。

本申请中使用的术语仅用于描述具体实施方式，而不旨在限制本公开。除非上下文中另外清楚指示，否则本公开中的单数形式旨在也包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”指示存在说明书中描述的特征、数字、步骤、操作、组件、部件或其组合，但是并没有预先排除存在或附加一个或更多个其它特征、数字、步骤、操作、组件、部件或其组合的可能性。

若未被不同地定义，本文中使用的所有术语(包括技术或科学术语)就本公开而言应该具有本公开所属领域的技术人员所理解的含义。通用字典中定义的术语应该被理解为具有与本公开和相关领域的背景下将理解的相同的含义。

在一些实施方式中，将不详细地描述众所周知的处理、装置结构和技术，以避免本发明含糊不清。这旨在通过省略不必要的描述来更清楚地揭示本公开的主旨。

在下面的描述中，阐述了众多具体细节，以便对本发明提供全面的理解。本发明可在没有部分或全部这些具体细节中的情况下实践。在其它情形下，熟知的处理结构和/或处理没有被详细描述，以免不必要地混淆本发明。

还要注意，在一些情形下，如相关领域的技术人员将清楚的，与一个实施方式结合描述的特征或元件可被单独地使用或者与另一个实施方式的其它特征或元件结合地使用，除非另外具体指示。

下文中，将参照附图详细地描述本公开的示例性实施方式，以使得本领域的技术人员能够在不需要进行过度实验的情况下实现本公开的技术精神。

图1是例示了半导体存储器装置100的简化框图。

参照图1，半导体存储器装置100可以包括存储器单元阵列110和外围电路120。

存储器装置100的示例可以包括双数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻型随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻型随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移扭矩随机存取存储器(STT-RAM)。

在实施方式中，存储器装置100可以具有三维(3D)阵列结构。在实施方式中，存储器装置可以是三维闪存存储器。闪存存储器可以采用包括导电浮栅(FG)的电荷存储层，或者可以是其中电荷存储层包括绝缘层的电荷捕获闪存(CTF)存储器。

存储器单元阵列110可以通过行线RL与地址解码器121联接。存储器单元阵列110可以通过位线RL与读和写电路123联接。

存储器单元阵列110可以包括多个存储器块BLK1至BLKz(参见图2)。多个存储器块BLK1至BLKz中的每一个可以包括多个单元串CS11至CS2m(参见图3)。单元串CS11至CS2m中的每一个可以包括层叠在基板上方的多个存储器单元MC1至MCn。根据实施方式，多个存储器单元可以是非易失性存储器单元。

在多个存储器单元当中，与同一字线联接的存储器单元被定义为一页。换句话讲，存储器单元阵列110可以包括安排在多个存储器块BLK1至BLKz中的多个页。在实施方式中，存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的每一个可以包括多个虚设单元。一个或更多个虚设单元可以串联联接在漏极选择晶体管与单元串中的存储器单元之间和/或源极选择晶体管与单元串中的存储器单元之间。

根据实施方式，存储器单元中的每一个可以是存储单个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或存储四个数据比特的四级单元(QLC)。将参照图2至图4来更详细地描述存储器单元阵列110的示例性配置。

外围电路120可以包括地址解码器121、电压发生器122、读和写电路123、输入/输出缓冲器124和控制逻辑125。

地址解码器121可以通过行线RL与存储器单元阵列110联接。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。

地址解码器121可以受控制逻辑125控制，并且被配置成控制行线RL。地址解码器121可以从控制逻辑125接收地址ADDR。

在编程操作和读操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以被配置成对接收到的地址ADDR的块地址进行解码。地址解码器121可以根据解码后的块地址来选择至少一个存储器块。地址解码器121可以被配置成对接收到的地址ADDR的行地址进行解码。地址解码器121可以根据解码后的行地址来选择所选择的存储器块的漏极选择线中的一条，并且选择所选择的存储器块的多条字线中的一条。因此，可以选择与一页对应的存储器单元。

根据实施方式，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并且根据解码后的块地址来选择一个存储器块。

根据实施方式，存储器装置100可以对与源极选择线联接的选择晶体管进行编程。因此，可以控制源极选择晶体管的阈值电压达到预定的目标电平。在对源极选择晶体管进行编程操作期间，地址解码器121可以响应于控制逻辑125的控制而向所选择的源极选择线提供编程电压。

根据实施方式，地址解码器121可以包括用于对块地址进行解码的块解码器、用于对行地址进行解码的行解码器和地址缓冲器(未示出)。

电压发生器122可以被控制逻辑125控制。电压发生器122可以通过使用提供到存储器装置100的外部电力电压来产生内部电力电压。例如，电压发生器122可以通过调节外部电力电压来产生内部电力电压。内部电力电压可以被提供到地址解码器121、读和写电路123、输入/输出缓冲器124和控制逻辑125，并且被用作半导体存储器装置100的操作电压。

电压发生器122可以通过使用外部电力电压和内部电力电压中的至少一个来产生多个电压。根据实施方式，电压发生器122可以包括多个泵电容器，所述多个泵电容器接收内部电力电压并且通过响应于控制逻辑125的控制而选择性地启动所述多个泵电容器中的一个或更多个来产生多个电压。例如，电压发生器122可以产生将施加到行线RL的各种电压，并且将所产生的电压提供到地址解码器121。

读和写电路123可以通过位线BL与存储器单元阵列110联接。读和写电路123可以被控制逻辑125控制。

在擦除操作期间，读和写电路123可以使位线BL浮置。在进行编程操作期间，读和写电路123可以将来自输入/输出缓冲器124的数据DATA传送到位线BL。可以根据所传送的数据DATA对所选择的存储器单元进行编程。在读操作期间，读和写电路123可以通过位线BL从所选择的存储器单元读取数据DATA，并且将所读取的数据DATA输出到输入/输出缓冲器124。

根据实施方式，存储器装置100可以对与源极选择线联接的源极选择晶体管进行编程。在对源极选择晶体管进行编程期间，读和写电路123可以根据待编程的串向位线BL施加编程许可电压或编程禁止电压。当位线接收到编程许可电压时，对应的源极选择晶体管的阈值电压可以增大。当位线接收到编程禁止电压时，对应的源极选择晶体管的阈值电压可以得以保持。

根据实施方式，读和写电路123可以包括页缓冲器(或页寄存器)和列选择电路。

控制逻辑125可以与地址解码器121、电压发生器122、读和写电路123和输入/输出缓冲器124联接。控制逻辑125可以从输入/输出缓冲器124接收控制信号CTRL和地址ADDR。控制逻辑125可以被配置成响应于控制信号CTRL而控制存储器装置100的整体操作。控制逻辑125可以将地址ADDR传送到地址解码器121。

输入/输出缓冲器124可以从外部装置接收控制信号CTRL和地址ADDR，并且将接收到的控制信号CTRL和地址ADDR传送到控制逻辑125。另外，输入/输出缓冲器124可以被配置为将外部输入的数据DATA传送到读和写电路123，并且将从读和写电路123接收的数据DATA输出到外部装置。

图2是例示了图1中示出的存储器单元阵列110的实施方式的简化框图。

参照图2，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可具有三维结构。每个存储器块可以包括层叠在基板上的多个存储器单元。所述多个存储器单元可以在X方向、Y方向和Z方向上布置。下文中，在附图中，从基板的顶表面垂直突出的方向被定义为Z方向，而与基板的顶表面平行且彼此交叉的两个方向被分别定义为X方向和Y方向。Y方向可以对应于位线的延伸方向，并且X方向可以对应于行线的延伸方向。X方向和Y方向可以基本上彼此垂直地交叉。在附图中，箭头所指示的方向和与其相反的方向表示同一方向。

将参照图3更详细地描述每个存储器块的结构的示例。

图3是例示了图2的存储器块BLK1至BLKz中的一个(BLK1)的示例性配置的电路图。

参照图3，第一存储器块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。所述多个单元串CS11至CS1m和CS21至CS2m中的每一个可以在Z方向上延伸。在第一存储器块BLK1中，m个单元串可以在行方向(即，X方向)上布置。为了便于说明，如图3中所示，在列方向(即，Y方向)上仅布置两个单元串。然而，要理解，可以在列方向上布置三个或更多个单元串。

所述多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括层叠在存储器块BLK1下方的基板(未示出)上的第一源极选择晶体管SST1至第七源极选择晶体管SST7、第一存储器单元MC1至第n存储器单元MCn以及第一漏极选择晶体管DST1至第三漏极选择晶体管DST3。

选择晶体管SST1至SST7和DST1至DST3中的每一个以及存储器单元MC1至MCn中的每一个可以具有彼此相似的结构。根据实施方式，选择晶体管SST1至SST7和DST1至DST3和存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。因此，选择晶体管SST1至SST7和DST1至DST3和存储器单元MC1至MCn中的每一个可以具有根据电荷存储层中捕获的电子的数目而改变的阈值电压。

每个单元串的源极选择晶体管SST1至SST7可以串联联接在公共源极线CSL和存储器单元MC1至MCp之间。单元串CS11至CS1m和CS21至CS2m的第一源极选择晶体管SST1的源极可以共同与公共源极线联接。根据实施方式，例如，在同一行方向(X方向)上布置的单元串CS11至CS1m的第一源极选择晶体管SST1和第二源极选择晶体管SST2的栅极可以共同与在行方向上延伸的第一源极选择线SSL1_1联接。第一行中的单元串CS11至CS1m的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以与第一源极选择线SSL1_1联接。第二行中的单元串CS21至CS2m的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以与第一源极选择线SSL1_2联接。

根据实施方式，单个单元串中的与公共源极线CSL相邻的一个或更多个源极选择晶体管SST1和SST2可以联接到与剩余的源极选择晶体管SST3至SST7分离的另一条源极选择线。例如，第一行中的单元串CS11至CS1m的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以与第一源极选择线SSL1_1联接，第一行中的单元串CS11至CS1m的第三源极选择晶体管SST3至第七源极选择晶体管SST7可以与第二源极选择线SSL2_1联接。第二行中的单元串CS21至CS2m的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以与第一源极选择线SSL1_2联接。第二行中的单元串CS21至CS2m的第三源极选择晶体管SST3至第七源极选择晶体管SST7可以与第二源极选择线SSL2_2联接。

根据各个实施方式，第一存储器块BLK1的第一源极选择晶体管SST1至第七源极选择晶体管SST7可以彼此分离，并且与彼此被独立控制的第一源极选择线至第七源极选择线(未示出)联接。所述第一源极选择线至第七源极选择线(未示出)可以同时接收电平相同的电压或电平不同的电压。

在图3中，示出了七个源极选择晶体管，即，SST1至SST7。然而，根据实施方式的存储器块的单个单元串中包括的源极选择晶体管的数目不限于图3。例如，单个单元串可以包括少于或多于七个的源极选择晶体管。

每个单元串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST1至SST7与漏极选择晶体管DST1至DST3之间。处于相同高度的存储器单元可以与同一字线联接。第一存储器单元MC1至第n存储器单元MCn可以分别与第一字线WL1至第n字线WLn联接。

可以在每个单元串中设置至少一个漏极选择晶体管。每个单元串的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接在对应位线和存储器单元MC1至MCn之间。

每个单元串的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以与同一漏极选择线联接。在同一行上布置的单元串的漏极选择晶体管可以与在行方向上延伸的漏极选择线联接。第一行中的单元串CS11至CS1m的漏极选择晶体管与第一漏极选择线DSL1联接。第二行中的单元串CS21至CS2m的漏极选择晶体管可以与第二漏极选择线DSL2联接。

根据实施方式，每个单元串的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以与单条漏极选择线联接。另选地，与图3相比，每个单元串的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以与不同的漏极选择线联接。

虽然图3例示了三个漏极选择晶体管DST1至DST3，但是根据实施方式的存储器块的单个单元串中包括的漏极选择晶体管的数目不限于此。例如，在单个单元串中可以包括少于或多于三个的漏极选择晶体管。

在列方向上布置的单元串可以与在列方向上延伸的位线联接。如图3中例示的，第一列中的单元串CS11和CS21可以与第一位线BL1联接。第m列中的单元串CS1m和CS2m可以与第m位线BLm联接。

在行方向上布置的单元串中的与同一字线联接的存储器单元可以形成单页。例如，第一行中的单元串CS11至CS1m中的与第一字线WL1联接的存储器单元可以构成单页。第二行中的单元串CS21至CS2m中的与第一字线WL1联接的存储器单元可以构成另一页。当选择了漏极选择线DSL1和DSL2中的一条时，可以选择在一个行方向上布置的单元串。当选择了字线WL1至WLn中的一条时，可以从所选择的单元串选择一页。

根据另一个实施方式，偶数位线和奇数位线可以取代第一位线BL1至第m位线BLm。另外，在行方向上布置的单元串CS11至CS1m或CS21至CS2m当中的偶数单元串可以分别与偶数位线联接，并且在行方向上布置的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可以分别与奇数位线联接。

根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，可以设置一个或更多个虚设存储器单元，以减小源极选择晶体管SST1至SST7与存储器单元MC1至MCn之间的电场。另选地，可以设置一个或更多个虚设存储器单元，以减小漏极选择晶体管DST1至DST3与存储器单元MC1至MCn之间的电场。随着设置了更多的虚设存储器单元，能够提高存储器块BLK1的操作可靠性，然而会使存储器块BLK1的大小增加。随着设置了更少的虚设存储器单元，能够减小存储器块BLK1的尺寸，然而会使存储器块BLK1的操作可靠性劣化。

为了高效地控制至少一个虚设存储器单元，相应的虚设存储器单元可以具有所需的阈值电压。在存储器块BLK1的擦除操作之前或在存储器块BLK1的擦除操作之后，可以对虚设存储器单元中的全部或一些执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与相应虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。

如图1中所示的存储器装置100可以通过控制源极选择晶体管SST1至SST7将存储器单元MC1至MCn与公共源极线CSL电连接或断开。当源极选择晶体管SST1至SST7的阈值电压与所期望的电压分布非常不同时，可能无法有效地控制源极选择晶体管SST1至SST7。

例如，当源极选择晶体管SST1至SST7具有比所期望的电压分布大的阈值电压时，则当通过使源极选择晶体管SST1至SST7导通而执行任意操作时，通过源极选择晶体管SST1至SST7朝向公共源极线CSL流动的电流不期望地减小。换句话讲，通过单元串朝向公共源极线CSL流动的电流的量减小。

当源极选择晶体管SST1至SST7具有比所期望的阈值电压分布小的阈值电压时，则当通过使源极选择晶体管SST1至SST7截止而执行任意操作时，电流会意外地通过源极选择晶体管SST1至SST7朝向公共源极线CSL流动。

因此，将源极选择晶体管SST1至SST7的阈值电压可靠地设置成有效阈值电压是提高存储器装置100的可靠性的重要因素。

图4是例示了图3中示出的存储器块中包括的单元串中的一个的示例的电路图。

参照图4，一个单元串可以包括串联联接在公共源极线CSL和位线BL之间的第一源极选择晶体管SST1至第七源极选择晶体管SST7、第一存储器单元MC1至第n存储器单元MCn以及第一漏极选择晶体管DST1至第三漏极选择晶体管DST3。

第一源极选择晶体管SST1至第七源极选择晶体管SST7当中的第一源极选择晶体管SST1和第二源极选择晶体管SST2可以共同与第一源极选择线SSL1联接。第三源极选择晶体管SST3至第七源极选择晶体管SST7可以共同与第二源极选择线SSL2联接。

第一存储器单元MC1至第n存储器单元MCn可以分别与第一字线WL1至第n字线WLn联接。

第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以共同与漏极选择线DSL联接。

下文中，为了便于说明，假定存储器装置的存储器单元阵列包括包含图4中示出的单元串的存储器块。

图5是例示了存储器装置100的选择晶体管的编程操作的流程图。

参照图5，在步骤S510中，存储器装置100可以对包括在单个存储器块中的源极选择晶体管执行固定电压编程操作。例如，存储器装置100可以通过向包括在所选择的存储器块中的第一源极选择晶体管至第七源极选择晶体管的栅极施加具有固定电压电平的编程电压来对第一源极选择晶体管至第七源极选择晶体管进行编程。根据实施方式，可以在不进行单独的编程验证操作的情况下多次施加编程电压。当执行步骤S510时，源极选择晶体管SST1至SST7的阈值电压可以具有预定电平。

在步骤S520中，存储器装置100可以通过向漏极选择线DSL施加编程电压来对漏极选择晶体管DST1至DST3执行编程操作。当执行步骤S520时，漏极选择晶体管DST1至DST3的阈值电压可以大于预定电压。

在步骤S530中，存储器装置100可以对源极选择晶体管执行擦除操作。根据实施方式，存储器装置100可以对包括在一个存储器块中的源极选择晶体管中的一些执行擦除操作。例如，当所选择的存储器块包括四个单元串时，存储器装置100可以对这四个单元串中的两个执行擦除操作。存储器装置100可以向包括在存储器单元串中的第一源极选择晶体管SST1至第七源极选择晶体管SST7的栅极施加0V以进行擦除，并且向公共源极线CSL施加高擦除电压以增大沟道的电位，使得第一源极选择晶体管SST1至第七源极选择晶体管SST7可以被擦除。当执行步骤S530时，第一源极选择晶体管SST1至第七源极选择晶体管SST7的阈值电压可以减小。

在步骤S540中，存储器装置100可以对包括在被擦除的存储器单元串中的源极选择晶体管SST1至SST7执行第一编程操作和第二编程操作。例如，可以对与第一源极选择线SSL1联接的源极选择晶体管SST1和SST2执行第一编程操作。可以对与第二源极选择线SSL2联接的源极选择晶体管SST3至SST7执行第二编程操作。在第二编程操作期间，由于使用步骤S510中的固定编程电压对包括在步骤S530中未被擦除的存储器单元串中的第一选择晶体管SST1至第七选择晶体管SST7进行编程，因此第一源极选择晶体管SST1至第七源极选择晶体管SST7可以截止，从而禁止对对应的存储器单元串进行编程。

根据实施方式，可以使用具有固定电压电平的编程电压来执行第一编程操作，并且可以使用增量步进脉冲编程(ISPP)方法对第二编程操作进行编程。将参照以下将描述的图6至图10来详细地描述步骤S540。

图6是例示了根据实施方式的选择晶体管的编程操作的流程图。图6是例示了图5的步骤S540的示图。

参照图6，在步骤S610中，存储器装置100可以对与第一源极选择线SSL1联接的选择晶体管执行第一编程操作。可以使用具有固定电压电平的编程电压来执行第一编程操作。在第一编程操作期间施加到第一源极选择线SSL1的电压可以是第一编程电压VPGM1。

在步骤S620中，存储器装置100可以对与第二源极选择线SSL2联接的选择晶体管执行第二编程操作。根据实施方式，可以使用增量步进脉冲编程(ISSP)方法来执行第二编程操作。在第二编程操作期间，施加到第二源极选择线SSL2的电压可以是第二编程电压VPGM2。存储器装置100可以通过重复包括编程电压施加处理和编程验证处理的单个编程循环来执行第二编程操作。在编程循环的每次重复中，第二编程电压VPGM2的电平可以增大预定步进电压VSTEP的电平。通过使用ISPP方法执行编程操作，与第二源极选择线SSL2联接的选择晶体管的阈值电压分布的宽度可以小于与第一源极选择线SSL1联接的选择晶体管的阈值电压分布的宽度。

图7是示出了图6的步骤S610中施加的电压的表。

参照图1和图7，在使用具有固定电压电平的编程电压进行第一编程操作期间，存储器装置100的电压发生器122可以产生第一编程电压VPGM1。第一编程电压VPGM1可以对应于图7中示出的表中的Vpgm(固定)电压。

参照图4中示出的单元串的结构，控制逻辑125可以控制电压发生器122和地址解码器121，使得可以向漏极选择线DSL、字线WL1至WLn和第二源极选择线SSL2施加参考电压Vss。另外，控制逻辑125可以进行控制以使得还可以向公共源极线CSL施加参考电压Vss。根据实施方式，参考电压Vss可以是接地电压。漏极选择晶体管DST1至DST3的阈值电压、存储器单元MC1至MCn的阈值电压以及源极选择晶体管SST3至SST7的阈值电压可以得以保持。

控制逻辑125可以控制电压发生器122和地址解码器121，使得可以向第一源极选择线SSL1施加第一编程电压VPGM1(Vpgm(固定))。与第一源极选择线SSL1联接的源极选择晶体管SST1和SST2的阈值电压可以增大。

图8是例示了根据实施方式的选择晶体管的编程操作的流程图。

图8是例示了图6的步骤S610和S620的流程图。

在图8中，步骤S810和步骤S820对应于图6的步骤S610，并且步骤S830至步骤S850对应于图6的步骤S620。

参照图8，在步骤S810中，存储器装置100可以对与第一源极选择线SSL1联接的选择晶体管施加第一编程电压。第一编程电压可以具有固定的电压值。根据实施方式，可以多次施加第一编程电压。

在步骤S820中，存储器装置100可以确定与第一源极选择线SSL1联接的选择晶体管的编程验证对应于通过还是失败。例如，存储器装置100可以向与第一源极选择线SSL1联接的选择晶体管的栅极施加验证电压，并且基于通过位线输出的电压或电流的改变来确定与第一源极选择线SSL1联接的选择晶体管的编程验证对应于通过还是失败。当编程验证被确定为通过时，处理流行进到步骤S830，否则，处理流行进到步骤S810。

在步骤S830中，存储器装置100可以向与第二源极选择线SSL2联接的选择晶体管施加第二编程电压。根据实施方式，第二编程电压的电压电平可以大于第一编程电压的电压电平。

在步骤S840中，存储器装置100可以确定与第二源极选择线SSL2联接的选择晶体管的编程验证对应于通过还是失败。例如，存储器装置100可以向与第二源极选择线SSL2联接的选择晶体管的栅极施加验证电压，并且基于通过位线输出的电压或电流的改变来确定与第二源极选择线SSL2联接的选择晶体管的编程验证对应于通过还是失败。当编程验证被确定为通过时，终止选择晶体管的编程操作。当编程验证没有通过时，处理流行进到步骤S850。

在步骤S850中，存储器装置100可以将第二编程电压增大预定的步进电压。然后，处理流行进到步骤S830，并且存储器装置100可以将具有增大的电压电平的第二编程电压再次施加到与第二源极选择线SSL2联接的选择晶体管。

图9是例示了图8的步骤S830和步骤S840中施加的电压的波形图。

图9例示了在单个编程循环中施加到相应线的用于对与第二源极选择线SSL2联接的选择晶体管进行编程的电压。

在图9中，时间点t0至t5对应于编程电压施加处理，并且时间点t5至t7对应于编程验证处理。

参照图9，在从t0至t1的时间段期间，可以向所选择的单元串的漏极选择线DSL施加第一漏极选择电压PDS1。另外，在t0，核心电压VCORE可以联接到位线BL和公共源极线CSL。可以施加第一漏极选择电压PDSL1，以使漏极选择晶体管DST1至DST3导通。可以施加核心电压VCORE，使得可以向所选择的单元串的沟道区域施加升压电压。

在t1，可以向所选择的第二源极选择线SSL2和字线WL施加编程通过电压VPASS_P。可以施加编程通过电压VPASS_P，以使存储器单元MC导通。

在t2，可以向第二源极选择线SSL2施加编程电压VPGM。编程电压VPGM可以对应于以上参照图8描述的第二编程电压。因此，当重复编程循环时，可以逐渐增大编程电压VPGM的电平。

在t3，可以向第二源极选择线SSL2再次施加编程通过电压VPASS_P，以便使第二源极选择线SSL2和字线WL同时放电。

在t4，第二源极选择线SSL2和字线WL可以放电。第二源极选择线SSL2的电压和字线WL的电压可以减小至放电电压VMV。

在第二源极选择线SSL2和字线WL放电之后，在达到t5之前，可以分别向漏极选择线DSL和第一源极选择线SSL1施加漏极选择线电压VDSL和源极选择线电压VSSL，以验证第二源极选择线SSL2。可以施加漏极选择线电压VDSL和源极选择线电压VSSL，以分别使漏极选择晶体管DST1至DST3和与第一源极选择线SSL1联接的源极选择晶体管SST1和SST2导通。可以向字线WL施加读通过电压VPASS_R。可以向公共源极线CSL施加0V的电压。

在t5，可以向第二源极选择线SSL2施加验证电压VPV。当向第二源极选择线SSL2施加验证电压VPV时，可以响应于与第二源极选择线SSL2联接的源极选择晶体管SST3至SST7的阈值电压而向位线输出感测电压PBSENSE-Vth。可以根据感测电压PBSENSE-Vth的电压电平来确定编程验证是通过还是失败。

在t6，可以施加具有相同电压电平的电压，以使第二源极选择线SSL2和字线WL同时放电。在t7，所有线都可以放电。

图10A和图10B是例示了根据实施方式的被编程的选择晶体管的阈值电压分布的图。

如图10A中所示，可以通过多次施加具有固定电压电平的编程电压对第一源极选择晶体管SST1至第七源极选择晶体管SST7进行编程。如图10B中所示，在对第一源极选择晶体管SST1和第二源极选择晶体管SST2执行使用具有固定电压电平的编程电压的第一编程操作之后，通过使用ISPP方法对第三源极选择晶体管SST3至第七源极选择晶体管SST7执行第二编程操作。

参照图10A，源极选择晶体管的初始阈值电压可以宽地分布在第一阈值电压VTH1和第三阈值电压VTH3。当通过多次施加具有固定电压电平的编程电压对源极选择晶体管进行编程时，第一源极选择晶体管SST1至第七源极选择晶体管SST7全都可以被编程为具有比第二阈值电压VTH2大的阈值电压。然而，由于使用了固定电压电平，因此根据源极选择晶体管的特性而阈值电压增加的幅度不同，因此存在阈值电压分布的幅度增大的问题。

如图10B中所示，当使用具有固定电压电平的编程电压对与第一源极选择线SSL1联接的第一源极选择晶体管SST1和第二源极选择晶体管SST2进行编程时，第一源极选择晶体管SST1和第二源极选择晶体管SST2可以被编程为具有比VTH2高的阈值电压。沟道自升压会是可能的，从而不通过使用第一源极选择晶体管SST1和第二源极选择晶体管SST2对包括在未选择的单元串中的源极选择晶体管进行编程。因此，第三源极选择晶体管至第七源极选择晶体管可以被编程为具有比第二阈值电压VTH2高的第三阈值电压VTH3高且更窄的阈值电压分布。

图11是例示了包括以上参照图1描述的存储器装置100的存储器系统1000的简化框图。

参照图11，存储器系统1000可以包括存储器装置100和控制器1200。

存储器装置100可以与以上参照图1描述的存储器装置基本上相同的方式进行配置和操作。下文中，将省略重复的说明。

控制器1200可以与主机和存储器装置100联接。控制器1200可以被配置成在主机请求时访问存储器装置100。例如，控制器1200可以控制存储器装置100的读操作、编程操作、擦除操作和/或后台操作。控制器1200可以提供存储器装置100和主机之间的接口。控制器1200可以运行用于控制存储器装置100的固件。

控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和纠错块1250。

RAM 1210可以用作处理单元1220的操作存储器、半导体存储器装置100和主机之间的高速缓存存储器和/或半导体存储器装置100和主机之间的缓冲存储器。

处理单元1220可以控制控制器1200的整体操作。

主机接口1230包括用于进行主机和控制器1200之间的数据交换的协议。例如，控制器1200可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子装置(IDE)协议、专用协议等这样的各种协议中的一种或更多种与主机通信。

存储器接口1240可以与存储器装置100通过接口连接。例如，存储器接口包括NAND接口或NOR接口。

纠错块1250可以使用纠错码(ECC)来检测并纠正从存储器装置100接收到的数据中的错误。

通过提供参照图1至图10描述的存储器装置100，提供了可靠性提高的存储器系统1000。

控制器1200和存储器装置100可以被集成在一个半导体器件中。在实施方式中，控制器1200和半导体存储器装置100可被集成到单个半导体器件中，以形成存储器卡。例如，控制器1200和存储器装置100可以被集成到单个半导体器件中，形成诸如个人计算机存储器卡国际协会(PCMCIA)、小型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、通用闪存存储器(UFS)等这样的存储器卡。

控制器1200和存储器装置100可以被集成到单个半导体器件中，以形成半导体驱动器(固态驱动器(SSD))。半导体驱动器(SSD)可以包括被配置成将数据存储在半导体存储器中的存储器装置。当存储器系统1000用作半导体驱动器(SSD)时，能够显著提高与存储器系统1000联接的主机的操作速率。

在另一个示例中，存储器系统1000可以被提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏控制台、导航装置、黑匣子、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片播放器、数字图片记录器、数字视频记录器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种装置中的一种、用于形成计算机网络的各种电子装置中的一种、用于形成远程信息处理网络的各种电子装置中的一种、RFID装置或者用于形成计算系统的各种元件中的一个等这样的电子装置的各种元件中的一个。

在示例性实施方式中，存储器装置100或存储器系统1000可以按各种方式的封装进行安装。例如，半导体存储器装置100或存储器系统1000可以按诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包中晶片、晶圆形式晶片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等这样的各种方法进行封装。

图12是例示了图11中示出的存储器系统1000的应用示例(2000)的简化框图。

参照图12，存储器系统2000可以包括存储器装置2100和控制器2200。存储器装置2100可以包括多个半导体存储器芯片。所述多个半导体存储器芯片可以被划分成多个组。

图12例示了多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以与参照图1描述的半导体存储器装置100相同地配置和操作。

每个组可以被配置成通过单个公共通道与控制器2200进行通信。控制器2200可以按照与参照图11描述的控制器1200基本相同的方式进行配置，并且被配置成控制存储器装置2100的多个存储器芯片。

图12例示了与单个通道联接的多个半导体存储器芯片。然而，可以修改存储器系统2000，使得单个存储器芯片可以与对单个通道联接。

图13是例示了包括以上参照图12描述的存储器系统2000的计算系统3000的简化框图。

参照图13，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。

存储器系统2000可以通过系统总线3500与中央处理单元3100、RAM 3200、用户接口3300和电源3400电连接。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以被存储在存储器系统2000中。

图13例示了存储器装置2100通过控制器2200与系统总线3500联接。然而，在该实施方式的变形形式中，存储器装置2100可以与系统总线3500直接联接，在这种情况下，控制器2200的功能可以由中央处理单元3100和RAM 3200来执行。

图13例示了提供以上参照图12描述的存储器系统2000。然而，可以用参照图11描述的存储器系统1000来替代存储器系统2000。根据实施方式，计算系统3000可以包括以上分别参照图11和图12描述的存储器系统1000和2000这二者。

根据实施方式，与公共源极线相邻的每个单元串的至少一个源极选择晶体管可以与第一源极选择线联接，并且其它源极选择晶体管可以与第二源极选择线联接。可以使用具有固定电压电平的编程电压对与第一源极选择线联接的源极选择晶体管进行编程，并且可以使用ISPP方法对与第二源极选择线联接的源极选择晶体管进行编程，使得能够高效地对与第二源极选择线联接的源极选择晶体管执行编程操作。因此，提供了一种可靠性提高的存储器系统。

根据本发明的实施方式，提供了具有改进的选择晶体管的阈值电压分布的存储器装置及其操作方法。

对于本领域技术人员将显而易见的是，可以在不脱离本发明的精神或范围的情况下对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖落入所附的权利要求及其等同物的范围内的所有这些修改。

各个实施方式涉及具有改进的选择晶体管的阈值电压分布的存储器装置及其操作方法。

在以上讨论的实施方式中，能够选择性地执行或跳过一些步骤。另外，每个实施方式中的步骤可以不总是以常规顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助具有本领域普通技术人员更清楚地理解本公开，而不是限制本公开的界限。换句话讲，本公开所属领域的普通技术人员将能够容易地理解能够基于本公开的技术范围对所描述的实施方式进行各种修改。

已经参照附图描述了本公开的实施方式，并且在描述中使用的特定术语或词语应该根据本公开的精神来理解，而不是限制其主题。应当理解，本文中描述的基本发明构思的许多变形和修改仍将落入所附的权利要求及其等同物中限定的本公开的精神和范围内。

Claims

1.一种操作包括单元串的存储器装置的方法，所述单元串包括在垂直方向上层叠到基板的多个源极选择晶体管、多个存储器单元和多个漏极选择晶体管，该方法包括以下步骤：

使用固定的编程电压对所述多个源极选择晶体管当中的一个或更多个第一源极选择晶体管进行编程；以及

使用增量步进脉冲编程ISPP方法对所述多个源极选择晶体管当中的除了所述一个或更多个第一源极选择晶体管之外的至少一个第二源极选择晶体管进行编程，

其中，在所述至少一个第二源极选择晶体管的编程期间保持所述一个或更多个第一源极选择晶体管的阈值电压。

2.根据权利要求1所述的方法，其中，所述一个或更多个第一源极选择晶体管联接到与公共源极线相邻的第一源极选择线，并且

所述至少一个第二源极选择晶体管联接到与所述第一源极选择线相邻的第二源极选择线。

3.根据权利要求2所述的方法，其中，对所述一个或更多个第一源极选择晶体管进行编程的步骤包括以下步骤：

执行对所述一个或更多个第一源极选择晶体管进行编程的第一编程操作，并且

其中，对所述至少一个第二源极选择晶体管进行编程的步骤包括以下步骤：

在完成所述第一编程操作之后，执行对所述至少一个第二源极选择晶体管进行编程的第二编程操作。

4.根据权利要求3所述的方法，其中，执行所述第一编程操作的步骤包括以下步骤：

向与所述第一源极选择线联接的所述一个或更多个第一源极选择晶体管提供与所述固定的编程电压对应的第一编程电压达预定次数。

5.根据权利要求3所述的方法，其中，执行所述第一编程操作的步骤包括以下步骤：

向与所述第一源极选择线联接的所述一个或更多个第一源极选择晶体管施加与所述固定的编程电压对应的第一编程电压；以及

验证与所述第一源极选择线联接的所述一个或更多个第一源极选择晶体管的阈值电压是否达到第一目标阈值电压。

6.根据权利要求5所述的方法，其中，执行所述第二编程操作的步骤包括以下步骤：

向与所述第二源极选择线联接的所述至少一个第二源极选择晶体管施加第二编程电压；

验证与所述第二源极选择线联接的所述至少一个第二源极选择晶体管的阈值电压是否达到第二目标阈值电压；以及

根据验证结果将所述第二编程电压的电平增大步进电压。

7.根据权利要求6所述的方法，其中，所述第二编程电压的电压电平高于所述第一编程电压的电压电平。

8.根据权利要求6所述的方法，其中，所述第二目标阈值电压的电压电平高于所述第一目标阈值电压的电压电平。

9.根据权利要求1所述的方法，其中，所述单元串中所包括的所述第一源极选择晶体管的数目小于所述单元串中所包括的所述第二源极选择晶体管的数目。

10.根据权利要求1所述的方法，其中，所述单元串中所包括的所述第一源极选择晶体管的数目是两个，并且所述单元串中所包括的所述第二源极选择晶体管的数目是五个。

11.一种存储器装置，该存储器装置包括：

存储器单元阵列，该存储器单元阵列包括单元串，所述单元串包括串联联接到公共源极线的多个源极选择晶体管、与位线联接的至少一个漏极选择晶体管以及在所述至少一个漏极选择晶体管和所述多个源极选择晶体管之间的多个存储器单元；

外围电路，该外围电路对所述多个源极选择晶体管执行编程操作；以及

控制逻辑，该控制逻辑控制所述外围电路，以在所述编程操作期间，使用固定的编程电压对所述多个源极选择晶体管当中的一个或更多个第一源极选择晶体管进行编程，并且使用递增步进脉冲编程ISPP方法对所述多个源极选择晶体管当中的除了所述一个或更多个第一源极选择晶体管之外的第二源极选择晶体管进行编程，

其中，在所述第二源极选择晶体管的编程期间保持所述一个或更多个第一源极选择晶体管的阈值电压。

12.根据权利要求11所述的存储器装置，其中，所述第一源极选择晶体管联接到与所述公共源极线相邻的第一源极选择线，并且

所述第二源极选择晶体管联接到与所述第一源极选择线相邻的第二源极选择线。

13.根据权利要求12所述的存储器装置，其中，所述控制逻辑控制所述外围电路执行对所述第一源极选择晶体管进行编程的第一编程操作和对所述第二源极选择晶体管进行编程的第二编程操作。

14.根据权利要求13所述的存储器装置，其中，所述控制逻辑控制所述外围电路将具有所述固定的编程电压的第一编程电压提供到所述第一源极选择晶体管达预定次数。

15.根据权利要求14所述的存储器装置，其中，所述控制逻辑验证所述第一源极选择晶体管的阈值电压是否达到第一目标阈值电压。

16.根据权利要求15所述的存储器装置，其中，所述控制逻辑向所述第二源极选择晶体管施加第二编程电压，验证所述第二源极选择晶体管的阈值电压是否达到第二目标阈值电压，并且根据验证结果将所述第二编程电压的电平增大预定的步进电压。

17.根据权利要求16所述的存储器装置，其中，所述第二编程电压的电压电平高于所述第一编程电压的电压电平。

18.根据权利要求16所述的存储器装置，其中，所述第二目标阈值电压的电压电平高于所述第一目标阈值电压的电压电平。

19.根据权利要求12所述的存储器装置，其中，所述单元串中所包括的所述第一源极选择晶体管的数目小于所述单元串中所包括的所述第二源极选择晶体管的数目。

20.根据权利要求12所述的存储器装置，其中，所述单元串中所包括的所述第一源极选择晶体管的数目是两个，并且所述单元串中所包括的所述第二源极选择晶体管的数目是五个。