TWI618071B - 包含虛設記憶胞的半導體記憶體裝置及將其編程的方法 - Google Patents

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Abstract

一種半導體記憶體以及一種編程其的方法被提出。一種半導體記憶體裝置可包含一記憶胞陣列，其包含複數個正常記憶胞、一選擇電晶體、以及一虛設記憶胞。所述半導體記憶體裝置可包含一電壓產生器，其被配置以在一編程操作中用於產生一施加至所述複數個正常記憶胞中所選的一正常記憶胞的編程電壓，並且用於產生一施加至所述虛設記憶胞的虛設字線電壓。所述半導體記憶體裝置可包含一控制邏輯，其被配置以用於控制所述電壓產生器，以根據所述編程電壓來調整所述虛設字線電壓。

Description

包含虛設記憶胞的半導體記憶體裝置及將其編程的方法
本揭露內容的實施例是大致有關於一種電子裝置，更具體而言是有關於一種包含一虛設記憶胞的半導體記憶體裝置以及一種將其編程的方法。
相關申請案的交互參照
本申請案主張2014年10月2日向韓國智慧財產局申請的韓國專利申請案號10-2014-0133331的優先權，所述韓國專利申請案的整個揭露內容是被納入在此作為參考。
半導體記憶體裝置是一種利用一半導體加以體現的記憶體裝置，所述半導體是由矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)及/或類似者所形成的。半導體記憶體裝置可被分類成兩種主要類型。一種類型可以是針對於易失性(volatile)記憶體裝置，而另一種類型則是針對於非易失性記憶體裝置。
當電源的供應切斷時，儲存在所述易失性記憶體中的資料會被抹除。所述易失性記憶體裝置可包含一靜態RAM(SRAM)、一動態RAM(DRAM)、一同步DRAM(SDRAM)及/或類似者。儘管電源的供應可能被 切斷，但是所述非易失性記憶體裝置仍然維持儲存在其本身內的資料。所述非易失性記憶體裝置可包含一唯讀記憶體(ROM)、一可編程ROM(PROM)、一電性可編程ROM(EPROM)、一電性可抹除且可編程ROM(EEPROM)、一快閃記憶體、一相變式RAM(PRAM)、一磁性式RAM(MRAM)、一電阻式RAM(RRAM)、一鐵電式RAM(FRAM)、及/或類似者。快閃記憶體可被分類為一NOR類型或是一NAND類型。
半導體記憶體裝置可包含一記憶胞陣列。所述記憶胞陣列可包含用於儲存資料的正常記憶胞、以及用於改善所述記憶胞陣列的可靠度的虛設記憶胞。
根據一實施例，一種半導體記憶體裝置可包含一記憶胞陣列，其包含複數個正常記憶胞、一選擇電晶體、以及一連接在所述複數個正常記憶胞以及所述選擇電晶體之間的虛設記憶胞。所述半導體記憶體裝置可包含一電壓產生器，其被配置以在一編程操作中用於產生一施加至所述複數個正常記憶胞中所選的一正常記憶胞的編程電壓，並且用於產生一施加至所述虛設記憶胞的虛設字線電壓。所述半導體記憶體裝置可包含一控制邏輯，其被配置以用於控制所述電壓產生器，以根據所述編程電壓來調整所述虛設字線電壓。
根據一實施例，一種半導體記憶體裝置可包含複數個記憶體區塊，其包含複數個正常記憶胞、一選擇電晶體、以及複數個連接在所述複數個正常記憶胞以及所述選擇電晶體之間的虛設記憶胞。所述半導體記憶體裝置可包含一週邊電路，其被配置以用於在一第一編程電壓被施加至 一所選的記憶體區塊的所述複數個正常記憶胞中的一所選的正常記憶胞時，施加第一及第二虛設字線電壓至所述複數個虛設記憶胞中的第一及第二虛設記憶胞。所述週邊電路可以是在一高於所述第一編程電壓的第二編程電壓被施加至所選的正常記憶胞時，施加一高於所述第一虛設字線電壓的第三虛設字線電壓至所述第一虛設記憶胞，並且可以施加一高於所述第二虛設字線電壓的第四虛設字線電壓至所述第二虛設記憶胞。
根據一實施例，一種編程一半導體記憶體裝置的方法被提出。根據一實施例的編程所述半導體記憶體裝置的所述方法可包含施加一第一編程電壓至所述複數個正常記憶胞中所選的一記憶胞，並且施加一第一虛設字線電壓至所述虛設記憶胞，以執行一第一編程迴圈。所述方法亦可包含在所述第一編程迴圈之後，施加一高於所述第一編程電壓的第二編程電壓至所選的記憶胞，並且施加一高於所述第一虛設字線電壓的第二虛設字線電壓至所述虛設記憶胞，以執行一第二編程迴圈。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧位址解碼器
130‧‧‧電壓產生器
140‧‧‧讀取/寫入電路
150‧‧‧輸入/輸出緩衝器
160‧‧‧控制邏輯
1000‧‧‧記憶體系統
1200‧‧‧控制器
1210‧‧‧隨機存取記憶體(RAM)
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧記憶體介面
1250‧‧‧錯誤校正區塊
2000記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源供應器
3500‧‧‧系統匯流排
A、a‧‧‧第一位準
ADDR‧‧‧位址
B、b‧‧‧第二位準
BL、BL1~BLm‧‧‧位元線
BLK1~BLKz、BLK1'‧‧‧記憶體區塊
BLKG1~BLKGj‧‧‧記憶體區塊群組
C、c‧‧‧第三位準
CH1~CHk‧‧‧第一至第k通道
CHL‧‧‧通道層
CS11~CS1m、CS21~CS2m、CS11'~CS1m'、CS21'~CS2m'‧‧‧胞串
CSL‧‧‧共同的源極線
CTRL‧‧‧控制信號
D、d‧‧‧第四位準
DATA‧‧‧資料
DMC1、DMC2‧‧‧第一及第二汲極側虛設記憶胞
DSL1、DSL2‧‧‧第一及第二汲極選擇線
DST‧‧‧汲極選擇電晶體
dV1‧‧‧第一差值
dV2‧‧‧第二差值
dVdwl1‧‧‧第一增量
dVdwl2‧‧‧第二增量
dVswl1‧‧‧第三增量
dVswl2‧‧‧第四增量
DWL1、DWL2‧‧‧第一及第二汲極側虛設字線
Host‧‧‧主機
loop1、loop2‧‧‧編程迴圈
MC1~MCn‧‧‧第一至第n正常記憶胞
p‧‧‧斜率
PT‧‧‧管道電晶體
q‧‧‧斜率
RL‧‧‧列線
SSL1、SSL2‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
SMC1、SMC2‧‧‧第一及第二源極側虛設記憶胞
SWL1、SWL2‧‧‧第一及第二源極側虛設字線
t1‧‧‧第一時間
t2‧‧‧第二時間
V‧‧‧比例
V1‧‧‧第一電壓位準
V2‧‧‧第二電壓位準
V3‧‧‧第三電壓位準
Vdwl1、Vdwl1'、Vdwl11‧‧‧第一汲極側虛設字線電壓
Vdwl2、Vdwl2'、Vdwl22‧‧‧第二汲極側虛設字線電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧編程電壓
Vpgm1~Vpgm5‧‧‧第一至第五編程電壓
Vpmt‧‧‧編程禁止電壓
Vpre1、Vpre2‧‧‧第一及第二預電壓
Vpre_pass‧‧‧預通過電壓
Vpre_pgm‧‧‧預編程電壓
Vrd‧‧‧讀取通過的電壓
Vswl1、Vswl1'‧‧‧第一源極側虛設字線電壓
Vswl2、Vswl2'‧‧‧第二源極側虛設字線電壓
Vtrf‧‧‧關斷電壓
Vtrn‧‧‧導通電壓
Vvrf‧‧‧驗證電壓
W‧‧‧比例
WL1~WLn‧‧‧第一至第n正常字線
x、x'‧‧‧比例
y、y'‧‧‧比例
圖1是描繪一種半導體記憶體裝置的一表示的一個例子的方塊圖。
圖2是描繪在圖1中所描繪的一記憶胞陣列的一實施例的一表示的一個例子的方塊圖。
圖3是描繪根據一實施例，在圖2中所描繪的記憶體區塊中的任一個的一表示的一個例子的電路圖。
圖4是描繪在圖2中所描繪的記憶體區塊中的任一個的一實施例的一表示的一個例子的電路圖。
圖5是描繪根據一實施例，在一編程操作期間施加至一所選的正常的字線的一電壓的一表示的一個例子的圖。
圖6是描繪當第一至第五編程電壓被施加時，一編程禁止串在圖5中所描繪的一第一時間以及一第二時間的一通道電壓的一表示的一個例子的圖。
圖7是描繪根據一實施例，在一編程操作中施加至一所選的記憶體區塊的電壓的一表示的一個例子的表。
圖8是描繪根據一實施例的汲極側虛設字線電壓的一表示的一個例子的圖。
圖9至10是描繪在所選的胞串中的一編程禁止串的一通道電位的一表示的一個例子的圖。
圖11是描繪根據一實施例的源極側虛設字線電壓的一表示的一個例子的圖。
圖12是描繪根據一實施例，在一種半導體記憶體裝置的一編程操作期間施加至正常的字線與汲極側虛設字線的電壓的一表示的一個例子的時序圖。
圖13是描繪被分類成為複數個記憶體區塊群組的複數個記憶體區塊的一表示的一個例子的圖。
圖14是描繪當不同的記憶體區塊是個別地加以選擇時的汲極側虛設字線電壓的一表示的一個例子的圖。
圖15是描繪一種包含在圖1中所描繪的半導體記憶體裝置的記憶體系統的一表示的一個例子的方塊圖。
圖16是描繪在圖15中所描繪的記憶體系統的一應用實施例的一表示的一個例子的方塊圖。
圖17是描繪一種包含參考圖16所描繪的記憶體系統的計算系統的一表示的一個例子的方塊圖。
在以下，各種的實施例將會參考所附的圖式來加以描述。在以下的說明以及所附的圖式中，眾所周知的功能或結構的詳細說明若會以不必要的細節模糊本申請案的話，其將會被省略。再者，所述實施例可以用不同的形式來體現，因而不應該被解釋為受限於在此闡述的實施例。
在此說明書中，將會瞭解到的是，當一部分"連接至"另一部分時，所述部分可以"直接連接至"另一部分、或是所述部分可以"間接連接至"另一部分，其中在所述部分之間有一介於中間的元件。在此說明書中，將會瞭解到的是，當一部分"包含"另一部分時，在沒有任何相反的陳述下，所述部分都不應該排除另一元件，而是可包含另一元件。
所述實施例可以是針對於具有增高的可靠度的半導體記憶體裝置以及編程其的方法。
圖1是描繪根據一實施例的一種半導體記憶體裝置100的一表示的一個例子的方塊圖。
參照圖1，所述半導體記憶體裝置100可包含一記憶胞陣列110、一位址解碼器120、以及一電壓產生器130。所述半導體記憶體裝置100可包含一讀取/寫入電路140、一輸入/輸出緩衝器150、以及一控制邏輯160。
所述記憶胞陣列110可以透過列線RL來連接至所述位址解碼器120。所述記憶胞陣列110可以透過位元線BL來連接至所述讀取/寫入電路140。
所述記憶胞陣列110可包含複數個記憶體區塊。所述複數個記憶體區塊的每一個可包含複數個堆疊在一基板上的記憶胞。在一實施例中，所述複數個記憶胞可以是非易失性記憶胞。在一實施例中，所述複數個記憶胞可被定義為一種單一位準胞、或是一種多位準胞。所述記憶胞陣列110是在以下參考圖2至4來加以解說。
所述位址解碼器120可以透過列線RL來連接至所述記憶胞陣列110。所述列線RL可包含汲極選擇線、正常字線、虛設字線、源極選擇線、以及一共同的源極線。在一實施例中，所述列線RL可以進一步包含一管道(pipe)選擇線。
所述位址解碼器120可被配置以響應於控制邏輯160的一控制來操作所述列線RL。所述位址解碼器120可以從控制邏輯160接收一位址ADDR。
在一實施例中，在一編程操作以及一讀取操作中，所述位址ADDR可包含一區塊位址以及一列位址。所述位址解碼器120可被配置以解碼所接收到的位址ADDR。所述位址解碼器120可以根據經解碼的區塊位址來選擇一記憶體區塊。所述位址解碼器120可被配置以在所接收到的位址ADDR中解碼一列位址。所述位址解碼器120可以根據經解碼的列位址來選擇所選的記憶體區塊的汲極選擇線中的任一個，並且可以選擇所選的記憶體區塊的複數個字線中的任一個。因此，對應於一頁的正常記憶胞可加以 選擇。
在一實施例中，在一抹除操作中，所述位址ADDR可包含區塊位址。所述位址解碼器120可以解碼區塊位址，並且可以根據經解碼的區塊位址來選擇一記憶體區塊。所選的記憶體區塊的資料可被抹除。
在一實施例中，所述位址解碼器120可包含一區塊解碼器、一列解碼器、以及一位址緩衝器、及/或類似者。
所述電壓產生器130可以響應於控制邏輯160的控制來操作。所述電壓產生器130可以利用一被供應至所述半導體記憶體裝置100的外部的電源電壓來產生一內部的電源電壓。例如，所述電壓產生器130可以調節所述外部的電源電壓，並且因此產生所述內部的電源電壓。由所述電壓產生器130產生的內部的電源電壓可被供應至所述位址解碼器120、讀取/寫入電路140、輸入/輸出緩衝器150、以及控制邏輯160，並且可被使用作為所述半導體記憶體裝置100的一操作電壓。
所述電壓產生器130可以利用所述外部的電源電壓以及內部的電源電壓中的至少一個來產生複數個電壓。在一實施例中，所述電壓產生器130可包含複數個接收所述內部的電源電壓的泵送(pumping)電容器，並且可以響應於所述控制邏輯160的控制來選擇性地啟動所述複數個泵送電容器，藉此產生所述複數個電壓。所述電壓產生器130可以產生各種將被施加至所述列線的電壓，並且供應所產生的電壓至所述位址解碼器120。例如，在編程操作中，所述電壓產生器130可以產生一具有一高電壓的編程電壓，並且所述位址解碼器120可以施加所產生的編程電壓至一所選的正常字線。在編程操作中，所述電壓產生器130可以產生一低於所述 編程電壓的通過電壓，並且所述位址解碼器120可以施加所產生的通過電壓至非所選的正常字線。
所述讀取/寫入電路140可以透過位元線BL來連接至所述記憶胞陣列110。所述讀取/寫入電路140可以響應於所述控制邏輯160的控制來操作。
所述讀取/寫入電路140可以和輸入/輸出緩衝器150通訊資料DATA。在編程操作中，所述讀取/寫入電路140可以透過輸入/輸出緩衝器150來接收資料DATA。在讀取操作中，所述讀取/寫入電路140可以輸出所述資料DATA至輸入/輸出緩衝器150。
在一實施例中，所述讀取/寫入電路140可包含頁緩衝器(或是頁暫存器)、行選擇電路、及/或類似者。
所述輸入/輸出緩衝器150可以從外部接收一控制信號CTRL以及一位址ADDR，並且可以發送所接收到的控制信號CTRL以及位址ADDR至所述控制邏輯160。所述輸入/輸出緩衝器150可被配置以在編程操作期間，發送從外部輸入的資料DATA至所述讀取/寫入電路140。所述輸入/輸出緩衝器150可以在讀取操作期間，輸出從所述讀取/寫入電路140接收到的資料DATA至外部。
所述控制邏輯160可以連接至位址解碼器120、電壓產生器130、讀取/寫入電路140、以及輸入/輸出緩衝器150。所述控制邏輯160可以從輸入/輸出緩衝器150接收所述控制信號CTRL以及位址ADDR。所述控制邏輯160可被配置以響應於控制信號CTRL來控制所述半導體記憶體裝置100的整體操作。所述控制邏輯160可以發送位址ADDR至所述位址解 碼器120。
在一實施例中，所述半導體記憶體裝置100可以是一快閃記憶體裝置。
圖2是描繪在圖1中所描繪的一記憶胞陣列110的一實施例的一表示的一個例子的方塊圖。
參照圖2，所述記憶胞陣列110可包含複數個記憶體區塊BLK1至BLKz。所述記憶體區塊BLK1至BLKz的每一個可以具有一種三維的結構。所述記憶體區塊BLK1至BLKz的每一個可包含複數個堆疊在一基板上的記憶胞。所述複數個記憶胞可被配置在一+X方向、一+Y方向、以及一+Z方向上。每個記憶體區塊的一結構將會參考圖3來加以解說。
圖3是描繪在圖2中所描繪的記憶體區塊BLK1至BLKz中的任一記憶體區塊(亦即，BLK1)的一表示的一個例子的電路圖。
參照圖3，所述第一記憶體區塊BLK1可包含複數個胞串CS11至CS1m、CS21至CS2m。所述複數個胞串CS11至CS1m、CS21至CS2m的每一個可以是為一'U'形。在所述第一記憶體區塊BLK1中，m個胞串是被配置在一列方向(亦即，所述+X方向)上。在圖3中，兩個胞串被配置在一行方向(亦即，所述+Y方向)上。然而，此只是為了解說的方便而已，並且將會瞭解到的是，三個或更多胞串可被配置在所述行方向上。
所述複數個胞串CS11至CS1m、CS21至CS2m的每一個可包含至少一源極選擇電晶體SST、源極側虛設記憶胞SMC1及SMC2中的至少一個、第一至第n正常記憶胞MC1至MCn、以及一管道電晶體PT。所述複數個胞串CS11至CS1m、CS21至CS2m的每一個可包含汲極側虛設記 憶胞DMC1及DMC2中的至少一個以及至少一汲極選擇電晶體DST。
所述選擇電晶體SST及DST、以及虛設記憶胞SMC1、SMC2、DMC1及DMC2、以及正常記憶胞MC1至MCn的每一個可以具有一類似的結構。在一實施例中，所述選擇電晶體SST及DST、以及虛設記憶胞SMC1、SMC2、DMC1及DMC2、以及正常記憶胞MC1至MCn的每一個可包含一通道層、一穿隧絕緣層、一電荷儲存層、以及一阻擋絕緣層。
每個胞串的源極選擇電晶體SST可以連接在所述共同的源極線CSL與源極側虛設記憶胞SMC1及SMC2之間。所述源極選擇電晶體SST的一源極可以連接至所述共同的源極線CSL。
在一實施例中，被配置在相同列中的胞串的源極選擇電晶體連接至一延伸在所述列方向上的源極選擇線。被配置在不同列中的胞串的源極選擇電晶體是連接至不同的源極選擇線。在圖3中，第一列的胞串CS11至CS1m的源極選擇電晶體是連接至一第一源極選擇線SSL1。第二列的胞串CS21至CS2m的源極選擇電晶體是連接至一第二源極選擇線SSL2。
兩個源極側虛設記憶胞SMC1及SMC2可被設置到每個胞串。每個胞串的源極側虛設記憶胞SMC1及SMC2可以串聯連接在所述源極選擇電晶體SST以及正常記憶胞MC1至MCp之間。在相同高度或是實質相同高度的源極側虛設記憶胞的閘極可以連接至一源極側虛設字線。每個胞串的一第一源極側虛設記憶胞SMC1的一閘極可以連接至一第一源極側虛設字線SWL1。每個胞串的一第二源極側虛設記憶胞SMC2的一閘極可以連接至一第二源極側虛設字線SWL2。
每個胞串的第一至第n記憶胞MC1至MCn可以連接在所述 源極側虛設記憶胞SMC1及SMC2與所述汲極側虛設記憶胞DMC1及DMC2之間。
所述第一至第n正常記憶胞MC1至MCn可被分類成為第一至第p正常記憶胞MC1至MCp以及第p+1至第n正常記憶胞MCp+1至MCn。。所述第一至第p正常記憶胞MC1至MCp以及所述第p+1至第n正常記憶胞MCp+1至MCn可以透過所述管道電晶體PT來加以連接。
所述第一至第p正常記憶胞MC1至MCp可以在所述+Z方向的一相反的方向上依序被配置，並且可以串聯連接在所述源極側虛設記憶胞SMC1及SMC2與所述管道電晶體PT之間。所述第p+1至第n正常記憶胞MCp+1至MCn可以在所述+Z方向上依序被配置，並且可以串聯連接在所述管道電晶體PT與汲極側虛設記憶胞DMC1及DMC2之間。每個胞串的第一至第n正常記憶胞MC1至MCn的閘極可以連接至所述第一至第n正常字線WL1至WLn。
資料可以透過所述第一至第m位元線BL1至BLm而被儲存在所述第一至第n正常記憶胞MC1至MCn中。儲存在所述第一至第n正常記憶胞MC1至MCn中的資料可以透過所述第一至第m位元線BL1至BLm來加以讀取。
每個胞串的管道電晶體PT的閘極可以連接至管道線PL。
在圖3中，兩個汲極側虛設記憶胞DMC1及DMC2可被設置在每個胞串中。所述胞串的每一個的汲極側虛設記憶胞DMC1及DMC2可以連接在所述汲極選擇電晶體DST以及正常記憶胞MCp+1至MCn之間。在相同高度或是實質相同高度的汲極側虛設記憶胞的閘極可以連接至一汲 極側虛設字線。在不同高度的汲極側虛設記憶胞的閘極可以連接至不同的汲極側虛設字線。每個胞串的一第一汲極側虛設記憶胞DMC1的一閘極是連接至一第一汲極側虛設字線DWL1。每個胞串的一第二汲極側虛設記憶胞DMC2的一閘極可以連接至一第二汲極側虛設字線DWL2。
所述虛設記憶胞SMC1、SMC2、DMC1及DMC2可以不被用來儲存資料。
每個胞串的汲極選擇電晶體DST可以連接在一對應的位元線與汲極側虛設記憶胞DMC1及DMC2之間。被配置在一列方向上的胞串是連接至一延伸在所述列方向上的汲極選擇線。第一列的胞串CS11至CS1m的汲極選擇電晶體可以連接至一第一汲極選擇線DSL1。第二列的胞串CS21至CS2m的汲極選擇電晶體可以連接至一第二汲極選擇線DSL2。
被配置在所述行方向上的胞串可以連接至一延伸在所述行方向上的位元線。在圖3中，一第一行的胞串CS11及CS21是連接至一第一位元線BL1。第m行的胞串CS1m及CS2m是連接至一第m位元線BLm。
在一實施例中，偶數位元線以及奇數位元線可加以設置，而不是所述第一至第m位元線BL1至BLm。再者，被配置在所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的偶數編號的胞串可以分別連接至偶數位元線，並且被配置在所述列方向上的胞串CS11至CS1m或是CS21至CS2m中的奇數編號的胞串可以分別連接至奇數位元線。
圖4是描繪在圖2中所描繪的記憶體區塊BLK1至BLKz的任一記憶體區塊(亦即，BLK1)的一記憶體區塊(亦即，BLK')的一實施例的一表示的一個例子的電路圖。
參照圖4，所述第一記憶體區塊BLK1'可包含複數個胞串CS11'至CS1m'、CS21'至CS2m'。所述複數個胞串CS11'至CS1m'、CS21'至CS2m'可以延伸在一+Z方向上。所述複數個胞串CS11'至CS1m'、CS21'至CS2m'的每一個可包含堆疊在一基板上的至少一源極選擇電晶體SST、源極側虛設記憶胞SMC1及SMC2中的至少一個、以及第一至第n正常記憶胞MC1至MCn。所述複數個胞串CS11'至CS1m'、CS21'至CS2m'的每一個可包含堆疊在所述第一記憶體區塊BLK1'下所設置的一基板(未繪出)上的汲極側虛設記憶胞DMC1至DMC2中的至少一個、以及至少一汲極選擇電晶體DST。
每個胞串的源極選擇電晶體SST可以連接在一共同的源極線CSL與所述源極側虛設記憶胞SMC1及SMC2之間。被配置在相同列中的胞串(例如，CS11'至CS1m')的源極選擇電晶體可以連接至相同的源極選擇線(例如，SSL1)。被配置在不同列中的胞串(例如，CS11'及CS21')的源極選擇電晶體可以連接至不同的源極選擇線(例如，SSL1及SSL2)。
每個胞串的源極側虛設記憶胞SMC1及SMC2可以串聯連接在所述源極選擇電晶體SST與正常記憶胞MC1至MCn之間。在相同高度或是實質相同高度的源極側虛設記憶胞可以連接至相同的源極側虛設字線。所述第一及第二虛設記憶胞SMC1及SMC2的閘極可以分別連接至所述第一及第二源極側虛設字線SWL1及SWL2。
每個胞串的第一至第n正常記憶胞MC1至MCn可以串聯連接在所述源極側虛設記憶胞SMC1及SMC2與汲極側虛設記憶胞DMC1及DMC2之間。所述第一至第n正常記憶胞MC1至MCn可以分別連接至所述 第一至第n正常字線WL1至WLn。
每個胞串的汲極側虛設記憶胞DMC1可以串聯連接在所述汲極選擇電晶體DST與正常記憶胞MC1至MCn之間。所述第一及第二汲極側虛設記憶胞DMC1及DMC2可以分別連接至所述第一及第二汲極虛設字線DWL1及DWL2。
每個胞串的汲極選擇電晶體DST可以連接在一對應的位元線與所述汲極側虛設記憶胞DMC1及DMC2之間。被配置在一列方向上的胞串的汲極選擇電晶體可以連接至一延伸在所述列方向上的汲極選擇線。一第一列的胞串CS11'至CS1m'的汲極選擇電晶體可以連接至一第一汲極選擇線DSL1。一第二列的胞串CS21'至CS2m的汲極選擇電晶體可以連接至一第二汲極選擇線DSL2。
因此，除了在每個胞串中省略所述管道電晶體PT以外，在圖4中所描繪的記憶體區塊BLK1'具有一實質類似於在圖3中所描繪的記憶體區塊BLK1的等效電路。
在以下，為了解說的方便，一實施例的一個例子將會根據圖3的記憶體區塊BLK1來加以解說。
圖5是描繪根據一實施例，在一編程操作期間的一施加至一所選的正常字線的電壓的一表示的一個例子的圖。在圖5中，水平軸是代表一時間，並且垂直軸是代表一電壓。
參照圖3及5，在編程操作中，一編程電壓Vpgm被施加至一所選的正常字線。在一實施例中，所選的正常字線的一電壓可以到達一預編程電壓Vpre_pgm，並且接著可以從所述預編程電壓Vpre_pgm而被增 高，藉此到達所述編程電壓Vpgm。
在編程操作中，由於一所選的記憶體區塊的源極選擇線SSL1及SSL2是受到控制，因此胞串CS11至CS1m、CS21至CS2m可以是和一共同的源極線CSL電性分開的。
一接地電壓可被施加至所選的記憶體區塊的汲極選擇線DSL1及DSL2中的一非所選的汲極選擇線。連接至所述非所選的汲極選擇線的汲極選擇電晶體可被關斷，且對應的胞串可以是和位元線BL1至BLm電性分開的。
一電源電壓可被施加至所選的記憶體區塊的汲極選擇線DSL1及DSL2中的一所選的汲極選擇線。因此，連接至所選的汲極選擇線的胞串被決定為所選的胞串。再者，由於一具有一高電壓的編程電壓Vpgm被施加至一所選的正常字線，因此一編程操作是在連接至所選的胞串中的一所選的正常字線的記憶胞(在以下稱為所選的正常記憶胞)上加以執行。
一編程是在所選的正常記憶胞的每一個上，根據透過一對應的位元線所傳送的資料而被容許或是禁止。
當一編程容許電壓(例如，接地電壓)被施加至一位元線時，一對應的汲極選擇電晶體是根據所選的汲極選擇線的電源電壓而被導通，並且對應的胞串的通道是從所述位元線接收一編程容許電壓。對應的胞串的一所選的正常記憶胞的一臨界電壓是被增高一介於所述通道的編程容許電壓與所述編程電壓Vpgm之間的差值。
當一編程禁止電壓(例如，電源電壓)被施加至所述位元線時，對應的汲極選擇電晶體是根據所選的汲極選擇線的電源電壓而被關 斷，並且對應的胞串的通道是和所述共同的源極線分開的，並且因此是浮接的。一編程電壓Vpgm被施加至所選的正常字線，對應的胞串的通道的一電壓是被升壓。一介於所述通道的被升壓的電壓與所述編程電壓Vpgm之間的差值不是大的，並且因此對應的胞串的所選的正常記憶胞的臨界電壓並未被增高。
在此，所述編程電壓Vpgm是在一預設的時間期間被施加至所選的正常字線。在圖5中，所述編程電壓Vpgm是在一第一時間t1到一第二時間t2的期間施加。在所選的胞串中，透過一位元線被施加所述編程禁止電壓的一胞串(在以下被稱為一編程禁止串)的一通道是在所述第一時間t1至所述第二時間t2的期間被升壓至一等於或是高於一預設的位準的電壓。當所述編程禁止串的通道的電壓等於或低於所述預設的位準時，所述編程禁止串的所選的正常記憶胞的臨界電壓可能會根據一介於所述通道的電壓與所述編程電壓Vpgm之間的差值而被增高。
圖6是描繪當第一至第五編程電壓Vpgm1至Vpgm5被施加時，一編程禁止串在圖5中所描繪的一第一時間t1以及一第二時間t2的一通道電壓Vch的一表示的一個例子的圖。在圖6中，一水平軸是代表所述編程電壓，並且一垂直軸是代表所述編程禁止串的通道電壓。所述第一至第五編程電壓Vpgm1至Vpgm5是依序增高的電壓。
參照圖6，當所述第一編程電壓Vpgm1被施加時，一編程禁止串在所述第一時間t1的一通道電壓是高於所述編程禁止串在所述第二時間t2的一通道電壓一第一差值dV1。當所述第一編程電壓Vpgm1從所述第一時間t1至第二時間t2加以提供時，所述編程禁止串的通道電壓是被減 低所述第一差值dV1。
所述編程禁止串的通道電壓的減低所述第一差值dV1可能是當所述編程禁止串的通道電壓被升壓時，由介於一對應到所述正常記憶胞MC1至MCn(被描繪在圖3中)的通道與一對應到一選擇電晶體的通道之間的一電場所引起的。例如，在編程操作中，一高的電場可能會因為一介於對應到所述正常記憶胞MC1至MCn的通道以及對應到所述汲極選擇電晶體DST的通道之間的大電壓差，而被形成在一對應於汲極側虛設記憶胞DMC1及DMC2的通道中。當所述汲極側虛設記憶胞DMC1及DMC2以及所述正常記憶胞MC1至MCn中的一相鄰的正常記憶胞(例如，MCn)被選出時(參照圖9及10)，以上的電場可能會被增大。根據上述的電場，具有高能的電子-電洞對被形成在一對應於所述汲極側虛設記憶胞DMC1及DMC2的通道中，並且所產生的電洞被累積在具有一相對低電位的汲極選擇電晶體DST的週邊。上述的電洞可能會造成一漏電流流向一對應的位元線。當所述第一編程電壓Vpgm1從第一時間t1至第二時間t2被供應時，因為所述漏電流，所述編程禁止串的通道電壓可能會被降低所述第一差值dV1。例如，因為在對應於所述正常記憶胞MC1至MCn的通道以及對應於所述源極選擇電晶體SST的通道之間的大電壓差，一高的電場可能會被形成在一對應於所述源極側虛設記憶胞SMC1及SMC2的通道中。上述的電場可能會造成所述漏電流流向所述共同的源極線。
當高於所述第一編程電壓Vpgm1的第二編程電壓Vpgm2被施加時，一介於一編程禁止串在所述第一時間t1的一通道電壓以及一編程禁止串在所述第二時間t2的一通道電壓之間的差值被增大。由於一較高的 編程電壓被使用，因此介於所述編程禁止串在所述第一時間t1的通道電壓以及所述編程禁止串在所述第二時間t2的通道電壓之間的差值被增大。
當所述第五編程電壓Vpgm5被施加時，一編程禁止串在所述第二時間t2的一通道電壓是低於所述編程禁止串在所述第一時間t1的通道電壓一第二差值dV2。所述第二差值dV2是大於所述第一差值dV1，此可能表示當所述第五編程電壓Vpgm5被施加時，更多漏電流被產生。在所述第五編程電壓Vpgm5的施加的例子中，所述編程禁止串在所述第二時間t2的通道電壓可以是低於所述編程禁止串在所述第一編程電壓Vpgm1的施加的例子中的第二時間t2的通道電壓。所述編程禁止串的通道電壓的減低可能是表示所述編程禁止串的一所選的正常記憶胞的一臨界電壓的一增高。
圖7是描繪根據一實施例，在一編程操作中施加至一所選的記憶體區塊的電壓的一表示的一個例子的表。在以下，為了解說的方便，例如一第一汲極選擇線DSL1是被假設在第一及第二汲極選擇線DSL1及DSL2中被選擇。
參照圖3及7，一導通電壓Vtrn可被施加至一所選的汲極選擇線DSL1。所述導通電壓Vtrn例如可以是一電源電壓。當一編程容許電壓(例如，一接地電壓)被施加至一位元線時，一對應的汲極選擇電晶體可以根據所選的汲極選擇線DSL1的一導通電壓Vtrn而被導通。當一編程禁止電壓(例如，一電源電壓)被施加至所述位元線時，所述對應的汲極選擇電晶體可被關斷，而不論所選的汲極選擇線DSL1的導通電壓Vtrn為何。一透過所述位元線接收一編程容許電壓的胞串(在以下被稱為一編程容許串)可以電連接至所述位元線。所述編程禁止串可以是和所述位元線電性分開的。
一關斷電壓Vtrf是被施加至一非所選的汲極選擇線DSL2。所述關斷電壓Vtrf例如可以是一接地電壓。連接至非所選的汲極選擇線DSL2的胞串(在以下稱為非所選的胞串)可以是和所述位元線BL1至BLm電性分開的。
第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2是分別被施加至第一及第二汲極側虛設字線DWL1及DWL2。在一實施例中，所述汲極側虛設字線電壓Vdwl1及Vdwl2可以隨著一對應的汲極側虛設記憶胞較相鄰(或是較靠近)一正常記憶胞MCn而為較高的。換言之，一第一汲極側虛設字線電壓Vdwl1可以是高於一第二汲極側虛設字線電壓Vdwl2。在一實施例中，所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2可以是低於一通過電壓Vpass。
一具有一高電壓的編程電壓Vpgm是被施加至所述正常字線WL1至WLn中的一所選的正常字線WLsel。一低於所述編程電壓Vpgm的通過電壓Vpass是被施加至所述正常字線WL1至WLn中的非所選的正常字線WLusel。
第一及第二源極側虛設字線電壓Vswl1及Vswl2是分別被施加至第一及第二源極側虛設字線SWL1及SWL2。在一實施例中，所述源極側虛設字線電壓Vswl1及Vswl2可以隨著對應的源極側虛設記憶胞較相鄰(或是較靠近)一正常記憶胞MC1而為較高的。換言之，一第二源極側虛設字線電壓Vswl2可以是高於一第一源極側虛設字線電壓Vswl1。所述第一及第二源極側虛設字線電壓Vswl1及Vswl2是低於所述通過電壓Vpass。
在一實施例中，所述第一源極側虛設字線電壓Vswl1可以是 等於所述第二汲極側虛設字線電壓Vdwl2。所述第二源極側虛設字線電壓Vdwl2可以是和所述第一汲極側虛設字線電壓Vdwl1相同的。
所述關斷電壓Vtrf是被施加至所述第一及第二源極選擇線SSL1及SSL2。所述胞串CS11至CS1m、CS21至CS2m的源極選擇電晶體可被關斷。
圖8是描繪根據一實施例的汲極側虛設字線電壓Vdwl1及Vdwl2的一表示的一個例子的圖。
參照圖3及8，隨著一編程電壓Vpgm增高，第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2被增高。
當一第一編程電壓Vpgm1被施加至一所選的正常字線WLsel時，一具有一第三位準'c'的第一汲極側虛設字線電壓Vdwl1是被施加至第一汲極側虛設字線DWL1。當一高於所述第一編程電壓Vpgm1的第二編程電壓Vpgm2被施加時，一具有一第四位準'd'的第一汲極側虛設字線電壓Vdwl1是被施加至所述第一汲極側虛設字線DWL1。所述第一汲極側虛設字線電壓Vdwl1的一增高(d-c)可以是成比例於所述編程電壓Vpgm的一增高(Vpgm2-Vpgm1)而被決定。
當所述第一編程電壓Vpgm1被施加至所選的正常字線WLsel時，一具有一第一位準'a'的第二汲極側虛設字線電壓Vdwl2是被施加至一第二汲極側虛設字線DWL2。當所述第二編程電壓Vpgm2被施加時，一具有一第二位準'b'的第二汲極側虛設字線電壓Vdwl2是被施加至所述第二汲極側虛設字線DWL2。所述第二汲極側虛設字線電壓Vdwl2的一增高(b-a)可以是成比例於所述編程電壓Vpgm的一增高(Vpgm2-Vpgm1)而被決 定。
在此，當一相鄰汲極側虛設記憶胞DMC1及DMC2的正常記憶胞(例如，MCn)被選擇時，一較高的電場可被形成在一對應於所述汲極側虛設記憶胞DMC1及DMC2的通道中。在一實施例中，隨著所述編程電壓Vpgm被增高，所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2被增高，此可以在相鄰所述汲極側虛設記憶胞DMC1及DMC2的正常記憶胞(例如，MCn)被選擇時加以執行。
在一實施例中，所述編程電壓Vpgm的一增高相對所述第一汲極側虛設字線電壓Vdwl1的一增高的一比例'x'可以是不同於所述編程電壓Vpgm的所述增高相對所述第二汲極側虛設字線電壓Vdwl2的一增高的一比例'y'。例如，所述比例'x'可以是大於所述比例'y'。
圖9至10是描繪在所選的胞串CS11至CS1m中的一編程禁止串的一通道電位的一表示的一個例子的圖。在參照圖9及10的解說中，為了解說的方便，其可以假設例如一編程禁止電壓是被施加至一第一位元線BL1。
首先，參照圖3及9，一編程禁止電壓Vpmt可被施加至一第一位元線BL1，並且一導通電壓Vtrn可被施加至一所選的汲極選擇線DSL1。所述編程禁止電壓Vpmt以及導通電壓Vtrn可以是電源電壓。因此，一將被形成在一胞串CS11的一通道層CHL中的通道是和所述第一位元線BL1電性分開的。
可以假設例如一第n正常字線WLn被選擇。當一第一編程電壓Vpgm1被施加至所述第n正常字線WLn時，一對應於所述第n正常記 憶胞MCn的通道層CHL的一電位是被增高至一第一電壓位準V1。一低於所述第一編程電壓Vpgm1的通過電壓Vpass是被施加至其餘的正常字線WL1至WLn-1。對應的通道層CHL的一電位可被增高至一低於所述第一電壓位準V1的電壓位準。
所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2是分別被施加至所述第一及第二汲極側虛設字線DWL1及DWL2。所述第二汲極側虛設字線電壓Vdwl2是低於所述第一汲極側虛設字線電壓Vdwl1。所述第二汲極側虛設字線電壓Vdwl2是低於所述第一汲極選擇線DSL1的導通電壓Vtrn。所述第一及第二汲極側虛設記憶胞DMC1及DMC2以及所述汲極選擇電晶體DST的每一個的一通道層CHL的一電位是隨著對應的通道層較相鄰(或是較靠近)所述第一位元線BL1而被降低。所述汲極選擇電晶體DST的一通道層CHL的一電位是具有第三電壓位準V3。
當一高於所述第一編程電壓Vpgm1的第二編程電壓Vpgm2被施加至所述第n正常字線WLn時，對應於所述第n正常記憶胞MCn的一通道層CHL的一電位是被增高至一高於所述第一電壓位準V1的第二電壓位準V2。在此例子中，一介於所述第二電壓位準V2與所述第三電壓位準V3之間的差值是相當大的。
在一實施例中，當所述第二編程電壓Vpgm2被施加時，增高的第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2被施加。因此，相較於在所述第一編程電壓Vpgm1的施加的例子中的對應的通道CHL的一電壓，一對應於所述第一及第二汲極側虛設記憶胞DMC1及DMC2的通道層CHL的一電壓被增高。因此，一介於所述第n正常記憶胞MCn與所述汲極 選擇電晶體DST之間的電位的一斜率'p'變成是固定的。因此，相較於在所述第二編程電壓Vpgm2的施加的例子中的對應於所述汲極側虛設記憶胞DMC1及DMC2的通道層CHL的一電場，在所述第一編程電壓Vpgm1的施加的例子中的對應於所述汲極側虛設記憶胞DMC1及DMC2的通道層CHL的一電場被大為增高。
可以假設例如當所述第二編程電壓Vpgm2被施加時，汲極側虛設字線電壓是和在所述第一編程電壓Vpgm1的施加的例子中的汲極側虛設字線電壓Vdwl1及Vdwl2相同的。參照圖10，在對應於所述第一及第二汲極側虛設記憶胞DMC1及DMC2的通道層CHL中的一預設的區域的一電位的一斜率'q'可能被增大。例如，在對應於接觸所述第n正常記憶胞MCn的汲極側虛設記憶胞DMC1的通道層CHL中的電位可能會快速地變化。因此，具有高能的電子-電洞對可能會被形成，因而一漏電流可能會產生。
根據一實施例，當所述編程電壓Vpgm被增高時，被增高的汲極側虛設字線電壓Vdwl1及Vdwl2被提供。介於所選的正常字線以及所述汲極選擇電晶體DST之間的電場可被降低。因此，所述編程操作的可靠度可加以改善。
圖11是描繪根據一實施例的源極側虛設字線電壓Vswl1及Vswl2的一表示的一個例子的圖。
參照圖3及11，類似於參考圖8所解說的第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2，當一編程電壓Vpgm被增高時，所述第一及第二源極側虛設字線電壓Vswl1及Vswl2被增高。當一第一編程電壓Vpgm1被產生時，一具有一第一位準'A'的第一源極側虛設字線電壓Vswl1 以及一具有一第三位準'C'的第二源極側虛設字線電壓Vswl2被產生。當一第二編程電壓Vpgm2被產生時，一具有一第二位準'B'的第一源極側虛設字線電壓Vswl1以及一具有一第四位準'D'的第二源極側虛設字線電壓Vswl2被產生。
當一相鄰源極側虛設記憶胞SMC1及SMC2的正常記憶胞(例如，MC1)被選擇時，一較高的電場可能會被形成在一對應於所述源極側虛設記憶胞SMC1及SMC2的通道層CHL(參照圖9及10)中。根據一實施例，當一相鄰所述源極側虛設記憶胞SMC1及SMC2的正常記憶胞(例如，MC1)被選擇時，一項其中所述第一及第二源極側虛設字線電壓Vdwl1及Vdwl2隨著所述編程電壓Vpgm增高而被增高的操作可加以執行。
在一實施例中，一介於所述編程電壓Vpgm的一增高以及所述第一源極側虛設字線電壓Vswl1的一增高之間的比例'W'可以是小於一介於所述編程電壓Vpgm的一增高以及所述第二源極側虛設字線電壓Vswl2的一增高之間的比例'V'。
圖12是描繪在根據一實施例的一種半導體記憶體裝置100的一編程操作期間，施加至正常字線WL1至WLn與汲極側虛設字線DWL1及DWL2的電壓的一表示的一個例子的時序圖。
參照圖3及12，一編程操作可包含複數個編程迴圈，例如是loop1及loop2。
首先，一第一編程迴圈loop1可加以執行。在一第一時間T1，一預編程電壓Vpre_pgm可被施加至一所選的正常字線WLsel，一預通過電壓Vpre_pass可被施加至一非所選的正常字線WLusel。第一及第二預電 壓Vpre1及Vpre2分別可被施加至所述第一及第二汲極側虛設字線DWL1及DWL2。一第二預電壓Vpre2可被施加至一第一源極側虛設字線SWL1，並且一第一預電壓Vpre1可被施加至一第二源極側虛設字線SWL2。
在一第二時間T2，一第一編程電壓Vpgm1可被施加至所選的正常字線WLsel，並且一通過電壓Vpass可被施加至非所選的正常字線WLusel。當所述第一編程電壓Vpgm1被施加時，一編程是在所選的正常記憶胞中加以執行。
第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2分別可被施加至所述第一及第二汲極側虛設字線DWL1及DWL2。所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2是根據所述第一編程電壓Vpgm1來加以決定的。
第一及第二源極側虛設字線電壓Vswl1及Vswl2分別可被施加至所述第一及第二源極側虛設字線SWL1及SWL2。所述第一及第二源極側虛設字線電壓Vswl1及Vswl2是根據所述第一編程電壓Vpgm1來加以決定的。在一實施例中，所述第一源極側虛設字線電壓Vswl1可以是和所述第二汲極側虛設字線電壓Vdwl2相同的。所述第二源極側虛設字線電壓Vswl2可以是和所述第一汲極側虛設字線電壓Vdwl1相同的。
在一第三時間T3，所述第一編程電壓Vpgm1、通過電壓Vpass、第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2、以及第一及第二源極側虛設字線電壓Vswl1及Vswl2被放電。
接著，一針對所選的正常記憶胞的檢查可加以執行。在一第四時間T4，一驗證電壓Vvrf可被施加至所選的正常字線WLsel。一讀取通 過的電壓Vrd可被施加至非所選的正常字線WLusel、第一及第二汲極側虛設字線DWL1及DWL2、以及第一及第二源極側虛設字線SWL1及SWL2。藉由所述讀取通過的電壓Vrd，所述汲極側虛設記憶胞DMC1及DMC2、非所選的記憶胞、以及源極側虛設記憶胞SMC1及SMC2可被導通，而不論其臨界電壓為何。藉由所述驗證電壓Vvrf，所選的正常記憶胞的一臨界電壓可以透過一對應的位元線，藉由一讀取/寫入電路140(參照圖1)來加以讀取。在一第五時間T5，所述驗證電壓Vvrf以及讀取通過的電壓Vrd被放電。
當所選的正常記憶胞的臨界電壓低於所述驗證電壓Vvrf時，一第二編程迴圈loop2可加以執行。
在一第六時間T6，所述預編程電壓Vpre_pgm可被施加至所選的正常字線WLsel。所述預通過電壓Vpre_pass可被施加至非所選的正常字線WLusel。所述第一及第二預電壓Vpre1及Vpre2分別可被施加至所述第一及第二汲極側虛設字線DWL1及DWL2。所述第二預電壓Vpre2可被施加至所述第一源極側虛設字線SWL1，並且所述第一預電壓Vpre1是被施加至所述第二源極側虛設字線SWL2。
在一第七時間T7，一高於所述編程電壓Vpgm1的第二編程電壓Vpgm2可被施加至所選的正常字線WLsel。所述通過電壓Vpass可被施加至非所選的正常字線WLusel。當所述第一編程電壓Vpgm1被施加時，一再次編程是在所選的正常記憶胞上加以執行。
相對於一第一汲極側虛設字線電壓Vdwl1被增高一第一增量dVdwl1的一第一汲極側虛設字線電壓Vdwl1'可被施加至所述第一汲極側虛設字線DWL1。相對於一第二汲極側虛設字線電壓Vdwl2被增高一第二 增量dVdwl2的一第二汲極側虛設字線電壓Vdwl2'可被施加至所述第二汲極側虛設字線DWL2。所述第一增量dVdwl1可以是大於所述第二增量dVdwl2。
增高的第一及第二源極側虛設字線電壓Vswl1'及Vswl2'分別可被施加至所述第一及第二源極側虛設字線SWL1及SWL2。相對於一第一源極側虛設字線電壓Vswl1被增高一第三增量dVswl1的一第一源極側虛設字線電壓Vswl1'可被施加至所述第一源極側虛設字線SWL1。一相對於一第二源極側虛設字線電壓Vswl2被增高一第四增量dVswl2的第二源極側虛設字線電壓Vswl2'可被施加至所述第二源極側虛設字線SWL2。所述第四增量dVswl2可以是高於所述第三增量dVswl1。
在圖12中，其描述的是所述增高的汲極側虛設字線電壓Vdwl1'及Vdwl2'被施加至所述汲極側虛設字線DWL1及DWL2，並且所述增高的源極側虛設字線電壓Vswl1'及Vswl2'被施加至所述源極側虛設字線SWL1及SWL2。然而，可理解的是上述的說明是範例，並且本實施例的技術範疇可以做各式各樣的改變。例如，當相鄰所述汲極側虛設記憶胞DMC1及DMC2的正常記憶胞(例如，MCn)被編程時，所述增高的汲極側虛設字線電壓Vdwl1'及Vdwl2'可被施加至所述汲極側虛設字線DWL1及DWL2，然而，用在所述第一編程迴圈loop1的源極側虛設字線電壓Vswl1及Vswl2可被施加至所述源極側虛設字線SWL1及SWL2。例如，當相鄰所述源極側虛設記憶胞SMC1及SMC2的正常記憶胞(例如，MC1)被編程時，所述增高的源極側虛設字線電壓Vswl1'及Vswl2'可被施加至所述源極側虛設字線SWL1及SWL2，然而，用在所述第一編程迴圈loop1的汲極側虛設字線電壓Vdwl1及Vdwl2可被施加至所述汲極側虛設字線DWL1及DWL2。例如，當一被 設置在所述記憶胞MC1至MCn的中央的記憶胞(例如，MCp)被編程時，所述增高的汲極側虛設字線電壓Vdwl1'及Vdwl2'可被施加至所述汲極側虛設字線DWL1及DWL2，並且所述增高的源極側虛設字線電壓Vdwl1'及Vdwl2'是被施加至所述源極側虛設字線SWL1及SWL2。
在一第八時間T8，所述第二編程電壓Vpgm2、通過電壓Vpass、增高的第一及第二汲極側虛設字線電壓Vdwl1'及Vdwl2'、增高的第一及第二源極側虛設字線電壓Vswl1'及Vswl2'被放電。
一針對於所選的正常記憶胞的檢查可加以執行。在一第九時間T9，所述驗證電壓Vvrf可被施加至所選的正常字線WLsel。所述讀取通過的電壓Vrd可被施加至非所選的正常字線WLusel、第一及第二汲極側虛設字線DWL1及DWL2、以及第一及第二源極側虛設字線SWL1及SWL2。
在一第十時間T10，所述驗證電壓Vvrf以及讀取通過的電壓Vrd被放電。
根據一實施例，每當重覆所述編程迴圈時，施加至所述第一及第二汲極側虛設字線DWL1及DWL2、以及第一及第二源極側虛設字線SWL1及SWL2的虛設字線電壓都可被增高。
圖13是描繪被分類成為複數個記憶體區塊群組BLKG1至BLKGj的複數個記憶體區塊BLK1至BLKz的一表示的一個例子的圖。
參照圖13，所述複數個記憶體區塊BLK1至BLKz可被分類成為所述複數個記憶體區塊群組BLKG1至BLKGj。所述記憶體區塊群組BLKG1至BLKGj的每一個可包含至少一記憶體區塊。在圖13中，其描述的是一記憶體區塊群組包含(例如但不限於)兩個記憶體區塊。
圖14是描繪當不同的記憶體區塊是個別地加以選擇時的汲極側虛設字線電壓的一表示的一個例子的圖。在圖14中，為了解說的方便，對應於一第j記憶體區塊群組BLKGj的汲極側虛設字線電壓Vdwl1及Vdwl2、以及對應於一第一記憶體區塊群組BLKG1的汲極側虛設字線電壓Vdwl11及Vdwl22是被描述作為一個例子。
在圖14中，當一記憶體區塊(例如，BLKz)是在所述第j記憶體區塊群組BLKGj中被選擇時，所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2被提供。當一編程電壓Vpgm被增高時，所述第一及第二汲極側虛設字線電壓Vdwl1及Vdwl2被增高。當相較於所述編程電壓Vpgm的一增高時，一第一汲極側虛設字線電壓Vdwl1是具有一比例'x'的一增高。當相較於所述編程電壓Vpgm的所述增高時，一第二汲極側虛設字線電壓Vdwl2是具有一比例'y'的一增高。
當一記憶體區塊(例如，BLK1)從所述第一記憶體區塊群組BLKG1被選出時，所述第一及第二汲極側虛設字線電壓Vdwl11及Vdwl22被利用。所述第一汲極側虛設字線電壓Vdwl11相較於所述編程電壓Vpgm的所述增高是具有一比例x'的一增高。所述第二汲極側虛設字線電壓Vdwl22相較於所述編程電壓Vpgm的所述增高是具有一比例y'的一增高。
所述記憶體區塊BLK1至BLKz的每一個的特性例如可能因為在一製程中的誤差而為不同的。在一實施例中，不同的汲極側虛設字線電壓可被施加至每個記憶體區塊群組。例如，如同在圖14中所繪，所述比例x'可以是大於所述比例x，並且所述比例y'可以是小於所述比例y。
如同參考圖14所解說的，不同的源極側虛設字線電壓可被 施加至每個記憶體區塊群組。
圖15是描繪一種包含在圖1中所描繪的半導體記憶體裝置100的記憶體系統1000的一表示的一個例子的方塊圖。
參照圖15，所述記憶體系統1000可包含所述半導體記憶體裝置100以及一控制器1200。
所述半導體記憶體裝置100可以具有和圖1中所繪者相同的結構及操作。在以下，任何重複的解說都將會被省略。
所述控制器1200是連接至一主機Host以及所述半導體記憶體裝置100。所述控制器1200是被配置以響應於一來自所述主機Host的請求，以存取所述半導體記憶體裝置100。例如，所述控制器1200是被配置以控制所述半導體記憶體裝置100的讀取、寫入、抹除、以及背景操作。所述控制器1200是被配置以提供一在所述半導體記憶體裝置100與主機Host之間的介面。所述控制器1200是被配置以驅動韌體，所述韌體是被配置以控制半導體記憶體裝置100。
所述控制器1200可包含一隨機存取記憶體(RAM)1210、一處理單元1220、以及一主機介面1230。所述控制器1200可包含一記憶體介面1240以及一錯誤校正區塊1250。
所述RAM 1210是被配置以使用作為所述處理單元1220的一操作記憶體、一插置在所述半導體記憶體裝置100與主機Host之間的快取記憶體、以及一插置在所述半導體記憶體裝置100與主機Host之間的緩衝器記憶體中的至少一個。
所述處理單元1220可以控制所述控制器1200的整體操作。
所述主機介面1230可包含一被配置以執行在所述主機Host與控制器1200之間的資料交換的協定。在一實施例中，所述控制器1200是被配置以透過各種的介面協定中的至少一個來和所述主機Host通訊，所述介面協定例如是一萬用串列匯流排(USB)協定、一多媒體卡(MMC)協定、一週邊元件互連(PCI)協定、一PCI-express(PCI-E)協定、一先進技術附件(ATA)協定、一串列ATA協定、一並列ATA協定、一小型電腦系統介面(SCSI)協定、一增強型小型磁碟介面(ESDI)協定、一整合式電子驅動介面(IDE)協定、一私有協定、及/或類似者。
所述記憶體介面1240是和所述半導體記憶體裝置100介接。例如，所述記憶體介面1240可包含一NAND介面或是一NOR介面。
所述錯誤校正區塊1250是利用一錯誤校正碼(ECC)以偵測並且校正在從所述半導體記憶體裝置100接收到的資料中的一錯誤。
參考圖1至14所解說的半導體記憶體裝置100是被設置到所述記憶體系統1000，並且因此具有改善的可靠度的記憶體系統1000可加以提供。
所述控制器1200以及半導體記憶體裝置100可被整合到一半導體裝置中。在一實施例中，所述控制器1200以及半導體記憶體裝置100可被整合到一半導體裝置中，並且因此構成一記憶卡。例如，所述控制器1200以及半導體記憶體裝置100是被整合到一半導體裝置中，並且因此構成例如是一PC卡、一國際個人電腦記憶卡協會(PCMCIA)、一小型快閃卡(CF)、一智慧型媒體卡(SM、SMC)、一記憶棒、一多媒體卡(MMC、RS-MMC、MMCmicro)、一SD卡(SD、miniSD、microSD、SDHC)、一通用快閃儲存裝 置(UFS)、等等的一記憶卡。
所述控制器1200以及半導體記憶體裝置100是被整合到一半導體裝置中，並且因此構成一固態硬碟(SSD)。所述SSD可包含一被配置以在一半導體記憶體中儲存資料的儲存媒體。當所述記憶體系統1000被使用作為所述SSD時，連接至所述記憶體系統1000的主機Host的一操作速度可以大為增加。
在一實施例中，所述記憶體系統1000可被供應至一電腦、一超級行動PC(UMPC)、一工作站、一小筆電、一個人數位助理(PDA)、一可攜式電腦、一網路平板電腦、一無線電話、一行動電話、一智慧型手機、一電子書、一可攜式多媒體播放器(PMP)、一可攜式遊戲機、一導航裝置、一黑盒子、一數位攝影機、一立體電視、一數位音訊解碼器、一數位音訊播放器、一數位畫面解碼器、一數位畫面播放器、一數位視訊解碼器、一數位視訊播放器、一在一無線環境中接收或發送資訊的裝置、內含在一家庭網路中的各種電子裝置中的一個、內含在一電腦網路中的各種電子裝置中的一個、內含在一遠程信息處理(telematics)網路中的各種電子裝置中的一個、一RFID裝置、內含在一計算系統中的各種結構部件中的一個、及/或類似者中的一個。
在一實施例的一例子中，所述半導體記憶體裝置100或是記憶體系統1000可被安裝成一具有各種形狀的封裝。例如，所述半導體記憶體裝置100或是記憶體系統1000可以藉由一例如是一疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、一帶引線的塑膠晶片載體(PLCC)、一塑料雙列直插式封裝(PDIP)、一晶圓封裝晶粒、一晶圓形式晶粒、一板上晶片 (COB)、一陶瓷雙列直插式封裝(CERDIP)、一塑膠公制四邊扁平封裝(MQFP)、一薄型四方扁平封裝(TQFP)、一小外型積體電路(SOIC)、一緊縮小外型封裝(SSOP)、一薄型小外型封裝(TSOP)、一薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、一多晶片封裝(MCP)、一晶圓級製造封裝(WFP)、一晶圓級處理堆疊封裝(WSP)、及/或類似者的封裝類型而被安裝。
圖16是描繪在圖15中所描繪的記憶體系統1000的一應用實施例2000的一表示的一個例子的方塊圖。
參照圖16，所述記憶體系統2000可包含一半導體記憶體裝置2100以及一控制器2200。所述半導體記憶體裝置2100可包含複數個半導體記憶體晶片。所述複數個半導體記憶體晶片是被分類成為複數個群組。
在圖16中，所述複數個群組是被描述以分別透過第一至第k通道CH1至CHk來和所述控制器2200通訊。每個半導體記憶體晶片可以具有和在圖1中所描繪的半導體記憶體裝置100相同的結構及操作。
每個群組可被配置以透過一共同的通道來和所述控制器2200通訊。所述控制器2200可被配置為和在圖15中所描繪的控制器1200相同的，並且透過所述複數個通道CH1至CHk以控制所述半導體記憶體裝置2100的複數個記憶體晶片。
在圖16中，所述複數個半導體記憶體晶片是被描繪為連接至一通道。然而，將會瞭解到的是，所述記憶體系統2000可加以改變，使得一半導體記憶體晶片連接至一通道。
圖17是描繪一種包含參考圖16所描繪的記憶體系統2000的計算系統3000的一表示的一個例子的方塊圖。
參照圖17，所述計算系統3000可包含一中央處理單元3100、一RAM 3200、一使用者介面3300、一電源供應器3400、一系統匯流排3500、以及所述記憶體系統2000。
所述記憶體系統2000可以透過系統匯流排3500來電連接至所述中央處理單元3100、RAM 3200、使用者介面3300、以及電源供應器3400。從所述使用者介面3300提供的資料、或是藉由所述中央處理單元3100處理的資料是被儲存在所述記憶體系統2000中。
在圖17中，所述半導體記憶體裝置2100被描繪為透過控制器2200來連接至所述系統匯流排3500。然而，所述半導體記憶體裝置2100可被配置以直接連接至所述系統匯流排3500。在此例子中，所述控制器2200的操作可以藉由中央處理單元3100以及RAM 3200來加以執行。
在圖17中，在圖16中所描繪的記憶體系統2000被設置。然而，所述記憶體系統2000可被在圖15中所描繪的記憶體系統1000所取代。在一實施例中，所述計算系統3000可包含在圖15及16中所描繪的記憶體系統1000及2000兩者。
根據所述各種的實施例，當所述編程電壓被增高時，所述虛設字線電壓亦可被增高。在編程操作中，形成在所述虛設記憶胞中的電場可被減低。因此，可具有增高的可靠度的半導體記憶體裝置被提出。
根據實施例的所述各種例子，具有可能被增高的可靠度的半導體記憶體裝置、以及編程其的方法被提出。
儘管本申請案是參考實施例的所述各種例子加以解說，但是對於熟習此項技術者而言將會明顯的是可以對於上述實施例做成各種的修 改，而不脫離本申請案的精神或範疇。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶胞陣列
120‧‧‧位址解碼器
130‧‧‧電壓產生器
140‧‧‧讀取/寫入電路
150‧‧‧輸入/輸出緩衝器
160‧‧‧控制邏輯
ADDR‧‧‧位址
BL‧‧‧位元線
CTRL‧‧‧控制信號
DATA‧‧‧資料
RL‧‧‧列線

Claims (20)

  1. 一種半導體記憶體裝置，其包括：一記憶胞陣列，其包含複數個正常記憶胞、一選擇電晶體、以及一連接在所述複數個正常記憶胞以及所述選擇電晶體之間的虛設記憶胞；一電壓產生器，其被配置以在一編程操作中用於產生一施加至所述複數個正常記憶胞中所選的一正常記憶胞的編程電壓，並且用於產生一施加至所述虛設記憶胞的虛設字線電壓；以及一控制邏輯，其被配置以用於控制所述電壓產生器，以根據所述編程電壓來調整所述虛設字線電壓。
  2. 如申請專利範圍第1項的半導體記憶體裝置，其中當具有一第一電壓位準的所述編程電壓被產生時，所述電壓產生器產生具有一第二電壓位準的所述虛設字線電壓，並且當具有一大於所述第一電壓位準的第三電壓位準的所述編程電壓被產生時，所述電壓產生器產生具有一大於所述第二電壓位準的第四電壓位準的所述虛設字線電壓。
  3. 如申請專利範圍第1項的半導體記憶體裝置，其中所述虛設字線電壓是成比例於所述編程電壓來加以調整。
  4. 如申請專利範圍第1項的半導體記憶體裝置，其中所述虛設字線電壓是被設定為隨著所述編程電壓增高而增高。
  5. 如申請專利範圍第1項的半導體記憶體裝置，其中第一及第二編程迴圈是在所述編程操作期間加以執行，所述電壓產生器是在所述第一編程迴圈期間產生所述編程電壓以及所述虛設字線電壓，所述電壓產生器是在所述第二編程迴圈期間產生一高於所述編程電壓的第二編程電壓以及一高於 所述虛設字線電壓的第二虛設字線電壓，並且所述第二編程電壓以及所述第二虛設字線電壓是分別被施加至所選的正常記憶胞以及所述虛設記憶胞。
  6. 如申請專利範圍第1項的半導體記憶體裝置，其中所選的正常記憶胞是在所述複數個正常記憶胞中的一相鄰所述虛設記憶胞的正常記憶胞。
  7. 如申請專利範圍第1項的半導體記憶體裝置，其中所述虛設記憶胞是透過所述選擇電晶體來連接至一位元線。
  8. 如申請專利範圍第1項的半導體記憶體裝置，其中所述虛設記憶胞是透過所述選擇電晶體來連接至一共同的源極線。
  9. 如申請專利範圍第1項的半導體記憶體裝置，其中所述電壓產生器進一步產生一通過電壓，以被施加至所述複數個正常記憶胞中的非所選的正常記憶胞，其中所述虛設字線電壓是低於所述通過電壓，並且所述編程電壓是高於所述通過電壓。
  10. 一種半導體記憶體裝置，其包括：複數個記憶體區塊，其包含複數個正常記憶胞、一選擇電晶體、以及複數個連接在所述複數個正常記憶胞以及所述選擇電晶體之間的虛設記憶胞；以及一週邊電路，其被配置以用於在一第一編程電壓被施加至一所選的記憶體區塊的所述複數個正常記憶胞中的一所選的正常記憶胞時，施加第一及第二虛設字線電壓至所述複數個虛設記憶胞中的第一及第二虛設記憶胞， 其中所述週邊電路是在一高於所述第一編程電壓的第二編程電壓被施加至所選的正常記憶胞時，施加一高於所述第一虛設字線電壓的第三虛設字線電壓至所述第一虛設記憶胞並且施加一高於所述第二虛設字線電壓的第四虛設字線電壓至所述第二虛設記憶胞。
  11. 如申請專利範圍第10項的半導體記憶體裝置，其中相較於所述第二虛設記憶胞位在相隔所述複數個正常記憶胞的距離，所述第一虛設記憶胞是位在較靠近所述複數個正常記憶胞之處。
  12. 如申請專利範圍第11項的半導體記憶體裝置，其中一在所述第一及第三虛設字線電壓之間的第一差值是大於一在所述第二及第四虛設字線電壓之間的第二差值。
  13. 如申請專利範圍第11項的半導體記憶體裝置，其中所述第一虛設字線電壓是高於所述第二虛設字線電壓，並且所述第三虛設字線電壓是高於所述第四虛設字線電壓。
  14. 如申請專利範圍第10項的半導體記憶體裝置，其中一針對於所選的正常記憶胞的編程操作包含第一及第二編程迴圈，所述第一編程電壓是在所述第一編程迴圈期間被施加，並且所述第二編程電壓是在所述第二編程迴圈期間被施加。
  15. 如申請專利範圍第10項的半導體記憶體裝置，其中所選的正常記憶胞是在所述複數個正常記憶胞中的一相鄰所述複數個虛設記憶胞的正常記憶胞。
  16. 如申請專利範圍第10項的半導體記憶體裝置，其中一在所述第一及第三虛設字線電壓之間的第一差值以及一在所述第二及第四虛設字線電壓 之間的第二差值是成比例於一在所述第一及第二編程電壓之間的差值。
  17. 如申請專利範圍第10項的半導體記憶體裝置，其中一在所述第一及第三虛設字線電壓之間的第一差值以及一在所述第二及第四虛設字線電壓之間的第二差值是根據所選的記憶體區塊來加以改變。
  18. 一種編程一包含一記憶胞陣列的半導體記憶體裝置的方法，其中所述記憶胞陣列包含複數個正常記憶胞、一選擇電晶體、以及一連接在所述複數個正常記憶胞以及所述選擇電晶體之間的虛設記憶胞，並且所述方法包括：施加一第一編程電壓至所述複數個正常記憶胞中所選的一記憶胞，並且施加一第一虛設字線電壓至所述虛設記憶胞，以執行一第一編程迴圈；以及在所述第一編程迴圈之後，施加一高於所述第一編程電壓的第二編程電壓至所選的記憶胞，並且施加一高於所述第一虛設字線電壓的第二虛設字線電壓至所述虛設記憶胞，以執行一第二編程迴圈。
  19. 如申請專利範圍第18項的方法，其中一在所述第一及第二虛設字線電壓之間的差值是成比例於一在所述第一及第二編程電壓之間的差值。
  20. 如申請專利範圍第18項的方法，其中所選的正常記憶胞是在所述複數個正常記憶胞中的一相鄰所述虛設記憶胞的正常記憶胞。
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