JP2023139444A - 半導体記憶装置 - Google Patents

Abstract

【課題】好適な書込動作が可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、書込動作及び消去動作を実行する。書込動作は、第１導電層に対して第１プログラム電圧を供給する第１プログラム動作を含み、第１プログラム電圧は、第１書込ループの実行回数の増大と共に第１オフセット電圧ずつ増大する。消去動作は、プログラム電圧制御動作と、第１配線に対して消去電圧を供給する消去電圧供給動作とを含む。プログラム電圧制御動作は、第３導電層に対して第２プログラム電圧を供給する第２プログラム動作を含み、第２プログラム電圧は、第２書込ループの実行回数の増大と共に第２オフセット電圧ずつ増大する。１回目の第１書込ループの第１プログラム電圧を第３プログラム電圧とし、最終回目の第２書込ループの第２プログラム電圧を第４プログラム電圧とすると、第３プログラム電圧の大きさは、第４プログラム電圧の大きさに応じて調整される。
【選択図】図２２

Description

本実施形態は、半導体記憶装置に関する。

基板と、基板の表面と交差する第１方向に並ぶ複数の第１導電層と、第１方向に延伸し複数の第１導電層に対向する半導体層と、を備える半導体記憶装置が知られている。

特開２０２０－９５１１号

好適な書込動作が可能な半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸し、複数の導電層と対向する第１半導体層と、複数の導電層及び第１半導体層の間に設けられた電荷蓄積層と、第１半導体層の第１方向の一端部に電気的に接続された第１配線と、複数の導電層及び第１配線に電気的に接続された制御回路と、を備える。制御回路は、書込動作及び消去動作を実行可能に構成されている。書込動作は、複数の第１書込ループを含み、複数の第１書込ループは、それぞれ、複数の導電層のうちの一つである第１導電層に対して第１プログラム電圧を供給し、複数の導電層のうちの一つである第２導電層に対して第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作を含み、第１プログラム電圧は、第１書込ループの実行回数の増大と共に、第１オフセット電圧ずつ増大する。消去動作は、プログラム電圧制御動作と、プログラム電圧制御動作の実行後、第１配線に対して消去電圧を供給する消去電圧供給動作とを含んでいる。プログラム電圧制御動作は、複数の第２書込ループを含み、複数の第２書込ループは、それぞれ、複数の導電層のうちの一つである第３導電層に対して第２プログラム電圧を供給し、複数の導電層のうちの一つである第４導電層に対して書込パス電圧を供給する第２プログラム動作を含み、第２プログラム電圧は、第２書込ループの実行回数の増大と共に、第２オフセット電圧ずつ増大する。書込動作において最初に実行される第１書込ループにおける第１プログラム電圧を第３プログラム電圧とし、プログラム電圧制御動作において最後に実行された第２書込ループにおける第２プログラム電圧を第４プログラム電圧とすると、第３プログラム電圧の大きさは、第４プログラム電圧の大きさに応じて調整される。

メモリシステム１０の構成を示す模式的なブロック図である。 第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 メモリダイＭＤの一部の構成を示す模式的な斜視図である。 図５の一部の構成を示す模式的な拡大図である。 ３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。 第１実施形態の書込動作について説明するためのフローチャートである。 ループ回数ｎ_Ｗとプログラム電圧Ｖ_ＰＧＭ１との関係を説明するための図である。 第１プログラム動作及び第１ベリファイ動作について説明するためのタイミングチャートである。 第１プログラム動作について説明するための模式的な断面図である。 第１ベリファイ動作について説明するための模式的な断面図である。 第１実施形態の消去動作について説明するためのフローチャートである。 第１実施形態の消去動作について説明するためのフローチャートである。 プリリード動作について説明するためのタイミングチャートである。 プリリード動作について説明するための模式的な断面図である。 ループ回数ｎ_Ｅ１とプログラム電圧Ｖ_ＰＧＭ２との関係を説明するための図である。 第２プログラム動作及び第２ベリファイ動作について説明するためのタイミングチャートである。 第２プログラム動作について説明するための模式的な断面図である。 第２ベリファイ動作について説明するための模式的な断面図である。 書込ワード線に対する第２プログラム動作について説明するための図である。 消去ワード線に対する第２プログラム動作について説明するための図である。 消去電圧供給動作及び消去ベリファイ動作について説明するためのタイミングチャートである。 消去電圧供給動作について説明するための模式的な断面図である。 消去ベリファイ動作について説明するための模式的な断面図である。 第２実施形態の消去動作について説明するためのフローチャートである。 第３実施形態の書込動作について説明するためのフローチャートである。 第４実施形態の書込動作について説明するためのフローチャートである。 プリチャージ動作について説明するためのタイミングチャートである。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。

また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。

また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。

また、本明細書において、構成、部材等について、所定方向の「幅」、「長さ」又は「厚み」等と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅、長さ又は厚み等を意味することがある。

［第１実施形態］
［メモリシステム１０］
図１は、メモリシステム１０の構成を示す模式的なブロック図である。

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。

［メモリダイＭＤの構成］
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図４は、センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。

尚、図２には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図２において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。

尚、図２の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。また、後述する端子ＲＹ／（／ＢＹ）は、ハイアクティブ信号としてのレディ信号と、ローアクティブ信号としてのビジー信号と、を出力する端子である。ＲＹと（／ＢＹ）との間のスラッシュ（“／”）は、レディ信号とビジー信号との区切りを示すものである。

図２に示す様に、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。

［メモリセルアレイＭＣＡの回路構成］
メモリセルアレイＭＣＡは、図３に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及びソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。

メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、通常、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳが接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。以下、ドレイン側選択ゲート線ＳＧＤ、及び、ソース側選択ゲート線ＳＧＳを、単に選択ゲート線（ＳＧＤ、ＳＧＳ）と呼ぶ事がある。

［周辺回路ＰＣの回路構成］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、カウンタＣＮＴと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。

［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図２）は、例えば図３に示す様に、アドレスデータＤ_ＡＤＤ（図２）をデコードするアドレスデコーダ２２を備える。また、ロウデコーダＲＤ（図２）は、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４を備える。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ、及び複数の電圧選択線３３に接続される。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図２）のロウアドレスＲＡを順次参照する。

ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択回路３４を備える。ブロック選択回路３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数のブロック選択トランジスタ３５を備える。

ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ブロック選択トランジスタ３５のソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ブロック選択トランジスタ３５のゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

［センスアンプモジュールＳＡＭ及びキャッシュメモリＣＭの構成］
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬ（例えば１６本のビット線ＢＬ）に対応する複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５を備える。複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５は、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳと、配線ＬＢＵＳに接続されたラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉと、を備える。ｉは１以上の整数である。

センスアンプＳＡは、メモリセルＭＣから読み出されたデータをセンスする。ラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉは、センスアンプＳＡによってセンスされたデータを一時的に格納する。配線ＬＢＵＳは、スイッチトランジスタＤＳＷを介して配線ＤＢＵＳに接続されている。

キャッシュメモリＣＭ（データレジスタ）は、図４に示す通り、配線ＤＢＵＳに接続されている。キャッシュメモリＣＭは、複数のセンスアンプユニットＳＡＵ０～ＳＡＵ１５に対応する複数のラッチ回路ＸＤＬ０～ＸＤＬ１５を備える。複数のラッチ回路ＸＤＬ０～ＸＤＬ１５には、それぞれ、メモリセルＭＣに書き込まれるデータ又はメモリセルＭＣから読み出されたデータが格納される。

尚、これら複数のラッチ回路ＸＤＬ０～ＸＤＬ１５に含まれるデータＤＡＴは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路（例えばラッチ回路ＳＤＬ）に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路ＳＤＬ，ＤＬ０～ＤＬｉに含まれるデータは、読出動作及びベリファイ動作の際に、ラッチ回路ＸＤＬ０～ＸＤＬ１５に順次転送される。また、ラッチ回路ＸＤＬ０～ＸＤＬ１５に含まれるデータＤＡＴは、データアウト動作の際に、入出力制御回路Ｉ／Ｏに順次転送される。

［カウンタＣＮＴの構成］
カウンタＣＮＴ（図２）は、キャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬ１５から順次転送されるデータを受信する。また、ここに含まれるビットのうち、“０”又は“１”を示すものの数をカウントする。

［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図２）は、例えば図３に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳ（図２）が供給される電圧供給線に接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図２）は、コマンドレジスタＣＭＲに格納されたコマンドデータＤ_ＣＭＤに従い、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＤ_ＳＴを、適宜ステータスレジスタＳＴＲに出力する。

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／（／ＢＹ）に出力する。端子ＲＹ／（／ＢＹ）が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／（／ＢＹ）が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。

［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図２に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＤ_ＡＤＤを格納する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に対応するアドレスデータＤ_ＡＤＤを保持する。

尚、アドレスデータＤ_ＡＤＤは、例えば、カラムアドレスＣＡ（図２）及びロウアドレスＲＡ（図２）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図３）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＤ_ＣＭＤを格納する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＤ_ＣＭＤが格納されると、シーケンサＳＱＣに制御信号が送信される。

［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＤ_ＳＴを格納する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＤ_ＳＴを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡのレディ／ビジー情報を保持する。

［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図２）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。

データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。

［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図２）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

［メモリダイＭＤの構造］
図５は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図６は、図５の一部の構成を示す模式的な拡大図である。尚、図５及び図６は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図５及び図６においては、一部の構成が省略されている。

図５に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層Ｌ_ＴＲと、トランジスタ層Ｌ_ＴＲの上方に設けられたメモリセルアレイ層Ｌ_ＭＣＡと、を備える。

［半導体基板１００の構造］
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。

［トランジスタ層Ｌ_ＴＲの構造］
トランジスタ層Ｌ_ＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層Ｌ_ＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層Ｌ_ＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層Ｌ_ＭＣＡ中の構成等に接続されている。

［メモリセルアレイ層Ｌ_ＭＣＡの構造］
メモリセルアレイ層Ｌ_ＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。

複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。

導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

導電層１１２は、ソース線ＳＬ（図３）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡ（図３）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。

半導体柱１２０は、Ｘ方向及びＹ方向に複数並ぶ。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、上記導電層１１２の半導体層１１３に接続される。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、及び、コンタクトＣｈ，Ｃｂを介してビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。

ゲート絶縁膜１３０は、例えば図６に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。

尚、図６には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

ブロック間構造ＳＴは、例えば図５に示す通り、Ｘ方向及びＺ方向に延伸する。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁層を含んでいても良い。また、ブロック間構造ＳＴは、例えば、Ｘ方向及びＺ方向に延伸し導電層１１２に接続された導電層と、この導電層のＹ方向における両側面に設けられた酸化シリコン（ＳｉＯ_２）等の絶縁層と、を含んでいても良い。

［複数ビットを記録するメモリセルＭＣのしきい値電圧］
次に、図７を参照して、複数ビットのデータを記録するメモリセルＭＣのしきい値電圧について説明する。図７では、例として、３ビットのデータを記録するメモリセルＭＣのしきい値電圧を示している。

図７（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図７（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。図７（ｃ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の他の例を示す表である。

図７（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}より小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＡより大きく、ベリファイ電圧Ｖ_ＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＢより大きく、ベリファイ電圧Ｖ_ＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧Ｖ_ＶＦＹＣ～ベリファイ電圧Ｖ_ＶＦＹＦより大きく、ベリファイ電圧Ｖ_ＶＦＹＤ～ベリファイ電圧Ｖ_ＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＧより大きく、読出パス電圧Ｖ_ＲＥＡＤより小さい。読出パス電圧Ｖ_ＲＥＡＤは、例えば９Ｖ程度の電圧である。

また、図７（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧Ｖ_ＣＧＢＲ～読出電圧Ｖ_ＣＧＧＲが設定されている。

例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。

また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。

また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。

以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。

尚、図７（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－３－３コードと呼ぶ場合がある。

尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。

例えば、図７（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。

［書込動作］
次に、本実施形態に係る半導体記憶装置の書込動作について説明する。

図８は、第１実施形態の書込動作について説明するためのフローチャートである。図９は、ループ回数ｎ_Ｗとプログラム電圧Ｖ_ＰＧＭ１との関係を説明するための図である。図１０は、第１プログラム動作及び第１ベリファイ動作について説明するためのタイミングチャートである。図１１は、第１プログラム動作について説明するための模式的な断面図である。図１２は、第１ベリファイ動作について説明するための模式的な断面図である。

尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬ_Ｓと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬ_Ｕと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬ_Ｓに接続されたものを「選択メモリセルＭＣ」と呼ぶ場合がある。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。

また、以下の説明では、選択ページＰＧに対応する複数の選択メモリセルＭＣに対して書込動作を実行する例について説明する。

書込動作は、複数の第１書込ループを含む。第１書込ループは、それぞれ、メモリセルＭＣのしきい値電圧を増大させる動作（後述する図８のステップＳ２０２等）と、メモリセルＭＣのしきい値電圧を確認する動作（後述する図８のステップＳ２０３等）と、を含む。第３実施形態及び第４実施形態の書込動作における第１書込ループについても同様である。

ステップＳ２００においては、初期プログラム電圧Ｖ_ＰＧＭＳ（図９）が設定される。初期プログラム電圧Ｖ_ＰＧＭＳは、第１プログラム動作（ステップＳ２０２）におけるプログラム電圧Ｖ_ＰＧＭ１の初期値の電圧である。初期プログラム電圧Ｖ_ＰＧＭＳは、後述するプログラム電圧制御動作（図１３のステップＳ１０１～Ｓ１０９）において取得される（図１３のステップＳ１０６）。

ステップＳ２０１においては、ループ回数ｎ_Ｗが１に設定される。ループ回数ｎ_Ｗは、第１書込ループの回数を示す変数である。また、ステップＳ２０１においては、例えば、センスアンプユニットＳＡＵ（図４）のラッチ回路ＤＬ０～ＤＬｉに、メモリセルＭＣに書き込まれるデータがラッチされる。ステップＳ２００，Ｓ２０１の動作は、例えば、図１０のタイミングｔ３００に実行される。

ステップＳ２０２では、第１プログラム動作が実行される。第１プログラム動作は、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ１を供給して、メモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、図１０の例では、タイミングｔ３１２からタイミングｔ３１６までの期間、及び、タイミングｔ３２８からタイミングｔ３３２までの期間に実行されている。

第１プログラム動作においては、例えば図１０及び図１１に示す様に、複数の選択メモリセルＭＣのうち、しきい値電圧の調整を行うものに接続されたビット線ＢＬ_Ｗに電圧Ｖ_ＳＲＣを供給する。また、複数の選択メモリセルＭＣのうち、しきい値電圧の調整を行わないものに接続されたビット線ＢＬ_Ｐに電圧Ｖ_ＤＤを供給する。以下、複数の選択メモリセルＭＣのうちしきい値電圧の調整を行うものを「書込メモリセルＭＣ」と呼び、しきい値電圧の調整を行わないものを「禁止メモリセルＭＣ」と呼ぶ場合がある。電圧Ｖ_ＳＲＣは、接地電圧Ｖ_ＳＳより大きくても良いし、接地電圧Ｖ_ＳＳと等しくても良い。電圧Ｖ_ＤＤは、電圧Ｖ_ＳＲＣよりも大きい。

また、第１プログラム動作においては、例えば図１０及び図１１に示す様に、ドレイン側選択ゲート線ＳＧＤに、電圧Ｖ_ＳＧＤが供給される。

電圧Ｖ_ＳＧＤは、電圧Ｖ_ＳＲＣよりも大きい。また、電圧Ｖ_ＳＧＤと電圧Ｖ_ＳＲＣとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ビット線ＢＬ_Ｗに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

一方、電圧Ｖ_ＳＧＤと電圧Ｖ_ＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも小さい。従って、ビット線ＢＬ_Ｐに接続されたドレイン側選択トランジスタＳＴＤはＯＦＦ状態となる。

また、第１プログラム動作においては、例えば図１１に示す様に、ソース線ＳＬに電圧Ｖ_ＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂに接地電圧Ｖ_ＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳｂはＯＦＦ状態となる。

また、第１プログラム動作においては、例えば図１０及び図１１に示す様に、非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給する。書込パス電圧Ｖ_ＰＡＳＳは、図７を参照して説明した読出パス電圧Ｖ_ＲＥＡＤよりも大きい。書込パス電圧Ｖ_ＰＡＳＳは、例えば１０Ｖ程度の電圧である。また、書込パス電圧Ｖ_ＰＡＳＳと電圧Ｖ_ＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧Ｖ_ＳＲＣが転送される。

また、第１プログラム動作においては、例えば図１０及び図１１に示す様に、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ１を供給する。プログラム電圧Ｖ_ＰＧＭ１は、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。

図９は、２回の第１書込ループにおける第１プログラム動作が実行される例を示している。１回目の第１書込ループ（ループ回数ｎ_Ｗ＝１）における第１プログラム動作（図１０のタイミングｔ３１４からタイミングｔ３１５までの時間Ｔｐｇｍ）においては、選択ワード線ＷＬ_Ｓに対して初期プログラム電圧Ｖ_ＰＧＭＳを供給する。上述した様に、初期プログラム電圧Ｖ_ＰＧＭＳは、ステップＳ２００においてプログラム電圧Ｖ_ＰＧＭ１の初期値として設定された電圧である。また、２回目の第１書込ループ（ループ回数ｎ_Ｗ＝２）における第１プログラム動作（図１０のタイミングｔ３３０からタイミングｔ３３１までの時間Ｔｐｇｍ）においては、選択ワード線ＷＬ_Ｓに対して、初期プログラム電圧Ｖ_ＰＧＭＳにオフセット電圧ΔＶ_ＰＧＭを加えた電圧（Ｖ_ＰＧＭＳ＋ΔＶ_ＰＧＭ）を、プログラム電圧Ｖ_ＰＧＭ１として供給する。

ここで、ビット線ＢＬ_Ｗに接続された半導体柱１２０のチャネルには、電圧Ｖ_ＳＲＣが供給されている。この様な半導体柱１２０と選択ワード線ＷＬ_Ｓとの間には、比較的大きい電界が発生する。これにより、半導体柱１２０のチャネル中の電子がトンネル絶縁膜１３１（図６）を介して電荷蓄積膜１３２（図６）中にトンネルする。これにより、書込メモリセルＭＣのしきい値電圧は増大する。

また、ビット線ＢＬ_Ｐに接続された半導体柱１２０のチャネルは、電気的にフローティング状態となっており、このチャネルの電位は非選択ワード線ＷＬ_Ｕとの容量結合によって書込パス電圧Ｖ_ＰＡＳＳ程度まで上昇している。この様な半導体柱１２０と選択ワード線ＷＬ_Ｓとの間には、上記した電界よりも小さい電界しか発生しない。従って、半導体柱１２０のチャネル中の電子は、電荷蓄積膜１３２（図６）中にトンネルしない。従って、禁止メモリセルＭＣのしきい値電圧は増大しない。

ステップＳ２０３（図８）では、第１ベリファイ動作を行う。第１ベリファイ動作は、選択ワード線ＷＬ_Ｓにベリファイ電圧Ｖ_ＶＦＹを供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、図１０の例では、タイミングｔ３１７からタイミングｔ３２７までの期間、及び、タイミングｔ３３３からタイミングｔ３４３までの期間に実行されている。

第１ベリファイ動作においては、例えば図１０及び図１２に示す様に、タイミングｔ３１８～タイミングｔ３２１までの期間において、ラッチ回路ＤＬ０～ＤＬｉ内のデータに基づき、特定のステート（図１０及び図１２の例では、Ａステート）に対応するメモリセルＭＣに接続されたビット線ＢＬ（図１０及び図１２の例では、ビット線ＢＬ_Ａ）に電圧Ｖ_ＤＤを供給し、その他のビット線ＢＬには電圧Ｖ_ＳＲＣを供給する。また、ソース線ＳＬに、電圧Ｖ_ＳＲＣを供給する。また、第１ベリファイ動作においては、タイミングｔ３２１～タイミングｔ３２４までの期間において、Ｂステートに対応するメモリセルＭＣに接続されたビット線ＢＬ_Ｂに電圧Ｖ_ＤＤを供給し、タイミングｔ３２４～タイミングｔ３２７までの期間において、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬ_Ｃに電圧Ｖ_ＤＤを供給する。

また、第１ベリファイ動作においては、例えば図１０及び図１２に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＳＧを供給する。電圧Ｖ_ＳＧは、電圧Ｖ_ＤＤよりも大きい。また、電圧Ｖ_ＳＧと電圧Ｖ_ＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＤＤが転送される。

また、第１ベリファイ動作においては、例えば図１２に示す様に、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧Ｖ_ＳＧを供給する。電圧Ｖ_ＳＧは、電圧Ｖ_ＳＲＣよりも大きい。また、電圧Ｖ_ＳＧと電圧Ｖ_ＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳｂをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

また、第１ベリファイ動作においては、例えば図１０及び図１２に示す様に、非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給する。読出パス電圧Ｖ_ＲＥＡＤは、電圧Ｖ_ＤＤ，Ｖ_ＳＲＣよりも大きい。また、読出パス電圧Ｖ_ＲＥＡＤと電圧Ｖ_ＤＤ，Ｖ_ＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧Ｖ_ＤＤ，Ｖ_ＳＲＣが転送される。

また、第１ベリファイ動作においては、例えば図１０及び図１２に示す様に、タイミングｔ３１７からタイミングｔ３１８までの期間において、選択ワード線ＷＬ_Ｓに読出パス電圧Ｖ_ＲＥＡＤを供給する。その後、選択ワード線ＷＬ_Ｓにベリファイ電圧Ｖ_ＶＦＹを供給する。ベリファイ電圧Ｖ_ＶＦＹは、読出パス電圧Ｖ_ＲＥＡＤよりも小さい。ベリファイ電圧Ｖ_ＶＦＹは、図７を参照して説明したベリファイ電圧Ｖ_ＶＦＹＡ～Ｖ_ＶＦＹＧのいずれかである。図１０の例では、タイミングｔ３１８～タイミングｔ３２１までの期間において、ベリファイ電圧Ｖ_ＶＦＹは、Ａステートに対応するベリファイ電圧Ｖ_ＶＦＹＡである。また、タイミングｔ３２１～タイミングｔ３２４までの期間において、ベリファイ電圧Ｖ_ＶＦＹは、Ｂステートに対応するベリファイ電圧Ｖ_ＶＦＹＢである。また、タイミングｔ３２４～タイミングｔ３２７までの期間において、ベリファイ電圧Ｖ_ＶＦＹは、Ｃステートに対応するベリファイ電圧Ｖ_ＶＦＹＣである。

これにより、図１２に示す様に、しきい値電圧がベリファイ電圧Ｖ_ＶＦＹＡ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧がベリファイ電圧Ｖ_ＶＦＹＡよりも大きいメモリセルＭＣはＯＦＦ状態となる。同様に、しきい値電圧がベリファイ電圧Ｖ_ＶＦＹＢ，Ｖ_ＶＦＹＣ以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧がベリファイ電圧Ｖ_ＶＦＹＢ，Ｖ_ＶＦＹＣよりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬ_Ａ，ＢＬ_Ｂ，ＢＬ_Ｃを介してセンスアンプモジュールＳＡＭ（図４）が検出し、このメモリセルＭＣの状態を示すデータを取得する。この様な動作を、「センス動作」と呼ぶ。

センス動作では、例えば、ビット線ＢＬに電圧Ｖ_ＤＤを供給している状態において、センスアンプＳＡ（図４）のセンスノードをビット線ＢＬと導通させる。センス動作の実行後には、センスノードをビット線ＢＬから電気的に切り離す。また、センスノードの状態に応じて配線ＬＢＵＳの電荷を放電し、又は維持させる。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳと導通し、このラッチ回路によって配線ＬＢＵＳのデータがラッチされる。

図１０の例では、センスアンプＳＡは、タイミングｔ３１９～タイミングｔ３２０までの期間において、ビット線ＢＬ_Ａとセンスノードとを導通させる。また、センスアンプＳＡは、タイミングｔ３２２～タイミングｔ３２３までの期間において、ビット線ＢＬ_Ｂとセンスノードとを導通させる。また、センスアンプＳＡは、タイミングｔ３２５～タイミングｔ３２６までの期間において、ビット線ＢＬ_Ｃとセンスノードとを導通させる。タイミングｔ３１９～タイミングｔ３２０までの期間、タイミングｔ３２２～タイミングｔ３２３までの期間、及びタイミングｔ３２５～タイミングｔ３２６までの期間の様に、ビット線ＢＬとセンスノードとを導通させる時間を、センス時間Ｔｓ１と呼ぶ場合がある。

上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、配線ＬＢＵＳ、スイッチトランジスタＤＳＷ、及び配線ＤＢＵＳ（図４）を介してキャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬ１５（図４）に転送される。キャッシュメモリＣＭの複数のラッチ回路ＸＤＬ０～ＸＤＬ１５には、それぞれ、複数のビット線ＢＬに対応するメモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータが格納される。

例えば、１つのビット線ＢＬに対応する選択メモリセルＭＣがＯＮ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「１」のデータが格納される。「１」のデータは、１つのビット線ＢＬに対応する選択メモリセルＭＣに対して正常にデータが書き込まれていないこと（即ち、選択メモリセルＭＣのしきい値電圧が目標値に達していないこと）を示している。以下、「１」のデータのビットを、ベリファイフェイルのビットという場合がある。

また、例えば、１つのビット線ＢＬに対応する選択メモリセルＭＣがＯＦＦ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「０」のデータが格納される。「０」のデータは、ビット線ＢＬに対応する選択メモリセルＭＣに対して正常にデータが書き込まれたこと（即ち、選択メモリセルＭＣのしきい値電圧が目標値に達したこと）を示している。以下、「０」のデータのビットを、ベリファイパスのビットという場合がある。

ステップＳ２０４（図８）では、第１ベリファイ動作の結果を判定する。例えば、ステップＳ２０３の第１ベリファイ動作によって取得されたデータ（以下、第１ベリファイデータと呼ぶ場合がある。）は、ラッチ回路ＸＤＬ０～ＸＤＬ１５からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、第１ベリファイデータのうち、ベリファイフェイルのビット数（「１」のデータのビット数）をカウントする。ベリファイフェイルのビット数のカウントは、例えば、ステップＳ２０３の終了時に行われる。シーケンサＳＱＣは、第１ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１未満であるか否かを判定する。

シーケンサＳＱＣは、第１ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１未満である場合、ベリファイＰＡＳＳと判定し、ステップＳ２０７に進む。一方、シーケンサＳＱＣは、第１ベリファイデータのベリファイフェイルのビット数が第１基準値Ｃｒ１以上である場合、ベリファイＦＡＩＬと判定し、ステップＳ２０５に進む。

尚、図９の例では、１回目の第１書込ループ（ループ回数ｎ_Ｗ＝１）において、ベリファイＦＡＩＬと判定され、２回目の第１書込ループ（ループ回数ｎ_Ｗ＝２）において、ベリファイＰＡＳＳと判定されている。

ステップＳ２０５（図８）では、ループ回数ｎ_Ｗが所定の回数Ｎ_Ｗに達したか否かを判定する。達していなかった場合にはステップＳ２０６に進む。達していた場合にはステップＳ２０８に進む。

ステップＳ２０６（図８）では、ループ回数ｎ_Ｗに１を加算して、ステップＳ２０２に進む。また、ステップＳ２０６では、例えば、プログラム電圧Ｖ_ＰＧＭ１に所定のオフセット電圧ΔＶ_ＰＧＭを加算する。従って、プログラム電圧Ｖ_ＰＧＭ１は、ループ回数ｎ_Ｗの増大と共に、オフセット電圧ΔＶ_ＰＧＭずつ増大する。

ステップＳ２０７（図８）では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了した旨のステータスデータＤ_ＳＴを格納し、書込動作を終了する。尚、ステータスデータＤ_ＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。

ステップＳ２０８（図８）では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了しなかった旨のステータスデータＤ_ＳＴを格納し、書込動作を終了する。

［消去動作］
次に、本実施形態に係る半導体記憶装置の消去動作について説明する。

図１３及び図１４は、第１実施形態の消去動作について説明するためのフローチャートである。消去動作は、プログラム電圧制御動作（図１３のステップＳ１０１～Ｓ１０９）と、通常消去動作（図１４のステップＳ１１１～Ｓ１１８）と、を含む。

プログラム電圧制御動作は、初期プログラム電圧Ｖ_ＰＧＭＳをメモリセルＭＣの劣化度に応じて調整する動作である。通常消去動作は、メモリセルＭＣに記憶されたデータを消去する動作である。

尚、以下の説明では、動作の対象となっているメモリブロックＢＬＫに対して消去動作を実行する例について説明する。

［プログラム電圧制御動作］
プログラム電圧制御動作においては、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ２を供給することで、ＥｒステートのメモリセルＭＣのしきい値電圧を、特定のステート（本実施形態ではＡステート）に対応するしきい値電圧まで徐々に増大させる。特定のステートに対応するしきい値電圧まで増大させるために必要なプログラム電圧Ｖ_ＰＧＭ２を、第１プログラム動作（図８の２０２）における初期プログラム電圧Ｖ_ＰＧＭＳとして取得する。

プログラム電圧制御動作は、プリリード動作（ステップＳ１０１）と、第２プログラム動作（ステップＳ１０３等）と、第２ベリファイ動作（ステップＳ１０４等）と、初期プログラム電圧Ｖ_ＰＧＭＳの取得動作（ステップＳ１０６）と、を含む。プログラム電圧制御動作は、図１３及び図１４に示す様に、通常消去動作の実行前に実行される。

また、プログラム電圧制御動作は、複数の第２書込ループを含む。第２書込ループは、それぞれ、第２プログラム動作（ステップＳ１０３等）と、第２ベリファイ動作（ステップＳ１０４等）と、を含む。

図１５は、プリリード動作について説明するためのタイミングチャートである。図１６は、プリリード動作について説明するための模式的な断面図である。図１７は、ループ回数ｎ_Ｅ１とプログラム電圧Ｖ_ＰＧＭ２との関係を説明するための図である。図１８は、第２プログラム動作及び第２ベリファイ動作について説明するためのタイミングチャートである。図１９は、第２プログラム動作について説明するための模式的な断面図である。図２０は、第２ベリファイ動作について説明するための模式的な断面図である。図２１は、書込ワード線に対する第２プログラム動作について説明するための図である。図２２は、消去ワード線に対する第２プログラム動作について説明するための図である。

ステップＳ１０１（図１３）では、プリリード動作を行う。プリリード動作は、選択ページＰＧに対応する複数の選択メモリセルＭＣのデータを読み出すことで、選択ページＰＧがデータの書き込まれているページ（即ち、プログラム状態のページ）であるか、データの書き込まれていないページ（即ち、消去状態のページ）であるか、を識別する動作である。尚、選択ページＰＧに接続された選択ワード線ＷＬ_Ｓは、消去動作の対象となっているメモリブロックＢＬＫに含まれる複数のワード線ＷＬのうちの任意のワード線ＷＬが選択される。選択ワード線ＷＬ_Ｓは、予め決められたワード線ＷＬであっても良い。例えば、選択ワード線ＷＬ_Ｓは、ソース線ＳＬ側から数えて特定番目の層のワード線ＷＬであっても良い。プリリード動作は、例えば、図１５のタイミングｔ１１に開始される。

プリリード動作においては、例えば図１６に示す様に、動作の対象となっているストリングユニットＳＵに含まれる複数のビット線ＢＬに、電圧Ｖ_ＤＤを供給する。また、ソース線ＳＬに、電圧Ｖ_ＳＲＣを供給する。

また、プリリード動作においては、例えば図１５及び図１６に示す様に、タイミングｔ１２からタイミングｔ１６までの期間において、ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＳＧを供給する。上述した様に、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＤＤが転送される。

また、プリリード動作においては、例えば図１６に示す様に、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧Ｖ_ＳＧを供給する。上述した様に、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

また、プリリード動作においては、例えば図１５及び図１６に示す様に、タイミングｔ１２からタイミングｔ１６までの期間において、非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給する。読出パス電圧Ｖ_ＲＥＡＤは、電圧Ｖ_ＤＤ，Ｖ_ＳＲＣよりも大きい。また、読出パス電圧Ｖ_ＲＥＡＤと電圧Ｖ_ＤＤ，Ｖ_ＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧Ｖ_ＤＤ，Ｖ_ＳＲＣが転送される。

また、プリリード動作においては、例えば図１５及び図１６に示す様に、タイミングｔ１３からタイミングｔ１６までの期間において、選択ワード線ＷＬ_Ｓに読出電圧Ｖ_ＣＧＲを供給する。読出電圧Ｖ_ＣＧＲは、読出パス電圧Ｖ_ＲＥＡＤよりも小さい。本実施形態では、図１６及び図１７に示す様に、読出電圧Ｖ_ＣＧＲを、Ａステートに対応する読出電圧Ｖ_ＣＧＡＲとしている。読出電圧Ｖ_ＣＧＡＲと電圧Ｖ_ＳＲＣとの電圧差は、ＥｒステートのメモリセルＭＣのしきい値電圧よりも大きい。従って、ＥｒステートのメモリセルＭＣはＯＮ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読出電圧Ｖ_ＣＧＡＲと電圧Ｖ_ＳＲＣとの電圧差は、Ａステート～ＧステートのメモリセルＭＣのしきい値電圧よりも小さい。従って、Ａステート～ＧステートのメモリセルＭＣはＯＦＦ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。

また、プリリード動作においては、センスアンプモジュールＳＡＭ（図４）によって、ビット線ＢＬに電流が流れるか否かを検出し、これによってメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。

図１５の例では、センスアンプＳＡは、タイミングｔ１４～タイミングｔ１５までの期間において、ビット線ＢＬに対してセンス動作を行う。

上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、第１ベリファイ動作（図８のステップＳ２０３）と同様の方法によって、キャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬ１５（図４）に転送される。

例えば、１つのビット線ＢＬに対応する選択メモリセルＭＣがＯＮ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「１」のデータが格納される。「１」のデータは、１つのビット線ＢＬに対応する選択メモリセルＭＣにデータが記録されていることを示している。以下、「１」のデータのビットを、ＯＮ状態のビットという場合がある。

また、例えば、１つのビット線ＢＬに対応する選択メモリセルＭＣがＯＦＦ状態である場合、そのビット線ＢＬに対応するラッチ回路ＸＤＬには、「０」のデータが格納される。「０」のデータは、ビット線ＢＬに対応する選択メモリセルＭＣにデータが記録されていないことを示している。以下、「０」のデータのビットを、ＯＦＦ状態のビットという場合がある。

また、プリリード動作によって取得されたデータ（以下、読出データと呼ぶ場合がある。）は、ラッチ回路ＸＤＬ０～ＸＤＬ１５からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、読出データのうち、ＯＮ状態のビット数（「１」のデータのビット数）をカウントする。ＯＮ状態のビット数は、シーケンサＳＱＣに転送される。シーケンサＳＱＣは、ＯＮ状態のビット数が基準値Ｃｒｒ未満であるか否かを判定する。

ＯＮ状態のビット数が基準値Ｃｒｒ未満であると判定された場合、シーケンサＳＱＣは、選択ページＰＧがプログラム状態のページであると判定する。一方、ＯＮ状態のビット数が基準値Ｃｒｒ以上であると判定された場合、シーケンサＳＱＣは、選択ページＰＧが消去状態のページであると判定する。

シーケンサＳＱＣは、選択ページＰＧがプログラム状態のページであるか、消去状態のページであるか、の判定結果を所定のレジスタに記憶する。

ステップＳ１０２（図１３）では、ループ回数ｎ_Ｅ１が１に設定される。ループ回数ｎ_Ｅ１は、第２書込ループの回数を示す変数である。この動作は、例えば、図１８のタイミングｔ１００に実行される。

ステップＳ１０３（図１３）では、第２プログラム動作が実行される。第２プログラム動作は、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ２を供給して、メモリセルＭＣのしきい値電圧を増大させる動作である。この動作は、図１８の例では、タイミングｔ１１０からタイミングｔ１１４までの期間、及び、タイミングｔ１２０からタイミングｔ１２４までの期間に実行されている。

第２プログラム動作においては、例えば図１９に示す様に、全てのビット線ＢＬ_Ｗに電圧Ｖ_ＳＲＣを供給する。

また、第２プログラム動作においては、例えば図１８及び図１９に示す様に、タイミングｔ１１１からタイミングｔ１１４までの期間において、ドレイン側選択ゲート線ＳＧＤに、電圧Ｖ_ＳＧＤが供給される。この場合、上述した様に、ビット線ＢＬ_Ｗに接続されたドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

また、第２プログラム動作においては、例えば図１９に示す様に、ソース線ＳＬに電圧Ｖ_ＳＲＣが供給され、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂに接地電圧Ｖ_ＳＳが供給される。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳｂはＯＦＦ状態となる。

また、第２プログラム動作においては、例えば図１８及び図１９に示す様に、タイミングｔ１１１からタイミングｔ１１４までの期間において、非選択ワード線ＷＬ_Ｕに書込パス電圧Ｖ_ＰＡＳＳを供給する。これにより、上述したように、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、書込メモリセルＭＣに、電圧Ｖ_ＳＲＣが転送される。

また、第２プログラム動作においては、例えば図１８及び図１９に示す様に、タイミングｔ１１２からタイミングｔ１１３までの期間において、選択ワード線ＷＬ_Ｓにプログラム電圧Ｖ_ＰＧＭ２を供給する。プログラム電圧Ｖ_ＰＧＭ２は、書込パス電圧Ｖ_ＰＡＳＳよりも大きい。

図１７は、第２書込ループにおける第２プログラム動作が６回実行される例を示している。１回目の第２書込ループ（ループ回数ｎ_Ｅ１＝１）における第２プログラム動作（図１８のタイミングｔ１１２からタイミングｔ１１３までの期間）においては、選択ワード線ＷＬ_Ｓに初期プログラム電圧Ｖ_ＰＧＭ０を供給する。初期プログラム電圧Ｖ_ＰＧＭ０は、プログラム電圧Ｖ_ＰＧＭ２の初期値である。また、２回目の第２書込ループ（ループ回数ｎ_Ｅ１＝２）における第２プログラム動作（図１８のタイミングｔ１２２からタイミングｔ１２３までの期間）においては、初期プログラム電圧Ｖ_ＰＧＭ０にオフセット電圧ΔＶを加えた電圧（Ｖ_ＰＧＭ０＋ΔＶ）を、プログラム電圧Ｖ_ＰＧＭ２として選択ワード線ＷＬ_Ｓに供給する。３回目～６回目の第２書込ループ（ループ回数ｎ_Ｅ１＝３～６）における第２プログラム動作においては、それぞれ、電圧（Ｖ_ＰＧＭ０＋２ΔＶ）、電圧（Ｖ_ＰＧＭ０＋３ΔＶ）、電圧（Ｖ_ＰＧＭ０＋４ΔＶ）、電圧（Ｖ_ＰＧＭ０＋５ΔＶ）を、プログラム電圧Ｖ_ＰＧＭ２として選択ワード線ＷＬ_Ｓに供給する。

上記の様な第２プログラム動作において、図１８及び図１９に示す様な動作電圧が、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給されることにより、選択メモリセルＭＣのしきい値電圧は、段階的に増大する。

例えば、選択ページＰＧがプログラム状態のページである場合、図２１に示す様に、初期状態において、選択ページＰＧに対応する複数のメモリセルＭＣのしきい値電圧は、Ｅｒステート～Ｇステートに分布する。第２プログラム動作におけるプログラム電圧Ｖ_ＰＧＭ２は、図１７に示した様に、第２書込ループの実行回数（ループ回数ｎ_Ｅ１）の増大と共に、オフセット電圧ΔＶずつ増大する。従って、Ｅｒステートに対応するメモリセルＭＣのしきい値電圧も、第２書込ループの実行回数（ループ回数ｎ_Ｅ１）の増大と共に、段階的に増大する。例えば、図２１に示す様に、Ｅｒステートに対応するメモリセルＭＣのしきい値電圧は、初期状態の時よりもループ回数ｎ_Ｅ１が３の時の方が大きい。また、Ｅｒステートに対応するメモリセルＭＣのしきい値電圧は、ループ回数ｎ_Ｅ１が３の時よりもループ回数ｎ_Ｅ１が５の時の方が大きい。この様に、Ｅｒステートに対応するしきい値分布は、Ａステートに対応するしきい値分布に徐々に近づく。

尚、Ａステート～Ｇステートに対応するメモリセルＭＣは、Ｅｒステートに対応するメモリセルＭＣよりも、しきい値電圧の増大幅が小さい。

また、例えば、選択ページＰＧが消去状態のページである場合、図２２に示す様に、初期状態において、選択ページＰＧに対応する複数のメモリセルＭＣのしきい値電圧は、Ｅｒステートに対応するしきい値分布に含まれる。Ｅｒステートに対応するメモリセルＭＣのしきい値電圧は、第２書込ループの実行回数（ループ回数ｎ_Ｅ１）の増大と共に、段階的に増大する。

ステップＳ１０４（図１３）では、第２ベリファイ動作を行う。第２ベリファイ動作は、選択ワード線ＷＬ_Ｓにベリファイ電圧（例えば読出電圧Ｖ_ＣＧＡＲと同値の電圧）を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、図１８の例では、タイミングｔ１１５からタイミングｔ１１９までの期間、及び、タイミングｔ１２５からタイミングｔ１２７までの期間に実行されている。

第２ベリファイ動作においては、例えば図２０に示す様に、選択ページＰＧに対応する全てのビット線ＢＬに電圧Ｖ_ＤＤを供給する。また、ソース線ＳＬに、電圧Ｖ_ＳＲＣを供給する。

また、第２ベリファイ動作においては、例えば図１８及び図２０に示す様に、タイミングｔ１１５からタイミングｔ１１９までの期間において、ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＳＧを供給する。この場合、上述した様に、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＤＤが転送される。

また、第２ベリファイ動作においては、例えば図２０に示す様に、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧Ｖ_ＳＧを供給する。この場合、上述した様に、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

また、第２ベリファイ動作においては、例えば図１８及び図２０に示す様に、タイミングｔ１１５からタイミングｔ１１９までの期間において、非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給する。この場合、上述した様に、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧Ｖ_ＤＤ，Ｖ_ＳＲＣが転送される。

また、第２ベリファイ動作においては、例えば図１８及び図２０に示す様に、タイミングｔ１１６からタイミングｔ１１９までの期間において、選択ワード線ＷＬ_Ｓにベリファイ電圧を供給する。図１８及び図２０の例では、ベリファイ電圧を、Ａステートに対応する読出電圧Ｖ_ＣＧＡＲと同値の電圧としている。これにより、図２０に示す様に、しきい値電圧がベリファイ電圧（読出電圧Ｖ_ＣＧＡＲ）以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧がベリファイ電圧（読出電圧Ｖ_ＣＧＡＲ）よりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプモジュールＳＡＭ（図４）が検出し、このメモリセルＭＣの状態を示すデータを取得する。

図１８の例では、センスアンプＳＡは、タイミングｔ１１７～タイミングｔ１１８までの期間において、ビット線ＢＬに対してセンス動作を行う。

上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、第１ベリファイ動作（図８のステップＳ２０３）と同様の方法によって、キャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬ１５（図４）に転送される。

選択メモリセルＭＣがＯＮ状態である場合、ラッチ回路ＸＤＬには、「１」のデータが格納される。また、選択メモリセルＭＣがＯＦＦ状態である場合、ラッチ回路ＸＤＬには、「０」のデータが格納される。上述した様に、「１」のデータのビットを、ベリファイフェイルのビットといい、「０」のデータのビットを、ベリファイパスのビットという場合がある。

ステップＳ１０５（図１３）では、第２ベリファイ動作の結果を判定する。例えば、ステップＳ１０４の第２ベリファイ動作によって取得されたデータ（以下、第２ベリファイデータと呼ぶ場合がある。）は、ラッチ回路ＸＤＬ０～ＸＤＬ１５からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、第２ベリファイデータのうち、ベリファイフェイルのビット数（「１」のデータのビット数）をカウントする。ベリファイフェイルのビット数のカウントは、ステップＳ１０４の終了時に行われる。ベリファイフェイルのビット数は、シーケンサＳＱＣに転送される。

シーケンサＳＱＣは、プリリード動作（ステップＳ１０１）において、選択ページＰＧがプログラム状態のページであると判定されたか、消去状態のページであると判定されたか、を確認する。次に、選択ページＰＧがプログラム状態のページであると判定された場合、シーケンサＳＱＣは、第２ベリファイデータのベリファイフェイルのビット数が、プログラム状態のページ用の第２基準値Ｃｒ２１未満であるか否かを判定する。また、選択ページＰＧが消去状態のページであると判定された場合、シーケンサＳＱＣは、第２ベリファイデータのベリファイフェイルのビット数が、消去状態のページ用の第２基準値Ｃｒ２２未満であるか否かを判定する。

上述した様に、初期状態において、消去状態の選択ページＰＧの方が、プログラム状態の選択ページＰＧよりも、Ｅｒステートに対応するしきい値分布の選択メモリセルＭＣの数が多い。即ち、ステップＳ１０５の判定対象の選択メモリセルＭＣの数が多い。従って、消去状態のページ用の第２基準値Ｃｒ２２は、プログラム状態のページ用の第２基準値Ｃｒ２１よりも、大きい値としている。

シーケンサＳＱＣは、第２ベリファイデータのベリファイフェイルのビット数が第２基準値（Ｃｒ２１又はＣｒ２２）未満である場合、ベリファイＰＡＳＳと判定し、ステップＳ１０６に進む。一方、シーケンサＳＱＣは、第２ベリファイデータのベリファイフェイルのビット数が第２基準値（Ｃｒ２１又はＣｒ２２）以上である場合、ベリファイＦＡＩＬと判定し、ステップＳ１０７に進む。

尚、図１７の例では、１回目～５回目の第２書込ループ（ループ回数ｎ_Ｅ１＝１～５）において、ベリファイＦＡＩＬと判定され、６回目の第２書込ループ（ループ回数ｎ_Ｅ１＝６）において、ベリファイＰＡＳＳと判定されている。

ステップＳ１０７（図１３）では、ループ回数ｎ_Ｅ１が所定の回数Ｎ_Ｅ１に達したか否かを判定する。達していなかった場合にはステップＳ１０８に進む。達していた場合にはステップＳ１０９に進む。

ステップＳ１０８（図１３）では、ループ回数ｎ_Ｅ１に１を加算して、ステップＳ１０３に進む。また、ステップＳ１０８では、例えば、プログラム電圧Ｖ_ＰＧＭ２に所定のオフセット電圧ΔＶを加算する。従って、プログラム電圧Ｖ_ＰＧＭ２は、ループ回数ｎ_Ｅ１の増大と共に、オフセット電圧ΔＶずつ増大する。

ステップＳ１０９（図１３）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了しなかった旨のステータスデータＤ_ＳＴを格納し、消去動作を終了する。

ステップＳ１０６（図１３）では、ベリファイＰＡＳＳした時点のプログラム電圧Ｖ_ＰＧＭ２の値を、書込動作における第１プログラム動作（図８のステップＳ２０２）の初期プログラム電圧Ｖ_ＰＧＭＳとして取得する。そして、図１４のステップＳ１１１に進む。

尚、消去動作は、メモリブロックＢＬＫ単位で実行されるのに対し、書込動作は、ページＰＧ単位で実行される。ステップＳ１０６において取得された初期プログラム電圧Ｖ_ＰＧＭＳは、消去動作の対象となっているメモリブロックＢＬＫに含まれる全てのページＰＧにおける、プログラム電圧Ｖ_ＰＧＭ１の初期値とされる。

また、図１３のステップＳ１０６において取得された初期プログラム電圧Ｖ_ＰＧＭＳを示すデータは、入出力制御回路Ｉ／Ｏを介してコントローラダイＣＤに転送される。コントローラダイＣＤは、初期プログラム電圧Ｖ_ＰＧＭＳを示すデータを所定の記憶部に記憶して、書込動作における初期プログラム電圧Ｖ_ＰＧＭＳをメモリブロックＢＬＫ単位で管理する。これにより、消去動作が実行されてから書込動作が実行されるまでの期間が長くなっても、初期プログラム電圧Ｖ_ＰＧＭＳを適切に管理することができる。尚、この場合、図８のステップＳ２００において、コントローラダイＣＤから転送される初期プログラム電圧Ｖ_ＰＧＭＳを示すデータが設定される。

尚、第１実施形態においては、図１３のステップＳ１０６で取得された初期プログラム電圧Ｖ_ＰＧＭＳと、図８のステップＳ２０２で用いられる初期プログラム電圧Ｖ_ＰＧＭＳとを、同値の電圧としている。しかしながら、図１３のステップＳ１０６で取得された初期プログラム電圧Ｖ_ＰＧＭＳと、図８のステップＳ２０２で用いられる初期プログラム電圧Ｖ_ＰＧＭＳとは、異なる値の電圧としても良い。例えば、図８のステップＳ２０２で用いられる初期プログラム電圧は、図１３のステップＳ１０６で取得された初期プログラム電圧Ｖ_ＰＧＭＳに応じた電圧であれば、初期プログラム電圧Ｖ_ＰＧＭＳよりも大きい電圧でも小さい電圧でも良い。

また、１つのメモリブロックＢＬＫに含まれるメモリセルＭＣには、Ｚ方向における位置に応じた、特性（書き込まれやすさ）のバラツキが存在する。例えば、図５及び図６に示す様に、半導体柱１２０及びゲート絶縁膜１３０等は、Ｚ方向に延伸する、略円筒状の形状を有するメモリホールの内部に形成されている。ここで、メモリホールの径は、一般的に、ソース線ＳＬ（導電層１１２）に近い側（－Ｚ方向側）の方がビット線ＢＬに近い側（＋Ｚ方向側）よりも小さい。そして、メモリホールの径が小さい程、電界が強くなる。従って、メモリホールの径が小さい程、電荷蓄積膜１３２に電子が注入されやすくなる（書き込まれやすくなる。）。

初期プログラム電圧Ｖ_ＰＧＭＳ（図９、図１０）は、この様な特性（書き込まれやすさ）のバラツキを考慮して補正しても良い。例えば、図１３のステップＳ１０３及びステップＳ１０４において選択されていたメモリセルＭＣを、基準メモリセルＭＣと呼ぶこととする。例えば、基準メモリセルＭＣよりもメモリホールの径が小さい位置に設けられたメモリセルＭＣに対して書込動作を実行する場合、初期プログラム電圧Ｖ_ＰＧＭＳは、ステップＳ１０６において取得された初期プログラム電圧Ｖ_ＰＧＭＳより小さくても良い。同様に、基準メモリセルＭＣよりもメモリホールの径が大きい位置に設けられたメモリセルＭＣに対して書込動作を実行する場合、初期プログラム電圧Ｖ_ＰＧＭＳは、ステップＳ１０６において取得された初期プログラム電圧Ｖ_ＰＧＭＳより大きくても良い。

［通常消去動作］
図２３は、通常消去動作について説明するためのタイミングチャートである。図２４は、通常消去動作に含まれる消去電圧供給動作について説明するための模式的な断面図である。図２５は、通常消去動作に含まれる消去ベリファイ動作について説明するための模式的な断面図である。

通常消去動作は、複数の消去ループを含む。消去ループは、それぞれ、メモリセルＭＣのしきい値電圧を減少させる動作（後述する図１４のステップＳ１１２等）と、メモリセルＭＣのしきい値電圧を確認する動作（後述する図１４のステップＳ１１３等）と、を含む。第２実施形態の通常消去動作における消去ループについても同様である。

ステップＳ１１１（図１４）においては、ループ回数ｎ_Ｅ２が１に設定される。ループ回数ｎ_Ｅ２は、消去ループの回数を示す変数である。この動作は、例えば、図２３のタイミングｔ２０１に実行される。

ステップＳ１１２（図１４）においては、消去電圧供給動作が実行される。消去電圧供給動作は、ワード線ＷＬに接地電圧Ｖ_ＳＳを供給し、ソース線ＳＬ及びビット線ＢＬに消去電圧Ｖ_ＥＲＡを供給して、メモリセルＭＣのしきい値電圧を減少させる動作である。この動作は、図２３の例では、タイミングｔ２０２からタイミングｔ２０３までの期間、及び、タイミングｔ２０８からタイミングｔ２０９までの期間に実行されている。

消去電圧供給動作においては、例えば図２３及び図２４に示す様に、ビット線ＢＬ及びソース線ＳＬに消去電圧Ｖ_ＥＲＡ（図２３では初期消去電圧Ｖ_ＥＲＡ０）が供給される。消去電圧Ｖ_ＥＲＡは、例えば１７Ｖ～２５Ｖ程度の電圧である。

また、消去電圧供給動作においては、例えば図２４に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＳＧ´が供給される。電圧Ｖ_ＳＧ´は、消去電圧Ｖ_ＥＲＡよりも小さい。これにより、ドレイン側選択トランジスタＳＴＤにおいてＧＩＤＬ（Gate Induced Drain Leakage）が発生し、電子－正孔対が発生する。また、電子はビット線ＢＬ側に移動し、正孔はメモリセルＭＣ側に移動する。

また、消去電圧供給動作においては、例えば図２４に示す様に、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂに電圧Ｖ_ＳＧ´´が供給される。電圧Ｖ_ＳＧ´´は、消去電圧Ｖ_ＥＲＡよりも小さい。これにより、ソース側選択トランジスタＳＴＳ，ＳＴＳｂにおいてもＧＩＤＬが発生し、電子－正孔対が発生する。また、電子はソース線ＳＬ側に移動し、正孔はメモリセルＭＣ側に移動する。

また、消去電圧供給動作においては、例えば図２３及び図２４に示す様に、ワード線ＷＬに接地電圧Ｖ_ＳＳが供給される。これにより、半導体柱１２０のチャネル中の正孔がトンネル絶縁膜１３１（図６）を介して電荷蓄積膜１３２（図６）中にトンネルする。これにより、メモリセルＭＣのしきい値電圧が減少する。

ステップＳ１１３（図１４）では、消去ベリファイ動作を行う。消去ベリファイ動作は、選択ワード線ＷＬ_Ｓに消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}（図７）を供給し、メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出して、メモリセルＭＣのしきい値電圧が目標値に達したか否かを検出するための動作である。この動作は、図２３の例では、タイミングｔ２０４からタイミングｔ２０７までの期間、及び、タイミングｔ２１０からタイミングｔ２１３までの期間に実行されている。

消去ベリファイ動作においては、例えば図２５に示す様に、ビット線ＢＬに電圧Ｖ_ＤＤを供給する。また、ソース線ＳＬに電圧Ｖ_ＳＲＣを供給する。

また、消去ベリファイ動作においては、例えば図２５に示す様に、ドレイン側選択ゲート線ＳＧＤに電圧Ｖ_ＳＧを供給する。上述した様に、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＤＤが転送される。

また、消去ベリファイ動作においては、例えば図２５に示す様に、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧Ｖ_ＳＧを供給する。上述した様に、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧Ｖ_ＳＲＣが転送される。

また、消去ベリファイ動作においては、例えば図２５に示す様に、ワード線ＷＬに消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}を供給する。消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}は、読出パス電圧Ｖ_ＲＥＡＤよりも小さい（図７）。これにより、図２５に示す様に、しきい値電圧が消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}以下のメモリセルＭＣはＯＮ状態となり、しきい値電圧が消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}よりも大きいメモリセルＭＣはＯＦＦ状態となる。これらメモリセルＭＣのＯＮ状態／ＯＦＦ状態を、ビット線ＢＬを介してセンスアンプモジュールＳＡＭ（図４）によって検出し、このメモリセルＭＣの状態を示すデータを取得する。

図２３の例では、センスアンプＳＡは、タイミングｔ２０５～タイミングｔ２０６までの期間において、ビット線ＢＬに対してセンス動作を行う。タイミングｔ２０５～タイミングｔ２０６までの期間を、センス時間Ｔｓ２と呼ぶ場合がある。

上記メモリセルＭＣのＯＮ状態／ＯＦＦ状態を示すデータは、第１ベリファイ動作（図８のステップＳ２０３）と同様の方法によって、キャッシュメモリＣＭのラッチ回路ＸＤＬ０～ＸＤＬ１５（図４）に転送される。

メモリセルＭＣがＯＮ状態である場合、ラッチ回路ＸＤＬには、「１」のデータが格納される。また、メモリセルＭＣがＯＦＦ状態である場合、ラッチ回路ＸＤＬには、「０」のデータが格納される。上述した様に、「１」のデータのビットを、消去ベリファイパスのビットといい、「０」のデータのビットを、消去ベリファイフェイルのビットという場合がある。

ステップＳ１１４（図１４）では、消去ベリファイ動作の結果を判定する。例えば、ステップＳ１１３の消去ベリファイ動作によって取得されたデータ（以下、消去ベリファイデータと呼ぶ場合がある。）は、ラッチ回路ＸＤＬ０～ＸＤＬ１５からカウンタＣＮＴ（図２）に順次転送される。カウンタＣＮＴは、消去ベリファイデータのうち、消去ベリファイフェイルのビット数（「０」のデータのビット数）をカウントする。消去ベリファイフェイルのビット数のカウントは、ステップＳ１１３の終了時に行われる。消去ベリファイフェイルのビット数は、シーケンサＳＱＣに転送される。

シーケンサＳＱＣは、消去ベリファイデータの消去ベリファイフェイルのビット数が基準値Ｃｒｅ未満であるか否かを判定する。消去ベリファイフェイルのビット数が基準値Ｃｒｅ以上であると判定された場合、消去ベリファイＦＡＩＬと判定し、ステップＳ１１５に進む。一方、消去ベリファイフェイルのビット数が基準値Ｃｒｅ未満であると判定された場合、消去ベリファイＰＡＳＳと判定し、ステップＳ１１７に進む。

ステップＳ１１５（図１４）では、ループ回数ｎ_Ｅ２が所定の回数Ｎ_Ｅ２に達したか否かを判定する。達していなかった場合にはステップＳ１１６に進む。達していた場合にはステップＳ１１８に進む。

ステップＳ１１６（図１４）では、ループ回数ｎ_Ｅ２に１を加算して、ステップＳ１１２に進む。また、ステップＳ１１６では、例えば、消去電圧Ｖ_ＥＲＡに所定のオフセット電圧ΔＶ_ＥＲＡを加算する。従って、消去電圧Ｖ_ＥＲＡは、ループ回数ｎ_Ｅ２の増大と共に、オフセット電圧ΔＶ_ＥＲＡずつ増大する。

ステップＳ１１７（図１４）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了した旨のステータスデータＤ_ＳＴを格納し、消去動作を終了する。尚、ステータスデータＤ_ＳＴは、ステータスリード動作によってコントローラダイＣＤ（図１）に出力される。

ステップＳ１１８（図１４）では、ステータスレジスタＳＴＲ（図２）に、消去動作が正常に終了しなかった旨のステータスデータＤ_ＳＴを格納し、消去動作を終了する。

［効果］
メモリセルＭＣは、書込動作、消去動作の実行回数の増大と共に劣化し、電荷蓄積膜１３２中に電子がトンネルしやすくなる。この様な状態では、第１プログラム動作においてしきい値電圧が増大しやすくなる。従って、メモリセルＭＣの劣化度に拘わらずプログラム電圧の初期値を調整しないと、第１プログラム動作において、メモリセルＭＣのしきい値電圧が大きくなりすぎてしまう場合がある。そこで、本実施形態では、メモリセルＭＣの劣化度に応じてプログラム電圧の初期値を調整するプログラム電圧制御動作を実行する。

また、プログラム電圧制御動作は、例えば、書込動作において実行することも考えられる。しかしながら、この場合、プログラム電圧制御動作を行うための時間がかかるため、書込動作の時間が増加してしまう。また、書込動作は、消去動作よりも、動作時間の短縮及び高速化が要求される。そこで、第１実施形態では、消去動作中にプログラム電圧制御動作を実行することにより、メモリセルＭＣの劣化度に応じた最適な初期プログラム電圧を取得すると共に、書込動作の時間の増加を抑制している。

［第２実施形態］
第１実施形態では、消去動作中のプログラム電圧制御動作において、メモリセルＭＣの劣化度に応じた初期プログラム電圧Ｖ_ＰＧＭＳを取得し、その取得した初期プログラム電圧Ｖ_ＰＧＭＳを用いて、書込動作における第１プログラム動作を行っていた。第２実施形態では、第１実施形態の構成に加え、メモリセルＭＣの劣化度に応じて、通常消去動作で用いるパラメータ（消去パラメータ）を変更する。

図２６は、第２実施形態の消去動作について説明するためのフローチャートである。

ステップＳ１２０では、通常消去動作で用いる消去パラメータを設定する。消去パラメータは、例えば、（１）消去電圧Ｖ_ＥＲＡの大きさ（電圧値）、（２）消去電圧Ｖ_ＥＲＡの供給時間（図２３のＴｅｐ）、（３）センスアンプＳＡのセンス時間（図２３のＴｓ２）である。

尚、第２実施形態の通常消去動作では、図１４のステップＳ１１１～Ｓ１１８を、上記第１実施形態の通常消去動作と同様に実行する。従って、これらの処理の詳細な説明を省略する。

メモリセルＭＣが劣化すると、メモリセルＭＣに記憶されたデータが消去されにくくなる場合がある。また、メモリセルＭＣが劣化すると、ビット線ＢＬ等において電流が流れにくくなり、消去ベリファイ動作におけるセンス動作の精度が低下する場合がある。そこで、第２実施形態では、プログラム電圧制御動作において取得したメモリセルＭＣの劣化度に応じて、上記（１）～（３）の消去パラメータを調整する。

例えば、ステップＳ１０６において取得した初期プログラム電圧Ｖ_ＰＧＭＳ、又は、その初期プログラム電圧Ｖ_ＰＧＭＳが取得された時点のループ回数ｎ_Ｅ１に応じて、上記（１）～（３）の消去パラメータを変更する。例えば、メモリセルＭＣの劣化が進んでいる程、消去電圧Ｖ_ＥＲＡの電圧値を大きくする。また、メモリセルＭＣの劣化が進んでいる程、消去電圧Ｖ_ＥＲＡの供給時間Ｔｅｐを長くする。また、メモリセルＭＣの劣化が進んでいる程、センス時間Ｔｓ２を長くする。ただし、半導体記憶装置の構成等によって、メモリセルＭＣの劣化度と、上記（１）～（３）の消去パラメータとの関係は変わり得る。従って、メモリセルＭＣの劣化度に応じた上記（１）～（３）の消去パラメータの増減は、上記の例の反対であっても良い。

この様な構成によれば、メモリセルＭＣの劣化度に応じた消去パラメータを用いて、消去電圧供給動作及び消去ベリファイ動作を行うことができる。その結果、通常消去動作においてメモリセルＭＣのデータ消去を適切に行うことができる。

尚、ステップＳ１２０においては、上記（１）～（３）の全ての消去パラメータを設定しても良いし、上記（１）～（３）の消去パラメータのいずれか１つ又は２つを設定しても良い。

［第３実施形態］
第３実施形態では、第１実施形態及び第２実施形態の構成に加え、メモリセルＭＣの劣化度に応じて、書込動作の第１ベリファイ動作で用いるパラメータ（ベリファイパラメータ）を変更する。

図２７は、第３実施形態の書込動作について説明するためのフローチャートである。

ステップＳ２２０では、書込動作の第１ベリファイ動作で用いるベリファイパラメータを設定する。ベリファイパラメータは、例えば、（１）センスアンプＳＡのセンス時間（図１０のＴｓ１）、（２）ビット線ＢＬの電圧Ｖ_ＤＤの大きさ（電圧値）、（３）第１ベリファイ動作においてベリファイＰＡＳＳとなる条件、（４）第１ベリファイ動作における任意のステートに対するベリファイスキップ動作の条件である。

上記（４）のベリファイパラメータに関しては、不要なベリファイ動作を減らすために、任意のステート（Ａステート～Ｇステートの１つ又は複数）に対してベリファイスキップ動作が行われている。例えば、ベリファイスキップ動作のスキップ回数が、上記（４）のベリファイパラメータにおける「任意のステートに対するベリファイスキップ動作の条件」である。

尚、第３実施形態の書込動作では、図８のステップＳ２００及びステップＳ２０１～Ｓ２０８を、上記第１実施形態の書込動作と同様に実行する。従って、これらの処理の詳細な説明を省略する。

上述した様に、メモリセルＭＣが劣化すると、ビット線ＢＬ等において電流が流れにくくなる。この場合、第１ベリファイ動作におけるセンス動作の精度が低下する場合がある。そこで、第３実施形態では、プログラム電圧制御動作において取得したメモリセルＭＣの劣化度に応じて、上記（１）～（４）のベリファイパラメータを調整する。

例えば、ステップＳ１０６において取得した初期プログラム電圧Ｖ_ＰＧＭＳ、又は、その初期プログラム電圧Ｖ_ＰＧＭＳが取得された時点のループ回数ｎ_Ｅ１に応じて、上記（１）～（４）のベリファイパラメータを変更する。例えば、メモリセルＭＣの劣化が進んでいる程、センス時間Ｔｓ１を長くする。また、メモリセルＭＣの劣化が進んでいる程、ビット線ＢＬに供給する電圧Ｖ_ＤＤの電圧値を大きくする。また、メモリセルＭＣの劣化が進んでいる程、ステップＳ２０４の第１基準値Ｃｒ１を大きくする。また、メモリセルＭＣの劣化が進んでいる程、任意のステートに対するベリファイスキップ動作のスキップ回数を少なくする。ただし、半導体記憶装置の構成等によって、メモリセルＭＣの劣化度と、上記（１）～（４）のベリファイパラメータとの関係は変わり得る。従って、メモリセルＭＣの劣化度に応じた上記（１）～（４）のベリファイパラメータの増減は、上記の例の反対であっても良い。

この様な構成によれば、メモリセルＭＣの劣化度に応じたベリファイパラメータを用いて、第１ベリファイ動作を行うことができる。その結果、第１ベリファイ動作においてメモリセルＭＣのデータ書込のベリファイを適切に行うことができる。

尚、ステップＳ２２０においては、上記（１）～（４）の全てのベリファイパラメータを設定しても良いし、上記（１）～（４）のベリファイパラメータのいずれか１つ、２つ又は３つを設定しても良い。

［第４実施形態］
第４実施形態では、第１実施形態～第３実施形態の構成に加え、メモリセルＭＣの劣化度に応じて、書込動作の第１プログラム動作で用いるパラメータ（プログラムパラメータ）を変更する。

図２８は、第４実施形態の書込動作について説明するためのフローチャートである。図２９は、プリチャージ動作について説明するためのタイミングチャートである。

ステップＳ２３０では、書込動作の第１プログラム動作で用いるプログラムパラメータを設定する。プログラムパラメータは、例えば、（１）プログラム電圧Ｖ_ＰＧＭ１の供給時間（図１０のＴｐｇｍ）、（２）プリチャージ動作の時間（図２９のＴｐｃｈ）、（３）プリチャージ動作における各ワード線ＷＬに供給する電圧（図２９のＶ_ＰＣＨ）である。

プリチャージ動作は、半導体柱１２０のチャネル中に残留する電子を引き抜く動作である。このプリチャージ動作は、第１プログラム動作の前に行われる予備動作である。

プリチャージ動作では、例えば図２９に示す様に、タイミングｔ３０１からタイミングｔ３０３までの期間において、ドレイン側選択ゲート線ＳＧＤに対して電圧Ｖ_{ＳＧ＿ＰＲＯＧ}を供給し、ワード線ＷＬに対して電圧Ｖ_ＰＣＨを供給する。また、プリチャージ動作では、タイミングｔ３０２からタイミングｔ３０４までの期間において、ビット線ＢＬに対して電圧Ｖ_{ＢＬＬ＿ＰＲＯＧ}を供給する。タイミングｔ３０１からタイミングｔ３０４までの時間が、プリチャージ動作の時間Ｔｐｃｈである。この様に各配線に電圧を供給することにより、半導体柱１２０のチャネル中に残留する電子が引き抜かれる。

尚、第４実施形態の書込動作では、図２７のステップＳ２００、ステップＳ２２０及びステップＳ２０１～Ｓ２０８を、上記第３実施形態の書込動作と同様に実行する。従って、これらの処理の詳細な説明を省略する。

上述した様に、メモリセルＭＣが劣化すると、第１プログラム動作においてデータが書き込まれやすくなる。また、メモリセルＭＣが劣化すると、ビット線ＢＬ等において電流が流れにくくなる。そこで、第４実施形態では、プログラム電圧制御動作において取得したメモリセルＭＣの劣化度に応じて、上記（１）～（３）のプログラムパラメータを調整する。

例えば、ステップＳ１０６において取得した初期プログラム電圧Ｖ_ＰＧＭＳ、又は、その初期プログラム電圧Ｖ_ＰＧＭＳが取得された時点のループ回数ｎ_Ｅ１に応じて、上記（１）～（３）のプログラムパラメータを変更する。例えば、メモリセルＭＣの劣化が進んでいる程、プログラム電圧Ｖ_ＰＧＭ１の供給時間Ｔｐｇｍを短くする。また、メモリセルＭＣの劣化が進んでいる程、プリチャージ動作の時間Ｔｐｃｈを長くする。また、メモリセルＭＣの劣化が進んでいる程、プリチャージ動作における各ワード線ＷＬに供給する電圧Ｖ_ＰＣＨを大きくする。

この様な構成によれば、メモリセルＭＣの劣化度に応じたプログラムパラメータを用いて、第１プログラム動作を行うことができる。その結果、第１プログラム動作においてメモリセルＭＣのデータ書込を適切に行うことができる。

尚、ステップＳ２３０においては、上記（１）～（３）の全てのプログラムパラメータを設定しても良いし、上記（１）～（３）のプログラムパラメータのいずれか１つ又は２つを設定しても良い。

［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。

例えば、第１～第４実施形態における消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの双方に対して消去電圧Ｖ_ＥＲＡを供給する例を示した。しかしながら、消去電圧供給動作を実行する際に、ビット線ＢＬ及びソース線ＳＬの一方に対する消去電圧Ｖ_ＥＲＡの供給を、省略しても良い。

また、消去動作においては、１つのワード線ＷＬを選択ワード線ＷＬ_Ｓとするプログラム電圧制御動作を１回のみ実行し、その１回のプログラム電圧制御動作の結果を用いて初期プログラム電圧Ｖ_ＰＧＭＳを取得していた。しかしながら、消去動作においては、プログラム電圧制御動作を複数回実行しても良い。この様な場合、プログラム電圧制御動作を１回実行する毎に、異なるワード線ＷＬを選択ワード線ＷＬ_Ｓとしても良い。また、複数回のプログラム電圧制御動作の結果を用いて初期プログラム電圧Ｖ_ＰＧＭＳを取得しても良い。この場合、例えば、複数回のプログラム電圧制御動作において取得した複数の初期プログラム電圧Ｖ_{ＰＧＭＳ１}の平均値等を取ることで、初期プログラム電圧Ｖ_ＰＧＭＳを取得しても良い。

また、第１プログラム動作で用いられるオフセット電圧ΔＶ_ＰＧＭと、第２プログラム動作で用いられるオフセット電圧ΔＶとは、異なる電圧であっても、同じ電圧であっても良い。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路（制御回路）、ＷＬ…ワード線（導電層、第１導電層～第４導電層）、ＢＬ…ビット線（第１配線）、ＳＬ…ソース線（第１配線）、１２０…半導体層、１３０…電荷蓄積層。

Claims (12)

1. 基板と、
   前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
   前記第１方向に延伸し、前記複数の導電層と対向する第１半導体層と、
   前記複数の導電層及び前記第１半導体層の間に設けられた電荷蓄積層と、
   前記第１半導体層の前記第１方向の一端部に電気的に接続された第１配線と、
   前記複数の導電層及び前記第１配線に電気的に接続された制御回路と
   を備え、
   前記制御回路は、書込動作及び消去動作を実行可能に構成され、
   前記書込動作は、複数の第１書込ループを含み、
   前記複数の第１書込ループは、それぞれ、
   前記複数の導電層のうちの一つである第１導電層に対して第１プログラム電圧を供給し、前記複数の導電層のうちの一つである第２導電層に対して前記第１プログラム電圧よりも小さい書込パス電圧を供給する第１プログラム動作を含み、
   前記第１プログラム電圧は、前記第１書込ループの実行回数の増大と共に、第１オフセット電圧ずつ増大し、
   前記消去動作は、
   プログラム電圧制御動作と、
   前記プログラム電圧制御動作の実行後、前記第１配線に対して消去電圧を供給する消去電圧供給動作と
   を含み、
   前記プログラム電圧制御動作は、複数の第２書込ループを含み、
   前記複数の第２書込ループは、それぞれ、
   前記複数の導電層のうちの一つである第３導電層に対して第２プログラム電圧を供給し、前記複数の導電層のうちの一つである第４導電層に対して前記書込パス電圧を供給する第２プログラム動作を含み、
   前記第２プログラム電圧は、前記第２書込ループの実行回数の増大と共に、第２オフセット電圧ずつ増大し、
   前記書込動作において最初に実行される前記第１書込ループにおける前記第１プログラム電圧を第３プログラム電圧とし、
   前記プログラム電圧制御動作において最後に実行された前記第２書込ループにおける前記第２プログラム電圧を第４プログラム電圧とすると、
   前記第３プログラム電圧の大きさは、前記第４プログラム電圧の大きさに応じて調整される
   半導体記憶装置。
2. 前記複数の第１書込ループは、それぞれ、
   前記第１導電層に対して第１ベリファイ電圧を供給し、前記第２導電層に対して前記第１プログラム電圧よりも小さい読出パス電圧を供給する第１ベリファイ動作を含み、
   前記複数の第２書込ループは、それぞれ、
   前記第３導電層に対して第２ベリファイ電圧を供給し、前記第４導電層に対して前記読出パス電圧を供給する第２ベリファイ動作を含む
   請求項１記載の半導体記憶装置。
3. 前記第２ベリファイ動作によって取得される第２ベリファイデータは、ベリファイパスのビットに対応する第１データと、ベリファイフェイルのビットに対応する第２データと、を含み、
   前記複数の第２書込ループは、それぞれ、
   前記第１データ又は前記第２データの数が第２基準値以内であるか否かを判定する第２判定動作を含む
   請求項２記載の半導体記憶装置。
4. 前記プログラム電圧制御動作は、
   前記第２プログラム動作の実行前に、前記第３導電層に対して読出電圧を供給し、前記第４導電層に対して前記第１プログラム電圧よりも小さい読出パス電圧を供給するプリリード動作を含む
   請求項１～３のいずれか１項記載の半導体記憶装置。
5. 前記プログラム電圧制御動作は、
   前記第２プログラム動作の実行前に、前記第３導電層に対して読出電圧を供給し、前記第４導電層に対して前記読出パス電圧を供給するプリリード動作を含み、
   前記プリリード動作によって取得される読出データは、ＯＮ状態のビットに対応する第３データと、ＯＦＦ状態のビットに対応する第４データと、を含み、
   前記第２基準値は、前記第３データ又は前記第４データの数に応じて変更される
   請求項３記載の半導体記憶装置。
6. 前記消去電圧の大きさ、及び、前記消去電圧の供給時間の少なくとも一つは、前記第４プログラム電圧の大きさに応じて変更される
   請求項１～５のいずれか１項記載の半導体記憶装置。
7. 前記制御回路は、前記第１配線に電気的に接続されたセンスアンプを含み、
   前記消去動作は、
   前記消去電圧供給動作の実行後、前記複数の導電層に対して前記消去電圧よりも小さい消去ベリファイ電圧を供給し、前記センスアンプが前記第１配線の電圧をセンスする消去ベリファイ動作を含み、
   前記センスアンプのセンス時間は、前記第４プログラム電圧の大きさに応じて変更される
   請求項１～６のいずれか１項記載の半導体記憶装置。
8. 前記書込動作は、
   前記第１プログラム動作の実行後、前記第１配線に対して第１電圧を供給し、前記第１導電層に対して前記書込パス電圧よりも小さい第１ベリファイ電圧を供給し、前記第２導電層に対して前記第１ベリファイ電圧よりも大きい読出パス電圧を供給する第１ベリファイ動作を含み、
   前記第１電圧の大きさ、及び、前記第１ベリファイ動作をスキップする条件の少なくとも一つは、前記第４プログラム電圧の大きさに応じて変更される
   請求項１～７のいずれか１項記載の半導体記憶装置。
9. 前記制御回路は、前記第１配線に電気的に接続されたセンスアンプを含み、
   前記第１ベリファイ動作において、前記センスアンプが前記第１配線の電圧をセンスし、
   前記センスアンプのセンス時間は、前記第４プログラム電圧の大きさに応じて変更される
   請求項２又は８記載の半導体記憶装置。
10. 前記第１ベリファイ動作によって取得される第１ベリファイデータは、ベリファイパスのビットに対応する第５データと、ベリファイフェイルのビットに対応する第６データと、を含み、
    前記書込動作は、
    前記第５データ又は前記第６データの数が第１基準値以内であるか否かを判定する第１判定動作を含み、
    前記第１基準値は、前記第４プログラム電圧の大きさに応じて変更される
    請求項８又は９記載の半導体記憶装置。
11. 前記第１プログラム動作において、前記第１プログラム電圧の供給時間は、前記第４プログラム電圧の大きさに応じて変更される
    請求項１～１０のいずれか１項記載の半導体記憶装置。
12. 前記書込動作は、
    前記第１プログラム動作の実行前に、前記第１導電層及び前記第２導電層に対してプリチャージ電圧を供給するプリチャージ動作を含み、
    前記プリチャージ電圧、及び、前記プリチャージ電圧の供給時間の少なくとも一つは、前記第４プログラム電圧の大きさに応じて変更される
    請求項１～１１のいずれか１項記載の半導体記憶装置。

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