TWI834236B - 半導體記憶裝置 - Google Patents

Abstract

本發明提供一種能夠進行較佳之寫入動作之半導體記憶裝置。  半導體記憶裝置執行寫入動作及抹除動作。上述寫入動作包含複數個第1寫入循環，其中包含第1編程動作，上述第1編程動作係對作為複數個導電層中之一個之第1導電層供給第1編程電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1編程電壓小之第1寫入通過電壓，上述第1編程電壓隨著上述第1寫入循環之執行次數增加而逐次增大第1偏移電壓。上述抹除動作包含：編程電壓控制動作；及抹除電壓供給動作，其係於執行上述編程電壓控制動作之後，對上述第1配線供給抹除電壓。上述編程電壓控制動作包含複數個第2寫入循環，其中包含第2編程動作，上述第2編程動作係對作為上述複數個導電層中之一個之第3導電層供給第2編程電壓，對作為上述複數個導電層中之一個之第4導電層供給較上述第2編程電壓小之第2寫入通過電壓，上述第2編程電壓隨著上述第2寫入循環之執行次數增加而逐次增大第2偏移電壓，上述第1編程電壓之大小根據上述第2編程電壓之大小而被調整。

Description

半導體記憶裝置

本實施方式係關於一種半導體記憶裝置。

已知一種半導體記憶裝置，其具備：基板；複數個第1導電層，其等沿與基板之表面交叉之第1方向排列；及半導體層，其沿第1方向延伸且與複數個第1導電層對向。

提供一種能夠進行較佳之寫入動作之半導體記憶裝置。

一實施方式之半導體記憶裝置具備：基板；複數個導電層，其等沿與上述基板之表面交叉之第1方向排列；第1半導體層，其沿上述第1方向延伸，且與上述複數個導電層對向；電荷儲存層，其設置於上述複數個導電層與上述第1半導體層之間；第1配線，其電性連接於上述第1半導體層之上述第1方向之一端部；及控制電路，其電性連接於上述複數個導電層及上述第1配線；上述控制電路構成為能夠執行寫入動作及抹除動作，上述寫入動作包含複數個第1寫入循環，上述複數個第1寫入循環分別包含第1編程動作，上述第1編程動作係對作為上述複數個導電層中之一個之第1導電層供給第1編程電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1編程電壓小之第1寫入通過電壓；上述第1編程電壓隨著上述第1寫入循環之執行次數增加而逐次增大第1偏移電壓，上述抹除動作包含：編程電壓控制動作；及抹除電壓供給動作，其係於執行上述編程電壓控制動作之後，對上述第1配線供給抹除電壓；上述編程電壓控制動作包含複數個第2寫入循環，上述複數個第2寫入循環分別包含第2編程動作，上述第2編程動作係對作為上述複數個導電層中之一個之第3導電層供給第2編程電壓，對作為上述複數個導電層中之一個之第4導電層供給較上述第2編程電壓小之第2寫入通過電壓，上述第2編程電壓隨著上述第2寫入循環之執行次數增加而逐次增大第2偏移電壓，上述第1編程電壓之大小根據上述第2編程電壓之大小而被調整。

接下來，參照圖式對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式僅為一例，並非為了限定本發明而示出。

又，於本說明書中，當提及「半導體記憶裝置」時，既有指記憶體裸晶(記憶體晶片)之情況，亦有指記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統之情況。進而，亦有指智慧型手機、平板終端、個人電腦等包含主電腦之構成之情況。

又，於本說明書中，當提及第1構成「電性連接」於第2構成時，既可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接」於第3個電晶體。

又，於本說明書中，當提及於第2構成與第3構成之「間連接有」第1構成時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成而連接於第3構成。

又，於本說明書中，當提及電路等使2個配線等「導通」時，例如，有時指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑中，且該電晶體等為接通狀態。

又，於本說明書中，將相對於基板之上表面平行之規定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。

又，於本說明書中，有時將沿著規定面之方向稱為第1方向，將沿著該規定面且與第1方向交叉之方向稱為第2方向，將與該規定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一個對應，亦可不對應。

又，於本說明書中，「上」或「下」等表達以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，當提及某構成之下表面或下端時，指該構成之基板側之面或端部，當提及上表面或上端時，指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。

又，於本說明書中，當提及構成、構件等之規定方向之「寬度」、「長度」或「厚度」等時，有時指利用SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之剖面等中之寬度、長度或厚度等。

[第1實施方式]  [記憶體系統10]  圖1係表示記憶體系統10之構成之模式性方塊圖。

記憶體系統10根據自主電腦20發送來之信號，進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或能夠記憶用戶資料之其他系統。記憶體系統10具備記憶用戶資料之複數個記憶體裸晶MD、以及連接於該等複數個記憶體裸晶MD及主電腦20之控制器裸晶CD。控制器裸晶CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read Only Memory，唯讀記憶體)、ECC(Error Checking and Correcting，錯誤檢查與校正)電路等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/校正、耗損平均等處理。

[記憶體裸晶MD之構成]  圖2係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。圖3係表示記憶體裸晶MD之一部分構成之模式性電路圖。圖4係表示感測放大器模組SAM之構成之模式性方塊圖。

再者，於圖2中圖示出複數個控制端子等。該等複數個控制端子存在示為與高位準有效信號(正邏輯信號)對應之控制端子之情況、示為與低位準有效信號(負邏輯信號)對應之控制端子之情況、及示為與高位準有效信號及低位準有效信號這兩者對應之控制端子之情況。於圖2中，與低位準有效信號對應之控制端子之符號包含上橫線(上劃線)。於本說明書中，與低位準有效信號對應之控制端子之符號包含斜線(“/”)。

再者，圖2之記載為例示，具體態樣能夠適當調整。例如，亦能夠使一部分或全部之高位準有效信號為低位準有效信號，或者使一部分或全部之低位準有效信號為高位準有效信號。又，下述端子RY/(/BY)係輸出作為高位準有效信號之就緒信號、及作為低位準有效信號之忙碌信號之端子。RY與(/BY)之間之斜線(“/”)表示就緒信號與忙碌信號之分隔。

如圖2所示，記憶體裸晶MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。

[記憶胞陣列MCA之電路構成]  如圖3所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。

記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。

記憶胞MC係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體(記憶電晶體)。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC通常記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。

選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極分別連接汲極側選擇閘極線SGD及源極側選擇閘極線SGS。汲極側選擇閘極線SGD對應於串單元SU而設置，共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於記憶體區塊BLK中之所有記憶體串MS。以下，有時將汲極側選擇閘極線SGD及源極側選擇閘極線SGS簡稱為選擇閘極線(SGD、SGS)。

[周邊電路PC之電路構成]  如圖2所示，周邊電路PC具備列解碼器RD、感測放大器模組SAM、快取記憶體CM、計數器CNT、電壓產生電路VG、及定序器SQC。又，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O及邏輯電路CTR。

[列解碼器RD之構成]  例如如圖3所示，列解碼器RD(圖2)具備對位址資料D _ADD(圖2)進行解碼之位址解碼器22。又，列解碼器RD(圖2)具備根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓之區塊選擇電路23及電壓選擇電路24。

位址解碼器22連接於複數個區塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如根據來自定序器SQC之控制信號依次參照位址暫存器ADR(圖2)之列位址RA。

區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇電路34。區塊選擇電路34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。

區塊選擇電晶體35例如係場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。區塊選擇電晶體35之源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。區塊選擇電晶體35之閘極電極共通連接於對應之區塊選擇線BLKSEL。

電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如係場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23而電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。

[感測放大器模組SAM及快取記憶體CM之構成]  如圖4所示，感測放大器模組SAM具備與複數個位元線BL(例如16條位元線BL)對應之複數個感測放大器單元SAU0～SAU15。複數個感測放大器單元SAU0～SAU15分別具備連接於位元線BL之感測放大器SA、連接於感測放大器SA之配線LBUS、及連接於配線LBUS之鎖存電路SDL、DL0～DLi。i為1以上之整數。

感測放大器SA感測自記憶胞MC讀出之資料。鎖存電路SDL、DL0～DLi暫時儲存感測放大器SA所感測到之資料。配線LBUS經由開關電晶體DSW連接於配線DBUS。

如圖4所示，快取記憶體CM(資料暫存器)連接於配線DBUS。快取記憶體CM具備與複數個感測放大器單元SAU0～SAU15對應之複數個鎖存電路XDL0～XDL15。於複數個鎖存電路XDL0～XDL15中分別儲存寫入至記憶胞MC之資料或自記憶胞MC讀出之資料。

再者，該等複數個鎖存電路XDL0～XDL15中包含之資料DAT於寫入動作時，依次被傳輸至感測放大器模組SAM內之鎖存電路(例如鎖存電路SDL)。又，感測放大器模組SAM內之鎖存電路SDL、DL0～DLi中包含之資料於讀出動作及驗證動作時，依次被傳輸至鎖存電路XDL0～XDL15。又，鎖存電路XDL0～XDL15中包含之資料DAT於資料輸出動作時，依次被傳輸至輸入輸出控制電路I/O。

[計數器CNT之構成]  計數器CNT(圖2)接收自快取記憶體CM之鎖存電路XDL0～XDL15依次傳輸之資料。又，對此處包含之位元中表示“0”或“1”之位元之數量進行計數。

[電壓產生電路VG之構成]  例如如圖3所示，電壓產生電路VG(圖2)連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V _CC及接地電壓V _SS(圖2)之電壓供給線。電壓產生電路VG例如根據來自定序器SQC之控制信號，產生於對記憶胞陣列MCA進行讀出動作、寫入動作及抹除動作時施加給位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)之複數種動作電壓，並同時輸出至複數個電壓供給線31。自電壓供給線31輸出之動作電壓根據來自定序器SQC之控制信號適當調整。

[定序器SQC之構成]  定序器SQC(圖2)根據儲存於指令暫存器CMR中之指令資料D _CMD，對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制信號。又，定序器SQC將表示記憶體裸晶MD狀態之狀態資料D _ST適當輸出至狀態暫存器STR。

又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY/(/BY)。於端子RY/(/BY)為“L(Low，低)”狀態之期間(忙碌期間)，基本禁止對記憶體裸晶MD進出存取。又，於端子RY/(/BY)為“H(High，高)”狀態之期間(就緒期間)，允許對記憶體裸晶MD進行存取。

[位址暫存器ADR之構成]  如圖2所示，位址暫存器ADR連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之位址資料D _ADD。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保存與正在執行之內部動作對應之位址資料D _ADD。

再者，位址資料D _ADD例如包含行位址CA(圖2)及列位址RA(圖2)。列位址RA例如包含特定出記憶體區塊BLK(圖3)之區塊位址、特定出串單元SU及字元線WL之頁位址、特定出記憶胞陣列MCA(記憶體面)之記憶體面位址、及特定出記憶體裸晶MD之晶片位址。

[指令暫存器CMR之構成]  指令暫存器CMR連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之指令資料D _CMD。指令暫存器CMR例如具備至少一組8位元之暫存器行。將指令資料D _CMD儲存於指令暫存器CMR時，向定序器SQC發送控制信號。

[狀態暫存器STR之構成]  狀態暫存器STR連接於輸入輸出控制電路I/O，儲存向輸入輸出控制電路I/O輸出之狀態資料D _ST。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保存與正在執行之內部動作相關之狀態資料D _ST。又，暫存器行例如保存記憶胞陣列MCA之就緒/忙碌資訊。

[輸入輸出控制電路I/O之構成]  輸入輸出控制電路I/O(圖2)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器、及緩衝電路。

經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。

經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如，資料選通信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7輸入資料時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓之上升邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之下降邊緣(輸入信號之切換)之時刻、以及資料選通信號輸入輸出端子DQS之電壓之下降邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之上升邊緣(輸入信號之切換)之時刻，被取入至輸入輸出控制電路I/O內之移位暫存器內。

[邏輯電路CTR之構成]  邏輯電路CTR(圖2)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE自控制器裸晶CD接收外部控制信號，並據此向輸入輸出控制電路I/O輸出內部控制信號。

[記憶體裸晶MD之構造]  圖5係表示記憶體裸晶MD之一部分構成之模式性立體圖。圖6係表示圖5之一部分構成之模式性放大圖。再者，圖5及圖6表示模式性構成，具體構成能夠適當變更。又，於圖5及圖6中，省略了一部分構成。

如圖5所示，記憶體裸晶MD具備半導體基板100、設置於半導體基板100上之電晶體層L _TR、及設置於電晶體層L _TR之上方之記憶胞陣列層L _MCA。

[半導體基板100之構造]  半導體基板100例如係含有P型雜質之單晶矽(Si)等之半導體基板。於半導體基板100之表面之一部分設置有含有磷(P)等N型雜質之N型井。又，於N型井之表面之一部分設置有含有硼(B)等P型雜質之P型井。又，於半導體基板100之表面之一部分設置有絕緣區域100I。

[電晶體層L _TR之構造]  於電晶體層L _TR設置有構成周邊電路PC之複數個電晶體Tr。電晶體Tr之源極區域、汲極區域及通道區域設置於半導體基板100之表面。電晶體Tr之閘極電極gc設置於電晶體層L _TR中。於該等複數個電晶體Tr之源極區域、汲極區域及閘極電極gc設置有接點CS。該等複數個接點CS經由電晶體層L _TR中之配線D0、D1、D2而連接於其他電晶體Tr、記憶胞陣列層L _MCA中之構成等。

[記憶胞陣列層L _MCA之構造]  記憶胞陣列層L _MCA具備沿Y方向交替地排列之複數個記憶體區塊BLK及複數個區塊間構造ST。記憶體區塊BLK具備沿Z方向交替地排列之複數個導電層110及複數個絕緣層101、沿Z方向延伸之複數個半導體柱120、以及分別設置於複數個導電層110與複數個半導體柱120之間之複數個閘極絕緣膜130。

導電層110係沿X方向延伸之大致板狀之導電層，於Z方向上排列有複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。

複數個導電層110中，位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖3)及與其連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。又，位於上述導電層110上方之複數個導電層110作為字元線WL(圖3)及與其連接之複數個記憶胞MC(圖3)之閘極電極發揮功能。又，位於上述導電層110上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖3)之閘極電極發揮功能。

於導電層110之下方設置有導電層112。導電層112具備連接於半導體柱120之下端之半導體層113、及連接於半導體層113之下表面之導電層114。半導體層113例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。導電層114例如可包含鎢(W)等金屬、矽化鎢等之導電層或其他導電層。又，於導電層112與導電層110之間設置有氧化矽(SiO ₂)等之絕緣層101。

導電層112作為源極線SL(圖3)發揮功能。源極線SL例如針對記憶胞陣列MCA(圖3)中包含之所有記憶體區塊BLK共通地設置。

半導體柱120於X方向及Y方向上排列有複數個。半導體柱120例如係非摻雜多晶矽(Si)等之半導體膜。半導體柱120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等之絕緣膜125。又，半導體柱120之外周面分別被導電層110包圍。半導體柱120之下端部連接於上述導電層112之半導體層113。半導體柱120之上端部經由含有磷(P)等N型雜質之雜質區域121、及接點Ch、Cb而連接於位元線BL。半導體柱120分別作為1個記憶體串MS(圖3)中包含之複數個記憶胞MC及選擇電晶體STD、STS之通道區域發揮功能。

例如如圖6所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽等之絕緣膜。電荷儲存膜132例如係氮化矽(SiN)等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面於Z方向上延伸。

再者，於圖6中示出閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例，但閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等之浮閘。

例如如圖5所示，區塊間構造ST沿X方向及Z方向延伸。區塊間構造ST例如可包含氧化矽(SiO ₂)等之絕緣層。又，區塊間構造ST例如亦可包含沿X方向及Z方向延伸且連接於導電層112之導電層、及設置於該導電層之Y方向上之兩側面之氧化矽(SiO ₂)等之絕緣層。

[記錄複數位元之記憶胞MC之閾值電壓]  接下來，參照圖7，對記錄複數位元之資料之記憶胞MC之閾值電壓進行說明。於圖7中，作為示例，示出記錄3位元資料之記憶胞MC之閾值電壓。

圖7(a)係用於對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖7(b)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之一例之表。圖7(c)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之另一例之表。

於圖7(a)之例中，將記憶胞MC之閾值電壓控制為8種狀態。控制為Er狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V _VFYEr。又，例如，控制為A狀態之記憶胞MC之閾值電壓大於驗證電壓V _VFYA，且小於驗證電壓V _VFYB。又，例如，控制為B狀態之記憶胞MC之閾值電壓大於驗證電壓V _VFYB，且小於驗證電壓V _VFYC。以下，同樣地，控制為C狀態～F狀態之記憶胞MC之閾值電壓分別大於驗證電壓V _VFYC～驗證電壓V _VFYF，且小於驗證電壓V _VFYD～驗證電壓V _VFYG。又，例如，控制為G狀態之記憶胞MC之閾值電壓大於驗證電壓V _VFYG，且小於讀出通過電壓V _READ。讀出通過電壓V _READ例如係9 V左右之電壓。

又，於圖7(a)之例中，於對應Er狀態之閾值分佈與對應A狀態之閾值分佈之間設定有讀出電壓V _CGAR。又，於對應A狀態之閾值分佈與對應B狀態之閾值分佈之間設定有讀出電壓V _CGBR。以下，同樣地，於對應B狀態之閾值分佈與對應C狀態之閾值分佈之間～對應F狀態之閾值分佈與對應G狀態之閾值分佈之間分別設定有讀出電壓V _CGBR～讀出電壓V _CGGR。

例如，Er狀態與最低之閾值電壓對應。Er狀態之記憶胞MC例如係抹除狀態之記憶胞MC。對Er狀態之記憶胞MC例如分配資料“111”。

又，A狀態與較對應上述Er狀態之閾值電壓高之閾值電壓對應。對A狀態之記憶胞MC例如分配資料“101”。

又，B狀態與較對應上述A狀態之閾值電壓高之閾值電壓對應。對B狀態之記憶胞MC例如分配資料“001”。

以下，同樣地，圖中之C狀態～G狀態與較對應B狀態～F狀態之閾值電壓高之閾值電壓對應。對該等狀態之記憶胞MC例如分配資料“011”、“010”、“110”、“100”、“000”。

再者，於如圖7(b)例示之分配之情形時，下位位元之資料能夠藉由1個讀出電壓V _CGDR來判別，中位位元之資料能夠藉由3個讀出電壓V _CGAR、V _CGCR、V _CGFR來判別，上位位元之資料能夠藉由3個讀出電壓V _CGBR、V _CGER、V _CGGR來判別。有時將此種資料分配稱為1-3-3編碼。

再者，記錄於記憶胞MC之資料之位元數、狀態數、對於各狀態之資料分配等能夠適當變更。

例如，於如圖7(c)例示之分配之情形時，下位位元之資料能夠藉由1個讀出電壓V _CGDR來判別，中位位元之資料能夠藉由2個讀出電壓V _CGBR、V _CGFR來判別，上位位元之資料能夠藉由4個讀出電壓V _CGAR、V _CGCR、V _CGER、V _CGGR來判別。有時將此種資料分配稱為1-2-4編碼。

[寫入動作]  接下來，對本實施方式之半導體記憶裝置之寫入動作進行說明。

圖8係用於對第1實施方式之寫入動作進行說明之流程圖。圖9係用於對循環次數n _W與編程電壓V _PGM1之關係進行說明之圖。圖10係用於對第1編程動作及第1驗證動作進行說明之時序圖。圖11係用於對第1編程動作進行說明之模式性剖視圖。圖12係用於對第1驗證動作進行說明之模式性剖視圖。

再者，於以下之說明中，有時將成為動作對象之字元線WL稱為選擇字元線WL _S，將除此以外之字元線WL稱為非選擇字元線WL _U。又，於以下之說明中，有時將成為動作對象之串單元SU所包含之複數個記憶胞MC中連接於選擇字元線WL _S之記憶胞MC稱為「選擇記憶胞MC」。又，於以下之說明中，有時將包含複數個選擇記憶胞MC之此種構成稱為選擇頁PG。

又，於以下之說明中，就對與選擇頁PG對應之複數個選擇記憶胞MC執行寫入動作之例進行說明。

寫入動作包含複數個第1寫入循環。第1寫入循環分別包含使記憶胞MC之閾值電壓增大之動作(下述圖8之步驟S202等)、及確認記憶胞MC之閾值電壓之動作(下述圖8之步驟S203等)。第3實施方式及第4實施方式之寫入動作中之第1寫入循環亦同樣。

於步驟S200中，設定初始編程電壓V _PGMS(圖9)。初始編程電壓V _PGMS係第1編程動作(步驟S202)中之編程電壓V _PGM1之初始值之電壓。初始編程電壓V _PGMS於下述編程電壓控制動作(圖13之步驟S101～S109)中獲取(圖13之步驟S106)。

於步驟S201中，將循環次數n _W設定為1。循環次數n _W係表示第1寫入循環之次數之變量。又，於步驟S201中，例如，將寫入至記憶胞MC之資料鎖存於感測放大器單元SAU(圖4)之鎖存電路DL0～DLi中。步驟S200、S201之動作例如於圖10之時刻t300執行。

於步驟S202中，執行第1編程動作。第1編程動作係對選擇字元線WL _S供給編程電壓V _PGM1，使記憶胞MC之閾值電壓增大之動作。於圖10之例中，該動作於時刻t312至時刻t316之期間、及時刻t328至時刻t332之期間執行。

於第1編程動作中，例如如圖10及圖11所示，對連接於複數個選擇記憶胞MC中進行閾值電壓之調整之選擇記憶胞MC的位元線BL _W供給電壓V _SRC。又，對連接於複數個選擇記憶胞MC中不進行閾值電壓之調整之選擇記憶胞MC的位元線BL _P供給電壓V _DD。以下，有時將複數個選擇記憶胞MC中進行閾值電壓之調整之選擇記憶胞MC稱為「寫入記憶胞MC」，將不進行閾值電壓之調整之選擇記憶胞MC稱為「禁止記憶胞MC」。電壓V _SRC可大於接地電壓V _SS，亦可與接地電壓V _SS相等。電壓V _DD大於電壓V _SRC。

又，於第1編程動作中，例如如圖10及圖11所示，對汲極側選擇閘極線SGD供給電壓V _SGD。

電壓V _SGD大於電壓V _SRC。又，電壓V _SGD與電壓V _SRC之電壓差大於使汲極側選擇電晶體STD作為NMOS(N-channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體發揮功能時之閾值電壓。因此，於連接於位元線BL _W之汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

另一方面，電壓V _SGD與電壓V _DD之電壓差小於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，連接於位元線BL _P之汲極側選擇電晶體STD成為斷開狀態。

又，於第1編程動作中，例如如圖11所示，對源極線SL供給電壓V _SRC，對源極側選擇閘極線SGS、SGSb供給接地電壓V _SS。藉此，源極側選擇電晶體STS、STSb成為斷開狀態。

又，於第1編程動作中，例如如圖10及圖11所示，對非選擇字元線WL _U供給寫入通過電壓V _PASS。寫入通過電壓V _PASS大於參照圖7所說明之讀出通過電壓V _READ。寫入通過電壓V _PASS例如係10 V左右之電壓。又，寫入通過電壓V _PASS與電壓V _SRC之電壓差，無關於記錄在記憶胞MC中之資料，而均大於使記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域中形成電子之通道，對寫入記憶胞MC傳輸電壓V _SRC。

又，於第1編程動作中，例如如圖10及圖11所示，對選擇字元線WL _S供給編程電壓V _PGM1。編程電壓V _PGM1大於寫入通過電壓V _PASS。

圖9示出了執行2次第1寫入循環中之第1編程動作之例。於第1次第1寫入循環(循環次數n _W=1)中之第1編程動作(圖10之時刻t314至時刻t315之時間Tpgm)中，對選擇字元線WL _S供給初始編程電壓V _PGMS。如上所述，初始編程電壓V _PGMS係於步驟S200中設定為編程電壓V _PGM1之初始值之電壓。又，於第2次第1寫入循環(循環次數n _W=2)中之第1編程動作(圖10之時刻t330至時刻t331之時間Tpgm)中，對選擇字元線WL _S供給將初始編程電壓V _PGMS加上偏移電壓ΔV _PGM所得之電壓(V _PGMS+ΔV _PGM)作為編程電壓V _PGM1。

此處，對連接於位元線BL _W之半導體柱120之通道供給電壓V _SRC。於此種半導體柱120與選擇字元線WL _S之間產生相對較大之電場。藉此，半導體柱120之通道中之電子經由隧道絕緣膜131(圖6)穿隧至電荷儲存膜132(圖6)中。藉此，寫入記憶胞MC之閾值電壓增大。

又，連接於位元線BL _P之半導體柱120之通道成為電性浮動狀態，該通道之電位藉由與非選擇字元線WL _U之電容耦合而上升至寫入通過電壓V _PASS左右。於此種半導體柱120與選擇字元線WL _S之間僅產生較上述電場小之電場。因此，半導體柱120之通道中之電子不穿隧至電荷儲存膜132(圖6)中。因此，禁止記憶胞MC之閾值電壓不會增大。

於步驟S203(圖8)中，進行第1驗證動作。第1驗證動作係如下動作，即，用於對選擇字元線WL _S供給驗證電壓V _VFY，檢測記憶胞MC之接通狀態/斷開狀態，並檢測記憶胞MC之閾值電壓是否已達到目標值。於圖10之例中，該動作於時刻t317至時刻t327之期間、及時刻t333至時刻t343之期間執行。

於第1驗證動作中，例如如圖10及圖12所示，於時刻t318～時刻t321之期間，基於鎖存電路DL0～DLi內之資料，對連接於與特定狀態(圖10及圖12之例中為A狀態)對應之記憶胞MC之位元線BL(圖10及圖12之例中為位元線BL _A)供給電壓V _DD，對其他位元線BL供給電壓V _SRC。又，對源極線SL供給電壓V _SRC。又，於第1驗證動作中，於時刻t321～時刻t324之期間，對連接於與B狀態對應之記憶胞MC之位元線BL _B供給電壓V _DD，於時刻t324～時刻t327之期間，對連接於與C狀態對應之記憶胞MC之位元線BL _C供給電壓V _DD。

又，於第1驗證動作中，例如如圖10及圖12所示，對汲極側選擇閘極線SGD供給電壓V _SG。電壓V _SG大於電壓V _DD。又，電壓V _SG與電壓V _DD之電壓差大於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _DD。

又，於第1驗證動作中，例如如圖12所示，對源極側選擇閘極線SGS、SGSb供給電壓V _SG。電壓V _SG大於電壓V _SRC。又，電壓V _SG與電壓V _SRC之電壓差大於使源極側選擇電晶體STS、STSb作為NMOS電晶體發揮功能時之閾值電壓。因此，於源極側選擇電晶體STS、STSb之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

又，於第1驗證動作中，例如如圖10及圖12所示，對非選擇字元線WL _U供給讀出通過電壓V _READ。讀出通過電壓V _READ大於電壓V _DD、V _SRC。又，讀出通過電壓V _READ與電壓V _DD、V _SRC之電壓差，無關於記錄在記憶胞MC之資料，而均大於使記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域中形成電子之通道，對選擇記憶胞MC傳輸電壓V _DD、V _SRC。

又，於第1驗證動作中，例如如圖10及圖12所示，於時刻t317至時刻t318之期間，對選擇字元線WL _S供給讀出通過電壓V _READ。其後，對選擇字元線WL _S供給驗證電壓V _VFY。驗證電壓V _VFY小於讀出通過電壓V _READ。驗證電壓V _VFY係參照圖7所說明之驗證電壓V _VFYA～V _VFYG中之任一個。於圖10之例中，於時刻t318～時刻t321之期間，驗證電壓V _VFY係與A狀態對應之驗證電壓V _VFYA。又，於時刻t321～時刻t324之期間，驗證電壓V _VFY係與B狀態對應之驗證電壓V _VFYB。又，於時刻t324～時刻t327之期間，驗證電壓V _VFY係與C狀態對應之驗證電壓V _VFYC。

藉此，如圖12所示，閾值電壓為驗證電壓V _VFYA以下之記憶胞MC成為接通狀態，閾值電壓大於驗證電壓V _VFYA之記憶胞MC成為斷開狀態。同樣地，閾值電壓為驗證電壓V _VFYB、V _VFYC以下之記憶胞MC成為接通狀態，閾值電壓大於驗證電壓V _VFYB、V _VFYC之記憶胞MC成為斷開狀態。由感測放大器模組SAM(圖4)經由位元線BL _A、BL _B、BL _C檢測該等記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC之狀態之資料。將此種動作稱為「感測動作」。

於感測動作中，例如，於對位元線BL供給電壓V _DD之狀態下，使感測放大器SA(圖4)之感測節點與位元線BL導通。於執行感測動作之後，將感測節點自位元線BL電性切斷。又，根據感測節點之狀態使配線LBUS之電荷放電或維持。又，感測放大器單元SAU內之任一個鎖存電路與配線LBUS導通，藉由該鎖存電路鎖存配線LBUS之資料。

於圖10之例中，感測放大器SA於時刻t319～時刻t320之期間，使位元線BL _A與感測節點導通。又，感測放大器SA於時刻t322～時刻t323之期間，使位元線BL _B與感測節點導通。又，感測放大器SA於時刻t325～時刻t326之期間，使位元線BL _C與感測節點導通。有時將如時刻t319～時刻t320之期間、時刻t322～時刻t323之期間、及時刻t325～時刻t326之期間般，使位元線BL與感測節點導通之時間稱為感測時間Ts1。

表示上述記憶胞MC之接通狀態/斷開狀態之資料經由配線LBUS、開關電晶體DSW、及配線DBUS(圖4)傳輸至快取記憶體CM之鎖存電路XDL0～XDL15(圖4)。於快取記憶體CM之複數個鎖存電路XDL0～XDL15中分別儲存表示與複數個位元線BL對應之記憶胞MC之接通狀態/斷開狀態之資料。

例如，於與1個位元線BL對應之選擇記憶胞MC為接通狀態之情形時，於與其位元線BL對應之鎖存電路XDL中儲存「1」之資料。「1」之資料表示資料未正常地寫入至與1個位元線BL對應之選擇記憶胞MC中(即，選擇記憶胞MC之閾值電壓未達到目標值)。以下，有時將「1」之資料之位元稱為驗證失敗之位元。

又，例如，於與1個位元線BL對應之選擇記憶胞MC為斷開狀態之情形時，於與其位元線BL對應之鎖存電路XDL中儲存「0」之資料。「0」之資料表示資料已正常地寫入至與位元線BL對應之選擇記憶胞MC中(即，選擇記憶胞MC之閾值電壓已達到目標值)。以下，有時將「0」之資料之位元稱為驗證成功之位元。

於步驟S204(圖8)中，對第1驗證動作之結果進行判定。例如，藉由步驟S203之第1驗證動作所獲取之資料(以下，有時稱為第1驗證資料)自鎖存電路XDL0～XDL15依次傳輸至計數器CNT(圖2)。計數器CNT對第1驗證資料中之驗證失敗之位元數(「1」之資料之位元數)進行計數。驗證失敗之位元數之計數例如於步驟S203結束時進行。定序器SQC判定第1驗證資料之驗證失敗之位元數是否未達第1基準值Cr1。

定序器SQC於第1驗證資料之驗證失敗之位元數未達第1基準值Cr1之情形時，判定為驗證成功，並進入步驟S207。另一方面，定序器SQC於第1驗證資料之驗證失敗之位元數為第1基準值Cr1以上之情形時，判定為驗證失敗，並進入步驟S205。

再者，於圖9之例中，於第1次第1寫入循環(循環次數n _W=1)中，判定為驗證失敗，於第2次第1寫入循環(循環次數n _W=2)中，判定為驗證成功。

於步驟S205(圖8)中，判定循環次數n _W是否已達到規定之次數N _W。若未達到，則進入步驟S206。若已達到，則進入步驟S208。

於步驟S206(圖8)中，將循環次數n _W加上1，並進入步驟S202。又，於步驟S206中，例如，將編程電壓V _PGM1加上規定之偏移電壓ΔV _PGM。因此，編程電壓V _PGM1隨著循環次數n _W增加而逐步增大偏移電壓ΔV _PGM。

於步驟S207(圖8)中，將內容為寫入動作已正常結束之狀態資料D _ST儲存於狀態暫存器STR(圖2)中，並結束寫入動作。再者，狀態資料D _ST藉由狀態讀取動作輸出至控制器裸晶CD(圖1)。

於步驟S208(圖8)中，將內容為寫入動作未正常結束之狀態資料D _ST儲存於狀態暫存器STR(圖2)中，並結束寫入動作。

[抹除動作]  接下來，對本實施方式之半導體記憶裝置之抹除動作進行說明。

圖13及圖14係用於對第1實施方式之抹除動作進行說明之流程圖。抹除動作包含編程電壓控制動作(圖13之步驟S101～S109)與正常抹除動作(圖14之步驟S111～S118)。

編程電壓控制動作係根據記憶胞MC之劣化度而調整初始編程電壓V _PGMS之動作。正常抹除動作係將記憶於記憶胞MC中之資料抹除之動作。

再者，於以下之說明中，就對成為動作對象之記憶體區塊BLK執行抹除動作之例進行說明。

[編程電壓控制動作]  於編程電壓控制動作中，藉由對選擇字元線WL _S供給編程電壓V _PGM2，而使Er狀態之記憶胞MC之閾值電壓逐步增大至與特定狀態(本實施方式中為A狀態)對應之閾值電壓。獲取增大至與特定狀態對應之閾值電壓所需之編程電壓V _PGM2作為第1編程動作(圖8之202)中之初始編程電壓V _PGMS。

編程電壓控制動作包含預讀動作(步驟S101)、第2編程動作(步驟S103等)、第2驗證動作(步驟S104等)、及初始編程電壓V _PGMS之獲取動作(步驟S106)。如圖13及圖14所示，編程電壓控制動作於執行正常抹除動作之前執行。

又，編程電壓控制動作包含複數個第2寫入循環。第2寫入循環分別包含第2編程動作(步驟S103等)與第2驗證動作(步驟S104等)。

圖15係用於對預讀動作進行說明之時序圖。圖16係用於對預讀動作進行說明之模式性剖視圖。圖17係用於對循環次數n _E1與編程電壓V _PGM2之關係進行說明之圖。圖18係用於對第2編程動作及第2驗證動作進行說明之時序圖。圖19係用於對第2編程動作進行說明之模式性剖視圖。圖20係用於對第2驗證動作進行說明之模式性剖視圖。圖21係用於說明對於寫入字元線之第2編程動作之圖。圖22係用於說明對於抹除字元線之第2編程動作之圖。

於步驟S101(圖13)中，進行預讀動作。預讀動作係藉由讀出與選擇頁PG對應之複數個選擇記憶胞MC之資料而識別選擇頁PG是寫入有資料之頁(即，編程狀態之頁)還是未寫入資料之頁(即，抹除狀態之頁)的動作。再者，連接於選擇頁PG之選擇字元線WL _S選擇成為抹除動作對象之記憶體區塊BLK所包含之複數個字元線WL中之任意字元線WL。選擇字元線WL _S可為預先規定之字元線WL。例如，選擇字元線WL _S可為自源極線SL側數起之特定層之字元線WL。預讀動作例如於圖15之時刻t11開始。

於預讀動作中，例如如圖16所示，對成為動作對象之串單元SU所包含之複數個位元線BL供給電壓V _DD。又，對源極線SL供給電壓V _SRC。

又，於預讀動作中，例如如圖15及圖16所示，於時刻t12至時刻t16之期間，對汲極側選擇閘極線SGD供給電壓V _SG。如上所述，於汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _DD。

又，於預讀動作中，例如如圖16所示，對源極側選擇閘極線SGS、SGSb供給電壓V _SG。如上所述，於源極側選擇電晶體STS、STSb之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

又，於預讀動作中，例如如圖15及圖16所示，於時刻t12至時刻t16之期間，對非選擇字元線WL _U供給讀出通過電壓V _READ。讀出通過電壓V _READ大於電壓V _DD、V _SRC。又，讀出通過電壓V _READ與電壓V _DD、V _SRC之電壓差，無關於記錄在記憶胞MC中之資料，而均大於使記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域中形成電子之通道，對選擇記憶胞MC傳輸電壓V _DD、V _SRC。

又，於預讀動作中，例如如圖15及圖16所示，於時刻t13至時刻t16之期間，對選擇字元線WL _S供給讀出電壓V _CGR。讀出電壓V _CGR小於讀出通過電壓V _READ。於本實施方式中，如圖16及圖17所示，將讀出電壓V _CGR設為與A狀態對應之讀出電壓V _CGAR。讀出電壓V _CGAR與電壓V _SRC之電壓差大於Er狀態之記憶胞MC之閾值電壓。因此，Er狀態之記憶胞MC成為接通狀態。因此，連接於此種記憶胞MC之位元線BL中流動有電流。另一方面，讀出電壓V _CGAR與電壓V _SRC之電壓差小於A狀態～G狀態之記憶胞MC之閾值電壓。因此，A狀態～G狀態之記憶胞MC成為斷開狀態。因此，連接於此種記憶胞MC之位元線BL中無電流流動。

又，於預讀動作中，藉由感測放大器模組SAM(圖4)檢測電流是否流至位元線BL，藉此，檢測記憶胞MC之接通狀態/斷開狀態。

於圖15之例中，感測放大器SA於時刻t14～時刻t15之期間，對位元線BL進行感測動作。

表示上述記憶胞MC之接通狀態/斷開狀態之資料藉由與第1驗證動作(圖8之步驟S203)相同之方法，傳輸至快取記憶體CM之鎖存電路XDL0～XDL15(圖4)。

例如，於與1個位元線BL對應之選擇記憶胞MC為接通狀態之情形時，於與其位元線BL對應之鎖存電路XDL中儲存「1」之資料。「1」之資料表示於與1個位元線BL對應之選擇記憶胞MC中記錄有資料。以下，有時將「1」之資料之位元稱為接通狀態之位元。

又，例如，於與1個位元線BL對應之選擇記憶胞MC為斷開狀態之情形時，於與其位元線BL對應之鎖存電路XDL中儲存「0」之資料。「0」之資料表示於與位元線BL對應之選擇記憶胞MC中未記錄資料。以下，有時將「0」之資料之位元稱為斷開狀態之位元。

又，藉由預讀動作所獲取之資料(以下，有時稱為讀出資料)自鎖存電路XDL0～XDL15依次傳輸至計數器CNT(圖2)。計數器CNT對讀出資料中接通狀態之位元數(「1」之資料之位元數)進行計數。接通狀態之位元數被傳輸至定序器SQC。定序器SQC判定接通狀態之位元數是否未達基準值Crr。

當判定接通狀態之位元數未達基準值Crr時，定序器SQC判定選擇頁PG為編程狀態之頁。另一方面，當判定接通狀態之位元數為基準值Crr以上時，定序器SQC判定選擇頁PG為抹除狀態之頁。

定序器SQC將選擇頁PG是編程狀態之頁還是抹除狀態之頁之判定結果記憶於規定之暫存器中。

於步驟S102(圖13)中，將循環次數n _E1設定為1。循環次數n _E1係表示第2寫入循環之次數之變量。該動作例如於圖18之時刻t100執行。

於步驟S103(圖13)中，執行第2編程動作。第2編程動作係對選擇字元線WL _S供給編程電壓V _PGM2而使記憶胞MC之閾值電壓增大之動作。於圖18之例中，該動作於時刻t110至時刻t114之期間、及時刻t120至時刻t124之期間執行。

於第2編程動作中，例如如圖19所示，對所有位元線BL _W供給電壓V _SRC。

又，於第2編程動作中，例如如圖18及圖19所示，於時刻t111至時刻t114之期間，對汲極側選擇閘極線SGD供給電壓V _SGD。於該情形時，如上所述，於連接於位元線BL _W之汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

又，於第2編程動作中，例如如圖19所示，對源極線SL供給電壓V _SRC，對源極側選擇閘極線SGS、SGSb供給接地電壓V _SS。藉此，源極側選擇電晶體STS、STSb成為斷開狀態。

又，於第2編程動作中，例如如圖18及圖19所示，於時刻t111至時刻t114之期間，對非選擇字元線WL _U供給寫入通過電壓V _PASS。藉此，如上所述，於非選擇記憶胞MC之通道區域中形成電子之通道，對寫入記憶胞MC傳輸電壓V _SRC。

又，於第2編程動作中，例如如圖18及圖19所示，於時刻t112至時刻t113之期間，對選擇字元線WL _S供給編程電壓V _PGM2。編程電壓V _PGM2大於寫入通過電壓V _PASS。

圖17表示執行6次第2寫入循環中之第2編程動作之例。於第1次第2寫入循環(循環次數n _E1=1)中之第2編程動作(圖18之時刻t112至時刻t113之期間)中，對選擇字元線WL _S供給初始編程電壓V _PGM0。初始編程電壓V _PGM0係編程電壓V _PGM2之初始值。又，於第2次第2寫入循環(循環次數n _E1=2)中之第2編程動作(圖18之時刻t122至時刻t123之期間)中，對選擇字元線WL _S供給將初始編程電壓V _PGM0加上偏移電壓ΔV所得之電壓(V _PGM0+ΔV)作為編程電壓V _PGM2。於第3次～第6次第2寫入循環(循環次數n _E1=3～6)中之第2編程動作中，分別對選擇字元線WL _S供給電壓(V _PGM0+2ΔV)、電壓(V _PGM0+3ΔV)、電壓(V _PGM0+4ΔV)、電壓(V _PGM0+5ΔV)作為編程電壓V _PGM2。

於如上所述之第2編程動作中，將如圖18及圖19所示之動作電壓供給至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)，藉此，選擇記憶胞MC之閾值電壓階段性地增大。

例如，於選擇頁PG為編程狀態之頁之情形時，如圖21所示，於初始狀態下，與選擇頁PG對應之複數個記憶胞MC之閾值電壓分佈於Er狀態～G狀態。如圖17所示，第2編程動作中之編程電壓V _PGM2隨著第2寫入循環之執行次數(循環次數n _E1)增加而逐次增大偏移電壓ΔV。因此，與Er狀態對應之記憶胞MC之閾值電壓亦隨著第2寫入循環之執行次數(循環次數n _E1)增加而階段性地增大。例如，如圖21所示，與初始狀態時相比，當循環次數n _E1為3時，與Er狀態對應之記憶胞MC之閾值電壓更大。又，與循環次數n _E1為3時相比，當循環次數n _E1為5時，與Er狀態對應之記憶胞MC之閾值電壓更大。如此，與Er狀態對應之閾值分佈逐漸接近與A狀態對應之閾值分佈。

再者，對應A狀態～G狀態之記憶胞MC與對應Er狀態之記憶胞MC相比，閾值電壓之增大幅度較小。

又，例如，於選擇頁PG為抹除狀態之頁之情形時，如圖22所示，於初始狀態下，與選擇頁PG對應之複數個記憶胞MC之閾值電壓包含於與Er狀態對應之閾值分佈中。與Er狀態對應之記憶胞MC之閾值電壓隨著第2寫入循環之執行次數(循環次數n _E1)增加而階段性地增大。

於步驟S104(圖13)中，進行第2驗證動作。第2驗證動作係如下動作，即，用於對選擇字元線WL _S供給驗證電壓(例如與讀出電壓V _CGAR同值之電壓)，檢測記憶胞MC之接通狀態/斷開狀態，並檢測記憶胞MC之閾值電壓是否已達到目標值。於圖18之例中，該動作於時刻t115至時刻t119之期間、及時刻t125至時刻t127之期間執行。

於第2驗證動作中，例如如圖20所示，對與選擇頁PG對應之所有位元線BL供給電壓V _DD。又，對源極線SL供給電壓V _SRC。

又，於第2驗證動作中，例如如圖18及圖20所示，於時刻t115至時刻t119之期間，對汲極側選擇閘極線SGD供給電壓V _SG。於該情形時，如上所述，於汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _DD。

又，於第2驗證動作中，例如如圖20所示，對源極側選擇閘極線SGS、SGSb供給電壓V _SG。於該情形時，如上所述，於源極側選擇電晶體STS、STSb之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

又，於第2驗證動作中，例如如圖18及圖20所示，於時刻t115至時刻t119之期間，對非選擇字元線WL _U供給讀出通過電壓V _READ。於該情形時，如上所述，於非選擇記憶胞MC之通道區域中形成電子之通道，對選擇記憶胞MC傳輸電壓V _DD、V _SRC。

又，於第2驗證動作中，例如如圖18及圖20所示，於時刻t116至時刻t119之期間，對選擇字元線WL _S供給驗證電壓。於圖18及圖20之例中，將驗證電壓設為與對應A狀態之讀出電壓V _CGAR同值之電壓。藉此，如圖20所示，閾值電壓為驗證電壓(讀出電壓V _CGAR)以下之記憶胞MC成為接通狀態，閾值電壓大於驗證電壓(讀出電壓V _CGAR)之記憶胞MC成為斷開狀態。由感測放大器模組SAM(圖4)經由位元線BL檢測該等記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC之狀態之資料。

於圖18之例中，感測放大器SA於時刻t117～時刻t118之期間對位元線BL進行感測動作。

表示上述記憶胞MC之接通狀態/斷開狀態之資料藉由與第1驗證動作(圖8之步驟S203)相同之方法，傳輸至快取記憶體CM之鎖存電路XDL0～XDL15(圖4)。

於選擇記憶胞MC為接通狀態之情形時，於鎖存電路XDL中儲存「1」之資料。又，於選擇記憶胞MC為斷開狀態之情形時，於鎖存電路XDL中儲存「0」之資料。如上所述，有時將「1」之資料之位元稱為驗證失敗之位元，將「0」之資料之位元稱為驗證成功之位元。

於步驟S105(圖13)中，對第2驗證動作之結果進行判定。例如，藉由步驟S104之第2驗證動作所獲取之資料(以下，有時稱為第2驗證資料)自鎖存電路XDL0～XDL15依次傳輸至計數器CNT(圖2)。計數器CNT對第2驗證資料中驗證失敗之位元數(「1」之資料之位元數)進行計數。驗證失敗之位元數之計數於步驟S104結束時進行。驗證失敗之位元數被傳輸至定序器SQC。

定序器SQC確認於預讀動作(步驟S101)中判定選擇頁PG為編程狀態之頁還是判定為抹除狀態之頁。繼而，於判定選擇頁PG為編程狀態之頁之情形時，定序器SQC判定第2驗證資料之驗證失敗之位元數是否未達編程狀態之頁用之第2基準值Cr21。又，於判定選擇頁PG為抹除狀態之頁之情形時，定序器SQC判定第2驗證資料之驗證失敗之位元數是否未達抹除狀態之頁用之第2基準值Cr22。

如上所述，於初始狀態下，抹除狀態之選擇頁PG與編程狀態之選擇頁PG相比，對應Er狀態之閾值分佈之選擇記憶胞MC之數量更多。即，步驟S105之判定對象之選擇記憶胞MC之數量更多。因此，抹除狀態之頁用之第2基準值Cr22設為較編程狀態之頁用之第2基準值Cr21大之值。

定序器SQC於第2驗證資料之驗證失敗之位元數未達第2基準值(Cr21或Cr22)之情形時，判定為驗證成功，並進入步驟S106。另一方面，定序器SQC於第2驗證資料之驗證失敗之位元數為第2基準值(Cr21或Cr22)以上之情形時，判定為驗證失敗，並進入步驟S107。

再者，於圖17之例中，於第1次～第5次第2寫入循環(循環次數n _E1=1～5)中，判定為驗證失敗，於第6次第2寫入循環(循環次數n _E1=6)中，判定為驗證成功。

於步驟S107(圖13)中，判定循環次數n _E1是否已達到規定之次數N _E1。若未達到，則進入步驟S108。若已達到，則進入步驟S109。

於步驟S108(圖13)中，將循環次數n _E1加上1，並進入步驟S103。又，於步驟S108中，例如，將編程電壓V _PGM2加上規定之偏移電壓ΔV。因此，編程電壓V _PGM2隨著循環次數n _E1增加而逐次增大偏移電壓ΔV。

於步驟S109(圖13)中，將內容為抹除動作未正常結束之狀態資料D _ST儲存於狀態暫存器STR(圖2)中，結束抹除動作。

於步驟S106(圖13)中，獲取驗證成功之時間點之編程電壓V _PGM2之值作為寫入動作中之第1編程動作(圖8之步驟S202)之初始編程電壓V _PGMS。然後，進入圖14之步驟S111。

再者，抹除動作以記憶體區塊BLK為單位執行，與此相對，寫入動作以頁PG為單位執行。步驟S106中所獲取之初始編程電壓V _PGMS設為成為抹除動作之對象之記憶體區塊BLK所包含之所有頁PG中之編程電壓V _PGM1之初始值。

又，表示圖13之步驟S106中所獲取之初始編程電壓V _PGMS之資料經由輸入輸出控制電路I/O傳輸至控制器裸晶CD。控制器裸晶CD將表示初始編程電壓V _PGMS之資料記憶於規定之記憶部中，以記憶體區塊BLK為單位對寫入動作中之初始編程電壓V _PGMS進行管理。藉此，即便執行抹除動作之後至執行寫入動作為止之期間變長，亦能夠適當地管理初始編程電壓V _PGMS。再者，於該情形時，於圖8之步驟S200中設定表示自控制器裸晶CD傳輸之初始編程電壓V _PGMS之資料。

再者，於第1實施方式中，將圖13之步驟S106中所獲取之初始編程電壓V _PGMS與圖8之步驟S202中所使用之初始編程電壓V _PGMS設為同值之電壓。然而，圖13之步驟S106中所獲取之初始編程電壓V _PGMS與圖8之步驟S202中所使用之初始編程電壓V _PGMS亦可設為不同值之電壓。例如，圖8之步驟S202中所使用之初始編程電壓只要為與圖13之步驟S106中所獲取之初始編程電壓V _PGMS對應之電壓，則既可為大於初始編程電壓V _PGMS之電壓，亦可為小於初始編程電壓V _PGMS之電壓。

又，1個記憶體區塊BLK所包含之記憶胞MC根據Z方向上之位置而特性(寫入容易性)存在偏差。例如如圖5及圖6所示，半導體柱120及閘極絕緣膜130等形成於沿Z方向延伸且具有大致圓筒狀之形狀之記憶體孔之內部。此處，記憶體孔之直徑一般於靠近源極線SL(導電層112)之一側(-Z方向側)較靠近位元線BL之一側(+Z方向側)小。並且，記憶體孔之直徑越小，電場越強。因此，記憶體孔之直徑越小，電子越容易注入(越容易寫入)至電荷儲存膜132。

初始編程電壓V _PGMS(圖9、圖10)亦可考慮此種特性(寫入容易性)之偏差而進行修正。例如，將圖13之步驟S103及步驟S104中選擇之記憶胞MC稱為基準記憶胞MC。例如，當對設置於記憶體孔之直徑小於基準記憶胞MC之位置之記憶胞MC執行寫入動作時，初始編程電壓V _PGMS亦可小於步驟S106中所獲取之初始編程電壓V _PGMS。同樣地，當對設置於記憶體孔之直徑大於基準記憶胞MC之位置之記憶胞MC執行寫入動作時，初始編程電壓V _PGMS亦可大於步驟S106中所獲取之初始編程電壓V _PGMS。

[正常抹除動作]  圖23係用於對正常抹除動作進行說明之時序圖。圖24係用於對正常抹除動作中包含之抹除電壓供給動作進行說明之模式性剖視圖。圖25係用於對正常抹除動作中包含之抹除驗證動作進行說明之模式性剖視圖。

正常抹除動作包含複數個抹除循環。抹除循環分別包含使記憶胞MC之閾值電壓減少之動作(下述圖14之步驟S112等)、及確認記憶胞MC之閾值電壓之動作(下述圖14之步驟S113等)。第2實施方式之正常抹除動作中之抹除循環亦同樣。

於步驟S111(圖14)中，將循環次數n _E2設定為1。循環次數n _E2係表示抹除循環之次數之變量。該動作例如於圖23之時刻t201執行。

於步驟S112(圖14)中，執行抹除電壓供給動作。抹除電壓供給動作係如下動作，即，對字元線WL供給接地電壓V _SS，對源極線SL及位元線BL供給抹除電壓V _ERA，使記憶胞MC之閾值電壓減少。於圖23之例中，該動作於時刻t202至時刻t203之期間、及時刻t208至時刻t209之期間執行。

於抹除電壓供給動作中，例如如圖23及圖24所示，對位元線BL及源極線SL供給抹除電壓V _ERA(圖23中為初始抹除電壓V _ERA0)。抹除電壓V _ERA例如係17 V～25 V左右之電壓。

又，於抹除電壓供給動作中，例如如圖24所示，對汲極側選擇閘極線SGD供給電壓V _SG´。電壓V _SG´小於抹除電壓V _ERA。藉此，於汲極側選擇電晶體STD中產生GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)，產生電子-電洞對。又，電子移動至位元線BL側，電洞移動至至記憶胞MC側。

又，於抹除電壓供給動作中，例如如圖24所示，對源極側選擇閘極線SGS、SGSb供給電壓V _SG´´。電壓V _SG´´小於抹除電壓V _ERA。藉此，於源極側選擇電晶體STS、STSb中亦產生GIDL，產生電子-電洞對。又，電子移動至源極線SL側，電洞移動至記憶胞MC側。

又，於抹除電壓供給動作中，例如如圖23及圖24所示，對字元線WL供給接地電壓V _SS。藉此，半導體柱120之通道中之電洞經由隧道絕緣膜131(圖6)穿隧至電荷儲存膜132(圖6)中。藉此，記憶胞MC之閾值電壓減少。

於步驟S113(圖14)中，進行抹除驗證動作。抹除驗證動作係如下動作，即，用於對選擇字元線WL _S供給抹除驗證電壓V _VFYEr(圖7)，檢測記憶胞MC之接通狀態/斷開狀態，並檢測記憶胞MC之閾值電壓是否已達到目標值。於圖23之例中，該動作於時刻t204至時刻t207之期間、及時刻t210至時刻t213之期間執行。

於抹除驗證動作中，例如如圖25所示，對位元線BL供給電壓V _DD。又，對源極線SL供給電壓V _SRC。

又，於抹除驗證動作中，例如如圖25所示，對汲極側選擇閘極線SGD供給電壓V _SG。如上所述，於汲極側選擇電晶體STD之通道區域中形成電子之通道，從而傳輸電壓V _DD。

又，於抹除驗證動作中，例如如圖25所示，對源極側選擇閘極線SGS、SGSb供給電壓V _SG。如上所述，於源極側選擇電晶體STS、STSb之通道區域中形成電子之通道，從而傳輸電壓V _SRC。

又，於抹除驗證動作中，例如如圖25所示，對字元線WL供給抹除驗證電壓V _VFYEr。抹除驗證電壓V _VFYEr小於讀出通過電壓V _READ(圖7)。藉此，如圖25所示，閾值電壓為抹除驗證電壓V _VFYEr以下之記憶胞MC成為接通狀態，閾值電壓大於抹除驗證電壓V _VFYEr之記憶胞MC成為斷開狀態。經由位元線BL藉由感測放大器模組SAM(圖4)檢測該等記憶胞MC之接通狀態/斷開狀態，獲取表示該記憶胞MC之狀態之資料。

於圖23之例中，感測放大器SA於時刻t205～時刻t206之期間對位元線BL進行感測動作。有時將時刻t205～時刻t206之期間稱為感測時間Ts2。

表示上述記憶胞MC之接通狀態/斷開狀態之資料藉由與第1驗證動作(圖8之步驟S203)相同之方法，傳輸至快取記憶體CM之鎖存電路XDL0～XDL15(圖4)。

於記憶胞MC為接通狀態之情形時，於鎖存電路XDL中儲存「1」之資料。又，於記憶胞MC為斷開狀態之情形時，於鎖存電路XDL中儲存「0」之資料。如上所述，有時將「1」之資料之位元稱為抹除驗證成功之位元，將「0」之資料之位元稱為抹除驗證失敗之位元。

於步驟S114(圖14)中，對抹除驗證動作之結果進行判定。例如，藉由步驟S113之抹除驗證動作所獲取之資料(以下，有時稱為抹除驗證資料)自鎖存電路XDL0～XDL15依次傳輸至計數器CNT(圖2)。計數器CNT對抹除驗證資料中之抹除驗證失敗之位元數(「0」之資料之位元數)進行計數。抹除驗證失敗之位元數之計數於步驟S113結束時進行。抹除驗證失敗之位元數被傳輸至定序器SQC。

定序器SQC判定抹除驗證資料之抹除驗證失敗之位元數是否未達基準值Cre。當判定抹除驗證失敗之位元數為基準值Cre以上時，判定為抹除驗證失敗，並進入步驟S115。另一方面，當判定抹除驗證失敗之位元數未達基準值Cre時，判定為抹除驗證成功，並進入步驟S117。

於步驟S115(圖14)中，判定循環次數n _E2是否已達到規定之次數N _E2。若未達到，則進入步驟S116。若已達到，則進入步驟S118。

於步驟S116(圖14)中，將循環次數n _E2加上1，並進入步驟S112。又，於步驟S116中，例如，將抹除電壓V _ERA加上規定之偏移電壓ΔV _ERA。因此，抹除電壓V _ERA隨著循環次數n _E2增加而逐次增大偏移電壓ΔV _ERA。

於步驟S117(圖14)中，將內容為抹除動作已正常結束之狀態資料D _ST儲存於狀態暫存器STR(圖2)中，結束抹除動作。再者，狀態資料D _ST藉由狀態讀取動作輸出至控制器裸晶CD(圖1)。

於步驟S118(圖14)中，將內容為抹除動作未正常結束之狀態資料D _ST儲存於狀態暫存器STR(圖2)中，結束抹除動作。

[效果]  記憶胞MC隨著寫入動作、抹除動作之執行次數增加而劣化，從而電子容易穿隧至電荷儲存膜132中。於此種狀態下，於第1編程動作中閾值電壓容易增大。因此，若不管記憶胞MC之劣化度如何，均不調整編程電壓之初始值，則有可能於第1編程動作中，記憶胞MC之閾值電壓變得過大。因此，於本實施方式中，執行根據記憶胞MC之劣化度而調整編程電壓之初始值之編程電壓控制動作。

又，編程電壓控制動作例如亦考慮於寫入動作中執行。然而，於該情形時，進行編程電壓控制動作需要時間，因此，寫入動作之時間會增加。又，寫入動作與抹除動作相比，更要求縮短動作時間及高速化。因此，於第1實施方式中，藉由在抹除動作中執行編程電壓控制動作，而獲取與記憶胞MC之劣化度對應之最佳初始編程電壓，並且抑制了寫入動作之時間之增加。

[第2實施方式]  於第1實施方式中，於抹除動作中之編程電壓控制動作中，獲取與記憶胞MC之劣化度對應之初始編程電壓V _PGMS，使用上述獲取之初始編程電壓V _PGMS，進行寫入動作中之第1編程動作。於第2實施方式中，除了第1實施方式之構成以外，還根據記憶胞MC之劣化度而變更正常抹除動作中使用之參數(抹除參數)。

圖26係用於對第2實施方式之抹除動作進行說明之流程圖。

於步驟S120中，設定正常抹除動作中使用之抹除參數。抹除參數例如係(1)抹除電壓V _ERA之大小(電壓值)、(2)抹除電壓V _ERA之供給時間(圖23之Tep)、(3)感測放大器SA之感測時間(圖23之Ts2)。

再者，於第2實施方式之正常抹除動作中，與上述第1實施方式之正常抹除動作同樣地執行圖14之步驟S111～S118。因此，省略該等處理之詳細說明。

若記憶胞MC發生劣化，則有時記憶於記憶胞MC中之資料難以被抹除。又，若記憶胞MC發生劣化，則有時於位元線BL等中電流難以流動，從而抹除驗證動作中之感測動作之精度會降低。因此，於第2實施方式中，根據編程電壓控制動作中所獲取之記憶胞MC之劣化度而調整上述(1)～(3)之抹除參數。

例如，根據步驟S106中所獲取之初始編程電壓V _PGMS或已獲取上述初始編程電壓V _PGMS之時間點之循環次數n _E1而變更上述(1)～(3)之抹除參數。例如，記憶胞MC之劣化越加重，則使抹除電壓V _ERA之電壓值越大。又，記憶胞MC之劣化越加重，則使抹除電壓V _ERA之供給時間Tep越長。又，記憶胞MC之劣化越加重，則使感測時間Ts2越長。但是，記憶胞MC之劣化度與上述(1)～(3)之抹除參數之關係可能根據半導體記憶裝置之構成等而變化。因此，與記憶胞MC之劣化度對應之上述(1)～(3)之抹除參數之增減亦可與上述例相反。

根據此種構成，能夠使用與記憶胞MC之劣化度對應之抹除參數而進行抹除電壓供給動作及抹除驗證動作。其結果，能夠於正常抹除動作中適當地進行記憶胞MC之資料抹除。

再者，於步驟S120中，既可設定上述(1)～(3)之所有抹除參數，亦可設定上述(1)～(3)之抹除參數中之任意1個或2個。

[第3實施方式]  於第3實施方式中，除了第1實施方式及第2實施方式之構成以外，還根據記憶胞MC之劣化度而變更寫入動作之第1驗證動作中使用之參數(驗證參數)。

圖27係用於對第3實施方式之寫入動作進行說明之流程圖。

於步驟S220中，設定寫入動作之第1驗證動作中使用之驗證參數。驗證參數例如係(1)感測放大器SA之感測時間(圖10之Ts1)、(2)位元線BL之電壓V _DD之大小(電壓值)、(3)第1驗證動作中驗證成功之條件、(4)第1驗證動作中之對於任意狀態之驗證跳過動作之條件。

關於上述(4)之驗證參數，為了減少不必要之驗證動作，對任意狀態(A狀態～G狀態中之1個或複數個)進行驗證跳過動作。例如，驗證跳過動作之跳過次數係上述(4)之驗證參數中之「對於任意狀態之驗證跳過動作之條件」。

再者，於第3實施方式之寫入動作中，與上述第1實施方式之寫入動作同樣地執行圖8之步驟S200及步驟S201～S208。因此，省略該等處理之詳細說明。

如上所述，若記憶胞MC發生劣化，則於位元線BL等中電流難以流動。於該情形時，有時第1驗證動作中之感測動作之精度會降低。因此，於第3實施方式中，根據編程電壓控制動作中所獲取之記憶胞MC之劣化度而調整上述(1)～(4)之驗證參數。

例如，根據步驟S106中所獲取之初始編程電壓V _PGMS或已獲取上述初始編程電壓V _PGMS之時間點之循環次數n _E1而變更上述(1)～(4)之驗證參數。例如，記憶胞MC之劣化越加重，則使感測時間Ts1越長。又，記憶胞MC之劣化越加重，則使供給至位元線BL之電壓V _DD之電壓值越大。又，記憶胞MC之劣化越加重，則使步驟S204之第1基準值Cr1越大。又，記憶胞MC之劣化越加重，則使對於任意狀態之驗證跳過動作之跳過次數越少。但是，記憶胞MC之劣化度與上述(1)～(4)之驗證參數之關係可能根據半導體記憶裝置之構成等而變化。因此，與記憶胞MC之劣化度對應之上述(1)～(4)之驗證參數之增減亦可與上述例相反。

根據此種構成，能夠使用與記憶胞MC之劣化度對應之驗證參數而進行第1驗證動作。其結果，能夠於第1驗證動作中適當地進行記憶胞MC之資料寫入之驗證。

再者，於步驟S220中，既可設定上述(1)～(4)之所有驗證參數，亦可設定上述(1)～(4)之驗證參數中之任意1個、2個或3個。

[第4實施方式]  於第4實施方式中，除了第1實施方式～第3實施方式之構成以外，還根據記憶胞MC之劣化度而變更寫入動作之第1編程動作中使用之參數(編程參數)。

圖28係用於對第4實施方式之寫入動作進行說明之流程圖。圖29係用於對預充電動作進行說明之時序圖。

於步驟S230中，設定寫入動作之第1編程動作中使用之編程參數。編程參數例如係(1)編程電壓V _PGM1之供給時間(圖10之Tpgm)、(2)預充電動作之時間(圖29之Tpch)、(3)預充電動作中供給至各字元線WL之電壓(圖29之V _PCH)。

預充電動作係將殘留於半導體柱120之通道中之電子引出之動作。該預充電動作係於第1編程動作之前進行之預備動作。

於預充電動作中，例如如圖29所示，於時刻t301至時刻t303之期間，對汲極側選擇閘極線SGD供給電壓V _{SG_PROG}，對字元線WL供給電壓V _PCH。又，於預充電動作中，於時刻t302至時刻t304之期間，對位元線BL供給電壓V _{BLL_PROG}。時刻t301至時刻t304之時間係預充電動作之時間Tpch。藉由如此對各配線供給電壓，而將殘留於半導體柱120之通道中之電子引出。

再者，於第4實施方式之寫入動作中，與上述第3實施方式之寫入動作同樣地執行圖27之步驟S200、步驟S220及步驟S201～S208。因此，省略該等處理之詳細說明。

如上所述，若記憶胞MC發生劣化，則會容易於第1編程動作中被寫入資料。又，若記憶胞MC發生劣化，則於位元線BL等中電流難以流動。因此，於第4實施方式中，根據編程電壓控制動作中所獲取之記憶胞MC之劣化度而調整上述(1)～(3)之編程參數。

例如，根據步驟S106中所獲取之初始編程電壓V _PGMS或已獲取上述初始編程電壓V _PGMS之時間點之循環次數n _E1而變更上述(1)～(3)之編程參數。例如，記憶胞MC之劣化越加重，則使編程電壓V _PGM1之供給時間Tpgm越短。又，記憶胞MC之劣化越加重，則使預充電動作之時間Tpch越長。又，記憶胞MC之劣化越加重，則使預充電動作中供給至各字元線WL之電壓V _PCH越大。

根據此種構成，能夠使用與記憶胞MC之劣化度對應之編程參數進行第1編程動作。其結果，能夠於第1編程動作中適當地進行記憶胞MC之資料寫入。

再者，於步驟S230中，既可設定上述(1)～(3)之所有編程參數，亦可設定上述(1)～(3)之編程參數中之任意1個或2個。

[其他實施方式]  以上，對實施方式之半導體記憶裝置進行了說明。然而，以上之說明僅為例示，上述構成或方法等能夠適當調整。

例如，示出了如下示例，即，當執行第1～第4實施方式中之抹除電壓供給動作時，對位元線BL及源極線SL兩者供給抹除電壓V _ERA。然而，當執行抹除電壓供給動作時，亦可省略對位元線BL及源極線SL中之一者供給抹除電壓V _ERA。

又，於抹除動作中，僅執行一次將1個字元線WL設為選擇字元線WL _S之編程電壓控制動作，使用上述1次編程電壓控制動作之結果而獲取初始編程電壓V _PGMS。然而，於抹除動作中，亦可複數次執行編程電壓控制動作。於此種情形時，亦可每執行一次編程電壓控制動作時，將不同之字元線WL設為選擇字元線WL _S。又，亦可使用複數次編程電壓控制動作之結果而獲取初始編程電壓V _PGMS。於該情形時，例如，亦可藉由取複數次編程電壓控制動作中所獲取之複數個初始編程電壓V _PGMS1之平均值等，而獲取初始編程電壓V _PGMS。

又，第1編程動作中使用之偏移電壓ΔV _PGM與第2編程動作中使用之偏移電壓ΔV可為不同之電壓，亦可為相同之電壓。

[其他]  對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請]  本申請享有以日本專利申請2022-044981號(申請日：2022年3月22日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

10:記憶體系統  20:主電腦  22:位址解碼器  23:區塊選擇電路  24:電壓選擇電路  31:電壓供給線  32:電荷泵電路  33:電壓選擇線  34:區塊選擇電路  35:區塊選擇電晶體  36:電壓選擇部  37:電壓選擇電晶體  100:半導體基板  100I:絕緣區域  101:絕緣層  110:導電層  112:導電層  113:半導體層  114:導電層  120:半導體層  121:雜質區域  125:絕緣膜  130:電荷儲存層 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 ADR:位址暫存器 ALE:外部控制端子 BL:位元線(第1配線) BLK:記憶體區塊 BL _A:位元線 BL _B:位元線 BL _C:位元線 BL _P:位元線 BL _W:位元線 BLKSEL:區塊選擇線 CA:行位址 Cb:接點 Ch:接點 CLE:外部控制端子 CD:控制器裸晶 CG:配線 CTR:邏輯電路 CNT:計數器 CM:快取記憶體 CMR:指令暫存器 CS:接點 D0:配線 D1:配線 D2:配線 DAT:資料 D _ADD:位址資料 DBUS:配線 D _CMD:指令資料 DL0～DLi:鎖存電路 DSW:開關電晶體 DQ0～DQ7:資料信號輸入輸出端子 DQS:資料選通信號輸入輸出端子 /DQS:資料選通信號輸入輸出端子 D _ST:狀態資料 gc:閘極電極 I/O:輸入輸出控制電路 LBUS:配線 L _MCA:記憶胞陣列層 L _TR:電晶體層 MC:記憶胞  MCA:記憶胞陣列  MD:記憶體裸晶  MS:記憶體串  n _E1:循環次數  n _W:循環次數  PC:周邊電路(控制電路)  PG:選擇頁  RA:列位址  RD:列解碼器  /RE:外部控制端子 RE:外部控制端子 RY/(/BY):端子 SA:感測放大器 SAM:感測放大器模組 SAU0～SAU15:感測放大器單元 SDL:鎖存電路 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SL:源極線(第1配線) ST:區塊間構造 STD:汲極側選擇電晶體 STR:狀態暫存器 STS:源極側選擇電晶體 SQC:定序器 SU:串單元 Tep:供給時間 Tpch:預充電動作之時間 Tpgm:時間 Ts1:感測時間 Ts2:感測時間 Tr:電晶體 V _CC:電源電壓  V _CGAR:讀出電壓  V _CGBR:讀出電壓  V _CGCR:讀出電壓  V _CGDR:讀出電壓  V _CGER:讀出電壓  V _CGFR:讀出電壓  V _CGGR:讀出電壓  V _DD:電壓  V _ERA:抹除電壓  V _ERA0:初始抹除電壓  VG:電壓產生電路  V _PCH:電壓  V _PASS:寫入通過電壓  V _PGM0:初始編程電壓  V _PGM1:編程電壓  V _PGM2:編程電壓  V _PGMS:初始編程電壓  V _READ:讀出通過電壓  V _SS:接地電壓  V _SG:電壓  V _SG´:電壓  V _SG´´:電壓  V _SGD:電壓  V _{SG_PROG}:電壓  V _{BLL_PROG}:電壓  V _SRC:電壓  V _VFY:驗證電壓  V _VFYEr:抹除驗證電壓  V _VFYA:驗證電壓  V _VFYB:驗證電壓  V _VFYC:驗證電壓  V _VFYD:驗證電壓  V _VFYE:驗證電壓  V _VFYF:驗證電壓  V _VFYG:驗證電壓  /WE:外部控制端子 WL:字元線(導電層、第1導電層～第4導電層)  WL _S:選擇字元線  WL _U:非選擇字元線  XDL0～XDL15:鎖存電路  ΔV:偏移電壓  ΔV _ERA:偏移電壓  ΔV _PGM:偏移電壓

圖1係表示記憶體系統10之構成之模式性方塊圖。  圖2係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。  圖3係表示記憶體裸晶MD之一部分構成之模式性電路圖。  圖4係表示感測放大器模組SAM之構成之模式性方塊圖。  圖5係表示記憶體裸晶MD之一部分構成之模式性立體圖。  圖6係表示圖5之一部分構成之模式性放大圖。  圖7(a)～(c)係用於對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。  圖8係用於對第1實施方式之寫入動作進行說明之流程圖。  圖9係用於對循環次數n _W與編程電壓V _PGM1之關係進行說明之圖。  圖10係用於對第1編程動作及第1驗證動作進行說明之時序圖。  圖11係用於對第1編程動作進行說明之模式性剖視圖。  圖12係用於對第1驗證動作進行說明之模式性剖視圖。  圖13係用於對第1實施方式之抹除動作進行說明之流程圖。  圖14係用於對第1實施方式之抹除動作進行說明之流程圖。  圖15係用於對預讀動作進行說明之時序圖。  圖16係用於對預讀動作進行說明之模式性剖視圖。  圖17係用於對循環次數n _E1與編程電壓V _PGM2之關係進行說明之圖。  圖18係用於對第2編程動作及第2驗證動作進行說明之時序圖。  圖19係用於對第2編程動作進行說明之模式性剖視圖。  圖20係用於對第2驗證動作進行說明之模式性剖視圖。  圖21係用於說明對於寫入字元線之第2編程動作之圖。  圖22係用於說明對於抹除字元線之第2編程動作之圖。  圖23係用於對抹除電壓供給動作及抹除驗證動作進行說明之時序圖。  圖24係用於對抹除電壓供給動作進行說明之模式性剖視圖。  圖25係用於對抹除驗證動作進行說明之模式性剖視圖。  圖26係用於對第2實施方式之抹除動作進行說明之流程圖。  圖27係用於對第3實施方式之寫入動作進行說明之流程圖。  圖28係用於對第4實施方式之寫入動作進行說明之流程圖。  圖29係用於對預充電動作進行說明之時序圖。

n _E1:循環次數  V _CGAR:讀出電壓

Claims (13)

1. 一種半導體記憶裝置，其具備：基板；複數個導電層，其等沿與上述基板之表面交叉之第1方向排列；第1半導體層，其沿上述第1方向延伸，且與上述複數個導電層對向；電荷儲存層，其設置於上述複數個導電層與上述第1半導體層之間；第1配線，其電性連接於上述第1半導體層之上述第1方向之一端部；及控制電路，其電性連接於上述複數個導電層及上述第1配線；上述控制電路構成為能夠執行寫入動作及抹除動作，上述寫入動作包含複數個第1寫入循環，上述複數個第1寫入循環分別包含第1編程動作，上述第1編程動作係對作為上述複數個導電層中之一個之第1導電層供給第1編程電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1編程電壓小之第1寫入通過電壓，上述第1編程電壓隨著上述第1寫入循環之執行次數增加而逐次增大第1偏移電壓，上述抹除動作包含：編程電壓控制動作；及抹除電壓供給動作，其係於執行上述編程電壓控制動作之後，對上述第1配線供給抹除電壓； 上述編程電壓控制動作包含複數個第2寫入循環，上述複數個第2寫入循環分別包含第2編程動作，上述第2編程動作係對作為上述複數個導電層中之一個之第3導電層供給第2編程電壓，對作為上述複數個導電層中之一個之第4導電層供給較上述第2編程電壓小之第2寫入通過電壓，上述第2編程電壓隨著上述第2寫入循環之執行次數增加而逐次增大第2偏移電壓，且上述第1編程電壓之大小根據上述第2編程電壓之大小而被調整。
2. 如請求項1之半導體記憶裝置，其中將上述寫入動作中最先執行之上述第1寫入循環中之上述第1編程電壓設為第3編程電壓，將上述編程電壓控制動作中最後執行之上述第2寫入循環中之上述第2編程電壓設為第4編程電壓時，上述第3編程電壓之大小根據上述第4編程電壓之大小而被調整。
3. 如請求項1之半導體記憶裝置，其中上述複數個第1寫入循環分別包含第1驗證動作，上述第1驗證動作係對上述第1導電層供給第1驗證電壓，對上述第2導電層供給較上述第1編程電壓小之第1讀出通過電壓，上述複數個第2寫入循環分別包含第2驗證動作，上述第2驗證動作係對上述第3導電層供給第2驗證電壓，對上述第4導電層供給較上述第2編程電壓小之第2讀出通過電壓。
4. 如請求項3之半導體記憶裝置，其中藉由上述第2驗證動作所獲取之第2驗證資料包含與驗證成功之位元對應之第1資料、及與驗證失敗之位元對應之第2資料，上述複數個第2寫入循環分別包含第2判定動作，上述第2判定動作判定上述第1資料或上述第2資料之數量是否在第2基準值以內。
5. 如請求項1之半導體記憶裝置，其中上述編程電壓控制動作包含預讀動作，上述預讀動作係於執行上述第2編程動作之前，對上述第3導電層供給讀出電壓，對上述第4導電層供給較上述第1編程電壓小之第3讀出通過電壓。
6. 如請求項4之半導體記憶裝置，其中上述編程電壓控制動作包含預讀動作，上述預讀動作係於執行上述第2編程動作之前，對上述第3導電層供給讀出電壓，對上述第4導電層供給上述讀出通過電壓，藉由上述預讀動作所獲取之讀出資料包含與接通狀態之位元對應之第3資料、及與斷開狀態之位元對應之第4資料，且上述第2基準值根據上述第3資料或上述第4資料之數量而變更。
7. 如請求項1之半導體記憶裝置，其中 上述抹除電壓之大小、及上述抹除電壓之供給時間中之至少一個根據上述第2編程電壓之大小而變更。
8. 如請求項1之半導體記憶裝置，其中上述控制電路包含電性連接於上述第1配線之感測放大器，上述抹除動作包含抹除驗證動作，上述抹除驗證動作係於執行上述抹除電壓供給動作之後，對上述複數個導電層供給較上述抹除電壓小之抹除驗證電壓，由上述感測放大器感測上述第1配線之電壓，上述感測放大器之感測時間根據上述第2編程電壓之大小而變更。
9. 如請求項1之半導體記憶裝置，其中上述寫入動作包含第1驗證動作，上述第1驗證動作係於執行上述第1編程動作之後，對上述第1配線供給第1電壓，對上述第1導電層供給較上述第1寫入通過電壓小之第1驗證電壓，對上述第2導電層供給較上述第1驗證電壓大之第4讀出通過電壓，上述第1電壓之大小、及跳過上述第1驗證動作之條件中之至少一個根據上述第2編程電壓之大小而變更。
10. 如請求項3之半導體記憶裝置，其中上述控制電路包含電性連接於上述第1配線之感測放大器，於上述第1驗證動作中，上述感測放大器感測上述第1配線之電壓，上述感測放大器之感測時間根據上述第2編程電壓之大小而變更。
11. 如請求項9之半導體記憶裝置，其中藉由上述第1驗證動作所獲取之第1驗證資料包含與驗證成功之位元對應之第5資料、及與驗證失敗之位元對應之第6資料，上述寫入動作包含第1判定動作，上述第1判定動作判定上述第5資料或上述第6資料之數量是否在第1基準值以內，且上述第1基準值根據上述第2編程電壓之大小而變更。
12. 如請求項1之半導體記憶裝置，其中於上述第1編程動作中，上述第1編程電壓之供給時間根據上述第2編程電壓之大小而變更。
13. 如請求項1之半導體記憶裝置，其中上述寫入動作包含預充電動作，上述預充電動作係於執行上述第1編程動作之前，對上述第1導電層及上述第2導電層供給預充電電壓，且上述預充電電壓之大小、及上述預充電電壓之供給時間中之至少一個根據上述第2編程電壓之大小而變更。