TWI827144B - 半導體記憶裝置 - Google Patents

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TWI827144B
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Abstract

本發明提供一種能夠進行較佳之抹除動作之半導體記憶裝置。  半導體記憶裝置執行：抹除電壓供給動作，其係對第1配線供給抹除電壓；第1抹除驗證動作，其係於執行抹除電壓供給動作之後，對作為複數個導電層中之一個之第1導電層供給讀出路徑電壓，對作為複數個導電層中之一個之第2導電層供給抹除驗證電壓；及第2抹除驗證動作，其係於執行第1抹除驗證動作之後，對第1導電層供給抹除驗證電壓，對第2導電層供給讀出路徑電壓。自第1次抹除循環至第a次抹除循環，抹除電壓逐次增大第1偏移電壓，自第a＋1次抹除循環至第b次抹除循環，抹除電壓逐次增大第2偏移電壓。第2偏移電壓大於第1偏移電壓。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個第1導電層，其等沿與基板之表面交叉之第1方向排列；及半導體層，其沿第1方向延伸且與複數個第1導電層對向。
提供一種能夠進行較佳之抹除動作之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：基板；複數個導電層，其等沿與上述基板之表面交叉之第1方向排列；第1半導體層，其沿上述第1方向延伸，且與上述複數個導電層對向；電荷儲存層，其設置於上述複數個導電層與上述第1半導體層之間；第1配線，其連接於上述第1半導體層之上述第1方向之一端部；及控制電路，其電性連接於上述複數個導電層及上述第1配線；上述控制電路構成為能夠執行抹除動作，上述抹除動作包含複數個抹除循環，上述複數個抹除循環分別包含：抹除電壓供給動作，其係對上述第1配線供給抹除電壓；第1抹除驗證動作，其係於執行上述抹除電壓供給動作之後，對作為上述複數個導電層中之一個之第1導電層供給較上述抹除電壓小之第1讀出路徑電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1讀出路徑電壓小之第1抹除驗證電壓；及第2抹除驗證動作，其係於執行上述第1抹除驗證動作之後，對上述第1導電層供給第2抹除驗證電壓，對上述第2導電層供給第2讀出路徑電壓；自第1次抹除循環至第a(a為1以上之整數)次抹除循環，上述抹除電壓逐次增大第1偏移電壓，自第a＋1次抹除循環至第b(b為a＋1以上之整數)次抹除循環，上述抹除電壓逐次增大第2偏移電壓，且上述第2偏移電壓大於上述第1偏移電壓。
接下來，參照圖式對實施方式之半導體記憶裝置詳細地進行說明。再者，以下之實施方式僅為一例，並非為了限定本發明而示出。
又，於本說明書中，當提及「半導體記憶裝置」時，既有指記憶體裸晶(記憶體晶片)之情況，亦有指記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統之情況。進而，亦有指智慧型手機、平板終端、個人電腦等包含主電腦之構成之情況。
又，於本說明書中，當提及第1構成「電性連接」於第2構成時，既可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等而連接於第2構成。例如，於將3個電晶體串聯連接時，即便第2個電晶體為斷開狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，於本說明書中，當提及於第2構成與第3構成之「間連接有」第1構成時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成而連接於第3構成。
又，於本說明書中，當提及電路等使2個配線等「導通」時，例如，有時指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑中，且該電晶體等為接通狀態。
又，於本說明書中，將相對於基板之上表面平行之規定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著規定面之方向稱為第1方向，將沿著該規定面且與第1方向交叉之方向稱為第2方向，將與該規定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一個對應，亦可不對應。
又，於本說明書中，「上」或「下」等表達以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，當提及某個構成之下表面或下端時，指該構成之基板側之面或端部，當提及上表面或上端時，指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
又，於本說明書中，當提及構成、構件等之規定方向之「寬度」、「長度」或「厚度」等時，有時指利用SEM(Scanning electron microscopy，掃描電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之剖面等中之寬度、長度或厚度等。
[第1實施方式]
[記憶體系統10]
圖1係表示記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主電腦20發送來之信號，進行用戶資料之讀出、寫入、抹除等。記憶體系統10例如係記憶體晶片、記憶卡、SSD或能夠記憶用戶資料之其他系統。記憶體系統10具備記憶用戶資料之複數個記憶體裸晶MD、以及連接於該等複數個記憶體裸晶MD及主電腦20之控制器裸晶CD。控制器裸晶CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)、ROM(Read Only Memory，唯讀記憶體)、ECC(Error Checking and Correcting，錯誤檢查與校正)電路等，進行邏輯位址與實體位址之轉換、位元錯誤檢測/校正、耗損平均等處理。
[記憶體裸晶MD之構成]
圖2係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。圖3係表示記憶體裸晶MD之一部分構成之模式性電路圖。圖4係表示圖3之串單元SU之構成之模式性電路圖。圖5係表示感測放大器模組SAM之構成之模式性方塊圖。
再者，於圖2中圖示出複數個控制端子等。該等複數個控制端子存在示為與高位準有效信號(正邏輯信號)對應之控制端子之情形、示為與低位準有效信號(負邏輯信號)對應之控制端子之情形、以及示為與高位準有效信號及低位準有效信號這兩者對應之控制端子之情形。於圖2中，與低位準有效信號對應之控制端子之符號包含上橫線(上劃線)。於本說明書中，與低位準有效信號對應之控制端子之符號包含斜線(“/”)。
再者，圖2之記載為例示，具體態樣能夠適當調整。例如，亦能夠使一部分或全部之高位準有效信號為低位準有效信號，或者使一部分或全部之低位準有效信號為高位準有效信號。又，下述端子RY/(/BY)係輸出作為高位準有效信號之就緒信號、及作為低位準有效信號之忙碌信號之端子。RY與(/BY)之間之斜線(“/”)表示就緒信號與忙碌信號之分隔。
如圖2所示，記憶體裸晶MD具備記憶資料之記憶胞陣列MCA、及連接於記憶胞陣列MCA之周邊電路PC。
[記憶胞陣列MCA之電路構成]
如圖3所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶胞電晶體)、及源極側選擇電晶體STS。以下，有時將汲極側選擇電晶體STD及源極側選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體(記憶電晶體)。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC通常記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣膜、及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS)之閘極電極分別連接有汲極側選擇閘極線SGD及源極側選擇閘極線SGS。汲極側選擇閘極線SGD對應於串單元SU而設置，共通連接於1個串單元SU中之所有記憶體串MS。源極側選擇閘極線SGS共通連接於記憶體區塊BLK中之所有記憶體串MS。以下，有時將汲極側選擇閘極線SGD及源極側選擇閘極線SGS簡稱為選擇閘極線(SGD、SGS)。
[串單元SU中之字元線WL及位元線之條數]
如圖4所示，本實施方式之串單元SU連接於2i條字元線WL0～WL2i－1。i為1以上之整數。2i條字元線WL0～WL2i－1係自源極側選擇閘極線SGS朝汲極側選擇閘極線SGD之方向數起為第1個～第2i個之字元線WL。又，2i條字元線WL0～WL2i－1分別連接於記憶體串MS中之第1個～第2i個記憶胞MC0～MC2i－1之閘極電極。
有時將2i條字元線WL0～WL2i－1中之第奇數條字元線WL0、WL2、…、WL2i－2稱為字元線WLodd。又，有時將2i條字元線WL0～WL2i－1中之第偶數條字元線WL1、WL3、…、WL2i－3、WL2i－1稱為字元線WLeven。
如圖4所示，本實施方式之串單元SU連接於m條位元線BL0～BLm－1。m為1以上之整數。m條位元線BL0～BLm－1分別與串單元SU中之第1個～第m個記憶體串MS0～MSm－1連接。
[周邊電路PC之電路構成]
如圖2所示，周邊電路PC具備列解碼器RD、感測放大器模組SAM、快取記憶體CM、計數器CNT、電壓產生電路VG、及定序器SQC。又，周邊電路PC具備位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O與邏輯電路CTR。
[列解碼器RD之構成]
例如如圖3所示，列解碼器RD(圖2)具備對位址資料D ADD(圖2)進行解碼之位址解碼器22。又，列解碼器RD(圖2)具備根據位址解碼器22之輸出信號對記憶胞陣列MCA傳輸動作電壓之區塊選擇電路23及電壓選擇電路24。
位址解碼器22連接於複數個區塊選擇線BLKSEL及複數個電壓選擇線33。位址解碼器22例如根據來自定序器SQC(圖2)之控制信號依次參照位址暫存器ADR(圖2)之列位址RA。
區塊選擇電路23具備與記憶體區塊BLK對應之複數個區塊選擇電路34。區塊選擇電路34分別具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個區塊選擇電晶體35。
區塊選擇電晶體35例如係場效型耐壓電晶體。區塊選擇電晶體35之汲極電極分別電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。區塊選擇電晶體35之源極電極分別經由配線CG及電壓選擇電路24電性連接於電壓供給線31。區塊選擇電晶體35之閘極電極共通連接於對應之區塊選擇線BLKSEL。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS)對應之複數個電壓選擇部36。該等複數個電壓選擇部36分別具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如係場效型耐壓電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及區塊選擇電路23而電性連接於對應之字元線WL或選擇閘極線(SGD、SGS)。源極端子分別電性連接於對應之電壓供給線31。閘極電極分別連接於對應之電壓選擇線33。
[感測放大器模組SAM及快取記憶體CM之構成]
如圖5所示，感測放大器模組SAM具備與複數個位元線BL0～BLm－1對應之複數個感測放大器單元SAU0～SAUm－1。複數個感測放大器單元SAU0～SAUm－1分別具備連接於位元線BL0～BLm－1之感測放大器SA、連接於感測放大器SA之配線LBUS、及連接於配線LBUS之鎖存電路SDL、DL0～DLk。k為1以上之整數。
感測放大器SA感測自記憶胞MC讀出之資料。鎖存電路SDL、DL0～DLk暫時儲存感測放大器SA所感測到之資料。配線LBUS經由開關電晶體DSW連接於配線DBUS。
如圖5所示，快取記憶體CM連接於配線DBUS。快取記憶體CM具備與複數個感測放大器單元SAU0～SAUm－1對應之複數個鎖存電路XDL0～XDLm－1。於複數個鎖存電路XDL0～XDLm－1中分別儲存寫入至記憶胞MC之資料或自記憶胞MC讀出之資料。
再者，該等複數個鎖存電路XDL0～XDLm－1中包含之資料DAT於寫入動作時，依次傳輸至感測放大器模組SAM內之鎖存電路。又，感測放大器模組SAM內之鎖存電路SDL、DL0～DLk中包含之資料於讀出動作及驗證動作時，依次傳輸至鎖存電路XDL0～XDLm－1。又，鎖存電路XDL0～XDLm－1中包含之資料DAT於資料輸出動作時，依次傳輸至輸入輸出控制電路I/O。
[計數器CNT之構成]
計數器CNT(圖2)於驗證動作等時，根據來自定序器SQC之控制信號，對自快取記憶體CM之鎖存電路XDL0～XDLm－1依次傳輸之資料中之“0”位元或“1”位元之數量進行計數。
[電壓產生電路VG之構成]
例如如圖3所示，電壓產生電路VG(圖2)連接於複數個電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接於供給電源電壓V CC及接地電壓V SS(圖2)之電壓供給線。電壓產生電路VG例如根據來自定序器SQC之控制信號，產生在對於記憶胞陣列MCA之讀出動作、寫入動作及抹除動作時施加至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)之複數種動作電壓，並同時輸出至複數個電壓供給線31。自電壓供給線31輸出之動作電壓根據來自定序器SQC之控制信號適當調整。
[定序器SQC之構成]
定序器SQC(圖2)根據儲存於指令暫存器CMR中之指令資料D CMD，對列解碼器RD、感測放大器模組SAM、及電壓產生電路VG輸出內部控制號。又，定序器SQC將表示記憶體裸晶MD之狀態之狀態資料D ST適當輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY/(/BY)。於端子RY/(/BY)為“L(Low，低)”狀態之期間(忙碌期間)，基本禁止對記憶體裸晶MD進行存取。又，於端子RY/(/BY)為“H(High，高)”狀態之期間(就緒期間)，允許對記憶體裸晶MD進行存取。
[位址暫存器ADR之構成]
如圖2所示，位址暫存器ADR連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之位址資料D ADD。位址暫存器ADR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保存與正在執行之內部動作對應之位址資料D ADD。
再者，位址資料D ADD例如包含行位址CA(圖2)及列位址RA(圖2)。列位址RA例如包含特定出記憶體區塊BLK(圖3)之區塊位址、特定出串單元SU及字元線WL之頁位址、特定出記憶胞陣列MCA(記憶體面)之記憶體面位址、及特定出記憶體裸晶MD之晶片位址。
[指令暫存器CMR之構成]
指令暫存器CMR連接於輸入輸出控制電路I/O，儲存自輸入輸出控制電路I/O輸入之指令資料D CMD。指令暫存器CMR例如具備至少一組8位元之暫存器行。將指令資料D CMD儲存於指令暫存器CMR時，向定序器SQC發送控制信號。
[狀態暫存器STR之構成]
狀態暫存器STR連接於輸入輸出控制電路I/O，儲存向輸入輸出控制電路I/O輸出之狀態資料D ST。狀態暫存器STR例如具備複數個8位元之暫存器行。暫存器行例如於執行讀出動作、寫入動作或抹除動作等內部動作時，保存與正在執行之內部動作相關之狀態資料D ST。又，暫存器行例如保存記憶胞陣列MCA之就緒/忙碌資訊。
[輸入輸出控制電路I/O之構成]
輸入輸出控制電路I/O(圖2)具備資料信號輸入輸出端子DQ0～DQ7、資料選通信號輸入輸出端子DQS、/DQS、移位暫存器、及緩衝電路。
經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸入至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
經由資料選通信號輸入輸出端子DQS、/DQS輸入之信號(例如，資料選通信號及其互補信號)於經由資料信號輸入輸出端子DQ0～DQ7輸入資料時使用。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料於資料選通信號輸入輸出端子DQS之電壓之上升邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之下降邊緣(輸入信號之切換)之時刻、以及資料選通信號輸入輸出端子DQS之電壓之下降邊緣(輸入信號之切換)及資料選通信號輸入輸出端子/DQS之電壓之上升邊緣(輸入信號之切換)之時刻，被擷取至輸入輸出控制電路I/O內之移位暫存器內。
[邏輯電路CTR之構成]
邏輯電路CTR(圖2)具備複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE、及連接於該等複數個外部控制端子/CE、CLE、ALE、/WE、/RE、RE之邏輯電路。邏輯電路CTR經由外部控制端子/CE、CLE、ALE、/WE、/RE、RE自控制器裸晶CD接收外部控制信號，並據此向輸入輸出控制電路I/O輸出內部控制信號。
[記憶體裸晶MD之構造]
圖6係表示記憶體裸晶MD之一部分構成之模式性立體圖。圖7係表示圖6之一部分構成之模式性放大圖。再者，圖6及圖7表示模式性構成，具體構成能夠適當變更。又，於圖6及圖7中，省略了一部分構成。
如圖6所示，記憶體裸晶MD具備半導體基板100、設置於半導體基板100上之電晶體層L TR、及設置於電晶體層L TR之上方之記憶胞陣列層L MCA。
[半導體基板100之構造]
半導體基板100例如係含有P型雜質之單晶矽(Si)等之半導體基板。於半導體基板100之表面之一部分設置有含有磷(P)等N型雜質之N型井。又，於N型井之表面之一部分設置有含有硼(B)等P型雜質之P型井。又，於半導體基板100之表面之一部分設置有絕緣區域100I。
[電晶體層L TR之構造]
於電晶體層L TR設置有構成周邊電路PC之複數個電晶體Tr。電晶體Tr之源極區域、汲極區域及通道區域設置於半導體基板100之表面。電晶體Tr之閘極電極gc設置於電晶體層L TR中。於該等複數個電晶體Tr之源極區域、汲極區域及閘極電極gc設置有接點CS。該等複數個接點CS經由電晶體層L TR中之配線D0、D1、D2而連接於其他電晶體Tr、記憶胞陣列層L MCA中之構成等。
[記憶胞陣列層L MCA之構造]
記憶胞陣列層L MCA具備沿Y方向交替地排列之複數個記憶體區塊BLK及複數個區塊間構造ST。記憶體區塊BLK具備沿Z方向交替地排列之複數個導電層110及複數個絕緣層101、沿Z方向延伸之複數個半導體柱120、以及分別設置於複數個導電層110與複數個半導體柱120之間的複數個閘極絕緣膜130。
導電層110係沿X方向延伸之大致板狀之導電層，於Z方向上排列有複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。
複數個導電層110中，位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖3)及與之連接之複數個源極側選擇電晶體STS之閘極電極發揮功能。又，位於上述導電層110上方之複數個導電層110作為字元線WL(圖3)及與之連接之複數個記憶胞MC(圖3)之閘極電極發揮功能。又，位於上述導電層110上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與之連接之複數個汲極側選擇電晶體STD(圖3)之閘極電極發揮功能。
於導電層110之下方設置有導電層112。導電層112具備連接於半導體柱120之下端之半導體層113、及連接於半導體層113之下表面之導電層114。半導體層113例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。導電層114例如可包含鎢(W)等金屬、矽化鎢等之導電層或其他導電層。又，於導電層112與導電層110之間設置有氧化矽(SiO 2)等之絕緣層101。
導電層112作為源極線SL(圖3)發揮功能。源極線SL例如針對記憶胞陣列MCA(圖3)中包含之所有記憶體區塊BLK共通地設置。
半導體柱120於X方向及Y方向上排列有複數個。半導體柱120例如係非摻雜多晶矽(Si)等之半導體膜。半導體柱120具有大致圓筒狀之形狀，於中心部分設置有氧化矽等之絕緣膜125。又，半導體柱120之外周面分別被導電層110包圍。半導體柱120之下端部連接於上述導電層112之半導體層113。半導體柱120之上端部經由含有磷(P)等N型雜質之雜質區域121、及接點Ch、Cb而連接於位元線BL。半導體柱120分別作為1個記憶體串MS(圖3)中包含之複數個記憶胞MC及選擇電晶體STD、STS之通道區域發揮功能。
例如如圖7所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如係氧化矽等之絕緣膜。電荷儲存膜132例如係氮化矽(SiN)等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著半導體柱120之外周面於Z方向上延伸。
再者，於圖7中示出閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例，但閘極絕緣膜130例如亦可具備含有N型或P型雜質之多晶矽等之浮閘。
例如如圖6所示，區塊間構造ST沿X方向及Z方向延伸。區塊間構造ST例如可包含氧化矽(SiO 2)等之絕緣層。又，區塊間構造ST例如亦可包含沿X方向及Z方向延伸且連接於導電層112之導電層、及設置於該導電層之Y方向上之兩側面之氧化矽(SiO 2)等之絕緣層。
[記錄複數位元之記憶胞MC之閾值電壓]
接下來，參照圖8，對記錄複數位元之資料之記憶胞MC之閾值電壓進行說明。於圖8中，作為示例，示出記錄3位元資料之記憶胞MC之閾值電壓。
圖8(a)係用於對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖8(b)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之一例的表。圖8(c)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之另一例的表。
於圖8(a)之例中，將記憶胞MC之閾值電壓控制為8種狀態。控制為Er狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V VFYEr。又，例如，控制為A狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYA，且小於驗證電壓V VFYB。又，例如，控制為B狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYB，且小於驗證電壓V VFYC。以下，同樣地，控制為C狀態～F狀態之記憶胞MC之閾值電壓分別大於驗證電壓V VFYC～驗證電壓V VFYF，且小於驗證電壓V VFYD～驗證電壓V VFYG。又，例如，控制為G狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYG，且小於讀出路徑電壓V READ。
又，於圖8(a)之例中，於對應Er狀態之閾值分佈與對應A狀態之閾值分佈之間設定有讀出電壓V CGAR。又，於對應A狀態之閾值分佈與對應B狀態之閾值分佈之間設定有讀出電壓V CGBR。以下，同樣地，於對應B狀態之閾值分佈與對應C狀態之閾值分佈之間～對應F狀態之閾值分佈與對應G狀態之閾值分佈之間分別設定有讀出電壓V CGBR～讀出電壓V CGGR。
例如，Er狀態與最低之閾值電壓對應。Er狀態之記憶胞MC例如係抹除狀態之記憶胞MC。對Er狀態之記憶胞MC例如分配資料“111”。
又，A狀態與較對應上述Er狀態之閾值電壓高之閾值電壓對應。對A狀態之記憶胞MC例如分配資料“101”。
又，B狀態與較對應上述A狀態之閾值電壓高之閾值電壓對應。對B狀態之記憶胞MC例如分配資料“001”。
以下，同樣地，圖中之C狀態～G狀態與較對應B狀態～F狀態之閾值電壓高之閾值電壓對應。對該等狀態之記憶胞MC例如分配資料“011”、“010”、“110”、“100”、“000”。
再者，於如圖8(b)例示般之分配之情形時，下位位元之資料能夠藉由1個讀出電壓V CGDR來判別，中位位元之資料能夠藉由3個讀出電壓V CGAR、V CGCR、V CGFR來判別，上位位元之資料能夠藉由3個讀出電壓V CGBR、V CGER、V CGGR來判別。有時將此種資料分配稱為1-3-3編碼。
再者，記錄於記憶胞MC中之資料之位元數、狀態數、對於各狀態之資料分配等能夠適當變更。
例如，於如圖8(c)例示般之分配之情形時，下位位元之資料能夠藉由1個讀出電壓V CGDR來判別，中位位元之資料能夠藉由2個讀出電壓V CGBR、V CGFR來判別，上位位元之資料能夠藉由4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR來判別。有時將此種資料分配稱為1-2-4編碼。
[抹除動作]
接下來，對本實施方式之半導體記憶裝置之抹除動作進行說明。
圖9及圖10係用於對第1實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。圖11係用於對抹除電壓供給動作及抹除驗證動作進行說明之時序圖。圖12係用於對抹除電壓供給動作進行說明之模式性剖視圖。圖13係用於說明對於第偶數個字元線WLeven之抹除驗證動作之模式性剖視圖。圖14係用於說明對於第奇數個字元線WLodd之抹除驗證動作之模式性剖視圖。圖15係用於對邏輯運算XOR進行說明之圖。圖16係用於對第1實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。圖17係用於對第1實施方式中之循環次數n E1與抹除電壓V ERA之關係進行說明之圖。
再者，於以下之說明中，就對成為動作對象之記憶體區塊BLK執行抹除動作之例進行說明。
抹除動作包含複數個抹除循環。抹除循環分別包含使記憶胞MC之閾值電壓降低之動作(下述步驟S103、S115等)、及確認記憶胞MC之閾值電壓之動作(下述步驟S104、S105等)。於抹除動作中，例如，可於第1次至第a次(a為1以上之整數)之抹除循環中，執行圖9之步驟S103～S108，於第a＋1次至第b次(b為a＋1以上之整數)之抹除循環中，執行圖10之步驟S111～S115及圖9之S104～S106。第2實施方式～第5實施方式之抹除動作中之抹除循環亦同樣。
於步驟S101中，例如如圖9所示，將循環次數n E1設定為1。循環次數n E1係表示抹除循環之次數之變量。又，將抹除電壓V ERA設定為初始抹除電壓V ERA0。該動作例如於圖11之時刻t101執行。RY/(/BY)信號可變為L，從而禁止對晶片進行存取。
於步驟S103中，執行抹除電壓供給動作。抹除電壓供給動作係如下動作，即，對字元線WL0～WL2i－1(第奇數個字元線WLodd及第偶數個字元線WLeven)供給電壓V WLEr，並對位元線BL及源極線SL供給抹除電壓V ERA而使記憶胞MC之閾值電壓降低。該動作例如於圖11之例中，於時刻t102至時刻t103之期間(圖11之抹除電壓供給動作(1)之執行期間)、及時刻t108至時刻t109之期間(圖11之抹除電壓供給動作(2)之執行期間)執行。
於抹除電壓供給動作中，例如如圖11及圖12所示，對位元線BL及源極線SL供給抹除電壓V ERA(此處為初始抹除電壓V ERA0)。抹除電壓V ERA例如係17 V～25 V左右之電壓。
又，於抹除電壓供給動作中，例如如圖12所示，對汲極側選擇閘極線SGD供給電壓V SG'。電壓V SG'小於抹除電壓V ERA。藉此，於汲極側選擇電晶體STD中產生GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)，並產生電子-電洞對。又，電子移動至位元線BL側，電洞移動至記憶胞MC側。
又，於抹除電壓供給動作中，例如如圖12所示，對源極側選擇閘極線SGS、SGSb供給電壓V SG''。電壓V SG''小於抹除電壓V ERA。藉此，於源極側選擇電晶體STS、STSb中產生GIDL，並產生電子-電洞對。又，電子移動至源極線SL側，電洞移動至記憶胞MC側。
又，於抹除電壓供給動作中，例如如圖11及圖12所示，對字元線WL0～WL2i－1(第奇數個字元線WLodd及第偶數個字元線WLeven)供給電壓V WLEr。該電壓V WLEr例如係0.5 V左右之電壓。再者，電壓V WLEr亦可為接地電壓V SS(0 V)，還可為小於接地電壓V SS(0 V)之電壓。藉此，半導體柱120之通道中之電洞經由隧道絕緣膜131(圖7)穿隧至電荷儲存膜132(圖7)中。藉此，記憶胞MC之閾值電壓降低。
於步驟S104(圖9)中，進行對於第偶數個字元線WLeven之抹除驗證動作(以下，稱為偶數抹除驗證動作)。該偶數抹除驗證動作係用於檢測第偶數個記憶胞MC之接通狀態/斷開狀態，並檢測第偶數個記憶胞MC之閾值電壓是否已達到目標值的動作。該動作例如於圖11之例中，於時刻t104至時刻t105之期間(圖11之抹除驗證動作(1-1)之執行期間)、及時刻t110至時刻t111之期間(圖11之抹除驗證動作(2-1)之執行期間)執行。
於偶數抹除驗證動作中，例如如圖13所示，對位元線BL供給電壓V DD。又，對源極線SL供給電壓V SRC。電壓V SRC可大於接地電壓V SS，亦可與接地電壓V SS相等。電壓V DD大於電壓V SRC。
又，於偶數抹除驗證動作中，例如如圖13所示，對汲極側選擇閘極線SGD供給電壓V SG。電壓V SG大於電壓V DD。又，電壓V SG與電壓V DD之電壓差大於汲極側選擇電晶體STD之閾值電壓。因此，於汲極側選擇電晶體STD之通道區域中形成電子通道，傳輸電壓V DD。
又，於偶數抹除驗證動作中，例如如圖13所示，對源極側選擇閘極線SGS、SGSb供給電壓V SG。電壓V SG大於電壓V SRC。又，電壓V SG與電壓V SRC之電壓差大於源極側選擇電晶體STS、STSb之閾值電壓。因此，於源極側選擇電晶體STS、STSb之通道區域中形成電子通道，傳輸電壓V SRC。
又，於偶數抹除驗證動作中，例如如圖13所示，對第奇數個字元線WLodd供給讀出路徑電壓V READ。讀出路徑電壓V READ大於電壓V DD、V SRC。讀出路徑電壓V READ例如係6 V左右之電壓。又，無關於記憶胞MC中所記錄之資料，讀出路徑電壓V READ與電壓V DD、V SRC之電壓差均大於記憶胞MC之閾值電壓。因此，於第奇數個記憶胞MC0、MC2、…、MC2i－2之通道區域中形成電子通道，對第偶數個記憶胞MC1、MC3、…、MC2i－1傳輸電壓V DD、V SRC。
又，於偶數抹除驗證動作中，例如如圖13所示，對第偶數個選擇字元線WLeven供給抹除驗證電壓V VFYEr。抹除驗證電壓V VFYEr小於讀出路徑電壓V READ(圖8)。抹除驗證電壓V VFYEr例如係1.0 V左右之電壓。藉此，如圖13所示，閾值電壓為抹除驗證電壓V VFYEr以下之記憶胞MC成為接通狀態，閾值電壓大於抹除驗證電壓V VFYEr之記憶胞MC成為斷開狀態。經由位元線BL藉由感測放大器模組SAM(圖5)檢測該等記憶胞MC之接通狀態/斷開狀態，並獲取表示該記憶胞MC之狀態之資料。將此種動作稱為「感測動作」。
於感測動作中，例如於對位元線BL供給電壓V DD之狀態下，使感測放大器SA(圖5)之感測節點與位元線BL於固定期間內導通。於執行感測動作後，根據感測節點之狀態使配線LBUS之電荷放電或維持。又，感測放大器單元SAU內之任一個鎖存電路與配線LBUS導通，藉由該鎖存電路鎖存配線LBUS之資料。
表示上述記憶胞MC之接通狀態/斷開狀態之資料經由配線LBUS、開關電晶體DSW、配線DBUS(圖5)而傳輸至快取記憶體CM之鎖存電路XDL0～XDLm－1(圖5)。
於快取記憶體CM之複數個鎖存電路XDL0～XDLm－1中分別儲存表示與複數個位元線BL0～BLm－1對應之記憶胞MC(此處為第偶數個記憶胞MC1、MC3、…、MC2i－1)之接通狀態/斷開狀態之資料。
例如，於與1個位元線BL對應之所有第偶數個記憶胞MC1、MC3、…、MC2i－1為接通狀態之情形時，於與上述位元線BL對應之鎖存電路XDL中儲存「1」之資料。「1」之資料表示與1個位元線BL對應之所有第偶數個記憶胞MC1、MC3、…、MC2i－1之資料已被抹除(即，所有第偶數個記憶胞MC1、MC3、…、MC2i－1之閾值電壓為抹除驗證電壓V VFYEr以下)。
又，例如，於與1個位元線BL對應之第偶數個記憶胞MC1、MC3、…、MC2i－1中之至少1個為斷開狀態之情形時，於與上述位元線BL對應之鎖存電路XDL中儲存「0」之資料。「0」之資料表示與位元線BL對應之第偶數個記憶胞MC1、MC3、…、MC2i－1中之至少1個之資料未被抹除(即，第偶數個記憶胞MC1、MC3、…、MC2i－1中之至少1個之閾值電壓大於抹除驗證電壓V VFYEr)。
例如將與圖13所示之5根半導體柱120連接之位元線BL自-X側至+X側設為位元線BL0、BL1、BL2、BL3、BL4。於該情形時，儲存於鎖存電路XDL0～XDL4中之資料為「1」「1」「1」「1」「0」。以下，有時將「1」之資料之位元稱為抹除成功之位元。又，有時將「0」之資料之位元稱為抹除失敗之位元。
於步驟S105(圖9)中，進行對於第奇數個字元線WLodd之抹除驗證動作(以下，稱為奇數抹除驗證動作)。該奇數抹除驗證動作係用於檢測第奇數個記憶胞MC之接通狀態/斷開狀態，並檢測第奇數個記憶胞MC之閾值電壓是否已達到目標值的動作。該動作例如於圖11之例中，於時刻t106至時刻t107之期間(圖11之抹除驗證動作(1-2)之執行期間)、及時刻t112至時刻t113之期間(圖11之抹除驗證動作(2-2)之執行期間)執行。
奇數抹除驗證動作基本上與偶數抹除驗證動作相同。但是，如上所述，偶數抹除驗證動作係對第奇數個字元線WLodd供給讀出路徑電壓V READ，對第偶數個字元線WLeven供給抹除驗證電壓V VFYEr(圖13)。另一方面，奇數抹除驗證動作例如如圖11及圖14所示，對第偶數個字元線WLeven供給讀出路徑電壓V READ，對第奇數個字元線WLodd供給抹除驗證電壓V VFYEr。
例如將與圖14所示之5根半導體柱120連接之位元線BL自-X側至+X側設為位元線BL0、BL1、BL2、BL3、BL4。於該情形時，儲存於鎖存電路XDL0～XDL4中之資料為「1」「1」「1」「1」「1」。
於步驟S106(圖9)中，對抹除驗證動作之結果進行判定。例如，藉由步驟S104之偶數抹除驗證動作所獲取之資料(以下，稱為偶數字元線資料)自鎖存電路XDL0～XDLm－1依次傳輸至計數器CNT(圖2)。計數器CNT對偶數字元線資料中之抹除失敗之位元數(「0」之資料之位元數)進行計數。抹除失敗之位元數之計數於步驟S104結束時進行。抹除失敗之位元數被傳輸至定序器SQC。定序器SQC判定偶數字元線資料之抹除失敗之位元數是否未達第1基準值Cr1。
又，藉由步驟S105之奇數抹除驗證動作所獲取之資料(以下，稱為奇數字元線資料)自鎖存電路XDL0～XDLm－1依次傳輸至計數器CNT(圖2)。計數器CNT對奇數字元線資料中之抹除失敗之位元數(「0」之資料之位元數)進行計數。抹除失敗之位元數之計數於步驟S105結束時進行。抹除失敗之位元數被傳輸至定序器SQC。定序器SQC判定奇數字元線資料之抹除失敗之位元數是否未達第1基準值Cr1。
當偶數字元線資料之抹除失敗之位元數未達第1基準值Cr1，且奇數字元線資料之抹除失敗之位元數未達第1基準值Cr1時，定序器SQC判定為驗證成功，進入步驟S111。另一方面，當偶數字元線資料之抹除失敗之位元數為第1基準值Cr1以上或奇數字元線資料之抹除失敗之位元數為第1基準值Cr1以上時，定序器SQC判定為驗證失敗，進入步驟S107。
於步驟S107中，判定循環次數n E1是否已達到規定之次數N E1。若未達到，則進入步驟S108。若已達到，則進入步驟S109。
於步驟S108中，將循環次數n E1加上1。又，於步驟S108中，將抹除電壓V ERA加上偏移電壓ΔV 1。因此，抹除電壓V ERA隨著循環次數n E1增大而逐次增大偏移電壓ΔV 1。然後，進入步驟S103。
於步驟S111中，計算偶數字元線資料與奇數字元線資料之互斥或(XOR)。互斥或(XOR)例如能夠利用感測放大器模組SAM來計算。
例如如圖15所示，設偶數字元線資料及奇數字元線資料為16位元之資料。於該情形時，進行對應位元線BL0～BL15之偶數字元線資料「1111 0111 1111 1110」與對應位元線BL0～BL15之奇數字元線資料「1111 1111 1111 1110」之互斥或。於該例中，互斥或之結果資料為「0000 1000 0000 0000」。
與各位元線BL0～BLm－1對應之互斥或之結果資料被傳輸至鎖存電路XDL0～XDLm－1。
於步驟S112(圖10)中，判定偶數字元線資料與奇數字元線資料之不一致位元數是否未達第2基準值Cr2。偶數字元線資料與奇數字元線資料之不一致位元係偶數字元線資料與奇數字元線資料之互斥或(XOR)之結果資料中的「1」之資料之位元。計數器CNT對結果資料中之不一致位元數(「1」之資料之位元數)進行計數。不一致位元數被傳輸至定序器SQC。定序器SQC判定不一致位元數是否未達第2基準值Cr2。
於不一致位元數未達第2基準值Cr2之情形時，定序器SQC判定為驗證成功，進入步驟S110(圖9)。另一方面，於不一致位元數為第2基準值Cr2以上之情形時，定序器SQC進入步驟S113(圖10)。
於步驟S113(圖10)中，判定循環次數n E1是否已達到規定之次數N E1。若未達到，則進入步驟S114。若已達到，則進入步驟S109(圖9)。
於步驟S114(圖10)中，將循環次數n E1加上1。又，於步驟S114中，將抹除電壓V ERA加上偏移電壓ΔV 2。因此，抹除電壓V ERA隨著循環次數n E1增大而逐次增大偏移電壓ΔV 2。
於步驟S115(圖10)中，執行最佳化抹除電壓供給動作。最佳化抹除電壓供給動作與步驟S103之抹除電壓供給動作同樣地，係如下動作，即，對字元線WL0～WL2i－1(第奇數個字元線WLodd及第偶數個字元線WLeven)供給電壓V WLEr，對位元線BL及源極線SL供給抹除電壓V ERA，使記憶胞MC之閾值電壓降低。
但是，於抹除電壓供給動作中，如圖11及圖17所示，每當循環次數n E1加上1時，抹除電壓V ERA便逐次增大偏移電壓ΔV 1(步驟S103、S108)。另一方面，於最佳化抹除電壓供給動作中，如圖16及圖17所示，每當循環次數n E1加上1時，抹除電壓V ERA便逐次增大偏移電壓ΔV 2(步驟S114、S115)。
例如於圖17之例中，當循環次數n E1為1時，於抹除電壓供給動作中，將初始抹除電壓V ERA0供給至位元線BL及源極線SL。然後，每當循環次數n E1加上1時，抹除電壓V ERA便逐次增大偏移電壓ΔV 1。執行抹除電壓供給動作直至循環次數n E1為4之時間點為止。當循環次數n E1為5時，執行最佳化抹除電壓供給動作。此時，抹除電壓V ERA係將循環次數n E1為4時之抹除電壓V ERA(＝V ERA0＋3ΔV 1)加上偏移電壓ΔV 2所得之電壓。將此時之抹除電壓V ERA設為抹除電壓V ERAS(＝V ERA0＋3ΔV 1＋ΔV 2)。然後，每當循環次數n E1加上1時，抹除電壓V ERA便逐次增大偏移電壓ΔV 2。
偏移電壓ΔV 2大於偏移電壓ΔV 1。例如，偏移電壓ΔV 2亦可為偏移電壓ΔV 1之2倍～3倍左右之電壓。藉此，最佳化抹除電壓供給動作較抹除電壓供給動作更容易降低記憶胞MC之閾值電壓。
於圖16之例中，最佳化抹除電壓供給動作(1)於時刻t202至時刻t203之期間(圖16之最佳化抹除電壓供給動作(1)之執行期間)、及時刻t208至時刻t209之期間(圖16之最佳化抹除電壓供給動作(2)之執行期間)執行。於執行最佳化抹除電壓供給動作(1)之時刻，循環次數n E1為5，抹除電壓V ERA為V ERAS(＝V ERA0＋3ΔV 1＋ΔV 2)。又，於執行最佳化抹除電壓供給動作(2)之時刻，循環次數n E1為6，抹除電壓V ERA為V ERAS＋ΔV 2(＝V ERA0＋3ΔV 1＋2ΔV 2)。再者，圖16之抹除驗證動作(1-1)(1-2)(2-1)(2-2)與圖11之抹除驗證動作(1-1)(1-2)(2-1)(2-2)相同。
於執行步驟S115之最佳化抹除電壓供給動作之後，執行步驟S104之偶數抹除驗證動作及步驟S105之奇數抹除驗證動作。
於步驟S109(圖9)中，將內容為抹除動作未正常結束之狀態資料DST儲存於狀態暫存器STR(圖2)中，並結束抹除動作。RY/(/BY)信號可變為H，從而能夠對晶片進行存取。
於步驟S110(圖9)中，將內容為抹除動作已正常結束之狀態資料D ST儲存於狀態暫存器STR(圖2)中，並結束抹除動作。RY/(/BY)信號可變為H，從而能夠對晶片進行存取。
[效果]
隨著記憶胞陣列MCA中之寫入、抹除次數增加，字元線WL可能產生不良等。當對連接於此種字元線WL之記憶胞MC進行抹除電壓供給動作時，有時難以較佳地降低記憶胞MC之閾值電壓。
因此，於圖9及圖10之抹除動作中，藉由步驟S104之抹除驗證動作而判定與第偶數個層之字元線WL對應之記憶胞MC之閾值電壓是否低於抹除驗證電壓V VFYEr(圖8)。又，藉由步驟S105之抹除驗證動作而判定與第奇數個層之字元線WL對應之記憶胞MC之閾值電壓是否低於抹除驗證電壓V VFYEr(圖8)。
例如，設如上述般產生不良之字元線WL為第偶數個字元線WL。於該情形時，即便對連接於此種字元線WL之記憶胞MC進行抹除電壓供給動作，閾值電壓亦難以降低。因此，即便抹除循環之循環次數n E1增加，於步驟S104之抹除驗證動作中檢測出之抹除失敗之位元數亦難以減少。另一方面，連接於未產生不良之字元線WL之記憶胞MC之閾值電壓照常降低。因此，若抹除循環之循環次數n E1增加，則於步驟S105之抹除驗證動作中檢測出之抹除失敗之位元數照常減少。
於此種情形時，於偶數字元線資料及奇數字元線資料之雙方於步驟S106中均驗證成功之時刻，偶數字元線資料及奇數字元線資料之內容有時大為不同。因此，藉由計算偶數字元線資料及奇數字元線資料之間之不一致位元數，能夠較佳地檢測如上所述之字元線WL之不良等。
此處，例如，亦考慮於步驟S112(圖10)中不一致位元數為第2基準值Cr2以上時(步驟S112之否)，將作為抹除動作之對象之記憶體區塊BLK立即判定為不良記憶體區塊，並且於之後之動作中不再使用。
然而，亦有如下情形，即，即便於字元線WL之特性稍有劣化之情形時，藉由對連接於此種字元線WL之記憶胞MC進一步執行抹除電壓供給動作，亦能夠降低記憶胞MC之閾值電壓。因此，當於步驟S112中檢測出字元線WL之不良時，若將動作對象之記憶體區塊BLK立即設為不良記憶體區塊BLK，則有時無法有效利用此種記憶體區塊BLK。
因此，於第1實施方式之抹除動作中，於步驟S115中執行最佳化抹除電壓供給動作。該最佳化抹除電壓供給動作中之抹除電壓V ERA如圖16及圖17所示，較抹除電壓供給動作中之抹除電壓V ERA更快地增大。因此，最佳化抹除電壓供給動作較抹除電壓供給動作更容易降低記憶胞MC之閾值電壓。其結果，判定為不良記憶體區塊BLK之記憶體區塊BLK之數量得到抑制，能夠有效利用區塊BLK。
[第2實施方式]
於上述第1實施方式中，藉由使偏移電壓ΔV 2大於偏移電壓ΔV 1，而使最佳化抹除電壓供給動作較抹除電壓供給動作更容易降低記憶胞MC之閾值電壓。與此相對，於第2實施方式中，藉由使最佳化抹除電壓供給動作中之抹除電壓V ERA之供給時間長於抹除電壓供給動作中之抹除電壓V ERA之供給時間，而使最佳化抹除電壓供給動作較抹除電壓供給動作更容易降低記憶胞MC之閾值電壓。
圖18係用於對第2實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。圖19係用於對第2實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。圖20係用於對第2實施方式中之循環次數n E1及抹除電壓V ERA之關係進行說明之圖。
再者，於第2實施方式之抹除動作中，與上述第1實施方式之抹除動作同樣地，執行圖9之步驟S101～S110。又，圖18之步驟S111～S113與圖10之步驟S111～S113相同。因此，省略該等處理之詳細說明。
於第2實施方式之抹除動作之步驟S113中，如圖18所示，當循環次數n E1未達到規定之次數N E1時，進入步驟S114A。於步驟S114A中，將循環次數n E1加上1。又，於步驟S114A中，將抹除電壓V ERA加上偏移電壓ΔV 1。又，於步驟S114A中，將抹除電壓V ERA之供給時間自時間T1變更為時間T2。
於步驟S115A中，執行第2實施方式之最佳化抹除電壓供給動作。於第2實施方式之最佳化抹除電壓供給動作中，與步驟S115之第1實施方式之最佳化抹除電壓供給動作同樣地，對字元線WL0～WL2i－1(第奇數個字元線WLodd及第偶數個字元線WLeven)供給電壓V WLEr，對位元線BL及源極線SL供給抹除電壓V ERA，使記憶胞MC之閾值電壓降低。
此處，於抹除電壓供給動作(圖9之步驟S103)中，如圖11及圖17所示，抹除電壓V ERA之供給時間(脈衝寬度)為時間T1。另一方面，於第2實施方式之最佳化抹除電壓供給動作(圖18之步驟S115A)中，如圖19及圖20所示，抹除電壓V ERA之供給時間(脈衝寬度)為時間T2(＝T1＋ΔT)(步驟S114A、S115A)。
例如於圖20之例中，當循環次數n E1為1～4時，於抹除電壓供給動作中，抹除電壓V ERA之供給時間為時間T1。又，當循環次數n E1為5～8時，於最佳化抹除電壓供給動作中，抹除電壓V ERA之供給時間為時間T2(＝T1＋ΔT)。
再者，於第2實施方式之最佳化抹除電壓供給動作中，如圖19及圖20所示，每當循環次數n E1加上1時，抹除電壓V ERA便逐次增大偏移電壓ΔV 1(步驟S114A、S115A)。
於圖19之例中，最佳化抹除電壓供給動作(1)於時刻t302至時刻t303之期間(圖19之最佳化抹除電壓供給動作(1)之執行期間)、及時刻t308至時刻t309之期間(圖19之最佳化抹除電壓供給動作(2)之執行期間)執行。於執行最佳化抹除電壓供給動作(1)之時刻，循環次數n E1為5，抹除電壓V ERA為V ERAT(＝V ERA0＋4ΔV 1)。又，於執行最佳化抹除電壓供給動作(2)之時刻，循環次數n E1為6，抹除電壓V ERA為V ERAT＋ΔV 1(＝V ERA0＋5ΔV 1)。再者，圖19之抹除驗證動作(1-1)(1-2)(2-1)(2-2)與圖11之抹除驗證動作(1-1)(1-2)(2-1)(2-2)相同。
於執行步驟S115A之最佳化抹除電壓供給動作之後，執行步驟S104之偶數抹除驗證動作及步驟S105之奇數抹除驗證動作。
第2實施方式亦與第1實施方式同樣，最佳化抹除電壓供給動作較抹除電壓供給動作更容易降低記憶胞MC之閾值電壓。其結果，不良記憶體區塊BLK之產生得到抑制，能夠儘可能地有效利用區塊BLK。
[第3實施方式]
於第3實施方式中，藉由使偏移電壓ΔV 2大於偏移電壓ΔV 1，並且使對第奇數個字元線WLodd或第偶數個字元線WLeven供給之電壓V WLEr降低偏移電壓ΔV WL，而使記憶胞MC之閾值電壓容易降低。
圖21係用於對第3實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。再者，第3實施方式之抹除動作與圖9及圖10之步驟S101～S115相同。因此，對與第1實施方式相同之處理省略說明。
如上所述，於步驟S106(圖9)中，計數器CNT對偶數字元線資料中之抹除失敗之位元數(「0」之資料之位元數)進行計數。抹除失敗之位元數被傳輸至定序器SQC。定序器SQC判定偶數字元線資料之抹除失敗之位元數是否未達第1基準值Cr1。又，計數器CNT對奇數字元線資料中之抹除失敗之位元數(「0」之資料之位元數)進行計數。抹除失敗之位元數被傳輸至定序器SQC。定序器SQC判定奇數字元線資料之抹除失敗之位元數是否未達第1基準值Cr1。
此處，於第3實施方式之半導體記憶裝置中，定序器SQC判定偶數字元線資料中之抹除失敗之位元數與奇數字元線資料中之抹除失敗之位元數中哪一個較多。於偶數字元線資料之抹除失敗之位元數較多之情形時，定序器SQC決定減小供給至第偶數個字元線WLeven之電壓V WLEr。於奇數字元線資料之抹除失敗之位元數較多之情形時，定序器SQC決定減小供給至第奇數個字元線WLodd之電壓V WLEr。
接下來，對步驟S115(圖10)之最佳化抹除電壓供給動作進行說明。例如，當決定減小供給至第偶數個字元線WLeven之電壓V WLEr時，如圖21所示，對第偶數個字元線WLeven供給較電壓V WLEr小偏移電壓ΔV WL之電壓。又，對第奇數個字元線WLodd供給電壓V WLEr。又，例如，當決定減小供給至第奇數個字元線WLodd之電壓V WLEr時，對第奇數個字元線WLodd供給較電壓V WLEr小偏移電壓ΔV WL之電壓。又，對第偶數個字元線WLeven供給電壓V WLEr。藉此，於第3實施方式之最佳化抹除電壓供給動作中，更容易降低記憶胞MC之閾值電壓。其結果，不良記憶體區塊BLK之產生得到抑制，能夠儘可能地有效利用區塊BLK。
[第4實施方式]
圖22及圖23係用於對第4實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。再者，於圖22中，於圖9之步驟S101之後追加有步驟S102。又，於圖23中，代替圖10之步驟S113、S114而執行步驟S113B、S114B。
於步驟S102中，例如如圖22所示，將循環次數n E2設定為1。循環次數n E2係與循環次數n E2不同之表示抹除循環之次數之變量。
於步驟S113B中，判定循環次數n E2是否已達到規定之次數N E2。若未達到，則進入步驟S114B。若已達到，則進入步驟S109。
於步驟S114B中，將循環次數n E2加上1。又，於步驟S114B中，將抹除電壓V ERA加上偏移電壓ΔV 2。因此，抹除電壓V ERA隨著循環次數n E2增大而逐次增大偏移電壓ΔV 2。
於上述第1實施方式中，抹除電壓供給動作(步驟S103)及最佳化抹除電壓供給動作(步驟S115)之執行次數(循環次數n E1)之上限次數為N E1(步驟S107、S113)。與此相對，於第4實施方式中，抹除電壓供給動作(步驟S103)之執行次數(循環次數n E1)之上限次數為N E1(步驟S107)，最佳化抹除電壓供給動作(步驟S115)之執行次數(循環次數n E2)之上限次數為N E2(S113B)。
根據此種構成，能夠分別管理抹除電壓供給動作(步驟S103)之執行次數(循環次數n E1)與最佳化抹除電壓供給動作(步驟S115)之執行次數(循環次數n E2)。
[第5實施方式]
圖24係用於對第5實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。再者，於圖24中，於圖10之步驟S111之前追加有步驟S201。
於第5實施方式中，用戶能夠設定互斥或(XOR)之計算(步驟S111)、不一致位元數之判定(步驟S112)、及最佳化抹除電壓供給動作(步驟S115)之能執行/不能執行。例如，主電腦20將表示能執行/不能執行之資料發送至控制器裸晶CD。控制器裸晶CD將來自主電腦20之表示能執行/不能執行之資料發送至記憶體裸晶MD。於記憶體裸晶MD中，當輸入輸出控制電路I/O輸入表示能執行/不能執行之資料時，將該資料輸出至例如定序器SQC。定序器SQC將表示能執行/不能執行之資料儲存於規定之暫存器中。
於步驟S201中，定序器SQC基於表示能執行/不能執行之資料，判定是否設定為能執行。當判定設定為能執行時，執行步驟S111及其之後之處理。當判定未設定為能執行(設定為不能執行)時，不執行步驟S111及其之後之處理，而進入步驟S110。
根據此種構成，能夠根據用戶對記憶體系統10之使用狀況，設定能執行/不能執行互斥或(XOR)之計算(步驟S111)、不一致位元數之判定(步驟S112)、及最佳化抹除電壓供給動作(步驟S115)。再者，亦可構成為用戶能夠設定最佳化抹除電壓供給動作(步驟S115)之能執行/不能執行。
[其他實施方式]
以上，對實施方式之半導體記憶裝置進行了說明。然而，以上之說明僅為例示，上述構成或方法等能夠適當調整。
例如，示出了如下示例，即，當執行第1～第5實施方式中之抹除電壓供給動作及最佳化抹除電壓供給動作時，對位元線BL及源極線SL兩者供給抹除電壓V ERA。然而，亦可於執行抹除電壓供給動作及最佳化抹除電壓供給動作時，省略對位元線BL及源極線SL中之一者供給抹除電壓V ERA。
又，亦可將第1實施方式～第5實施方式之構成適當組合。例如，亦可將第1實施方式及第2實施方式之最佳化抹除電壓供給動作組合。於該情形時，於最佳化抹除電壓供給動作中，抹除電壓V ERA之供給時間自時間T1變更為時間T2，並且每當循環次數n E1增加時，便將抹除電壓V ERA加上偏移電壓ΔV 2。又，亦可將第2實施方式及第3實施方式之最佳化抹除電壓供給動作組合。於該情形時，於最佳化抹除電壓供給動作中，抹除電壓V ERA之供給時間自時間T1變更為時間T2，並且每當循環次數n E1增加時，便將抹除電壓V ERA加上偏移電壓ΔV 1，對第偶數個字元線WLeven或第奇數個字元線WLodd供給之電壓V WLEr降低偏移電壓ΔV WL。又，亦可將第1實施方式～第3實施方式之最佳化抹除電壓供給動作組合。於該情形時，於最佳化抹除電壓供給動作中，抹除電壓V ERA之供給時間自時間T1變更為時間T2，並且每當循環次數n E1增加時，便將抹除電壓V ERA加上偏移電壓ΔV 2，對第偶數個字元線WLeven或第奇數個字元線WLodd供給之電壓V WLEr降低偏移電壓ΔV WL。進而，亦可將第1實施方式～第4實施方式組合，還可將第1實施方式～第5實施方式組合。
[其他]
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請]
本申請享有以日本專利申請2022-024627號(申請日：2022年2月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:記憶體系統  20:主電腦  22:位址解碼器  23:區塊選擇電路  24:電壓選擇電路  31:電壓供給線  32:電荷泵電路  33:電壓選擇線  34:區塊選擇電路  35:區塊選擇電晶體  36:電壓選擇部  37:電壓選擇電晶體  100:半導體基板  100I:絕緣區域  101:絕緣層  110:導電層  112:導電層  113:半導體層  114:導電層  120:半導體層  121:雜質區域  125:絕緣膜  130:電荷儲存層 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 ADR:位址暫存器  ALE:外部控制端子  BL:位元線(第1配線)  BL0～BLm－1:位元線  BLK:記憶體區塊  BLKSEL:區塊選擇線  CA:行位址  Cb:接點  Ch:接點  CD:控制器裸晶  CG:配線  CLE:外部控制端子  CM:快取記憶體  CMR:指令暫存器  CNT:計數器  CS:接點  CTR:邏輯電路  D0:配線  D1:配線  D2:配線  DAT:資料  DBUS:配線  D ADD:位址資料  D CMD:指令資料  D ST:狀態資料  DSW:開關電晶體  DL0～DLk:鎖存電路  DQ0～DQ7:資料信號輸入輸出端子  DQS:資料選通信號輸入輸出端子  /DQS:資料選通信號輸入輸出端子  gc:閘極電極  I/O:輸入輸出控制電路  LBUS:配線  L TR:電晶體層  L MCA:記憶胞陣列層  MC:記憶胞  MC0～MC2i－1:記憶胞  MCA:記憶胞陣列  MD:記憶體裸晶  MS:記憶體串  MS0～MSm－1:記憶體串  n E1:循環次數  PC:周邊電路(控制電路)  RA:列位址  RD:列解碼器  /RE:外部控制端子  RE:外部控制端子  RY/(/BY):端子  SA:感測放大器  SAM:感測放大器模組  SAU0～SAUm－1:感測放大器單元  SDL:鎖存電路  SGD:汲極側選擇閘極線  SGS:源極側選擇閘極線  SL:源極線(第1配線)  SQC:定序器  ST:區塊間構造  STD:汲極側選擇電晶體  STR:狀態暫存器  STS:源極側選擇電晶體  SU:串單元  T1:時間  T2:時間  Tr:電晶體  V CC:電源電壓  V CGAR:讀出電壓  V CGBR:讀出電壓  V CGCR:讀出電壓  V CGAR:讀出電壓  V CGDR:讀出電壓  V CGER:讀出電壓  V CGFR:讀出電壓  V CGGR:讀出電壓  V DD:電壓  V ERA:抹除電壓  V ERA0:初始抹除電壓  V ERAS:抹除電壓  VG:電壓產生電路  V SG:電壓  V SG':電壓  V SG'':電壓  V VFYA:驗證電壓  V VFYB:驗證電壓  V VFYC:驗證電壓  V VFYD:驗證電壓  V VFYE:驗證電壓  V VFYF:驗證電壓  V VFYG:驗證電壓  V VFYEr:抹除驗證電壓  V READ:讀出路徑電壓  V SS:接地電壓  V SRC:電壓  V WLEr:電壓  /WE:外部控制端子  WL:字元線(導電層、第1導電層、第2導電層)  WL0～WL2i－1:字元線  WLeven:第偶數個字元線  WLodd:第奇數個字元線  XDL0～XDLm－1:鎖存電路  XOR:邏輯運算  ΔV 1:偏移電壓  ΔV 2:偏移電壓  ΔV WL:偏移電壓
圖1係表示記憶體系統10之構成之模式性方塊圖。  圖2係表示第1實施方式之記憶體裸晶MD之構成之模式性方塊圖。  圖3係表示記憶體裸晶MD之一部分構成之模式性電路圖。  圖4係表示圖3之串單元SU之構成之模式性電路圖。  圖5係表示感測放大器模組SAM之構成之模式性方塊圖。  圖6係表示記憶體裸晶MD之一部分構成之模式性立體圖。  圖7係表示圖6之一部分構成之模式性放大圖。  圖8(a)-(c)係用於對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。  圖9係用於對第1實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。  圖10係用於對第1實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。  圖11係用於對抹除電壓供給動作及抹除驗證動作進行說明之時序圖。  圖12係用於對抹除電壓供給動作進行說明之模式性剖視圖。  圖13係用於對抹除驗證動作進行說明之模式性剖視圖。  圖14係用於對抹除驗證動作進行說明之模式性剖視圖。  圖15係用於對邏輯運算XOR進行說明之圖。  圖16係用於對第1實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。  圖17係用於對第1實施方式中之循環次數n E1與抹除電壓V ERA之關係進行說明之圖。  圖18係用於對第2實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。  圖19係用於對第2實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。  圖20係用於對第2實施方式中之循環次數n E1及抹除電壓V ERA之關係進行說明之圖。  圖21係用於對第3實施方式之最佳化抹除電壓供給動作及抹除驗證動作進行說明之時序圖。  圖22係用於對第4實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。  圖23係用於對第4實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。  圖24係用於對第5實施方式之記憶體裸晶MD之抹除動作進行說明之流程圖。
n E1:循環次數  SL:源極線(第1配線)  V ERA:抹除電壓  V ERA0:初始抹除電壓  V ERAS:抹除電壓  ΔV 1:偏移電壓  ΔV 2:偏移電壓

Claims (17)

  1. 一種半導體記憶裝置，其具備：基板；複數個導電層，其等沿與上述基板之表面交叉之第1方向排列；第1半導體層，其沿上述第1方向延伸，且與上述複數個導電層對向；電荷儲存層，其設置於上述複數個導電層與上述第1半導體層之間；第1配線，其連接於上述第1半導體層之上述第1方向之一端部；及控制電路，其電性連接於上述複數個導電層及上述第1配線；上述控制電路構成為能夠執行抹除動作，上述抹除動作包含複數個抹除循環，上述複數個抹除循環分別包含：抹除電壓供給動作，其係對上述第1配線供給抹除電壓；第1抹除驗證動作，其係於執行上述抹除電壓供給動作之後，對作為上述複數個導電層中之一個之第1導電層供給較上述抹除電壓小之第1讀出路徑電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1讀出路徑電壓小之第1抹除驗證電壓；及第2抹除驗證動作，其係於執行上述第1抹除驗證動作之後，對上述第1導電層供給第2抹除驗證電壓，對上述第2導電層供給第2讀出路徑電壓；自第1次抹除循環至第a(a為1以上之整數)次抹除循環，上述抹除電壓逐次增大第1偏移電壓， 自第a+1次抹除循環至第b(b為a+1以上之整數)次抹除循環，上述抹除電壓逐次增大第2偏移電壓，且上述第2偏移電壓大於上述第1偏移電壓。
  2. 如請求項1之半導體記憶裝置，其中自上述第1次抹除循環至上述第a次抹除循環，於第1供給時間之期間，對上述第1配線供給上述抹除電壓，自上述第a+1次抹除循環至上述第b次抹除循環，於第2供給時間之期間，對上述第1配線供給上述抹除電壓，且上述第2供給時間長於上述第1供給時間。
  3. 如請求項1之半導體記憶裝置，其中上述第1次抹除循環至上述第a次抹除循環中之上述抹除電壓供給動作，係對上述第1導電層及上述第2導電層供給較上述抹除電壓小之第1電壓，上述第a+1次抹除循環至上述第b次抹除循環中之上述抹除電壓供給動作，係對上述第1導電層及上述第2導電層中之一者供給上述第1電壓，對另一者供給較上述第1電壓小之第2電壓。
  4. 如請求項1之半導體記憶裝置，其中上述複數個導電層中，將自靠近上述第1配線之一側數起為第偶數個之導電層設為複數個第3導電層， 將自靠近上述第1配線之一側數起為第奇數個之導電層設為複數個第4導電層時，上述第1抹除驗證動作係對上述複數個第3導電層及複數個上述第4導電層中之一者供給上述第1讀出路徑電壓，對另一者供給上述抹除驗證電壓，上述第2抹除驗證動作係對上述複數個第3導電層及複數個上述第4導電層中之上述一者供給上述抹除驗證電壓，對上述另一者供給上述第2讀出路徑電壓。
  5. 如請求項1之半導體記憶裝置，其中將藉由上述第1抹除驗證動作所獲取之資料設為第1結果資料，將藉由上述第2抹除驗證動作所獲取之資料設為第2結果資料時，上述第1結果資料及上述第2結果資料分別包含與抹除成功之位元對應之第1資料、及與抹除失敗之位元對應之第2資料，上述複數個抹除循環分別包含第1判定動作及第2判定動作中之至少一者，上述第1判定動作係判定上述第1結果資料及上述第2結果資料中包含之上述第2資料之數量是否分別在第1基準值以內，上述第2判定動作係判定上述第1結果資料與上述第2結果資料之不一致位元之數量是否在第2基準值以內。
  6. 如請求項5之半導體記憶裝置，其中上述第1判定動作係： 將上述第1結果資料中包含之上述第2資料之數量與上述第2結果資料中包含之上述第2資料之數量進行比較；上述複數個導電層中，將自靠近上述第1配線之一側數起為第偶數個之導電層設為複數個第3導電層，將自靠近上述第1配線之一側數起為第奇數個之導電層設為複數個第4導電層時，上述抹除電壓供給動作係：於與上述複數個第3導電層及上述複數個第4導電層中之一者對應之上述第2資料之數量較多之情形時，對上述複數個第3導電層及上述複數個第4導電層中之另一者供給較上述抹除電壓小之第1電壓，對上述複數個第3導電層及上述複數個第4導電層中之一者供給較上述第1電壓小之第2電壓。
  7. 如請求項5之半導體記憶裝置，其中上述控制電路具備：運算電路，其計算上述第1抹除驗證動作之結果資料與上述第2抹除驗證動作之結果資料之互斥或；及計數器，其對上述運算電路之資料進行計數。
  8. 如請求項7之半導體記憶裝置，其中上述互斥或包含與上述第1抹除驗證動作之結果資料和上述第2抹除驗證動作之結果資料之一致位元對應之第3資料、及與不一致對應之第4資 料，上述計數器判定上述互斥或中包含之上述第4資料之數量是否在第3基準值以內。
  9. 如請求項1之半導體記憶裝置，其具備設定部，上述設定部設定能執行/不能執行上述第a+1次抹除循環至上述第b次抹除循環中之上述抹除電壓供給動作。
  10. 一種半導體記憶裝置，其具備：基板；複數個導電層，其等沿與上述基板之表面交叉之第1方向排列；第1半導體層，其沿上述第1方向延伸，且與上述複數個導電層對向；電荷儲存層，其設置於上述複數個導電層與上述第1半導體層之間；第1配線，其連接於上述第1半導體層之上述第1方向之一端部；及控制電路，其電性連接於上述複數個導電層及上述第1配線；上述控制電路構成為能夠執行抹除動作，上述抹除動作包含複數個抹除循環，上述複數個抹除循環分別包含：抹除電壓供給動作，其係對上述第1配線供給抹除電壓；第1抹除驗證動作，其係於執行上述抹除電壓供給動作之後，對作為上述複數個導電層中之一個之第1導電層供給較上述抹除電壓小之第1讀出路徑電壓，對作為上述複數個導電層中之一個之第2導電層供給較上述第1 讀出路徑電壓小之抹除驗證電壓；及第2抹除驗證動作，其係於執行上述第1抹除驗證動作之後，對上述第1導電層供給上述抹除驗證電壓，對上述第2導電層供給第2讀出路徑電壓；自第1次抹除循環至第a(a為1以上之整數)次抹除循環，於第1供給時間之期間，對上述第1配線供給上述抹除電壓，自第a+1次抹除循環至第b(b為a+1以上之整數)次抹除循環，於第2供給時間之期間，對上述第1配線供給上述抹除電壓，且上述第2供給時間長於上述第1供給時間。
  11. 如請求項10之半導體記憶裝置，其中上述第1次抹除循環至上述第a次抹除循環中之上述抹除電壓供給動作，係對上述第1導電層及上述第2導電層供給較上述抹除電壓小之第1電壓，上述第a+1次抹除循環至上述第b次抹除循環中之上述抹除電壓供給動作，係對上述第1導電層及上述第2導電層中之一者供給上述第1電壓，對另一者供給較上述第1電壓小之第2電壓。
  12. 如請求項10之半導體記憶裝置，其中上述複數個導電層中，將自靠近上述第1配線之一側數起為第偶數個之導電層設為複數個第3導電層，將自靠近上述第1配線之一側數起為第奇數個之導電層設為複數個第 4導電層時，上述第1抹除驗證動作係對上述複數個第3導電層及複數個上述第4導電層中之一者供給上述第1讀出路徑電壓，對另一者供給上述抹除驗證電壓，上述第2抹除驗證動作係對上述複數個第3導電層及複數個上述第4導電層中之上述一者供給上述抹除驗證電壓，對上述另一者供給上述第2讀出路徑電壓。
  13. 如請求項10之半導體記憶裝置，其中將藉由上述第1抹除驗證動作所獲取之資料設為第1結果資料，將藉由上述第2抹除驗證動作所獲取之資料設為第2結果資料時，上述第1結果資料及上述第2結果資料分別包含與抹除成功之位元對應之第1資料、及與抹除失敗之位元對應之第2資料，上述複數個抹除循環分別包含第1判定動作及第2判定動作中之至少一者，上述第1判定動作係判定上述第1結果資料及上述第2結果資料中包含之上述第2資料之數量是否分別在第1基準值以內，上述第2判定動作係判定上述第1結果資料與上述第2結果資料之不一致位元之數量是否在第2基準值以內。
  14. 如請求項13之半導體記憶裝置，其中上述第1判定動作係：將上述第1結果資料中包含之上述第2資料之數量與上述第2結果資料 中包含之上述第2資料之數量進行比較；上述複數個導電層中，將自靠近上述第1配線之一側數起為第偶數個之導電層設為複數個第3導電層，將自靠近上述第1配線之一側數起為第奇數個之導電層設為複數個第4導電層時，上述抹除電壓供給動作係：於與上述複數個第3導電層及上述複數個第4導電層中之一者對應之上述第2資料之數量較多之情形時，對上述複數個第3導電層及上述複數個第4導電層中之另一者供給較上述抹除電壓小之第1電壓，對上述複數個第3導電層及上述複數個第4導電層中之一者供給較上述第1電壓小之第2電壓。
  15. 如請求項13之半導體記憶裝置，其中上述控制電路具備：運算電路，其計算上述第1抹除驗證動作之結果資料與上述第2抹除驗證動作之結果資料之互斥或；及計數器，其對上述運算電路之資料進行計數。
  16. 如請求項15之半導體記憶裝置，其中上述互斥或包含與上述第1抹除驗證動作之結果資料和上述第2抹除驗證動作之結果資料之一致位元對應的第3資料、及與不一致對應之第4資料， 上述計數器判定上述互斥或中包含之上述第4資料之數量是否在第3基準值以內。
  17. 如請求項10之半導體記憶裝置，其具備設定部，上述設定部設定能執行/不能執行上述第a+1次抹除循環至上述第b次抹除循環中之上述抹除電壓供給動作。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7414891B2 (en) * 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US8144511B2 (en) * 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
TW201535389A (zh) * 2014-03-14 2015-09-16 Toshiba Kk 半導體記憶裝置及記憶體控制器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633804B2 (en) * 2008-03-20 2009-12-15 Micron Technology, Inc. Adjusting programming or erase voltage pulses in response to the number of programming or erase failures
US10438673B1 (en) * 2018-04-27 2019-10-08 Shine Bright Technology Limited Erasing method and storage medium

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7414891B2 (en) * 2007-01-04 2008-08-19 Atmel Corporation Erase verify method for NAND-type flash memories
US8144511B2 (en) * 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
EP2467854B1 (en) * 2009-08-19 2015-02-25 SanDisk Technologies Inc. Selective memory cell program and erase
TW201535389A (zh) * 2014-03-14 2015-09-16 Toshiba Kk 半導體記憶裝置及記憶體控制器

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