CN116665742A - 半导体存储装置 - Google Patents

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CN116665742A
CN116665742A CN202210889897.2A CN202210889897A CN116665742A CN 116665742 A CN116665742 A CN 116665742A CN 202210889897 A CN202210889897 A CN 202210889897A CN 116665742 A CN116665742 A CN 116665742A
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五十岚英纪
中井朝和
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Abstract

本发明提供一种能够进行较佳的抹除动作的半导体存储装置。半导体存储装置执行：抹除电压供给动作，对第1配线供给抹除电压；第1抹除验证动作，在执行抹除电压供给动作之后，对作为多个导电层中的一个的第1导电层供给读出路径电压，对作为多个导电层中的一个的第2导电层供给抹除验证电压；及第2抹除验证动作，在执行第1抹除验证动作之后，对第1导电层供给抹除验证电压，对第2导电层供给读出路径电压。从第1次抹除循环到第a次抹除循环，抹除电压逐次增大第1偏移电压，从第a+1次抹除循环到第b次抹除循环，抹除电压逐次增大第2偏移电压。第2偏移电压大于第1偏移电压。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2022-024627号(申请日：2022年2月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：衬底；多个第1导电层，沿与衬底的表面交叉的第1方向排列；及半导体层，沿第1方向延伸且与多个第1导电层对向。
发明内容
提供一种能够进行较佳的抹除动作的半导体存储装置。
一实施方式的半导体存储装置具备：衬底；多个导电层，沿与所述衬底的表面交叉的第1方向排列；第1半导体层，沿所述第1方向延伸，且与所述多个导电层对向；电荷储存层，设置在所述多个导电层与所述第1半导体层之间；第1配线，连接于所述第1半导体层的所述第1方向的一端部；及控制电路，电连接于所述多个导电层及所述第1配线；所述控制电路构成为能够执行抹除动作，所述抹除动作包含多个抹除循环，所述多个抹除循环分别包含：抹除电压供给动作，对所述第1配线供给抹除电压；第1抹除验证动作，在执行所述抹除电压供给动作之后，对作为所述多个导电层中的一个的第1导电层供给比所述抹除电压小的第1读出路径电压，对作为所述多个导电层中的一个的第2导电层供给比所述第1读出路径电压小的第1抹除验证电压；及第2抹除验证动作，在执行所述第1抹除验证动作之后，对所述第1导电层供给第2抹除验证电压，对所述第2导电层供给第2读出路径电压；从第1次抹除循环到第a(a为1以上的整数)次抹除循环，所述抹除电压逐次增大第1偏移电压，从第a+1次抹除循环到第b(b为a+1以上的整数)次抹除循环，所述抹除电压逐次增大第2偏移电压，且所述第2偏移电压大于所述第1偏移电压。
附图说明
图1是表示存储器系统10的构成的示意性框图。
图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。
图3是表示存储器裸片MD的一部分构成的示意性电路图。
图4是表示图3的串组件SU的构成的示意性电路图。
图5是表示感测放大器模块SAM的构成的示意性框图。
图6是表示存储器裸片MD的一部分构成的示意性立体图。
图7是表示图6的一部分构成的示意性放大图。
图8是用于对记录3位数据的存储单元MC的阈值电压进行说明的示意性柱状图。
图9是用于对第1实施方式的存储器裸片MD的抹除动作进行说明的流程图。
图10是用于对第1实施方式的存储器裸片MD的抹除动作进行说明的流程图。
图11是用于对抹除电压供给动作及抹除验证动作进行说明的时序图。
图12是用于对抹除电压供给动作进行说明的示意性剖视图。
图13是用于对抹除验证动作进行说明的示意性剖视图。
图14是用于对抹除验证动作进行说明的示意性剖视图。
图15是用于对逻辑运算XOR进行说明的图。
图16是用于对第1实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。
图17是用于对第1实施方式中的循环次数nE1与抹除电压VERA的关系进行说明的图。
图18是用于对第2实施方式的存储器裸片MD的抹除动作进行说明的流程图。
图19是用于对第2实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。
图20是用于对第2实施方式中的循环次数nE1及抹除电压VERA的关系进行说明的图。
图21是用于对第3实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。
图22是用于对第4实施方式的存储器裸片MD的抹除动作进行说明的流程图。
图23是用于对第4实施方式的存储器裸片MD的抹除动作进行说明的流程图。
图24是用于对第5实施方式的存储器裸片MD的抹除动作进行说明的流程图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只是一例，并非为了限定本发明而示出。
另外，在本说明书中，当我们说“半导体存储装置”时，既有指存储器裸片(存储器芯片)的情况，也有指存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储器系统的情况。进而，还有指智能手机、平板终端、个人计算机等包含主机的构成的情况。
另外，在本说明书中，当我们说第1构成“电连接”于第2构成时，既可以是第1构成直接连接于第2构成，也可以是第1构成经由配线、半导体部件或晶体管等而连接于第2构成。例如，在将3个晶体管串联连接时，即使第2个晶体管为断开状态，第1个晶体管也“电连接”于第3个晶体管。
另外，在本说明书中，当我们说在第2构成与第3构成之“间连接着”第1构成时，有时指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成而连接于第3构成。
另外，在本说明书中，当我们说电路等使2个配线等“导通”时，例如，有时指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径中，且该晶体管等为接通状态。
另外，在本说明书中，将相对于衬底的上表面平行的规定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着规定面的方向称为第1方向，将沿着该规定面且与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可以与X方向、Y方向及Z方向中的任一个对应，也可以不对应。
另外，在本说明书中，“上”或“下”等表达以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，当我们说某个构成的下表面或下端时，指该构成的衬底侧的面或端部，当我们说上表面或上端时，指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
另外，在本说明书中，当我们说构成、部件等的规定方向的“宽度”、“长度”或“厚度”等时，有时指利用SEM(Scanning electron microscopy，扫描电子显微镜)或TEM(Transmission electron microscopy，透射电子显微镜)等观察到的截面等中的宽度、长度或厚度等。
[第1实施方式]
[存储器系统10]
图1是表示存储器系统10的构成的示意性框图。
存储器系统10根据从主机20发送来的信号，进行用户数据的读出、写入、抹除等。存储器系统10例如是存储器芯片、存储卡、SSD或能够存储用户数据的其它系统。存储器系统10具备存储用户数据的多个存储器裸片MD、以及连接于所述多个存储器裸片MD及主机20的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Checking and Correcting，错误检查和纠正)电路等，进行逻辑地址与物理地址的转换、位错误检测/纠正、损耗均衡等处理。
[存储器裸片MD的构成]
图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。图3是表示存储器裸片MD的一部分构成的示意性电路图。图4是表示图3的串组件SU的构成的示意性电路图。图5是表示感测放大器模块SAM的构成的示意性框图。
此外，在图2中图示出多个控制端子等。所述多个控制端子存在示为与高态有效信号(正逻辑信号)对应的控制端子的情况、示为与低态有效信号(负逻辑信号)对应的控制端子的情况、以及示为与高态有效信号及低态有效信号这两者对应的控制端子的情况。在图2中，与低态有效信号对应的控制端子的符号包含上横线(上划线)。在本说明书中，与低态有效信号对应的控制端子的符号包含斜线(“/”)。
此外，图2的记载为例示，具体形态能够适当调整。例如，也能够使一部分或全部的高态有效信号为低态有效信号，或者使一部分或全部的低态有效信号为高态有效信号。另外，下述端子RY/(/BY)是输出作为高态有效信号的就绪信号、及作为低态有效信号的忙碌信号的端子。RY与(/BY)之间的斜线(“/”)表示就绪信号与忙碌信号的分隔。
如图2所示，存储器裸片MD具备存储数据的存储单元阵列MCA、及连接于存储单元阵列MCA的周边电路PC。
[存储单元阵列MCA的电路构成]
如图3所示，存储单元阵列MCA具备多个存储块BLK。所述多个存储块BLK分别具备多个串组件SU。所述多个串组件SU分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，所述多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接在位线BL与源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储单元晶体管)、及源极侧选择晶体管STS。以下，有时将漏极侧选择晶体管STD及源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
存储单元MC是具备半导体层、栅极绝缘膜、及栅极电极的场效应型晶体管(存储晶体管)。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷储存膜。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC通常存储1位或多位的数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接有字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储器串MS。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘膜、及栅极电极的场效应型晶体管。半导体层作为通道区域发挥功能。在选择晶体管(STD、STS)的栅极电极分别连接有漏极侧选择栅极线SGD及源极侧选择栅极线SGS。漏极侧选择栅极线SGD对应于串组件SU而设置，共通连接于1个串组件SU中的所有存储器串MS。源极侧选择栅极线SGS共通连接于存储块BLK中的所有存储器串MS。以下，有时将漏极侧选择栅极线SGD及源极侧选择栅极线SGS简称为选择栅极线(SGD、SGS)。
[串组件SU中的字线WL及位线的条数]
如图4所示，本实施方式的串组件SU连接于2i条字线WL0～WL2i－1。i为1以上的整数。2i条字线WL0～WL2i－1是从源极侧选择栅极线SGS朝漏极侧选择栅极线SGD的方向数起为第1个～第2i个的字线WL。另外，2i条字线WL0～WL2i－1分别连接于存储器串MS中的第1个～第2i个存储单元MC0～MC2i－1的栅极电极。
有时将2i条字线WL0～WL2i－1中的第奇数条字线WL0、WL2、…、WL2i－2称为字线WLodd。另外，有时将2i条字线WL0～WL2i－1中的第偶数条字线WL1、WL3、…、WL2i－3、WL2i－1称为字线WLeven。
如图4所示，本实施方式的串组件SU连接于m条位线BL0～BLm－1。m为1以上的整数。m条位线BL0～BLm－1分别与串组件SU中的第1个～第m个存储器串MS0～MSm－1连接。
[周边电路PC的电路构成]
如图2所示，周边电路PC具备行解码器RD、感测放大器模块SAM、高速缓冲存储器CM、计数器CNT、电压产生电路VG、及定序器SQC。周边电路PC还具备地址寄存器ADR、指令寄存器CMR、及状态寄存器STR。周边电路PC还具备输入输出控制电路I/O与逻辑电路CTR。
[行解码器RD的构成]
例如像图3所示那样，行解码器RD(图2)具备对地址数据DADD(图2)进行解码的地址解码器22。另外，行解码器RD(图2)具备根据地址解码器22的输出信号对存储单元阵列MCA传输动作电压的块选择电路23及电压选择电路24。
地址解码器22连接于多个块选择线BLKSEL及多个电压选择线33。地址解码器22例如根据来自定序器SQC(图2)的控制信号依次参照地址寄存器ADR(图2)的行地址RA。
块选择电路23具备与存储块BLK对应的多个块选择电路34。块选择电路34分别具备与字线WL及选择栅极线(SGD、SGS)对应的多个块选择晶体管35。
块选择晶体管35例如是场效应型耐压晶体管。块选择晶体管35的漏极电极分别电连接于对应的字线WL或选择栅极线(SGD、SGS)。块选择晶体管35的源极电极分别经由配线CG及电压选择电路24电连接于电压供给线31。块选择晶体管35的栅极电极共通连接于对应的块选择线BLKSEL。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS)对应的多个电压选择部36。所述多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如是场效应型耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及块选择电路23而电连接于对应的字线WL或选择栅极线(SGD、SGS)。源极端子分别电连接于对应的电压供给线31。栅极电极分别连接于对应的电压选择线33。
[感测放大器模块SAM及高速缓冲存储器CM的构成]
如图5所示，感测放大器模块SAM具备与多个位线BL0～BLm－1对应的多个感测放大器组件SAU0～SAUm－1。多个感测放大器组件SAU0～SAUm－1分别具备连接于位线BL0～BLm－1的感测放大器SA、连接于感测放大器SA的配线LBUS、及连接于配线LBUS的锁存电路SDL、DL0～DLk。k为1以上的整数。
感测放大器SA感测从存储单元MC读出的数据。锁存电路SDL、DL0～DLk暂时存储感测放大器SA所感测到的数据。配线LBUS经由开关晶体管DSW连接于配线DBUS。
如图5所示，高速缓冲存储器CM连接于配线DBUS。高速缓冲存储器CM具备与多个感测放大器组件SAU0～SAUm－1对应的多个锁存电路XDL0～XDLm－1。在多个锁存电路XDL0～XDLm－1中分别存储写入到存储单元MC的数据或从存储单元MC读出的数据。
此外，所述多个锁存电路XDL0～XDLm－1中包含的数据DAT在写入动作时，依次传输到感测放大器模块SAM内的锁存电路。另外，感测放大器模块SAM内的锁存电路SDL、DL0～DLk中包含的数据在读出动作及验证动作时，依次传输到锁存电路XDL0～XDLm－1。另外，锁存电路XDL0～XDLm－1中包含的数据DAT在数据输出动作时，依次传输到输入输出控制电路I/O。
[计数器CNT的构成]
计数器CNT(图2)在验证动作等时，根据来自定序器SQC的控制信号，对从高速缓冲存储器CM的锁存电路XDL0～XDLm－1依次传输的数据中的“0”位或“1”位的数量进行计数。
[电压产生电路VG的构成]
例如像图3所示那样，电压产生电路VG(图2)连接于多个电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接于供给电源电压VCC及接地电压VSS(图2)的电压供给线。电压产生电路VG例如根据来自定序器SQC的控制信号，产生在对于存储单元阵列MCA的读出动作、写入动作及抹除动作时施加到位线BL、源极线SL、字线WL、及选择栅极线(SGD、SGS)的多种动作电压，并同时输出到多个电压供给线31。从电压供给线31输出的动作电压根据来自定序器SQC的控制信号适当调整。
[定序器SQC的构成]
定序器SQC(图2)根据存储在指令寄存器CMR中的指令数据DCMD，对行解码器RD、感测放大器模块SAM、及电压产生电路VG输出内部控制号。另外，定序器SQC将表示存储器裸片MD的状态的状态数据DST适当输出到状态寄存器STR。
另外，定序器SQC产生就绪/忙碌信号，并输出到端子RY/(/BY)。在端子RY/(/BY)为“L(Low，低)”状态的期间(忙碌期间)，基本禁止访问存储器裸片MD。另外，在端子RY/(/BY)为“H(High，高)”状态的期间(就绪期间)，允许访问存储器裸片MD。
[地址寄存器ADR的构成]
如图2所示，地址寄存器ADR连接于输入输出控制电路I/O，存储从输入输出控制电路I/O输入的地址数据DADD。地址寄存器ADR例如具备多个8位的寄存器列。寄存器列例如在执行读出动作、写入动作或抹除动作等内部动作时，保存与正在执行的内部动作对应的地址数据DADD。
此外，地址数据DADD例如包含列地址CA(图2)及行地址RA(图2)。行地址RA例如包含特定出存储块BLK(图3)的块地址、特定出串组件SU及字线WL的页地址、特定出存储单元阵列MCA(存储器面)的存储器面地址、及特定出存储器裸片MD的芯片地址。
[指令寄存器CMR的构成]
指令寄存器CMR连接于输入输出控制电路I/O，存储从输入输出控制电路I/O输入的指令数据DCMD。指令寄存器CMR例如具备至少一组8位的寄存器列。将指令数据DCMD存储在指令寄存器CMR时，向定序器SQC发送控制信号。
[状态寄存器STR的构成]
状态寄存器STR连接于输入输出控制电路I/O，存储向输入输出控制电路I/O输出的状态数据DST。状态寄存器STR例如具备多个8位的寄存器列。寄存器列例如在执行读出动作、写入动作或抹除动作等内部动作时，保存与正在执行的内部动作相关的状态数据DST。另外，寄存器列例如保存存储单元阵列MCA的就绪/忙碌信息。
[输入输出控制电路I/O的构成]
输入输出控制电路I/O(图2)具备数据信号输入输出端子DQ0～DQ7、数据选通信号输入输出端子DQS、/DQS、移位寄存器、及缓冲电路。
经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路输入到高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
经由数据选通信号输入输出端子DQS、/DQS输入的信号(例如，数据选通信号及其互补信号)在经由数据信号输入输出端子DQ0～DQ7输入数据时使用。经由数据信号输入输出端子DQ0～DQ7输入的数据在数据选通信号输入输出端子DQS的电压的上升沿(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的下降沿(输入信号的切换)的时刻、以及数据选通信号输入输出端子DQS的电压的下降沿(输入信号的切换)及数据选通信号输入输出端子/DQS的电压的上升沿(输入信号的切换)的时刻，被取入到输入输出控制电路I/O内的移位寄存器内。
[逻辑电路CTR的构成]
逻辑电路CTR(图2)具备多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE、及连接于所述多个外部控制端子/CE、CLE、ALE、/WE、/RE、RE的逻辑电路。逻辑电路CTR经由外部控制端子/CE、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，并据此向输入输出控制电路I/O输出内部控制信号。
[存储器裸片MD的结构]
图6是表示存储器裸片MD的一部分构成的示意性立体图。图7是表示图6的一部分构成的示意性放大图。此外，图6及图7表示示意性构成，具体构成能够适当变更。另外，在图6及图7中，省略了一部分构成。
如图6所示，存储器裸片MD具备半导体衬底100、设置在半导体衬底100上的晶体管层LTR、及设置在晶体管层LTR的上方的存储单元阵列层LMCA。
[半导体衬底100的结构]
半导体衬底100例如是含有P型杂质的单晶硅(Si)等的半导体衬底。在半导体衬底100的表面的一部分设置有含有磷(P)等N型杂质的N型阱。另外，在N型阱的表面的一部分设置有含有硼(B)等P型杂质的P型阱。另外，在半导体衬底100的表面的一部分设置有绝缘区域100I。
[晶体管层LTR的结构]
在晶体管层LTR设置有构成周边电路PC的多个晶体管Tr。晶体管Tr的源极区域、漏极区域及通道区域设置在半导体衬底100的表面。晶体管Tr的栅极电极gc设置在晶体管层LTR中。在所述多个晶体管Tr的源极区域、漏极区域及栅极电极gc设置有接点CS。所述多个接点CS经由晶体管层LTR中的配线D0、D1、D2而连接于其它晶体管Tr、存储单元阵列层LMCA中的构成等。
[存储单元阵列层LMCA的结构]
存储单元阵列层LMCA具备沿Y方向交替地排列的多个存储块BLK及多个块间结构ST。存储块BLK具备沿Z方向交替地排列的多个导电层110及多个绝缘层101、沿Z方向延伸的多个半导体柱120、以及分别设置在多个导电层110与多个半导体柱120之间的多个栅极绝缘膜130。
导电层110是沿X方向延伸的大致板状的导电层，在Z方向上排列有多个。导电层110例如可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含含有磷或硼等杂质的多晶硅等。
多个导电层110中，位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图3)及与它连接的多个源极侧选择晶体管STS的栅极电极发挥功能。另外，位于所述导电层110上方的多个导电层110作为字线WL(图3)及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。另外，位于所述导电层110上方的一个或多个导电层110作为漏极侧选择栅极线SGD及与它连接的多个漏极侧选择晶体管STD(图3)的栅极电极发挥功能。
在导电层110的下方设置有导电层112。导电层112具备连接于半导体柱120的下端的半导体层113、及连接于半导体层113的下表面的导电层114。半导体层113例如可以包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层114例如可以包含钨(W)等金属、硅化钨等的导电层或其它导电层。另外，在导电层112与导电层110之间设置有氧化硅(SiO2)等的绝缘层101。
导电层112作为源极线SL(图3)发挥功能。源极线SL例如针对存储单元阵列MCA(图3)中包含的所有存储块BLK共通地设置。
半导体柱120在X方向及Y方向上排列有多个。半导体柱120例如是非掺杂多晶硅(Si)等的半导体膜。半导体柱120具有大致圆筒状的形状，在中心部分设置有氧化硅等的绝缘膜125。另外，半导体柱120的外周面分别被导电层110包围。半导体柱120的下端部连接于所述导电层112的半导体层113。半导体柱120的上端部经由含有磷(P)等N型杂质的杂质区域121、及接点Ch、Cb而连接于位线BL。半导体柱120分别作为1个存储器串MS(图3)中包含的多个存储单元MC及选择晶体管STD、STS的通道区域发挥功能。
例如像图7所示那样，栅极绝缘膜130具备积层在半导体柱120与导电层110之间的隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如是氧化硅等的绝缘膜。电荷储存膜132例如是氮化硅(SiN)等的能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132、及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体柱120的外周面在Z方向上延伸。
此外，在图7中示出栅极绝缘膜130具备氮化硅等的电荷储存膜132的例子，但栅极绝缘膜130例如也可以具备含有N型或P型杂质的多晶硅等的浮栅。
例如像图6所示那样，块间结构ST沿X方向及Z方向延伸。块间结构ST例如可以包含氧化硅(SiO2)等的绝缘层。另外，块间结构ST例如也可以包含沿X方向及Z方向延伸且连接于导电层112的导电层、及设置在该导电层的Y方向上的两侧面的氧化硅(SiO2)等的绝缘层。
[记录多位的存储单元MC的阈值电压]
接下来，参照图8，对记录多位数据的存储单元MC的阈值电压进行说明。在图8中，作为例子，示出记录3位数据的存储单元MC的阈值电压。
图8(a)是用于对记录3位数据的存储单元MC的阈值电压进行说明的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图8(b)是表示记录3位数据的存储单元MC的阈值电压及所记录的数据的关系的一例的表。图8(c)是表示记录3位数据的存储单元MC的阈值电压及所记录的数据的关系的另一例的表。
在图8(a)的例子中，将存储单元MC的阈值电压控制为8种状态。控制为Er状态的存储单元MC的阈值电压小于抹除验证电压VVFYEr。另外，例如，控制为A状态的存储单元MC的阈值电压大于验证电压VVFYA且小于验证电压VVFYB。另外，例如，控制为B状态的存储单元MC的阈值电压大于验证电压VVFYB，且小于验证电压VVFYC。以下，同样地，控制为C状态～F状态的存储单元MC的阈值电压分别大于验证电压VVFYC～验证电压VVFYF，且小于验证电压VVFYD～验证电压VVFYG。另外，例如，控制为G状态的存储单元MC的阈值电压大于验证电压VVFYG，且小于读出路径电压VREAD。
另外，在图8(a)的例子中，在对应Er状态的阈值分布与对应A状态的阈值分布之间设定有读出电压VCGAR。另外，在对应A状态的阈值分布与对应B状态的阈值分布之间设定有读出电压VCGBR。以下，同样地，在对应B状态的阈值分布与对应C状态的阈值分布之间～对应F状态的阈值分布与对应G状态的阈值分布之间分别设定有读出电压VCGBR～读出电压VCGGR。
例如，Er状态与最低的阈值电压对应。Er状态的存储单元MC例如是抹除状态的存储单元MC。对Er状态的存储单元MC例如分配数据“111”。
另外，A状态与比对应所述Er状态的阈值电压高的阈值电压对应。对A状态的存储单元MC例如分配数据“101”。
另外，B状态与比对应所述A状态的阈值电压高的阈值电压对应。对B状态的存储单元MC例如分配数据“001”。
以下，同样地，图中的C状态～G状态与比对应B状态～F状态的阈值电压高的阈值电压对应。对这些状态的存储单元MC例如分配数据“011”、“010”、“110”、“100”、“000”。
此外，在如图8(b)例示的分配的情况下，下位位的数据能够通过1个读出电压VCGDR来判别，中位位的数据能够通过3个读出电压VCGAR、VCGCR、VCGFR来判别，上位位的数据能够通过3个读出电压VCGBR、VCGER、VCGGR来判别。有时将这样的数据分配称为1-3-3编码。
此外，记录在存储单元MC中的数据的位数、状态数、对于各状态的数据分配等能够适当变更。
例如，在如图8(c)例示的分配的情况下，下位位的数据能够通过1个读出电压VCGDR来判别，中位位的数据能够通过2个读出电压VCGBR、VCGFR来判别，上位位的数据能够通过4个读出电压VCGAR、VCGCR、VCGER、VCGGR来判别。有时将这样的数据分配称为1-2-4编码。
[抹除动作]
接下来，对本实施方式的半导体存储装置的抹除动作进行说明。
图9及图10是用于对第1实施方式的存储器裸片MD的抹除动作进行说明的流程图。图11是用于对抹除电压供给动作及抹除验证动作进行说明的时序图。图12是用于对抹除电压供给动作进行说明的示意性剖视图。图13是用于说明对于第偶数个字线WLeven的抹除验证动作的示意性剖视图。图14是用于说明对于第奇数个字线WLodd的抹除验证动作的示意性剖视图。图15是用于对逻辑运算XOR进行说明的图。图16是用于对第1实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。图17是用于对第1实施方式中的循环次数nE1与抹除电压VERA的关系进行说明的图。
此外，在以下的说明中，就对成为动作对象的存储块BLK执行抹除动作的例子进行说明。
抹除动作包含多个抹除循环。抹除循环分别包含使存储单元MC的阈值电压降低的动作(下述步骤S103、S115等)、及确认存储单元MC的阈值电压的动作(下述步骤S104、S105等)。在抹除动作中，例如，可以在第1次至第a次(a为1以上的整数)的抹除循环中，执行图9的步骤S103～S108，在第a+1次至第b次(b为a+1以上的整数)的抹除循环中，执行图10的步骤S111～S115及图9的S104～S106。第2实施方式～第5实施方式的抹除动作中的抹除循环也同样。
在步骤S101中，例如像图9所示那样，将循环次数nE1设定为1。循环次数nE1是表示抹除循环的次数的变量。另外，将抹除电压VERA设定为初始抹除电压VERA0。该动作例如在图11的时刻t101执行。RY/(/BY)信号可以变为L，从而禁止访问芯片。
在步骤S103中，执行抹除电压供给动作。抹除电压供给动作是如下动作，即，对字线WL0～WL2i－1(第奇数个字线WLodd及第偶数个字线WLeven)供给电压VWLEr，并对位线BL及源极线SL供给抹除电压VERA而使存储单元MC的阈值电压降低。该动作例如在图11的例子中，在时刻t102至时刻t103的期间(图11的抹除电压供给动作(1)的执行期间)、及时刻t108至时刻t109的期间(图11的抹除电压供给动作(2)的执行期间)执行。
在抹除电压供给动作中，例如像图11及图12所示那样，对位线BL及源极线SL供给抹除电压VERA(此处为初始抹除电压VERA0)。抹除电压VERA例如是17V～25V左右的电压。
另外，在抹除电压供给动作中，例如像图12所示那样，对漏极侧选择栅极线SGD供给电压VSG′。电压VSG′小于抹除电压VERA。由此，在漏极侧选择晶体管STD中产生GIDL(GateInduced Drain Leakage，栅诱导漏极泄漏电流)，并产生电子-空穴对。另外，电子移动到位线BL侧，空穴移动到存储单元MC侧。
另外，在抹除电压供给动作中，例如像图12所示那样，对源极侧选择栅极线SGS、SGSb供给电压VSG″。电压VSG″小于抹除电压VERA。由此，在源极侧选择晶体管STS、STSb中产生GIDL，并产生电子-空穴对。另外，电子移动到源极线SL侧，空穴移动到存储单元MC侧。
另外，在抹除电压供给动作中，例如像图11及图12所示那样，对字线WL0～WL2i－1(第奇数个字线WLodd及第偶数个字线WLeven)供给电压VWLEr。该电压VWLEr例如是0.5V左右的电压。此外，电压VWLEr也可以是接地电压VSS(0V)，还可以是小于接地电压VSS(0V)的电压。由此，半导体柱120的通道中的空穴经由隧道绝缘膜131(图7)隧穿到电荷储存膜132(图7)中。由此，存储单元MC的阈值电压降低。
在步骤S104(图9)中，进行对于第偶数个字线WLeven的抹除验证动作(以下，称为偶数抹除验证动作)。该偶数抹除验证动作是用于检测第偶数个存储单元MC的接通状态/断开状态，并检测第偶数个存储单元MC的阈值电压是否已达到目标值的动作。该动作例如在图11的例子中，在时刻t104至时刻t105的期间(图11的抹除验证动作(1-1)的执行期间)、及时刻t110至时刻t111的期间(图11的抹除验证动作(2-1)的执行期间)执行。
在偶数抹除验证动作中，例如像图13所示那样，对位线BL供给电压VDD。另外，对源极线SL供给电压VSRC。电压VSRC可以大于接地电压VSS，也可以与接地电压VSS相等。电压VDD大于电压VSRC。
另外，在偶数抹除验证动作中，例如像图13所示那样，对漏极侧选择栅极线SGD供给电压VSG。电压VSG大于电压VDD。另外，电压VSG与电压VDD的电压差大于漏极侧选择晶体管STD的阈值电压。因此，在漏极侧选择晶体管STD的通道区域中形成电子通道，传输电压VDD。
另外，在偶数抹除验证动作中，例如像图13所示那样，对源极侧选择栅极线SGS、SGSb供给电压VSG。电压VSG大于电压VSRC。另外，电压VSG与电压VSRC的电压差大于源极侧选择晶体管STS、STSb的阈值电压。因此，在源极侧选择晶体管STS、STSb的通道区域中形成电子通道，传输电压VSRC。
另外，在偶数抹除验证动作中，例如像图13所示那样，对第奇数个字线WLodd供给读出路径电压VREAD。读出路径电压VREAD大于电压VDD、VSRC。读出路径电压VREAD例如是6V左右的电压。另外，无关于存储单元MC中所记录的数据，读出路径电压VREAD与电压VDD、VSRC的电压差均大于存储单元MC的阈值电压。因此，在第奇数个存储单元MC0、MC2、…、MC2i－2的通道区域中形成电子通道，对第偶数个存储单元MC1、MC3、…、MC2i－1传输电压VDD、VSRC。
另外，在偶数抹除验证动作中，例如像图13所示那样，对第偶数个选择字线WLeven供给抹除验证电压VVFYEr。抹除验证电压VVFYEr小于读出路径电压VREAD(图8)。抹除验证电压VVFYEr例如是1.0V左右的电压。由此，如图13所示，阈值电压为抹除验证电压VVFYEr以下的存储单元MC成为接通状态，阈值电压大于抹除验证电压VVFYEr的存储单元MC成为断开状态。经由位线BL通过感测放大器模块SAM(图5)检测这些存储单元MC的接通状态/断开状态，并获取表示该存储单元MC的状态的数据。将这种动作称为“感测动作”。
在感测动作中，例如在对位线BL供给电压VDD的状态下，使感测放大器SA(图5)的感测节点与位线BL在固定期间内导通。在执行感测动作后，根据感测节点的状态使配线LBUS的电荷放电或维持。另外，感测放大器组件SAU内的任一个锁存电路与配线LBUS导通，通过该锁存电路锁存配线LBUS的数据。
表示所述存储单元MC的接通状态/断开状态的数据经由配线LBUS、开关晶体管DSW、配线DBUS(图5)而传输到高速缓冲存储器CM的锁存电路XDL0～XDLm－1(图5)。
在高速缓冲存储器CM的多个锁存电路XDL0～XDLm－1中分别存储表示与多个位线BL0～BLm－1对应的存储单元MC(此处为第偶数个存储单元MC1、MC3、…、MC2i－1)的接通状态/断开状态的数据。
例如，在与1个位线BL对应的所有第偶数个存储单元MC1、MC3、…、MC2i－1为接通状态的情况下，在与所述位线BL对应的锁存电路XDL中存储“1”的数据。“1”的数据表示与1个位线BL对应的所有第偶数个存储单元MC1、MC3、…、MC2i－1的数据已被抹除(也就是说，所有第偶数个存储单元MC1、MC3、…、MC2i－1的阈值电压为抹除验证电压VVFYEr以下)。
另外，例如，在与1个位线BL对应的第偶数个存储单元MC1、MC3、…、MC2i－1中的至少1个为断开状态的情况下，在与所述位线BL对应的锁存电路XDL中存储“0”的数据。“0”的数据表示与位线BL对应的第偶数个存储单元MC1、MC3、…、MC2i－1中的至少1个的数据未被抹除(也就是说，第偶数个存储单元MC1、MC3、…、MC2i－1中的至少1个的阈值电压大于抹除验证电压VVFYEr)。
例如将与图13所示的5根半导体柱120连接的位线BL从-X侧到+X侧设为位线BL0、BL1、BL2、BL3、BL4。在该情况下，存储在锁存电路XDL0～XDL4中的数据为“1”“1”“1”“1”“0”。以下，有时将“1”数据的位称为抹除成功的位。另外，有时将“0”数据的位称为抹除失败的位。
在步骤S105(图9)中，进行对于第奇数个字线WLodd的抹除验证动作(以下，称为奇数抹除验证动作)。该奇数抹除验证动作是用于检测第奇数个存储单元MC的接通状态/断开状态，并检测第奇数个存储单元MC的阈值电压是否已达到目标值的动作。该动作例如在图11的例子中，在时刻t106至时刻t107的期间(图11的抹除验证动作(1-2)的执行期间)、及时刻t112至时刻t113的期间(图11的抹除验证动作(2-2)的执行期间)执行。
奇数抹除验证动作基本上与偶数抹除验证动作相同。但是，如上所述，偶数抹除验证动作是对第奇数个字线WLodd供给读出路径电压VREAD，对第偶数个字线WLeven供给抹除验证电压VVFYEr(图13)。另一方面，奇数抹除验证动作例如像图11及图14所示那样，对第偶数个字线WLeven供给读出路径电压VREAD，对第奇数个字线WLodd供给抹除验证电压VVFYEr。
例如将与图14所示的5根半导体柱120连接的位线BL从-X侧到+X侧设为位线BL0、BL1、BL2、BL3、BL4。在该情况下，存储在锁存电路XDL0～XDL4中的数据为“1”“1”“1”“1”“1”。
在步骤S106(图9)中，对抹除验证动作的结果进行判定。例如，通过步骤S104的偶数抹除验证动作所获取的数据(以下，称为偶数字线数据)从锁存电路XDL0～XDLm－1依次传输到计数器CNT(图2)。计数器CNT对偶数字线数据中的抹除失败的位数(“0”的数据的位数)进行计数。抹除失败的位数的计数在步骤S104结束时进行。抹除失败的位数被传输到定序器SQC。定序器SQC判定偶数字线数据的抹除失败的位数是否小于第1基准值Cr1。
另外，通过步骤S105的奇数抹除验证动作所获取的数据(以下，称为奇数字线数据)从锁存电路XDL0～XDLm－1依次传输到计数器CNT(图2)。计数器CNT对奇数字线数据中的抹除失败的位数(“0”的数据的位数)进行计数。抹除失败的位数的计数在步骤S105结束时进行。抹除失败的位数被传输到定序器SQC。定序器SQC判定奇数字线数据的抹除失败的位数是否小于第1基准值Cr1。
当偶数字线数据的抹除失败的位数小于第1基准值Cr1，且奇数字线数据的抹除失败的位数小于第1基准值Cr1时，定序器SQC判定为验证成功，进入步骤S111。另一方面，当偶数字线数据的抹除失败的位数为第1基准值Cr1以上或奇数字线数据的抹除失败的位数为第1基准值Cr1以上时，定序器SQC判定为验证失败，进入步骤S107。
在步骤S107中，判定循环次数nE1是否已达到规定的次数NE1。如果未达到，那么进入步骤S108。如果已达到，那么进入步骤S109。
在步骤S108中，将循环次数nE1加上1。另外，在步骤S108中，将抹除电压VERA加上偏移电压ΔV1。因此，抹除电压VERA随着循环次数nE1增大而逐次增大偏移电压ΔV1。然后，进入步骤S103。
在步骤S111中，计算偶数字线数据与奇数字线数据的异或(XOR)。异或(XOR)例如能够利用感测放大器模块SAM来计算。
例如像图15所示那样，设偶数字线数据及奇数字线数据为16位的数据。在该情况下，进行对应位线BL0～BL15的偶数字线数据“1111 0111 1111 1110”与对应位线BL0～BL15的奇数字线数据“1111 1111 1111 1110”的异或。在该例中，异或的结果数据为“00001000 0000 0000”。
与各位线BL0～BLm－1对应的异或的结果数据被传输到锁存电路XDL0～XDLm－1。
在步骤S112(图10)中，判定偶数字线数据与奇数字线数据的不一致位数是否小于第2基准值Cr2。偶数字线数据与奇数字线数据的不一致位是偶数字线数据与奇数字线数据的异或(XOR)的结果数据中的“1”的数据的位。计数器CNT对结果数据中的不一致位数(“1”的数据的位数)进行计数。不一致位数被传输到定序器SQC。定序器SQC判定不一致位数是否小于第2基准值Cr2。
在不一致位数小于第2基准值Cr2的情况下，定序器SQC判定为验证成功，进入步骤S110(图9)。另一方面，在不一致位数为第2基准值Cr2以上的情况下，定序器SQC进入步骤S113(图10)。
在步骤S113(图10)中，判定循环次数nE1是否已达到规定的次数NE1。如果未达到，那么进入步骤S114。如果已达到，那么进入步骤S109(图9)。
在步骤S114(图10)中，将循环次数nE1加上1。另外，在步骤S114中，将抹除电压VERA加上偏移电压ΔV2。因此，抹除电压VERA随着循环次数nE1增大而逐次增大偏移电压ΔV2。
在步骤S115(图10)中，执行优化抹除电压供给动作。优化抹除电压供给动作与步骤S103的抹除电压供给动作同样地，是如下动作，即，对字线WL0～WL2i－1(第奇数个字线WLodd及第偶数个字线WLeven)供给电压VWLEr，对位线BL及源极线SL供给抹除电压VERA，使存储单元MC的阈值电压降低。
但是，在抹除电压供给动作中，如图11及图17所示，每当循环次数nE1加上1时，抹除电压VERA便逐次增大偏移电压ΔV1(步骤S103、S108)。另一方面，在优化抹除电压供给动作中，如图16及图17所示，每当循环次数nE1加上1时，抹除电压VERA便逐次增大偏移电压ΔV2(步骤S114、S115)。
例如在图17的例子中，当循环次数nE1为1时，在抹除电压供给动作中，将初始抹除电压VERA0供给至位线BL及源极线SL。然后，每当循环次数nE1加上1时，抹除电压VERA便逐次增大偏移电压ΔV1。执行抹除电压供给动作直到循环次数nE1为4的时间点为止。当循环次数nE1为5时，执行优化抹除电压供给动作。此时，抹除电压VERA是将循环次数nE1为4时的抹除电压VERA(＝VERA0+3ΔV1)加上偏移电压ΔV2所得的电压。将此时的抹除电压VERA设为抹除电压VERAS(＝VERA0+3ΔV1+ΔV2)。然后，每当循环次数nE1加上1时，抹除电压VERA便逐次增大偏移电压ΔV2。
偏移电压ΔV2大于偏移电压ΔV1。例如，偏移电压ΔV2也可以是偏移电压ΔV1的2倍～3倍左右的电压。由此，优化抹除电压供给动作比抹除电压供给动作更容易降低存储单元MC的阈值电压。
在图16的例子中，优化抹除电压供给动作(1)在时刻t202至时刻t203的期间(图16的优化抹除电压供给动作(1)的执行期间)、及时刻t208至时刻t209的期间(图16的优化抹除电压供给动作(2)的执行期间)执行。在执行优化抹除电压供给动作(1)的时刻，循环次数nE1为5，抹除电压VERA为VERAS(＝VERA0+3ΔV1+ΔV2)。另外，在执行优化抹除电压供给动作(2)的时刻，循环次数nE1为6，抹除电压VERA为VERAS+ΔV2(＝VERA0+3ΔV1+2ΔV2)。此外，图16的抹除验证动作(1-1)(1-2)(2-1)(2-2)与图11的抹除验证动作(1-1)(1-2)(2-1)(2-2)相同。
在执行步骤S115的优化抹除电压供给动作之后，执行步骤S104的偶数抹除验证动作及步骤S105的奇数抹除验证动作。
在步骤S109(图9)中，将内容为抹除动作未正常结束的状态数据DST存储在状态寄存器STR(图2)中，并结束抹除动作。RY/(/BY)信号可以变为H，从而能够访问芯片。
在步骤S110(图9)中，将内容为抹除动作已正常结束的状态数据DST存储在状态寄存器STR(图2)中，并结束抹除动作。RY/(/BY)信号可以变为H，从而能够访问芯片。
[效果]
随着存储单元阵列MCA中的写入、抹除次数增加，字线WL可能产生不良等。当对连接于这种字线WL的存储单元MC进行抹除电压供给动作时，有时难以较佳地降低存储单元MC的阈值电压。
因此，在图9及图10的抹除动作中，通过步骤S104的抹除验证动作来判定与第偶数个层的字线WL对应的存储单元MC的阈值电压是否低于抹除验证电压VVFYEr(图8)。另外，通过步骤S105的抹除验证动作来判定与第奇数个层的字线WL对应的存储单元MC的阈值电压是否低于抹除验证电压VVFYEr(图8)。
例如，设如上所述产生不良的字线WL为第偶数个字线WL。在该情况下，即使对连接于这种字线WL的存储单元MC进行抹除电压供给动作，阈值电压也难以降低。因此，即使抹除循环的循环次数nE1增加，在步骤S104的抹除验证动作中检测出的抹除失败的位数也难以减少。另一方面，连接于未产生不良的字线WL的存储单元MC的阈值电压照常降低。因此，如果抹除循环的循环次数nE1增加，那么在步骤S105的抹除验证动作中检测出的抹除失败的位数照常减少。
在这种情况下，在偶数字线数据及奇数字线数据的双方在步骤S106中均验证成功的时刻，偶数字线数据及奇数字线数据的内容有时大为不同。因此，通过计算偶数字线数据及奇数字线数据之间的不一致位数，能够较佳地检测如上所述的字线WL的不良等。
此处，例如，也考虑在步骤S112(图10)中不一致位数为第2基准值Cr2以上时(步骤S112的否)，将作为抹除动作的对象的存储块BLK立即判定为不良存储块，并且在之后的动作中不再使用。
然而，也有如下情况，即，即使在字线WL的特性稍有劣化的情况下，通过对连接于这种字线WL的存储单元MC进一步执行抹除电压供给动作，也能够降低存储单元MC的阈值电压。因此，当在步骤S112中检测出字线WL的不良时，如果将动作对象的存储块BLK立即设为不良存储块BLK，那么有时无法有效利用这种存储块BLK。
因此，在第1实施方式的抹除动作中，在步骤S115中执行优化抹除电压供给动作。该优化抹除电压供给动作中的抹除电压VERA如图16及图17所示，比抹除电压供给动作中的抹除电压VERA更快地增大。因此，优化抹除电压供给动作比抹除电压供给动作更容易降低存储单元MC的阈值电压。结果为，判定为不良存储块BLK的存储块BLK的数量得到抑制，能够有效利用块BLK。
[第2实施方式]
在所述第1实施方式中，通过使偏移电压ΔV2大于偏移电压ΔV1，而使优化抹除电压供给动作比抹除电压供给动作更容易降低存储单元MC的阈值电压。与此相对，在第2实施方式中，通过使优化抹除电压供给动作中的抹除电压VERA的供给时间长于抹除电压供给动作中的抹除电压VERA的供给时间，而使优化抹除电压供给动作比抹除电压供给动作更容易降低存储单元MC的阈值电压。
图18是用于对第2实施方式的存储器裸片MD的抹除动作进行说明的流程图。图19是用于对第2实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。图20是用于对第2实施方式中的循环次数nE1及抹除电压VERA的关系进行说明的图。
此外，在第2实施方式的抹除动作中，与所述第1实施方式的抹除动作同样地，执行图9的步骤S101～S110。另外，图18的步骤S111～S113与图10的步骤S111～S113相同。因此，省略这些处理的详细说明。
在第2实施方式的抹除动作的步骤S113中，如图18所示，当循环次数nE1未达到规定的次数NE1时，进入步骤S114A。在步骤S114A中，将循环次数nE1加上1。另外，在步骤S114A中，将抹除电压VERA加上偏移电压ΔV1。另外，在步骤S114A中，将抹除电压VERA的供给时间从时间T1变更为时间T2。
在步骤S115A中，执行第2实施方式的优化抹除电压供给动作。在第2实施方式的优化抹除电压供给动作中，与步骤S115的第1实施方式的优化抹除电压供给动作同样地，对字线WL0～WL2i－1(第奇数个字线WLodd及第偶数个字线WLeven)供给电压VWLEr，对位线BL及源极线SL供给抹除电压VERA，使存储单元MC的阈值电压降低。
此处，在抹除电压供给动作(图9的步骤S103)中，如图11及图17所示，抹除电压VERA的供给时间(脉冲宽度)为时间T1。另一方面，在第2实施方式的优化抹除电压供给动作(图18的步骤S115A)中，如图19及图20所示，抹除电压VERA的供给时间(脉冲宽度)为时间T2(＝T1+ΔT)(步骤S114A、S115A)。
例如在图20的例子中，当循环次数nE1为1～4时，在抹除电压供给动作中，抹除电压VERA的供给时间为时间T1。另外，当循环次数nE1为5～8时，在优化抹除电压供给动作中，抹除电压VERA的供给时间为时间T2(＝T1+ΔT)。
此外，在第2实施方式的优化抹除电压供给动作中，如图19及图20所示，每当循环次数nE1加上1时，抹除电压VERA便逐次增大偏移电压ΔV1(步骤S114A、S115A)。
在图19的例子中，优化抹除电压供给动作(1)在时刻t302至时刻t303的期间(图19的优化抹除电压供给动作(1)的执行期间)、及时刻t308至时刻t309的期间(图19的优化抹除电压供给动作(2)的执行期间)执行。在执行优化抹除电压供给动作(1)的时刻，循环次数nE1为5，抹除电压VERA为VERAT(＝VERA0+4ΔV1)。另外，在执行优化抹除电压供给动作(2)的时刻，循环次数nE1为6，抹除电压VERA为VERAT+ΔV1(＝VERA0+5ΔV1)。此外，图19的抹除验证动作(1-1)(1-2)(2-1)(2-2)与图11的抹除验证动作(1-1)(1-2)(2-1)(2-2)相同。
在执行步骤S115A的优化抹除电压供给动作之后，执行步骤S104的偶数抹除验证动作及步骤S105的奇数抹除验证动作。
第2实施方式也与第1实施方式同样，优化抹除电压供给动作比抹除电压供给动作更容易降低存储单元MC的阈值电压。结果为，不良存储块BLK的产生得到抑制，能够尽可能地有效利用块BLK。
[第3实施方式]
在第3实施方式中，通过使偏移电压ΔV2大于偏移电压ΔV1，并且使对第奇数个字线WLodd或第偶数个字线WLeven供给的电压VWLEr降低偏移电压ΔVWL，而使存储单元MC的阈值电压容易降低。
图21是用于对第3实施方式的优化抹除电压供给动作及抹除验证动作进行说明的时序图。此外，第3实施方式的抹除动作与图9及图10的步骤S101～S115相同。因此，对与第1实施方式相同的处理省略说明。
如上所述，在步骤S106(图9)中，计数器CNT对偶数字线数据中的抹除失败的位数(“0”的数据的位数)进行计数。抹除失败的位数被传输到定序器SQC。定序器SQC判定偶数字线数据的抹除失败的位数是否小于第1基准值Cr1。另外，计数器CNT对奇数字线数据中的抹除失败的位数(“0”的数据的位数)进行计数。抹除失败的位数被传输到定序器SQC。定序器SQC判定奇数字线数据的抹除失败的位数是否小于第1基准值Cr1。
此处，在第3实施方式的半导体存储装置中，定序器SQC判定偶数字线数据中的抹除失败的位数与奇数字线数据中的抹除失败的位数中哪一个较多。在偶数字线数据的抹除失败的位数较多的情况下，定序器SQC决定减小供给至第偶数个字线WLeven的电压VWLEr。在奇数字线数据的抹除失败的位数较多的情况下，定序器SQC决定减小供给至第奇数个字线WLodd的电压VWLEr。
接下来，对步骤S115(图10)的优化抹除电压供给动作进行说明。例如，当决定减小供给至第偶数个字线WLeven的电压VWLEr时，如图21所示，对第偶数个字线WLeven供给比电压VWLEr小偏移电压ΔVWL的电压。另外，对第奇数个字线WLodd供给电压VWLEr。另外，例如，当决定减小供给至第奇数个字线WLodd的电压VWLEr时，对第奇数个字线WLodd供给比电压VWLEr小偏移电压ΔVWL的电压。另外，对第偶数个字线WLeven供给电压VWLEr。由此，在第3实施方式的优化抹除电压供给动作中，更容易降低存储单元MC的阈值电压。结果为，不良存储块BLK的产生得到抑制，能够尽可能地有效利用块BLK。
[第4实施方式]
图22及图23是用于对第4实施方式的存储器裸片MD的抹除动作进行说明的流程图。此外，在图22中，在图9的步骤S101之后追加有步骤S102。另外，在图23中，代替图10的步骤S113、S114而执行步骤S113B、S114B。
在步骤S102中，例如像图22所示那样，将循环次数nE2设定为1。循环次数nE2是与循环次数nE2不同的表示抹除循环的次数的变量。
在步骤S113B中，判定循环次数nE2是否已达到规定的次数NE2。如果未达到，那么进入步骤S114B。如果已达到，那么进入步骤S109。
在步骤S114B中，将循环次数nE2加上1。另外，在步骤S114B中，将抹除电压VERA加上偏移电压ΔV2。因此，抹除电压VERA随着循环次数nE2增大而逐次增大偏移电压ΔV2。
在所述第1实施方式中，抹除电压供给动作(步骤S103)及优化抹除电压供给动作(步骤S115)的执行次数(循环次数nE1)的上限次数为NE1(步骤S107、S113)。与此相对，在第4实施方式中，抹除电压供给动作(步骤S103)的执行次数(循环次数nE1)的上限次数为NE1(步骤S107)，优化抹除电压供给动作(步骤S115)的执行次数(循环次数nE2)的上限次数为NE2(S113B)。
根据这种构成，能够分别管理抹除电压供给动作(步骤S103)的执行次数(循环次数nE1)与优化抹除电压供给动作(步骤S115)的执行次数(循环次数nE2)。
[第5实施方式]
图24是用于对第5实施方式的存储器裸片MD的抹除动作进行说明的流程图。此外，在图24中，在图10的步骤S111之前追加有步骤S201。
在第5实施方式中，用户能够设定异或(XOR)的计算(步骤S111)、不一致位数的判定(步骤S112)、及优化抹除电压供给动作(步骤S115)的能执行/不能执行。例如，主机20将表示能执行/不能执行的数据发送到控制器裸片CD。控制器裸片CD将来自主机20的表示能执行/不能执行的数据发送到存储器裸片MD。在存储器裸片MD中，当输入输出控制电路I/O输入表示能执行/不能执行的数据时，将该数据输出到例如定序器SQC。定序器SQC将表示能执行/不能执行的数据存储在规定的寄存器中。
在步骤S201中，定序器SQC基于表示能执行/不能执行的数据，判定是否设定为能执行。当判定设定为能执行时，执行步骤S111及其之后的处理。当判定未设定为能执行(设定为不能执行)时，不执行步骤S111及其之后的处理，而进入步骤S110。
根据这种构成，能够根据用户对存储器系统10的使用状况，设定能执行/不能执行异或(XOR)的计算(步骤S111)、不一致位数的判定(步骤S112)、及优化抹除电压供给动作(步骤S115)。此外，也能够构成为用户能够设定优化抹除电压供给动作(步骤S115)的能执行/不能执行。
[其它实施方式]
以上，对实施方式的半导体存储装置进行了说明。然而，以上的说明只是例示，所述构成或方法等能够适当调整。
例如，示出了如下例子，即，当执行第1～第5实施方式中的抹除电压供给动作及优化抹除电压供给动作时，对位线BL及源极线SL均供给抹除电压VERA。然而，也可以在执行抹除电压供给动作及优化抹除电压供给动作时，省略对位线BL及源极线SL中的一个供给抹除电压VERA。
另外，也可以将第1实施方式～第5实施方式的构成适当组合。例如，也可以将第1实施方式及第2实施方式的优化抹除电压供给动作组合。在该情况下，在优化抹除电压供给动作中，抹除电压VERA的供给时间从时间T1变更为时间T2，并且每当循环次数nE1增加时，便将抹除电压VERA加上偏移电压ΔV2。另外，也可以将第2实施方式及第3实施方式的优化抹除电压供给动作组合。在该情况下，在优化抹除电压供给动作中，抹除电压VERA的供给时间从时间T1变更为时间T2，并且每当循环次数nE1增加时，便将抹除电压VERA加上偏移电压ΔV1，对第偶数个字线WLeven或第奇数个字线WLodd供给的电压VWLEr降低偏移电压ΔVWL。另外，也可以将第1实施方式～第3实施方式的优化抹除电压供给动作组合。在该情况下，在优化抹除电压供给动作中，抹除电压VERA的供给时间从时间T1变更为时间T2，并且每当循环次数nE1增加时，便将抹除电压VERA加上偏移电压ΔV2，对第偶数个字线WLeven或第奇数个字线WLodd供给的电压VWLEr降低偏移电压ΔVWL。进而，也可以将第1实施方式～第4实施方式组合，还可以将第1实施方式～第5实施方式组合。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
MC 存储单元
MCA 存储单元阵列
PC 周边电路(控制电路)
WL 字线(导电层、第1导电层、第2导电层)
WLeven 第偶数个字线
WLodd 第奇数个字线
BL 位线(第1配线)
SL 源极线(第1配线)
120 半导体层
130 电荷储存层。

Claims (17)

1.一种半导体存储装置，具备：
衬底；
多个导电层，沿与所述衬底的表面交叉的第1方向排列；
第1半导体层，沿所述第1方向延伸，且与所述多个导电层对向；
电荷储存层，设置在所述多个导电层与所述第1半导体层之间；
第1配线，连接于所述第1半导体层的所述第1方向的一端部；及
控制电路，电连接于所述多个导电层及所述第1配线；
所述控制电路构成为能够执行抹除动作，
所述抹除动作包含多个抹除循环，
所述多个抹除循环分别包含：
抹除电压供给动作，对所述第1配线供给抹除电压；
第1抹除验证动作，在执行所述抹除电压供给动作之后，对作为所述多个导电层中的一个的第1导电层供给比所述抹除电压小的第1读出路径电压，对作为所述多个导电层中的一个的第2导电层供给比所述第1读出路径电压小的第1抹除验证电压；及
第2抹除验证动作，在执行所述第1抹除验证动作之后，对所述第1导电层供给第2抹除验证电压，对所述第2导电层供给第2读出路径电压；
从第1次抹除循环到第a(a为1以上的整数)次抹除循环，所述抹除电压逐次增大第1偏移电压，
从第a+1次抹除循环到第b(b为a+1以上的整数)次抹除循环，所述抹除电压逐次增大第2偏移电压，且
所述第2偏移电压大于所述第1偏移电压。
2.根据权利要求1所述的半导体存储装置，其中
从所述第1次抹除循环到所述第a次抹除循环，在第1供给时间的期间，对所述第1配线供给所述抹除电压，
从所述第a+1次抹除循环到所述第b次抹除循环，在第2供给时间的期间，对所述第1配线供给所述抹除电压，且
所述第2供给时间长于所述第1供给时间。
3.根据权利要求1所述的半导体存储装置，其中
所述第1次抹除循环到所述第a次抹除循环中的所述抹除电压供给动作，是对所述第1导电层及所述第2导电层供给比所述抹除电压小的第1电压，
所述第a+1次抹除循环到所述第b次抹除循环中的所述抹除电压供给动作，是对所述第1导电层及所述第2导电层中的一个供给所述第1电压，对另一个供给比所述第1电压小的第2电压。
4.根据权利要求1所述的半导体存储装置，其中
所述多个导电层中，
将从靠近所述第1配线的一侧数起为第偶数个的导电层设为多个第3导电层，
将从靠近所述第1配线的一侧数起为第奇数个的导电层设为多个第4导电层时，
所述第1抹除验证动作是对所述多个第3导电层及多个所述第4导电层中的一个供给所述第1读出路径电压，对另一个供给所述抹除验证电压，
所述第2抹除验证动作是对所述第3导电层及多个所述第4导电层中的所述一个供给所述抹除验证电压，对所述另一个供给所述第2读出路径电压。
5.根据权利要求1所述的半导体存储装置，其中
将通过所述第1抹除验证动作所获取的数据设为第1结果数据，
将通过所述第2抹除验证动作所获取的数据设为第2结果数据时，
所述第1结果数据及所述第2结果数据分别包含与抹除成功的位对应的第1数据、及与抹除失败的位对应的第2数据，
所述多个抹除循环分别包含第1判定动作及第2判定动作中的至少一个，
所述第1判定动作是判定所述第1结果数据及所述第2结果数据中包含的所述第2数据的数量是否分别在第1基准值以内，所述第2判定动作是判定所述第1结果数据与所述第2结果数据的不一致位的数量是否在第2基准值以内。
6.根据权利要求5所述的半导体存储装置，其中
所述第1判定动作，
将所述第1结果数据中包含的所述第2数据的数量与所述第2结果数据中包含的所述第2数据的数量进行比较，
所述抹除电压供给动作，
在与所述多个第3导电层及所述多个第4导电层中的一个对应的所述第2数据的数量较多的情况下，对所述多个第3导电层及所述多个第4导电层中的另一个供给比所述抹除电压小的第1电压，对所述多个第3导电层及所述多个第4导电层中的一个供给比所述第1电压小的第2电压。
7.根据权利要求5所述的半导体存储装置，其中
所述控制电路具备：
运算电路，计算所述第1抹除验证动作的结果数据与所述第2抹除验证动作的结果数据的异或；及
计数器，对所述运算电路的数据进行计数。
8.根据权利要求7所述的半导体存储装置，其中
所述异或包含与所述第1抹除验证动作的结果数据和所述第2抹除验证动作的结果数据的一致位对应的第3数据、及与不一致对应的第4数据，
所述计数器判定所述异或中包含的所述第4数据的数量是否在第3基准值以内。
9.根据权利要求1所述的半导体存储装置，其具备设定部，
所述设定部设定能执行/不能执行所述第a+1次抹除循环到所述第b次抹除循环中的所述抹除电压供给动作。
10.一种半导体存储装置，具备：
衬底；
多个导电层，沿与所述衬底的表面交叉的第1方向排列；
第1半导体层，沿所述第1方向延伸，且与所述多个导电层对向；
电荷储存层，设置在所述多个导电层与所述第1半导体层之间；
第1配线，连接于所述第1半导体层的所述第1方向的一端部；及
控制电路，电连接于所述多个导电层及所述第1配线；
所述控制电路构成为能够执行抹除动作，
所述抹除动作包含多个抹除循环，
所述多个抹除循环分别包含：
抹除电压供给动作，对所述第1配线供给抹除电压；
第1抹除验证动作，在执行所述抹除电压供给动作之后，对作为所述多个导电层中的一个的第1导电层供给比所述抹除电压小的第1读出路径电压，对作为所述多个导电层中的一个的第2导电层供给比所述第1读出路径电压小的抹除验证电压；及
第2抹除验证动作，在执行所述第1抹除验证动作之后，对所述第1导电层供给所述抹除验证电压，对所述第2导电层供给第2读出路径电压；
从第1次抹除循环到第a(a为1以上的整数)次抹除循环，在第1供给时间的期间，对所述第1配线供给所述抹除电压，
从第a+1次抹除循环到第b(b为a+1以上的整数)次抹除循环，在第2供给时间的期间，对所述第1配线供给所述抹除电压，且
所述第2供给时间长于所述第1供给时间。
11.根据权利要求10所述的半导体存储装置，其中
所述第1次抹除循环到所述第a次抹除循环中的所述抹除电压供给动作，是对所述第1导电层及所述第2导电层供给比所述抹除电压小的第1电压，
所述第a+1次抹除循环到所述第b次抹除循环中的所述抹除电压供给动作，是对所述第1导电层及所述第2导电层中的一个供给所述第1电压，对另一个供给比所述第1电压小的第2电压。
12.根据权利要求10所述的半导体存储装置，其中
所述多个导电层中，
将从靠近所述第1配线的一侧数起为第偶数个的导电层设为多个第3导电层，
将从靠近所述第1配线的一侧数起为第奇数个的导电层设为多个第4导电层时，
所述第1抹除验证动作是对所述多个第3导电层及多个所述第4导电层中的一个供给所述第1读出路径电压，对另一个供给所述抹除验证电压，
所述第2抹除验证动作是对所述第3导电层及多个所述第4导电层中的所述一个供给所述抹除验证电压，对所述另一个供给所述第2读出路径电压。
13.根据权利要求10所述的半导体存储装置，其中
将通过所述第1抹除验证动作所获取的数据设为第1结果数据，
将通过所述第2抹除验证动作所获取的数据设为第2结果数据时，
所述第1结果数据及所述第2结果数据分别包含与抹除成功的位对应的第1数据、及与抹除失败的位对应的第2数据，
所述多个抹除循环分别包含第1判定动作及第2判定动作中的至少一个，
所述第1判定动作是判定所述第1结果数据及所述第2结果数据中包含的所述第2数据的数量是否分别在第1基准值以内，
所述第2判定动作是判定所述第1结果数据与所述第2结果数据的不一致位的数量是否在第2基准值以内。
14.根据权利要求13所述的半导体存储装置，其中
所述第1判定动作，
将所述第1结果数据中包含的所述第2数据的数量与所述第2结果数据中包含的所述第2数据的数量进行比较，
所述抹除电压供给动作，
在与所述多个第3导电层及所述多个第4导电层中的一个对应的所述第2数据的数量较多的情况下，对所述多个第3导电层及所述多个第4导电层中的另一个供给比所述抹除电压小的第1电压，对所述多个第3导电层及所述多个第4导电层中的一个供给比所述第1电压小的第2电压。
15.根据权利要求13所述的半导体存储装置，其中
所述控制电路具备：
运算电路，计算所述第1抹除验证动作的结果数据与所述第2抹除验证动作的结果数据的异或；及
计数器，对所述运算电路的数据进行计数。
16.根据权利要求15所述的半导体存储装置，其中
所述异或包含与所述第1抹除验证动作的结果数据和所述第2抹除验证动作的结果数据的一致位对应的第3数据、及与不一致对应的第4数据，
所述计数器判定所述异或中包含的所述第4数据的数量是否在第3基准值以内。
17.根据权利要求10所述的半导体存储装置，其具备设定部，
所述设定部设定能执行/不能执行所述第a+1次抹除循环到所述第b次抹除循环中的所述抹除电压供给动作。
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