TWI834119B - 半導體記憶裝置及其控制方法 - Google Patents

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TWI834119B
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Abstract

實施方式提供一種長壽命的半導體記憶裝置及其控制方法。實施方式的半導體記憶裝置包括：記憶體電晶體；電晶體，電性連接於記憶體電晶體的閘極電極；電壓供給線，經由電晶體而電性連接於記憶體電晶體的閘極電極；訊號供給線，連接於電晶體的閘極電極；電容器，不經由電晶體而電性連接於記憶體電晶體的閘極電極；以及配線，經由電容器而連接於記憶體電晶體的閘極電極與電晶體之間的電流路徑。於對記憶體電晶體的寫入動作的第一時機，電壓供給線的電壓為第一電壓，訊號供給線的電壓為第二電壓，且配線的電壓為第三電壓。於第二時機，訊號供給線的電壓下降至第四電壓。於第三時機，配線電壓上升至第五電壓。

Description

半導體記憶裝置及其控制方法
[相關申請案的參照]
本申請案享有以日本專利申請案2021-153609號（申請日：2021年9月21日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的所有內容。
本實施方式是有關於一種半導體記憶裝置及其控制方法。
已知一種包括多個記憶體電晶體的半導體記憶裝置。
本發明所欲解決之課題在於提供一種長壽命的半導體記憶裝置。
一實施方式的半導體記憶裝置包括：第一記憶體電晶體、第一電晶體、第一電壓供給線、第一訊號供給線、第一電容器、以及第一配線。第一電晶體電性連接於第一記憶體電晶體的閘極電極。第一電壓供給線經由第一電晶體而電性連接於第一記憶體電晶體的閘極電極。第一訊號供給線電性連接於第一電晶體的閘極電極。第一電容器不經由第一電晶體而電性連接於第一記憶體電晶體的閘極電極。第一配線經由第一電容器而連接於第一記憶體電晶體的閘極電極與第一電晶體之間的電流路徑。於對第一記憶體電晶體的寫入動作的第一時機，第一電壓供給線的電壓為第一電壓，第一訊號供給線的電壓為第二電壓，第一配線的電壓為第三電壓。於第一時機之後的第二時機，第一訊號供給線的電壓自第二電壓下降至小於第二電壓的第四電壓。於第二時機之後的第三時機，第一配線的電壓自第三電壓上升至大於第三電壓的第五電壓。
接著，參照圖式對實施方式的半導體記憶裝置詳細地進行說明。再者，以下的實施方式歸根結底為一例，並非意圖限定本發明而表示。另外，以下的圖式為示意性圖式，有時為了便於說明，而省略一部分結構等。另外，有時對多個實施方式中共用的部分標註相同符號而省略說明。
另外，於本說明書中，於言及「半導體記憶裝置」的情況下，有時指記憶體晶粒（memory die），有時指記憶體晶片（memory chip）、記憶卡（memory card）、固態硬碟（Solid State Drive，SSD）等包含控制器晶粒（controller die）的記憶系統（memory system）。進而，有時亦指智慧型手機（smart phone）、平板終端機、個人電腦（personal computer）等包含主電腦（host computer）的結構。
另外，於本說明書中，於言及「控制電路」的情況下，有時指設置於記憶體晶粒的定序器等周邊電路，有時亦指連接於記憶體晶粒的控制器晶粒或控制器晶片等，有時亦指包含此兩者的結構。
另外，於本說明書中，於言及第一結構「電性連接」於第二結構的情況下，第一結構可直接連接於第二結構，第一結構亦可經由配線、半導體構件或電晶體（transistor）等而連接於第二結構。例如，於將三個電晶體串聯連接的情況下，即便第二個電晶體為斷開（OFF）狀態，第一個電晶體亦「電性連接」於第三個電晶體。
另外，於本說明書中，於言及第一結構「連接於第二結構與第三結構之間」的情況下，有時指將第一結構、第二結構及第三結構串聯連接，且第二結構經由第一結構而連接於第三結構。
另外，於本說明書中，於言及電路等使兩條配線等「導通」的情況下，例如有時指該電路等包含電晶體等，該電晶體等設置於兩條配線之間的電流路徑上，該電晶體等成為接通（ON）狀態。
另外，於本說明書中，將平行於基板的上表面的規定方向稱為X方向，將平行於基板的上表面且與X方向垂直的方向稱為Y方向，將垂直於基板的上表面的方向稱為Z方向。
另外，於本說明書中，有時將沿著規定面的方向稱為第一方向，將沿著該規定面且與第一方向交叉的方向稱為第二方向，將與該規定面交叉的方向稱為第三方向。該些第一方向、第二方向及第三方向可與X方向、Y方向及Z方向中的任一者對應，亦可不對應。
另外，於本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著所述Z方向自基板離開的方向稱為上，將沿著Z方向接近基板的方向稱為下。另外，關於某個結構，於言及下表面或下端的情況下，是指該結構的基板側的面或端部，於言及上表面或上端的情況下，是指該結構的與基板相反之側的面或端部。另外，將與X方向或Y方向交叉的面稱為側面等。
[第一實施方式] [電路結構] 圖1是表示第一實施方式的半導體記憶裝置的結構的示意性的框圖。圖2～圖4是表示半導體記憶裝置的一部分結構的示意性的電路圖。
再者，於圖1中圖示了多個控制端子等。該些多個控制端子有時表示為與高有效訊號（正邏輯訊號）對應的控制端子。另外，多個控制端子有時表示為與低有效訊號（負邏輯訊號）對應的控制端子。另外，多個控制端子有時表示為與高有效訊號及低有效訊號此兩者對應的控制端子。於圖1中，與低有效訊號對應的控制端子的符號包含上線（overline）。於本說明書中，與低有效訊號對應的控制端子的符號包含斜線（「/」）。再者，圖1的記載是例示，具體的形態能夠適宜調整。例如，亦能夠將一部分或全部高有效訊號設為低有效訊號，或者將一部分或全部低有效訊號設為高有效訊號。
如圖1所示，半導體記憶裝置包括記憶體胞元陣列MCA與周邊電路PC。周邊電路PC包括：電壓生成電路VG、列解碼器（row decoder）RD、感測放大器模組SAM、以及定序器SQC。另外，周邊電路PC包括：高速緩衝記憶體CM、位址暫存器ADR、命令暫存器CMR、以及狀態暫存器STR。另外，周邊電路PC包括輸入輸出控制電路I/O與邏輯電路CTR。
[記憶體胞元陣列MCA的電路結構] 如圖2所示，記憶體胞元陣列MCA包括多個記憶體區塊BLK。該些多個記憶體區塊BLK分別包括多個串單元SU。該些多個串單元SU分別包括多個記憶體串（memory string）MS。該些多個記憶體串MS的一端分別經由位元線BL而連接於周邊電路PC。另外，該些多個記憶體串MS的另一端分別經由共用的源極線SL而連接於周邊電路PC。
記憶體串MS包括：汲極側選擇電晶體STD、多個記憶體胞元MC（記憶體電晶體）、源極側選擇電晶體STS、以及源極側選擇電晶體STSb。汲極側選擇電晶體STD、多個記憶體胞元MC、源極側選擇電晶體STS、及源極側選擇電晶體STSb串聯連接於位元線BL與源極線SL之間。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體（STD、STS、STSb）。
記憶體胞元MC為電場效應型的電晶體。記憶體胞元MC包括：半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶體胞元MC的臨限值電壓根據電荷蓄積膜中的電荷量而變化。記憶體胞元MC記憶一位元或多位元的資料。再者，與一個記憶體串MS對應的多個記憶體胞元MC的閘極電極分別由字線WL的一部分來實現。該些字線WL分別作為一個記憶體區塊BLK中的所有記憶體串MS中所包含的記憶體胞元MC的閘極電極發揮功能。
選擇電晶體（STD、STS、STSb）為電場效應型的電晶體。選擇電晶體（STD、STS、STSb）包括：半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。選擇電晶體（STD、STS、STSb）的閘極電極分別由選擇閘極線（SGD、SGS、SGSb）的一部分來實現。一條汲極側選擇閘極線SGD作為一個串單元SU中的所有記憶體串MS中所包含的汲極側選擇電晶體STD的閘極電極發揮功能。一條源極側選擇閘極線SGS作為一個記憶體區塊BLK中的所有記憶體串MS中所包含的源極側選擇電晶體STS的閘極電極發揮功能。一條源極側選擇閘極線SGSb作為一個記憶體區塊BLK中的所有記憶體串MS中所包含的源極側選擇電晶體STSb的閘極電極發揮功能。
[電壓生成電路VG的電路結構] 例如，如圖3所示，電壓生成電路VG（圖1）包括多個電壓生成單元vg1～vg3。電壓生成單元vg1～電壓生成單元vg3於讀出動作、寫入動作及擦除動作中，生成規定大小的電壓，並經由電壓供給線L VG1、電壓供給線L VG2、電壓供給線L VG3輸出。自各電壓生成單元vg1～vg3輸出的動作電壓是依照來自定序器SQC的控制訊號等來適宜調整。
電壓生成單元vg1為電荷泵電路等升壓電路。電壓生成單元vg1於寫入動作中對電源電壓V CC進行升壓，輸出向選擇字線供給的電壓（後述的電壓V PGM-α（圖13））。另外，電壓生成單元vg1亦可於擦除動作中對電源電壓V CC進行升壓，輸出後述的擦除電壓V ERA。電壓生成單元vg1的輸出端子連接於電壓供給線L VG1。電壓供給線L VG1電性連接於電壓生成單元vg2。
電壓生成單元vg2例如為調節器等降壓電路。電壓生成單元vg2於讀出動作中輸出後述的讀出通過電壓V READ。另外，電壓生成單元vg2於寫入動作中輸出後述的寫入通過電壓V PASS。
電壓生成單元vg3例如為調節器等降壓電路。電壓生成單元vg3於讀出動作中輸出後述的讀出電壓。另外，電壓生成單元vg3於寫入動作中輸出後述的驗證電壓。
[列解碼器RD的電路結構] 例如，如圖3所示，列解碼器RD包括：區塊解碼器（block decoder）BLKD、字線解碼器WLD、驅動器電路DRV、以及未圖示的位址解碼器。
區塊解碼器BLKD包括多個區塊解碼單元（block decoding unit）blkd。多個區塊解碼單元blkd與記憶體胞元陣列MCA中的多個記憶體區塊BLK對應。區塊解碼單元blkd包括多個電晶體T BLK。多個電晶體T BLK與記憶體區塊BLK中的多條字線WL對應。電晶體T BLK例如是電場效應型的N型金氧半導體（N metal oxide semiconductor，NMOS）電晶體。電晶體T BLK的汲極電極連接於字線WL。電晶體T BLK的源極電極連接於電壓供給線CG。電壓供給線CG連接於區塊解碼器BLKD中的所有區塊解碼單元blkd。電晶體T BLK的閘極電極連接於訊號供給線BLKSEL。訊號供給線BLKSEL與所有的區塊解碼單元blkd對應地設置有多個。另外，訊號供給線BLKSEL連接於區塊解碼單元blkd中的所有電晶體T BLK。
於讀出動作、寫入動作等中，例如，與位址暫存器ADR（圖1）中的位址資料D ADD中所包含的區塊位址對應的一條訊號供給線BLKSEL的電壓成為「H」狀態，其他訊號供給線BLKSEL的電壓成為「L」狀態。例如，向一條訊號供給線BLKSEL供給具有正大小的規定驅動電壓，向其他訊號供給線BLKSEL供給接地電壓V SS等。藉此，與該區塊位址對應的一個記憶體區塊BLK中的所有字線WL與所有電壓供給線CG導通。另外，其他記憶體區塊BLK中的所有字線WL成為浮動狀態。
字線解碼器WLD包括多個字線解碼單元wld。多個字線解碼單元wld與記憶體串MS中的多個記憶體胞元MC對應。於圖示的例子中，字線解碼單元wld包括兩個電晶體T WLS、T WLU。電晶體T WLS、電晶體T WLU例如是電場效應型的NMOS電晶體。電晶體T WLS、電晶體T WLU的汲極電極連接於電壓供給線CG。電晶體T WLS的源極電極連接於電壓供給線CG S。電晶體T WLU的源極電極連接於電壓供給線CG U。電晶體T WLS的閘極電極連接於訊號供給線WLSEL S。電晶體T WLU的閘極電極連接於訊號供給線WLSEL U。訊號供給線WLSEL S與所有字線解碼單元wld中所包含的其中一個電晶體T WLS對應地設置有多個。訊號供給線WLSEL U與所有字線解碼單元wld中所包含的另一個電晶體T WLU對應地設置有多個。
於讀出動作、寫入動作等中，例如，與和位址暫存器ADR（圖1）中的位址資料D ADD中所包含的頁面位址對應的一個字線解碼單元wld對應的訊號供給線WLSEL S的電壓成為「H」狀態，與其對應的WLSEL U的電壓成為「L」狀態。另外，與除此以外的字線解碼單元wld對應的訊號供給線WLSEL S的電壓成為「L」狀態，與其對應的WLSEL U的電壓成為「H」狀態。另外，向電壓供給線CG S供給與選擇字線WL S對應的電壓。另外，向電壓供給線CG U供給與非選擇字線WL U對應的電壓。藉此，向與所述頁面位址對應的一條字線WL供給與選擇字線WL S對應的電壓。另外，向其他字線WL供給與非選擇字線WL U對應的電壓。
驅動器電路DRV例如包括四個電晶體T DRV1～T DRV4。電晶體T DRV1～電晶體T DRV4例如是電場效應型的NMOS電晶體。電晶體T DRV1～電晶體T DRV3的汲極電極連接於電壓供給線CG S。電晶體T DRV4的汲極電極連接於電壓供給線CG U。電晶體T DRV1的源極電極經由電壓供給線L VG1而連接於電壓生成單元vg1的輸出端子。電晶體T DRV2、電晶體T DRV4的源極電極經由電壓供給線L VG2而連接於電壓生成單元vg2的輸出端子。電晶體T DRV3的源極電極經由電壓供給線L VG3而連接於電壓生成單元vg3的輸出端子。於電晶體T DRV1～電晶體T DRV4的閘極電極分別連接訊號供給線VSEL1～訊號供給線VSEL4。
於讀出動作、寫入動作等中，例如，與電壓供給線CG S對應的多條訊號供給線VSEL1～VSEL3中的一個電壓成為「H」狀態，其他電壓成為「L」狀態。另外，與電壓供給線CG U對應的訊號供給線VSEL4的電壓成為「H」狀態。
未圖示的位址解碼器例如依照來自定序器SQC（圖1）的控制訊號，依次參照位址暫存器ADR（圖1）中的位址資料D ADD中所包含的列位址（row address）RA。列位址RA包含所述區塊位址及頁面位址。位址解碼器將所述訊號供給線BLKSEL、訊號供給線WLSEL S、訊號供給線WLSEL U的電壓控制為「H」狀態或「L」狀態。
再者，於圖3的例子中，於列解碼器RD中，對一個記憶體區塊BLK設置各一個區塊解碼單元blkd。然而，該結構能夠適宜變更。例如，亦可對兩個以上的記憶體區塊BLK設置各一個區塊解碼單元blkd。
[感測放大器模組SAM的電路結構] 例如，如圖4所示，感測放大器模組SAM包括多個感測放大器SA。該些多個感測放大器SA分別電性連接於多條位元線BL。另外，於多個感測放大器SA與多條位元線BL之間的電流路徑上分別設置有多個電晶體T BL。該些多個電晶體T BL的閘極電極連接於共用的訊號供給線BLS。另外，該些多個電晶體T BL的汲極電極除了位元線BL之外，亦電性連接於後述的輸出擦除電壓V ERA的結構（例如，圖3的電壓生成單元vg1）。
[高速緩衝記憶體CM的電路結構] 高速緩衝記憶體CM（圖1）包括多個鎖存電路。多個鎖存電路經由配線DBUS而連接於感測放大器模組SAM。該些多個鎖存電路中所包含的資料DAT被依次傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
另外，於高速緩衝記憶體CM連接未圖示的解碼電路及開關電路。解碼電路對位址暫存器ADR中的位址資料D ADD中所包含的行位址（column address）CA進行解碼。開關電路根據解碼電路的輸出訊號使與行位址CA對應的鎖存電路與匯流排DB（圖1）導通。
[定序器SQC的電路結構] 定序器SQC（圖1）依照保持於命令暫存器CMR中的命令資料D CMD，向列解碼器RD、感測放大器模組SAM、及電壓生成電路VG輸出內部控制訊號。另外，定序器SQC適宜將表示自身的狀態的狀態資料D ST輸出至狀態暫存器STR。
另外，定序器SQC生成就緒/忙碌訊號，並輸出至端子RY//BY。於端子RY//BY的電壓為「L」狀態的期間中，基本上禁止向半導體記憶裝置的訪問。另外，於端子RY//BY的電壓為「H」狀態的期間中，允許向半導體記憶裝置的訪問。
[輸入輸出控制電路I/O的電路結構] 輸入輸出控制電路I/O包括：資料訊號輸入輸出端子DQ0～資料訊號輸入輸出端子DQ7、觸發訊號輸入輸出端子DQS、觸發訊號輸入輸出端子/DQS、多個輸入電路、多個輸出電路、移位暫存器、以及緩衝電路。多個輸入電路、多個輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓V CCQ及接地電壓V SS的端子。
經由資料訊號輸入輸出端子DQ0～資料訊號輸入輸出端子DQ7輸入的資料根據來自邏輯電路CTR的內部控制訊號，自緩衝電路輸出至高速緩衝記憶體CM、位址暫存器ADR或命令暫存器CMR。另外，經由資料訊號輸入輸出端子DQ0～資料訊號輸入輸出端子DQ7輸出的資料根據來自邏輯電路CTR的內部控制訊號，自高速緩衝記憶體CM或狀態暫存器STR輸入至緩衝電路。
多個輸入電路例如包含連接於資料訊號輸入輸出端子DQ0～資料訊號輸入輸出端子DQ7中的任一者或觸發訊號輸入輸出端子DQS、觸發訊號輸入輸出端子/DQS此兩者的比較器。多個輸出電路例如包含連接於資料訊號輸入輸出端子DQ0～資料訊號輸入輸出端子DQ7中的任一者或觸發訊號輸入輸出端子DQS、觸發訊號輸入輸出端子/DQS中的任一者的片外驅動器（Off Chip Driver，OCD）電路。
[邏輯電路CTR的電路結構] 邏輯電路CTR（圖1）經由外部控制端子/CEn、外部控制端子CLE、外部控制端子ALE、外部控制端子/WE、外部控制端子/RE、外部控制端子RE接收外部控制訊號，並與此相應地向輸入輸出控制電路I/O輸出內部控制訊號。
[半導體記憶裝置的結構] 圖5是表示半導體記憶裝置的一部分結構的示意性的平面圖。圖6是表示半導體記憶裝置的一部分結構的示意性的立體圖。再者，圖6是用於對半導體記憶裝置的示意性的結構進行說明的圖，並不表示具體的結構的數量、形狀、配置等。圖7是圖5的A所示的部分的示意性的放大圖。圖8是圖6的B所示的部分的示意性的放大圖。
例如，如圖5所示，半導體記憶裝置包括半導體基板100。於圖示的例子中，於半導體基板100設置有沿X方向及Y方向排列的四個記憶體胞元陣列區域R MCA。
例如，如圖6所示，半導體記憶裝置包括：半導體基板100、設置於半導體基板100上的電晶體層L TR、設置於電晶體層L TR的上方的記憶體胞元陣列層L MCA、以及設置於記憶體胞元陣列層L MCA的上方的配線層M0。
[半導體基板100的結構] 半導體基板100例如是包括包含硼（B）等P型的雜質的P型矽（Si）的半導體基板。於半導體基板100的表面上設置有包含磷（P）等N型的雜質的N型阱區域、包含硼（B）等P型的雜質的P型阱區域、未設置N型阱區域及P型阱區域的半導體基板區域、以及絕緣區域100I。
[電晶體層L TR的結構] 例如，如圖6所示，於半導體基板100的上表面隔著絕緣層設置有配線層GC。配線層GC包含與半導體基板100的表面相向的多個電極gc。該些多個電極gc分別作為構成周邊電路PC的多個電晶體Tr的閘極電極及多個電容器的電極等發揮功能。該些多個電極gc分別連接於接觸電極CS。接觸電極CS例如亦可包含氮化鈦（TiN）等的阻擋（barrier）導電膜及鎢（W）等的金屬膜的積層膜等。另外，該些多個接觸電極CS連接於配線層D0、配線層D1、配線層D2中所包含的多條配線。該些多條配線例如亦可包含氮化鈦（TiN）等的阻擋導電膜及鎢（W）等的金屬膜的積層膜等。
[記憶體胞元陣列層L MCA的結構] 例如，如圖5所示，於記憶體胞元陣列層L MCA的記憶體胞元陣列區域R MCA中，設置有沿Y方向排列的多個記憶體區塊BLK。例如，如圖7所示，記憶體區塊BLK包括沿Y方向排列的多個串單元SU。於在Y方向上相鄰的兩個記憶體區塊BLK之間，設置有氧化矽（SiO 2）等的區塊間絕緣層ST。例如，如圖7所示，於在Y方向上相鄰的兩個串單元SU之間，設置有氧化矽（SiO 2）等串單元間絕緣層SHE。
例如，如圖6所示，記憶體區塊BLK包括：沿Z方向排列的多個導電層110、沿Z方向延伸的多個半導體柱120、以及分別設置於多個導電層110與多個半導體柱120之間的多個閘極絕緣膜130。
導電層110是沿X方向延伸的大致板狀的導電層。導電層110亦可包含氮化鈦（TiN）等的阻擋導電膜及鎢（W）等的金屬膜的積層膜等。另外，導電層110例如亦可包括包含磷（P）或硼（B）等雜質的多晶矽等。於沿Z方向排列的多個導電層110之間設置有氧化矽（SiO 2）等的絕緣層101。另外，於導電層110的X方向的一端部，設置有沿Z方向延伸的接觸電極CC。
例如，如圖6所示，於導電層110的下方設置有導電層111。導電層111例如亦可包括包含磷（P）或硼（B）等雜質的多晶矽等。另外，於導電層111與導電層110之間設置有絕緣層101。
於導電層111的下方設置有導電層112。導電層112例如亦可包括包含磷（P）或硼（B）等雜質的多晶矽等。另外，導電層112例如亦可包含鎢（W）等金屬、矽化鎢等導電層或其他導電層。另外，於導電層112與導電層111之間設置有絕緣層101。
導電層112作為源極線SL（圖2）發揮功能。導電層112例如對於記憶體胞元陣列區域R MCA（圖5）中所包含的所有記憶體區塊BLK以共用的方式設置。
導電層111作為源極側選擇閘極線SGSb（圖2）及與其連接的多個源極側選擇電晶體STSb的閘極電極發揮功能。導電層111於每個記憶體區塊BLK中電性獨立。
另外，多個導電層110中位於最下層的一個或多個導電層110作為源極側選擇閘極線SGS（圖2）及與其連接的多個源極側選擇電晶體STS的閘極電極發揮功能。該些多個導電層110於每個記憶體區塊BLK中電性獨立。
另外，位於較其更靠上方處的多個導電層110作為字線WL（圖2）及與其連接的多個記憶體胞元MC（圖2）的閘極電極發揮功能。該些多個導電層110於每個記憶體區塊BLK中電性獨立。
另外，位於較其更靠上方處的一個或多個導電層110作為汲極側選擇閘極線SGD及與其連接的多個汲極側選擇電晶體STD（圖2）的閘極電極發揮功能。例如，如圖7所例示，該些多個導電層110的Y方向的寬度Y SGD小於其他導電層110的Y方向的寬度Y WL。另外，例如，如圖7所例示，於在Y方向上相鄰的兩個導電層110之間設置有所述串單元間絕緣層SHE。該些多個導電層110分別於每個串單元SU中電性獨立。
例如，如圖7所示，半導體柱120沿X方向及Y方向以規定圖案排列。半導體柱120作為一個記憶體串MS（圖2）中所包含的多個記憶體胞元MC及選擇電晶體（STD、STS、STSb）的通道區域發揮功能。半導體柱120例如為多晶矽（Si）等的半導體層。例如，如圖6所示，半導體柱120具有大致圓筒狀的形狀，於中心部分設置有氧化矽等的絕緣層125。
半導體柱120的外周面分別由多個導電層110及導電層111包圍，並與該些多個導電層110及導電層111相向。半導體柱120的下端連接於導電層112。半導體柱120的上端經由包含磷（P）等N型的雜質的雜質區域121、接觸電極Ch、接觸電極Vy而連接於位元線BL。位元線BL沿Y方向延伸，並沿X方向排列。
閘極絕緣膜130具有覆蓋半導體柱120的外周面的大致圓筒狀的形狀。例如，如圖8所示，閘極絕緣膜130包括：積層於半導體柱120與導電層110之間的隧穿絕緣膜131、電荷蓄積膜132及阻擋（block）絕緣膜133。隧穿絕緣膜131及阻擋絕緣膜133例如是氧化矽（SiO 2）等的絕緣膜。電荷蓄積膜132例如是氮化矽（Si 3N 4）等的能夠蓄積電荷的膜。隧穿絕緣膜131、電荷蓄積膜132、及阻擋絕緣膜133具有大致圓筒狀的形狀，且沿著除半導體柱120與導電層112的接觸部以外的半導體柱120的外周面沿Z方向延伸。
再者，於圖8中示出了閘極絕緣膜130包括氮化矽等的電荷蓄積膜132的例子。然而，閘極絕緣膜130例如亦可包括包含N型或P型的雜質的多晶矽等的浮動閘極。
[讀出動作] 接著，對本實施方式的半導體記憶裝置的讀出動作進行說明。圖9是用於對讀出動作進行說明的示意性的剖面圖。
再者，於以下的說明中，有時將成為動作的對象的字線WL稱為選擇字線WL S，將除此以外的字線WL稱為非選擇字線WL U。另外，於以下的說明中，說明對成為動作的對象的串單元SU中所包含的多個記憶體胞元MC中與選擇字線WL S連接者（以下，有時稱為「選擇記憶體胞元MC」）執行讀出動作的例子。另外，於以下的說明中，有時將包含此種多個選擇記憶體胞元MC的結構稱為選擇頁面PG。
於讀出動作中，例如，向位元線BL供給電壓V DD。另外，向源極線SL供給電壓V SRC。電壓V SRC可大於接地電壓V SS，亦可與接地電壓V SS相等。電壓V DD大於電壓V SRC。
另外，於讀出動作中，向汲極側選擇閘極線SGD供給電壓V SG。電壓V SG大於電壓V DD。另外，電壓V SG與電壓V DD的電壓差大於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時的臨限值電壓。因此，於汲極側選擇電晶體STD的通道區域中形成電子的通道，並傳輸電壓V DD。
另外，於讀出動作中，向源極側選擇閘極線SGS、源極側選擇閘極線SGSb供給電壓V SG。電壓V SG大於電壓V SRC。另外，電壓V SG與電壓V SRC的電壓差大於使源極側選擇電晶體STS、源極側選擇電晶體STSb作為NMOS電晶體發揮功能時的臨限值電壓。因此，於源極側選擇電晶體STS、源極側選擇電晶體STSb的通道區域中形成電子的通道，並傳輸電壓V SRC。
另外，於讀出動作中，向非選擇字線WL U供給讀出通過電壓V READ。讀出通過電壓V READ大於電壓V DD、電壓V SRC。另外，無論記憶體胞元MC中所記錄的資料如何，讀出通過電壓V READ與電壓V DD、電壓V SRC的電壓差均大於使記憶體胞元MC作為NMOS電晶體發揮功能時的臨限值電壓。因此，於非選擇記憶體胞元MC的通道區域中形成電子的通道，並向選擇記憶體胞元MC傳輸電壓V DD、電壓V SRC。
另外，於讀出動作中，向選擇字線WL S供給讀出電壓V CGR。讀出電壓V CGR小於讀出通過電壓V READ。讀出電壓V CGR與讀出電壓V SRC的電壓差大於記錄了一部分資料的記憶體胞元MC的臨限值電壓。因此，記錄了一部分資料的記憶體胞元MC成為接通（ON）狀態。因此，於與此種記憶體胞元MC連接的位元線BL流動電流。另一方面，讀出電壓V CGR與讀出電壓V SRC的電壓差小於記錄了一部分資料的記憶體胞元MC的臨限值電壓。因此，記錄了一部分資料的記憶體胞元MC成為斷開（OFF）狀態。因此，於與此種記憶體胞元MC連接的位元線BL未流動電流。
另外，於讀出動作中，藉由感測放大器模組SAM（圖1）檢測是否於位元線BL流動電流，藉此檢測記憶體胞元MC的接通（ON）狀態/斷開（OFF）狀態，藉此獲取表示記憶體胞元MC的狀態的資料。
另外，於讀出動作中，根據需要對表示所述記憶體胞元MC的狀態的資料執行與（AND）、或（OR）等運算處理，藉此算出記憶體胞元MC中所記錄的資料。
[寫入動作] 接著，對本實施方式的半導體記憶裝置的寫入動作進行說明。圖10是用於對寫入動作進行說明的示意性的剖面圖。
再者，於以下的說明中，說明對與選擇頁面PG對應的多個選擇記憶體胞元MC執行寫入動作的例子。
於寫入動作中，例如，向與多個選擇記憶體胞元MC中進行臨限值電壓的調整者連接的位元線BL W供給電壓V SRC。另外，向與多個選擇記憶體胞元MC中不進行臨限值電壓的調整者連接的位元線BL P供給電壓V DD。以下，有時將多個選擇記憶體胞元MC中進行臨限值電壓的調整者稱為「寫入記憶體胞元MC」，將不進行臨限值電壓的調整者稱為「禁止記憶體胞元MC」。
另外，於寫入動作中，向汲極側選擇閘極線SGD供給電壓V SGD。
電壓V SGD大於電壓V SRC。另外，電壓V SGD與電壓V SRC的電壓差大於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時的臨限值電壓。因此，於與位元線BL W連接的汲極側選擇電晶體STD的通道區域中形成電子的通道，並傳輸電壓V SRC。
另一方面，電壓V SGD與電壓V DD的電壓差小於使汲極側選擇電晶體STD作為NMOS電晶體發揮功能時的臨限值電壓。因此，與位元線BL P連接的汲極側選擇電晶體STD成為斷開（OFF）狀態。
另外，於寫入動作中，向源極線SL供給電壓V SRC，向源極側選擇閘極線SGS、源極側選擇閘極線SGSb供給接地電壓V SS。藉此，源極側選擇電晶體STS、源極側選擇電晶體STSb成為斷開（OFF）狀態。
另外，於寫入動作中，向非選擇字線WL U供給寫入通過電壓V PASS。寫入通過電壓V PASS大於讀出通過電壓V READ。另外，無論記憶體胞元MC中所記錄的資料如何，寫入通過電壓V PASS與電壓V SRC的電壓差均大於使記憶體胞元MC作為NMOS電晶體發揮功能時的臨限值電壓。因此，於非選擇記憶體胞元MC的通道區域中形成電子的通道，並向寫入記憶體胞元MC傳輸電壓V SRC。
另外，於寫入動作中，向選擇字線WL S供給程式電壓V PGM。程式電壓V PGM大於寫入通過電壓V PASS。
此處，例如，如圖10所示，向與位元線BL W連接的半導體柱120的通道供給電壓V SRC。於此種半導體柱120與選擇字線WL S之間產生相對較大的電場。藉此，半導體柱120的通道中的電子經由隧穿絕緣膜131（圖8）而隧穿至電荷蓄積膜132（圖8）中。藉此，寫入記憶體胞元MC的臨限值電壓增大。
另外，與位元線BL P連接的半導體柱120的通道成為電浮動狀態，該通道的電位藉由與非選擇字線WL U的電容耦合而上升至寫入通過電壓V PASS左右。於此種半導體柱120與選擇字線WL S之間，僅產生小於所述電場的電場。因此，半導體柱120的通道中的電子不隧穿至電荷蓄積膜132（圖8）中。因此，禁止記憶體胞元MC的臨限值電壓不增大。
[擦除動作] 接著，對本實施方式的半導體記憶裝置的擦除動作進行說明。圖11是用於對擦除動作進行說明的示意性的剖面圖。
再者，於以下的說明中，說明對成為動作的對象的記憶體區塊BLK執行擦除動作的例子。
於擦除動作中，向位元線BL及源極線SL供給擦除電壓V ERA。擦除電壓V ERA例如可大於程式電壓V PGM，亦可與程式電壓V PGM相等。
另外，於擦除動作中，向汲極側選擇閘極線SGD供給電壓V SG'。電壓V SG'小於擦除電壓V ERA。藉此，於汲極側選擇電晶體STD中產生閘極誘導汲極漏電流（Gate Induced Drain Leakage，GIDL），產生電子-電洞對。另外，電子向位元線BL側移動，電洞向記憶體胞元MC側移動。
另外，於擦除動作中，向源極側選擇閘極線SGS、源極側選擇閘極線SGSb供給電壓V SG''。電壓V SG''小於擦除電壓V ERA。藉此，於源極側選擇電晶體STS、源極側選擇電晶體STSb中產生GIDL，產生電子-電洞對。另外，電子向源極線SL側移動，電洞向記憶體胞元MC側移動。
另外，於擦除動作中，向字線WL供給接地電壓V SS。藉此，半導體柱120的通道中的電洞經由隧穿絕緣膜131（圖8）而隧穿至電荷蓄積膜132（圖8）中。藉此，記憶體胞元MC的臨限值電壓減少。
再者，於擦除動作中，參照圖4而說明的電晶體T BL成為斷開（OFF）狀態。因此，於擦除動作中，感測放大器模組SAM自位元線BL電性隔離。
[程式電壓V PGM的生成方法] 如參照圖10而說明般，於第一實施方式的半導體記憶裝置中，向選擇字線WL S供給程式電壓V PGM。此處，程式電壓V PGM是於半導體記憶裝置中使用的電壓中相對較大的電壓。因此，有時關於周邊電路PC中的控制程式電壓V PGM的結構的耐壓、可靠性壽命等產生擔憂。
因此，於第一實施方式的半導體記憶裝置中，藉由如下方法生成程式電壓V PGM，藉此，抑制了與所述耐壓、可靠性壽命等相關的擔憂的發生。
圖12是用於對本實施方式的半導體記憶裝置的寫入動作進行說明的示意性的電路圖。圖13是用於對所述寫入動作進行說明的示意性的波形圖。
於圖12中例示了一個記憶體胞元MC。另外，於圖12中例示了與該記憶體胞元MC連接的字線WLa與其他字線WLb。此兩條字線WLa、WLb分別經由電晶體Ta、電晶體Tb、及電壓供給線Lwla、電壓供給線Lwlb而連接於周邊電路PC中的其他結構。另外，於電晶體Ta、電晶體Tb的閘極電極連接有共用的訊號供給線Lg1。另外，記憶體胞元MC經由位元線BL及電晶體T BL而連接於周邊電路PC。另外，於電晶體T BL的閘極電極連接有訊號供給線Lg2。
再者，電晶體Ta、電晶體Tb例如亦可為參照圖3而說明的電晶體T BLK。另外，訊號供給線Lg1亦可為參照圖3而說明的訊號供給線BLKSEL。另外，電壓供給線Lwla、電壓供給線Lwlb例如亦可為參照圖3而說明的電壓供給線CG。另外，訊號供給線Lg2亦可為參照圖4而說明的訊號供給線BLS。
另外，如圖12所示，本實施方式的半導體記憶裝置包括連接於字線WLa、字線WLb的電容器Cba、電容器Cbb與以共用的方式連接於該些電容器Cba、電容器Cbb的配線Lb。
如圖13所示，於本實施方式的寫入動作的時機t101，向電壓供給線Lwla、電壓供給線Lwlb供給寫入通過電壓V PASS，向訊號供給線Lg1供給電壓V PGMH，向配線Lb供給接地電壓V SS，向位元線BL W供給電壓V SRC，向訊號供給線Lg2供給電壓V DD。電壓V PGMH例如是和後述的電壓V PGM-α與電晶體Ta、電晶體Tb的臨限值電壓之和為相同程度或較其大的電壓。於時機t101，向字線WLa、字線WLb傳輸寫入通過電壓V PASS。
於時機t102，向電壓供給線Lwla供給電壓V PGM-α。電壓V PGM-α小於程式電壓V PGM。藉此，向字線WLa傳輸電壓V PGM-α。
於時機t103，向訊號供給線Lg1、訊號供給線Lg2供給接地電壓V SS。藉此，字線WLa、字線WLb及位元線BL成為浮動狀態。再者，訊號供給線Lg1的電壓只要是電晶體Ta、電晶體Tb成為斷開（OFF）狀態的電壓，則可並非接地電壓V SS。
於時機t104，將配線Lb的電壓自接地電壓V SS上升至電壓α。
此處，如參照圖12而說明般，於配線Lb與字線WLa、字線WLb之間設置有電容器Cba、電容器Cbb。因此，當將配線Lb的電壓自接地電壓V SS上升至電壓α時，字線WLa、字線WLb的電壓亦增大電壓α。藉此，字線WLa的電壓上升至程式電壓V PGM。另外，於圖示的例子中，字線WLb的電壓增大至大於寫入通過電壓V PASS的電壓V PASS+α。
另外，當字線WLa、字線WLb的電壓增大電壓α時，藉由字線WL-半導體柱120間的電容耦合，形成於半導體柱120的外周面的電子的通道的電位亦增大電壓α左右。藉此，位元線BL的電壓亦增大電壓α左右。於圖示的例子中，位元線BL的電壓增大至電壓V SRC+α。
再者，於圖示的例子中，於時機t104，向電壓供給線Lwla、電壓供給線Lwlb供給接地電壓V SS。
於時機t105，向訊號供給線Lg2供給電壓V DD。藉此，向位元線BL傳輸電壓V SRC。藉此，向各配線供給參照圖10而說明般的電壓。
於時機t106，將配線Lb的電壓自電壓α下降至接地電壓V SS。另外，向訊號供給線Lg1供給電壓V PGMH。藉此，字線WLa、字線WLb中的電荷被放電，下降至接地電壓V SS。
於時機t107，將訊號供給線Lg1、訊號供給線Lg2的電壓下降至接地電壓V SS為止。
此處，於例如電晶體Ta、電晶體Tb是參照圖3而說明的電晶體T BLK、且電壓供給線Lwla、電壓供給線Lwlb是參照圖3而說明的電壓供給線CG的情況下，於寫入動作時自電壓生成單元vg1的輸出端子至電晶體T BLK的源極端子為止的電流路徑上的最大的電壓是小於程式電壓V PGM的電壓V PGM-α。
根據此種方法，所傳輸的電壓降低，因此能夠抑制與設置於所述電流路徑上的電晶體T WLS、電晶體T WLU、電晶體T DRV1、電晶體T DRV3及電壓生成單元vg1的耐壓、可靠性壽命等相關的擔憂的發生。另外，能夠採用較電路面積小的電晶體。另外，能夠減小向所述電晶體T BLK等的閘極電極供給的最大的電壓V PGMH，藉此，能夠抑制電晶體T BLK間的漏電流的產生。
[第二實施方式] 接著，參照圖14對第二實施方式的半導體記憶裝置進行說明。圖14是用於對本實施方式的半導體記憶裝置的寫入動作進行說明的示意性的波形圖。
第二實施方式的半導體記憶裝置基本上與第一實施方式的半導體記憶裝置同樣地構成。但是，第二實施方式的半導體記憶裝置的寫入動作的一部分與第一實施方式的半導體記憶裝置的寫入動作的一部分不同。
如圖14所示，本實施方式的寫入動作的時機t201、時機t202下的動作與第一實施方式的寫入動作的時機t101、時機t102下的動作相同。
於時機t203，向訊號供給線Lg1供給電壓V1，向訊號供給線Lg2供給接地電壓V SS。此處，電壓V1大於寫入通過電壓V PASS。另外，電壓V1與寫入通過電壓V PASS之間的電壓差大於電晶體Tb的臨限值電壓。因此，電晶體Tb維持於接通（ON）狀態。另一方面，電壓V1與電壓V PGM-α之間的電壓差小於電晶體Ta的臨限值電壓。因此，電晶體Ta成為斷開（OFF）狀態。藉此，字線WLa選擇性地成為浮動狀態。
於時機t204，將配線Lb的電壓自接地電壓V SS上升至電壓α。此處，字線WLa的電壓與第一實施方式同樣地，上升至程式電壓V PGM。另一方面，字線WLb的電壓維持於寫入通過電壓V PASS。再者，於圖示的例子中，於時機t204，電壓供給線Lwla的電壓維持於電壓V PGM-α。這是為了將電晶體Ta維持於斷開（OFF）狀態。另外，電壓供給線Lwlb的電壓維持於寫入通過電壓V PASS。這是因為電晶體Tb為接通（ON）狀態。
時機t205～時機t207下的動作與第一實施方式的寫入動作的時機t105～時機t107下的動作基本上相同。但是，於時機t206，向電壓供給線Lwla、電壓供給線Lwlb供給接地電壓V SS。
根據此種方法，能夠將非選擇字線WL U的電壓維持於寫入通過電壓V PASS。
[第三實施方式] 接著，參照圖15對第三實施方式的半導體記憶裝置進行說明。圖15是用於對本實施方式的半導體記憶裝置的寫入動作進行說明的示意性的剖面圖。
第三實施方式的半導體記憶裝置基本上與第一實施方式或第二實施方式的半導體記憶裝置同樣地構成。但是，於第三實施方式的半導體記憶裝置中，源極線SL於每個串單元SU中電性獨立。於圖15中例示了作為源極線SL發揮功能的導電層312。導電層312基本上與導電層112同樣地構成。但是，導電層312於每個串單元SU中電性獨立。
於第三實施方式的半導體記憶裝置中，於寫入動作中，將不包含選擇頁面PG的串單元SU中的結構用作電容器Cba、電容器Cbb（圖12）。例如，於串單元SUa包含選擇頁面PG的情況下，與串單元SUb～串單元SUe對應的半導體柱120作為電容器Cba、電容器Cbb的其中一個電極發揮功能。另外，多個導電層110作為電容器Cba、電容器Cbb的另一個電極發揮功能。另外，與串單元SUb～串單元SUe對應的導電層312（源極線SL）作為配線Lb發揮功能。
第三實施方式的寫入動作基本上與第一實施方式或第二實施方式的寫入動作同樣地執行。但是，於第三實施方式的半導體記憶裝置的寫入動作中，例如，將與串單元SUa對應的導電層312的電壓設為較與串單元SUb～串單元SUe對應的導電層312的電壓大的電壓。另外，將源極側選擇閘極線SGS、源極側選擇閘極線SGSb的電壓調整為與串單元SUa對應的源極側選擇電晶體STS、源極側選擇電晶體STSb成為斷開（OFF）狀態、且與串單元SUb～串單元SUe對應的源極側選擇電晶體STS、源極側選擇電晶體STSb成為接通（ON）狀態般的大小。另外，於圖13的時機t104或圖14的時機t204，使與串單元SUb～串單元SUe對應的導電層312的電壓增大電壓α。伴隨於此，串單元SUb～串單元SUe中的半導體柱120的外周面上所形成的通道的電位增大α。另外，藉由半導體柱120與導電層110的電容耦合，導電層110的電壓增大α。
再者，於採用此種方法的情況下，若與串單元SUb～串單元SUe對應的導電層312的電壓為電壓V SRC左右，則有串單元SUb～串單元SUe中的記憶體胞元MC的臨限值電壓有發生變動之虞。因此，與串單元SUb～串單元SUe對應的導電層312的電壓理想的是至少大於電壓V SRC。
另外，於採用此種方法的情況下，若與串單元SUb～串單元SUe對應的導電層312的電壓為寫入通過電壓V PASS左右，則有於半導體柱120的外周面不形成電子的通道之虞。因此，與串單元SUb～串單元SUe對應的導電層312的電壓例如理想的是小於與寫入通過電壓V PASS和讀出通過電壓V READ的電壓差為相同程度的電壓V PASS-電壓V READ。
[第四實施方式] 接著，參照圖16及圖17對第四實施方式的半導體記憶裝置進行說明。圖16及圖17是表示本實施方式的半導體記憶裝置的一部分結構的示意性的剖面圖。再者，與圖16的XZ剖面對應的Y方向位置和與圖17的XZ剖面對應的Y方向位置不同。
第四實施方式的半導體記憶裝置基本上與第一實施方式或第二實施方式的半導體記憶裝置同樣地構成。但是，如圖17所示，第四實施方式的半導體記憶裝置包括覆蓋多個導電層110的X方向上的端部的絕緣層401及導電層410。導電層410作為參照圖12而說明的電容器Cba、電容器Cbb的其中一個電極及配線Lb發揮功能。
於圖16及圖17中圖示了沿Z方向排列的多個導電層110的、X方向上的端部。另外，於圖16中圖示了沿X方向排列的多個接觸電極CC。於圖17中圖示了導電層410及絕緣層401。導電層410例如亦可包含氮化鈦（TiN）等的阻擋導電膜及鎢（W）等的金屬膜的積層膜等。導電層410包括多個相向區域411與多個連接區域412。多個相向區域411分別沿X方向延伸，並與沿Z方向排列的多個導電層110的上表面分別相向。連接區域412分別沿Z方向延伸，並連接於高度位置不同的兩個相向區域。絕緣層401例如包含氧化矽（SiO 2）等。
[第五實施方式] 接著，對第五實施方式的半導體記憶裝置進行說明。
於第一實施方式～第四實施方式中，於將字線WL自周邊電路PC電性隔離的狀態下，利用電容耦合生成程式電壓V PGM，藉此，抑制與周邊電路PC中的結構的耐壓、可靠性壽命等相關的擔憂的發生。
然而，此種方法歸根結底不過是例示。例如，於寫入動作中，若向位元線BL供給負極性的電壓，則能夠減小於寫入動作中向選擇字線WL S供給的電壓。
圖18是用於對第五實施方式的半導體記憶裝置的寫入動作進行說明的示意性的剖面圖。第五實施方式的寫入動作基本上與參照圖10而說明的寫入動作同樣地執行。但是，於第五實施方式的寫入動作中，如圖18所示，向位元線BL、字線WL及汲極側選擇閘極線SGD供給的電壓較參照圖10而說明的各電壓低電壓β。
再者，於藉由此種方法執行寫入動作的情況下，例如，向位元線BL W供給負極性的電壓V SRC-β。於此種情況下，作為參照圖4而說明的電晶體T BL，理想的是採用能夠供給負極性的電壓的結構。以下，對該方面進行說明。
圖19是表示第一比較例的電晶體T BL的結構的示意性的剖面圖。於圖19中例示了電晶體T BL0作為電晶體T BL的結構例。電晶體T BL0設置於P型的半導體基板100。於半導體基板100的與源極電極CS S的接觸部分，設置有包含N型的雜質的雜質區域R n+。於半導體基板100的與汲極電極CS D的接觸部分，設置有包含N型的雜質的雜質區域R n+。半導體基板100的一部分作為電晶體T BL0的通道區域發揮功能。於該通道區域與汲極電極CS D之間，設置有包含N型的雜質的擴散區域R n-。另外，於半導體基板100設置有向半導體基板100供給基板電壓的電極CS Sub。向該電極CS Sub供給接地電壓V SS。
於此種結構中，例如，若向電晶體T BL0的源極電極CS S供給負極性的電壓，則電極CS Sub與源極電極CS S處於正向偏置的關係，從而有時於半導體基板100流動大電流。另外，藉此，有時裝置整體會被破壞。
圖20是表示第二比較例的電晶體T BL的結構的示意性的剖面圖。於圖20中例示了電晶體T BL1作為電晶體T BL的結構例。於圖20的例子中，於P型的半導體基板100設置有包含N型的雜質的N型阱W n。另外，於N型阱W n設置有包含P型的雜質的P型阱W p。電晶體T BL1基本上與電晶體T BL0同樣地構成。但是，電晶體T BL1設置於P型阱W p。再者，於圖20的例子中，於N型阱W n設置有電極CS Wn。另外，於P型阱W p設置有電極CS Wp。另外，向電極CS Wn供給電壓V DD，向電極CS Wp供給電壓V SS'。
於此種結構中，例如，於向電晶體T BL1的源極電極CS S供給負極性的電壓時，電極CS Wp的電壓V SS'亦設為負極性的電壓，藉此能夠較佳地傳輸負極性的電壓。
然而，於此種結構中，需要於半導體基板100設置N型阱W n及P型阱W p。藉此，有時電路面積增大。
因此，於本實施方式中，採用能夠於抑制電路面積的增大的同時較佳地傳輸負極性的電壓的電晶體作為電晶體T BL。
圖21是表示第五實施方式的電晶體T BL的結構的示意性的剖面圖。於圖21中例示了電晶體T BL2作為電晶體T BL的結構例。即，於圖21中例示了半導體基板100、與半導體基板100的上表面相向的半導體層510、以及設置於半導體基板100與半導體層510之間的氧化矽（SiO 2）等的閘極絕緣膜501。
於圖示的例子中，於半導體基板100的上表面上設置有包含N型的雜質的雜質區域R n+。該雜質區域R n+作為電晶體T BL2的閘極電極發揮功能。該雜質區域R n+連接於未圖示的接觸電極。該雜質區域R n+經由該接觸電極而連接於訊號供給線BLS（圖4）。
半導體層510例如是多晶矽（Si）等的半導體層。半導體層510包括源極區域511及汲極區域512與設置於它們之間的閘極區域513。
源極區域511設置於絕緣區域100I的上表面。源極區域511的上表面連接於源極電極CS S。於源極區域511中設置有包含N型的雜質的雜質區域R n+。
汲極區域512設置於絕緣區域100I的上表面。汲極區域512的上表面連接於汲極電極CS D。於汲極區域512的與汲極電極CS D的接觸部分設置有包含N型的雜質的雜質區域R n+。另外，於汲極區域512的除此以外的區域中設置有包含N型的雜質的擴散區域R n-。擴散區域R n-中的N型的雜質的雜質濃度小於雜質區域R n+中的N型的雜質的雜質濃度。
閘極區域513設置於閘極絕緣膜501的上表面。於閘極區域513中設置有包含P型的雜質的雜質區域R p。閘極區域513的下表面隔著閘極絕緣膜501而與半導體基板100的雜質區域R n+相向。
於此種結構中，例如即便向電晶體T BL2的源極電極CS S供給負極性的電壓，亦不產生如上所述般的電流的問題。因此，能夠較佳地傳輸負極性的電壓。
另外，於此種結構中，不需要於半導體基板100設置N型阱W n及P型阱W p。因此，與參照圖20而說明的電晶體T BL1相比，能夠以更小的電路面積實現。
[第六實施方式] 接著，參照圖22對第六實施方式的半導體記憶裝置進行說明。圖22是表示本實施方式的半導體記憶裝置的一部分結構的示意性的剖面圖。
第六實施方式的半導體記憶裝置基本上與第五實施方式的半導體記憶裝置同樣地構成。但是，於第六實施方式中，於半導體基板100設置有包含N型的雜質的N型阱W n。另外，第六實施方式的半導體記憶裝置包括電晶體T BL3來代替電晶體T BL2。
電晶體T BL3基本上與電晶體T BL2同樣地構成。但是，於第六實施方式中，於N型阱W n的上表面上設置有包含P型的雜質的雜質區域R p+，該雜質區域R p+作為電晶體T BL3的閘極電極發揮功能。
於電晶體T BL3中，能夠使用正極性的電壓與負極性的電壓此兩者作為電晶體T BL3的閘極電壓。
[其他實施方式] 以上，對第一實施方式～第六實施方式的半導體記憶裝置進行說明。然而，以上的說明歸根結底不過是例示，具體的結構、動作方法等能夠適宜調整。
例如，參照圖13及圖14而說明般的動作方法歸根結底不過是例示。於圖13及圖14中，向各配線供給的電壓的大小、供給電壓的時機等能夠適宜調整。例如，於圖13的時機t101向電壓供給線Lwla、電壓供給線Lwlb傳輸的電壓亦可為較寫入通過電壓V PASS小電壓α的電壓V PASS-α。
另外，圖12中的電容器Cba、電容器Cbb亦能夠藉由任何結構來實現。例如，電容器Cba、電容器Cbb亦可藉由半導體基板100（圖6）及電極gc（圖6）來實現。另外，亦可藉由利用接觸電極CC等的結構的電容器來實現。另外，如參照圖15而說明般，亦可藉由導電層110及半導體柱120來實現。另外，如參照圖17而說明般，亦可藉由導電層110及導電層410來實現。另外，亦可藉由除此以外的構成來實現。
另外，第一實施方式～第四實施方式的半導體記憶裝置亦可包括電晶體T BL0（圖19）、電晶體T BL1（圖20）、電晶體T BL2（圖21）、及電晶體T BL3（圖22）中的任一者作為電晶體T BL（圖4）。另外，於第一實施方式～第四實施方式的半導體記憶裝置中，亦可省略電晶體T BL（圖4）。
[其他] 對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態來實施，可於不脫離發明的主旨的範圍內進行各種省略、取代、變更。該些實施方式或其變形包含於發明的範圍或主旨內，並且包含於申請專利範圍所記載的發明及其均等的範圍內。
100:半導體基板 100I:絕緣區域 101、125、401:絕緣層 110:導電層（第一導電層） 111:導電層（第二導電層） 112、312、410:導電層 120:半導體柱（第一半導體柱、第二半導體柱） 121、R n+、R p、R p+:雜質區域 130:閘極絕緣膜 131:隧穿絕緣膜 132:電荷蓄積膜（第一電荷蓄積膜、第二電荷蓄積膜） 133:阻擋絕緣膜 411:相向區域 412:連接區域 501:閘極絕緣膜 510:半導體層 511:源極區域 512:汲極區域 513:閘極區域 ADR:位址暫存器 ALE、/CEn、CLE、RE、/RE、/WE:外部控制端子 BL、BL P、BL W:位元線 BLK:記憶體區塊 BLKD:區塊解碼器 blkd:區塊解碼單元 BLKSEL、BLS、Lg1、Lg2、VSEL1、VSEL2、VSEL3、VSEL4、WLSEL S、WLSEL U:訊號供給線 CA:行位址 Cba:電容器（第一電容器） Cbb:電容器（第二電容器） CC、Ch、CS、Vy:接觸電極 CG、CG S、CG U、L VG1、L VG2、L VG3:電壓供給線 CM:高速緩衝記憶體 CMR:命令暫存器 CS D:汲極電極 CS S:源極電極 CS Sub、CS Wn、CS Wp、gc:電極 CTR:邏輯電路 D0、D1、D2、GC、M0:配線層 DQ0、DQ1、DQ2～DQ7:資料訊號輸入輸出端子 DQS、/DQS:觸發訊號輸入輸出端子 D ADD:位址資料 DAT:資料 DB:匯流排 DBUS:配線 D CMD:命令資料 DRV:驅動器電路 D ST:狀態資料 I/O:輸入輸出控制電路 Lb:配線（第一配線） Lg1:訊號供給線（第一訊號供給線） Lg2:訊號供給線（第三訊號供給線） L MCA:記憶體胞元陣列層 L TR:電晶體層 Lwla:電壓供給線（第一電壓供給線） Lwlb:電壓供給線（第二電壓供給線） MC:記憶體胞元（記憶體電晶體、第一記憶體電晶體） MCA:記憶體胞元陣列 MS:記憶體串 PC:周邊電路 PG:選擇頁面 RA:列位址 RD:列解碼器 R MCA:記憶體胞元陣列區域 R n-:擴散區域 RY//BY:端子 SA:感測放大器 SAM:感測放大器模組 SGD:汲極側選擇閘極線（選擇閘極線） SGS、SGSb:源極側選擇閘極線（選擇閘極線） SHE:串單元間絕緣層 SL:源極線 SQC:定序器 ST:區塊間絕緣層 STD:汲極側選擇電晶體（選擇電晶體） STR:狀態暫存器 STS、STSb:源極側選擇電晶體（選擇電晶體） SU、SUa、SUb、SUc、SUd、SUe:串單元 Ta:電晶體（第一電晶體） Tb:電晶體（第二電晶體） T BL:電晶體（第三電晶體） T BL0、T BL1、T BL2、T BL3、T BLK、T DRV1、T DRV2、T DRV3、T DRV4、Tr、T WLS、T WLU:電晶體 t101、t102、t103、t104、t105、t106、t107、t201、t202、t203、t204、t205、t206、t207:時機 V1、V DD、V PASS+α、V PGM-α、V PGMH、V SG、V SG'、V SG''、V SRC、V SRC+α、V SRC-β、V SS'、V SGD、α:電壓 V CC、V CCQ:電源電壓 V CGR:讀出電壓 V ERA:擦除電壓 VG:電壓生成電路 vg1、vg2、vg3:電壓生成單元 V PASS:寫入通過電壓（電壓） V PGM:程式電壓 V READ:讀出通過電壓（電壓） V SS:接地電壓 WL、WLa、WLb:字線 WLD:字線解碼器 wld:字線解碼單元 WL S:選擇字線 WL U:非選擇字線 W n:N型阱 W p:P型阱 Y SGD、Y WL:寬度
圖1是表示第一實施方式的半導體記憶裝置的結構的示意性的框圖。 圖2是表示所述半導體記憶裝置的一部分結構的示意性的電路圖。 圖3是表示所述半導體記憶裝置的一部分結構的示意性的電路圖。 圖4是表示所述半導體記憶裝置的一部分結構的示意性的電路圖。 圖5是表示所述半導體記憶裝置的一部分結構的示意性的平面圖。 圖6是表示所述半導體記憶裝置的一部分結構的示意性的立體圖。 圖7是圖5的A所示的部分的示意性的放大圖。 圖8是圖6的B所示的部分的示意性的放大圖。 圖9是用於對讀出動作進行說明的示意性的剖面圖。 圖10是用於對寫入動作進行說明的示意性的剖面圖。 圖11是用於對擦除動作進行說明的示意性的剖面圖。 圖12是用於對本實施方式的半導體記憶裝置的寫入動作進行說明的示意性的電路圖。 圖13是用於對所述寫入動作進行說明的示意性的波形圖。 圖14是用於對第二實施方式的半導體記憶裝置的寫入動作進行說明的示意性的波形圖。 圖15是表示第三實施方式的半導體記憶裝置的一部分結構的示意性的剖面圖。 圖16是表示第四實施方式的半導體記憶裝置的一部分結構的示意性的剖面圖。 圖17是表示第四實施方式的半導體記憶裝置的一部分結構的示意性的剖面圖。 圖18是用於對第五實施方式的半導體記憶裝置的寫入動作進行說明的示意性的剖面圖。 圖19是表示第一比較例的電晶體T BL0的結構的示意性的剖面圖。 圖20是表示第二比較例的電晶體T BL1的結構的示意性的剖面圖。 圖21是表示第五實施方式的電晶體T BL2的結構的示意性的剖面圖。 圖22是表示第六實施方式的電晶體T BL3的結構的示意性的剖面圖。
BL:位元線
Cba:電容器(第一電容器)
Cbb:電容器(第二電容器)
Lb:配線(第一配線)
Lg1:訊號供給線(第一訊號供給線)
Lg2:訊號供給線(第三訊號供給線)
Lwla:電壓供給線(第一電壓供給線)
Lwlb:電壓供給線(第二電壓供給線)
MC:記憶體胞元(記憶體電晶體、第一記憶體電晶體)
PC:周邊電路
Ta:電晶體(第一電晶體)
Tb:電晶體(第二電晶體)
TBL:電晶體(第三電晶體)
WLa、WLb:字線

Claims (15)

  1. 一種半導體記憶裝置，包括：第一記憶體電晶體；第一電晶體，電性連接於所述第一記憶體電晶體的閘極電極；第一電壓供給線，經由所述第一電晶體而電性連接於所述第一記憶體電晶體的閘極電極；第一訊號供給線，電性連接於所述第一電晶體的閘極電極；第一電容器，不經由所述第一電晶體而電性連接於所述第一記憶體電晶體的閘極電極；以及第一配線，經由所述第一電容器而連接於所述第一記憶體電晶體的閘極電極與所述第一電晶體之間的電流路徑，於對所述第一記憶體電晶體的寫入動作的第一時機，所述第一電壓供給線的電壓為第一電壓，所述第一訊號供給線的電壓為第二電壓，所述第一配線的電壓為第三電壓，於所述第一時機之後的第二時機，所述第一訊號供給線的電壓自所述第二電壓下降至小於所述第二電壓的第四電壓，於所述第二時機之後的第三時機，所述第一配線的電壓自所述第三電壓上升至大於所述第三電壓的第五電壓。
  2. 如請求項1所述的半導體記憶裝置，包括：記憶體串，包含所述第一記憶體電晶體及第二記憶體電晶體；第二電晶體，電性連接於所述第二記憶體電晶體的閘極電極；第二電壓供給線，經由所述第二電晶體而電性連接於所述第 二記憶體電晶體的閘極電極；以及第二電容器，不經由所述第二電晶體而電性連接於所述第二記憶體電晶體的閘極電極。
  3. 如請求項2所述的半導體記憶裝置，其中，自對所述第一記憶體電晶體的寫入動作的所述第一時機至所述第三時機，所述第二電壓供給線的電壓維持於小於所述第一電壓的第六電壓。
  4. 如請求項1至請求項3中任一項所述的半導體記憶裝置，包括：半導體基板；多個第一導電層，沿與所述半導體基板的表面交叉的第一方向排列；第一半導體柱，沿所述第一方向延伸，並與所述多個第一導電層相向；以及第一電荷蓄積膜，設置於所述多個第一導電層與所述第一半導體柱之間，所述多個第一導電層包含作為所述第一電容器的其中一個電極而發揮功能的部分。
  5. 如請求項4所述的半導體記憶裝置，包括：第二半導體柱，沿所述第一方向延伸，並與所述多個第一導電層相向；以及第二電荷蓄積膜，設置於所述多個第一導電層與所述第二半 導體柱之間，所述第二半導體柱包含作為所述第一電容器的另一個電極而發揮功能的部分。
  6. 如請求項4所述的半導體記憶裝置，包括沿與所述第一方向交叉的第二方向排列的第一區域及第二區域，所述第一區域包含：所述第一半導體柱；以及所述第一電荷蓄積膜，所述第二區域包含：多個接觸電極，沿所述第一方向延伸，並分別連接於所述多個第一導電層；以及第二導電層，與所述多個第一導電層相向，所述第二導電層包含作為所述第一電容器的另一個電極而發揮功能的部分。
  7. 一種半導體記憶裝置的控制方法，所述半導體記憶裝置包括：第一記憶體電晶體；第一電晶體，電性連接於所述第一記憶體電晶體的閘極電極；第一電壓供給線，經由所述第一電晶體而電性連接於所述第一記憶體電晶體的閘極電極；第一訊號供給線，電性連接於所述第一電晶體的閘極電極；第一電容器，不經由所述第一電晶體而電性連接於所述第一 記憶體電晶體的閘極電極；以及第一配線，經由所述第一電容器而連接於所述第一記憶體電晶體的閘極電極與所述第一電晶體之間的電流路徑，且所述半導體記憶裝置的控制方法中，於對所述第一記憶體電晶體的寫入動作的第一時機，所述第一電壓供給線的電壓為第一電壓，所述第一訊號供給線的電壓為第二電壓，所述第一配線的電壓為第三電壓，於所述第一時機之後的第二時機，所述第一訊號供給線的電壓自所述第二電壓下降至小於所述第二電壓的第四電壓，於所述第二時機之後的第三時機，所述第一配線的電壓自所述第三電壓上升至大於所述第三電壓的第五電壓。
  8. 如請求項7所述的半導體記憶裝置的控制方法，其中，所述半導體記憶裝置包括：記憶體串，包含所述第一記憶體電晶體及第二記憶體電晶體；第二電晶體，電性連接於所述第二記憶體電晶體的閘極電極；第二電壓供給線，經由所述第二電晶體而電性連接於所述第二記憶體電晶體的閘極電極；以及第二電容器，不經由所述第二電晶體而電性連接於所述第二記憶體電晶體的閘極電極。
  9. 如請求項8所述的半導體記憶裝置的控制方法，其中， 自對所述第一記憶體電晶體的寫入動作的所述第一時機至所述第三時機，所述第二電壓供給線的電壓維持於小於所述第一電壓的第六電壓。
  10. 如請求項7至請求項9中任一項所述的半導體記憶裝置的控制方法，所述半導體記憶裝置包括：半導體基板；多個第一導電層，沿與所述半導體基板的表面交叉的第一方向排列；第一半導體柱，沿所述第一方向延伸，並與所述多個第一導電層相向；以及第一電荷蓄積膜，設置於所述多個第一導電層與所述第一半導體柱之間，所述多個第一導電層包含作為所述第一電容器的其中一個電極而發揮功能的部分。
  11. 如請求項10所述的半導體記憶裝置的控制方法，所述半導體記憶裝置包括：第二半導體柱，沿所述第一方向延伸，並與所述多個第一導電層相向；以及第二電荷蓄積膜，設置於所述多個第一導電層與所述第二半導體柱之間，所述第二半導體柱包含作為所述第一電容器的另一個電極而發揮功能的部分。
  12. 如請求項10所述的半導體記憶裝置的控制方法，所述半導體記憶裝置包括沿與所述第一方向交叉的第二方向排列的第一區域及第二區域，所述第一區域包含：所述第一半導體柱；以及所述第一電荷蓄積膜，所述第二區域包含：多個接觸電極，沿所述第一方向延伸，並分別連接於所述多個第一導電層；以及第二導電層，與所述多個第一導電層相向，所述第二導電層包含作為所述第一電容器的另一個電極而發揮功能的部分。
  13. 一種半導體記憶裝置，包括：第一記憶體電晶體；第一電晶體，電性連接於所述第一記憶體電晶體的閘極電極；第一電壓供給線，經由所述第一電晶體而電性連接於所述第一記憶體電晶體的閘極電極；第一訊號供給線，電性連接於所述第一電晶體的閘極電極；第一電容器，不經由所述第一電晶體而電性連接於所述第一記憶體電晶體的閘極電極；第一配線，經由所述第一電容器而連接於所述第一記憶體電晶體的閘極電極與所述第一電晶體之間的電流路徑， 其中於對所述第一記憶體電晶體的寫入動作的第一時機，所述第一電壓供給線的電壓為第一電壓，所述第一訊號供給線的電壓為第二電壓，所述第一配線的電壓為第三電壓，於所述第一時機之後的第二時機，所述第一訊號供給線的電壓自所述第二電壓下降至小於所述第二電壓的第四電壓，於所述第二時機之後的第三時機，所述第一配線的電壓自所述第三電壓上升至大於所述第三電壓的第五電壓；位元線，電性連接於所述第一記憶體電晶體；第三電晶體，經由所述位元線而電性連接於所述第一記憶體電晶體；以及第三訊號供給線，連接於所述第三電晶體的閘極電極，所述第三電晶體包括：第一半導體層，與半導體基板相向；以及第一絕緣層，設置於所述半導體基板與所述第一半導體層之間，所述第一半導體層包括：第三區域，連接於第一電極，並包含第一導電型的雜質；第四區域，連接於第二電極，並包含所述第一導電型的雜質；以及第五區域，設置於所述第三區域與所述第四區域之間，並包含與所述第一導電型不同的第二導電型的雜質， 所述半導體基板包括與所述第五區域相向並連接於所述第三訊號供給線的雜質區域。
  14. 如請求項13所述的半導體記憶裝置，其中，所述第三區域包含N型的雜質，所述第四區域包含N型的雜質，所述第五區域包含P型的雜質。
  15. 如請求項13或請求項14所述的半導體記憶裝置，其中，於對所述第一記憶體電晶體的寫入動作時，向所述第一電極供給負極性的電壓。
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