TW202301355A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之半導體記憶裝置包含複數個第1導電層、複數個第2導電層、設置於其等之間之第1半導體層、電荷儲存層、及電性連接於第1半導體層之第1配線，其中該電荷儲存層係具備設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分；且該半導體記憶裝置構成為可執行包含第1抹除循環及第2抹除循環之抹除動作。又，於第1抹除循環中，向複數個第1導電層之至少一部分及複數個第2導電層之至少一部分供給第1電壓，向第1配線供給大於第1電壓之抹除電壓。又，於第2抹除循環中，向複數個第1導電層之至少一部分供給第1電壓，向複數個第2導電層之至少一部分供給大於第1電壓之第2電壓，向第1配線供給抹除電壓。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其包含：半導體基板；複數個導電層，其等沿著與該半導體基板之表面交叉之方向排列；半導體層，其與上述複數個導電層相對向；及閘極絕緣層，其設置於導電層與半導體層之間。閘極絕緣層例如具備氮化矽(Si 3N 4)等絕緣性電荷儲存層、浮動閘極等導電性電荷儲存層等能記憶資料之記憶部。
一個實施方式提供一種能較佳地動作之半導體記憶裝置。
一實施方式之半導體記憶裝置包含：複數個第1導電層，其等沿著第1方向排列；複數個第2導電層，其等於與第1方向交叉之第2方向上，與複數個第1導電層隔開配置，且沿著第1方向排列；第1半導體層，其設置於複數個第1導電層與複數個第2導電層之間，沿著第1方向延伸，且與複數個第1導電層及複數個第2導電層相對向；電荷儲存層，其具備設置於複數個第1導電層與第1半導體層之間之第1部分、及設置於複數個第2導電層與第1半導體層之間之第2部分；及第1配線，其電性連接於第1半導體層。又，該半導體記憶裝置構成為可執行包含第1抹除循環及第2抹除循環之抹除動作。又，該半導體記憶裝置於第1抹除循環中，向複數個第1導電層之至少一部分供給第1電壓，向複數個第2導電層之至少一部分供給第1電壓，向第1配線供給大於第1電壓之抹除電壓。又，該半導體記憶裝置於第2抹除循環中，向複數個第1導電層之至少一部分供給第1電壓，向複數個第2導電層之至少一部分供給大於第1電壓之第2電壓，向第1配線供給抹除電壓。
根據上述構成，可提供一種能較佳地動作之半導體記憶裝置。
其次，參照圖式，對實施方式之半導體記憶裝置進行詳細說明。再者，以下實施方式僅為一例，並非帶有限定本發明之意圖而展示。又，以下圖式係模式圖，有時為了便於說明會省略一部分構成等。又，對於複數個實施方式中共通之部分標註了相同之符號，有時會省略說明。
又，於本說明書中敍述為「半導體記憶裝置」之情形時，有時係指記憶體裸片(memory die)，有時係指記憶晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸片(control die)之記憶系統。進而，有時係指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，於本說明書中敍述為第1構成「電性連接於」第2構成之情形時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即便第2個電晶體為關閉狀態，第1個電晶體亦「電性連接於」於第3個電晶體。
又，於本說明書中敍述為第1構成「連接於」第2構成與第3構成「之間」之情形時，有時係指：第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中敍述為電路等使2個配線等「導通」之情形時，有時係指：例如，該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑中，且該電晶體等成為開通狀態。
又，於本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，於本說明書中，有時會將沿著特定面之方向稱為第1方向，將沿著該特定面且與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一者對應，亦可不與之對應。
又，於本說明書中，「上」、「下」等表達係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向靠近基板之方向稱為下。又，於針對某構成而敍述為下表面或下端之情形時，係指該構成之基板側之面或端部，於敍述為上表面或上端之情形時，係指該構成之基板之相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式] [構成] 圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式方塊圖。圖2及圖3係表示該半導體記憶裝置之一部分構成之模式等效電路圖。
如圖1所示，本實施方式之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶體塊BLK。記憶體塊BLK具備複數個串單元SU。例如，如圖2所示，串單元SU具備複數個記憶單元MU。上述複數個記憶單元MU各自具備2個記憶體串MSI,MSO。上述記憶體串MSI,MSO之一端分別連接於汲極側選擇電晶體STD,STDT，並經由其等連接於共通之位元線BL。記憶體串MSI,MSO之另一端連接於共通之源極側選擇電晶體STS,STSb，並經由其等連接於共通之源極線SL。
記憶體串MSI具備串聯連接之m＋1個(m為1以上之整數)記憶胞MCI。記憶體串MSO具備串聯連接之m＋1個記憶胞MCO。記憶胞MCI,MCO分別為具備半導體層、閘極絕緣層及閘極電極之電場效應型電晶體。半導體層作為通道區域發揮功能。閘極絕緣層具備能記憶資料之電荷儲存層。記憶胞MCI,MCO之閾值電壓根據電荷儲存層中之電荷量而變化。m＋1個記憶胞MCI之閘極電極分別連接於字元線WLI_0～WLI_m。又，m＋1個記憶胞MCO之閘極電極分別連接於字元線WLO_0～WLO_m。字元線WLI_0～WLI_m,WLO_0～WLO_m分別連接於記憶體塊BLK中之所有記憶單元MU。
又，記憶體串MSI,MSO具備連接於複數個記憶胞MCI,MCO與汲極側選擇電晶體STD之間之一個或複數個虛設記憶胞MCDD。又，記憶體串MSI,MSO具備連接於複數個記憶胞MCI,MCO與源極側選擇電晶體STS之間之一個或複數個虛設記憶胞MCDS。虛設記憶胞MCDD,MCDS之構成與記憶胞MCI,MCO相同。但虛設記憶胞MCDD,MCDS不用於資料之記憶。虛設記憶胞MCDD之閘極電極連接於虛設字元線WLDD。虛設記憶胞MCDS之閘極電極連接於虛設字元線WLDS。虛設字元線WLDD,WLDS分別連接於記憶體塊BLK中之所有記憶單元MU。
選擇電晶體(STD、STDT、STS、STSb)係具備半導體層、閘極絕緣層及閘極電極之電場效應型電晶體。半導體層作為通道區域發揮功能。汲極側選擇電晶體STDT之閘極電極連接於汲極側選擇閘極線SGDT。汲極側選擇閘極線SGDT連接於記憶體塊BLK中之所有記憶單元MU。汲極側選擇電晶體STD之閘極電極連接於汲極側選擇閘極線SGD。汲極側選擇閘極線SGD連接於串單元SU中之所有記憶單元MU。源極側選擇電晶體STS,STSb之閘極電極分別連接於源極側選擇閘極線SGS,SGSb。源極側選擇閘極線SGS,SGSb分別連接於記憶體塊BLK中之所有記憶單元MU。
例如，如圖1所示，周邊電路PC具備連接於記憶胞陣列MCA之列解碼器RD、連接於記憶胞陣列MCA之感測放大模組SAM、以及連接於列解碼器RD及感測放大模組SAM之電壓產生電路VG。又，周邊電路PC具備未圖示之定序器、位址暫存器、狀態暫存器等。
例如，如圖3所示，列解碼器RD具備塊解碼器BLKD、字元線解碼器WLD及驅動電路DRV。
塊解碼器BLKD具備與記憶胞陣列MCA中之複數個記憶體塊BLK相對應而設置之複數個塊解碼單元blkd。塊解碼單元blkd具備與記憶體塊BLK中之複數個字元線WLI,WLO相對應而設置之複數個電晶體T BLK。電晶體T BLK例如為電場效應型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WLI,WLO。電晶體T BLK之源極電極連接於配線CG。配線CG連接於塊解碼器BLKD中之所有塊解碼單元blkd。電晶體T BLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL與所有塊解碼單元blkd相對應而設置有複數個。又，信號供給線BLKSEL連接於塊解碼單元blkd中之所有電晶體T BLK。
於讀出動作、寫入動作、抹除動作等中，例如與未圖示之位址暫存器中之塊位址對應之一個信號供給線BLKSEL成為“H”狀態，其他信號供給線BLKSEL成為“L”狀態。例如，向一個信號供給線BLKSEL供給具有正值大小之特定之驅動電壓，向其他信號供給線BLKSEL供給接地電壓V SS等。藉此，與該塊位址對應之一個記憶體塊BLK中之所有字元線WLI,WLO與所有配線CG導通。又，其他記憶體塊BLK中之所有字元線WLI,WLO成為浮動狀態。
字元線解碼器WLD具備與記憶體串MSI,MSO中之複數個記憶胞MCI,MCO相對應而設置之複數個字元線解碼單元wld。於圖示之例中，字元線解碼單元wld具備2個電晶體T WL。電晶體T WL例如為電場效應型NMOS電晶體。電晶體T WL之汲極電極連接於配線CG。電晶體T WL之源極電極連接於配線CG S或配線CG U。電晶體T WL之閘極電極連接於信號供給線WLSEL S或信號供給線WLSEL U。信號供給線WLSEL S與所有字元線解碼單元wld中包含之一電晶體T WL相對應而設置有複數個。信號供給線WLSEL U與所有字元線解碼單元wld中包含之另一電晶體T WL相對應而設置有複數個。
於讀出動作、寫入動作等中，例如與對應於未圖示之位址暫存器中之頁位址之一個字元線解碼單元wld對應的信號供給線WLSEL S成為“H”狀態，與其對應之WLSEL U成為“L”狀態。又，與其他字元線解碼單元wld對應之信號供給線WLSEL S成為“L”狀態，與其對應之WLSEL U成為“H”狀態。又，向配線CG S供給與選擇字元線WLI,WLO對應之電壓。又，向配線CG U供給與非選擇字元線WLI,WLO對應之電壓。藉此，向與上述頁位址對應之一個字元線WLI,WLO供給與選擇字元線WLI,WLO對應之電壓。又，向其他字元線WLI,WLO供給與非選擇字元線WLI,WLO對應之電壓。再者，於未圖示之位址暫存器中之頁位址與字元線WLI對應之情形時，向所有字元線WLO供給與非選擇字元線WLI,WLO對應之電壓。同樣地，於未圖示之位址暫存器中之頁位址與字元線WLO對應之情形時，向所有字元線WLI供給與非選擇字元線WLI,WLO對應之電壓。
驅動電路DRV例如具備與配線CG S及配線CG U相對應而設置之2個驅動單元drv。驅動單元drv具備複數個電晶體T DRV。電晶體T DRV例如為電場效應型NMOS電晶體。電晶體T DRV之汲極電極連接於配線CG S或配線CG U。電晶體T DRV之源極電極連接於電壓供給線L VG或電壓供給線L P。電壓供給線L VG連接於電壓產生電路VG之複數個輸出端子之一。電壓供給線L P連接於被供給接地電壓V SS之接合墊電極P。電晶體T DRV之閘極電極連接於信號供給線VSEL。
於讀出動作、寫入動作、抹除動作等中，例如與一個驅動單元drv對應之複數個信號供給線VSEL中之任一者成為“H”狀態，其他信號供給線VSEL成為“L”狀態。
例如，如圖3所示，電壓產生電路VG具備複數個電壓產生單元vg。電壓產生單元vg於讀出動作、寫入動作等中，產生特定大小之電壓，並將其經由上述電壓供給線L VG輸出。電壓產生單元vg例如可為電荷泵電路等升壓電路，亦可為調節器等降壓電路。
感測放大模組SAM(圖1)具備與複數個位元線BL(圖2)相對應而設置之未圖示之複數個感測放大單元。感測放大單元包含：感測電晶體，其具備電性連接於位元線BL之閘極電極；複數個資料鎖存電路，其等連接於感測電晶體之汲極電極；及電壓調整電路，其根據上述複數個資料鎖存電路其中一者之資料，調整位元線BL之電壓。
其次，參照圖4～圖6，就本實施方式之半導體記憶裝置之構成例進行說明。圖4係表示本實施方式之半導體記憶裝置之一部分構成之模式俯視圖。圖5係表示本實施方式之半導體記憶裝置之一部分構成之模式立體圖。圖6係表示本實施方式之半導體記憶裝置之一部分構成之模式俯視圖。
如圖4所示，本實施方式之半導體記憶裝置具備半導體基板100。於圖示之例中，半導體基板100上設置有沿著X方向排列之2個記憶胞陣列區域R MCA。於沿著X方向與記憶胞陣列區域R MCA並排之位置，設置有列解碼器區域R RD。又，於半導體基板100之Y方向之端部，設置有周邊電路區域R PC。
半導體基板100例如為包含p型雜質之單晶矽(Si)等半導體基板。於半導體基板之上表面，設置有包含n型雜質之n型井、及包含p型雜質之p型井。再者，於半導體基板100之表面，例如設置有構成周邊電路PC(圖1)之至少一部分之電晶體及配線等。
於記憶胞陣列區域R MCA，設置有沿著Y方向排列之複數個記憶體塊BLK。記憶體塊BLK如參照圖1等所說明般，具備複數個串單元SU。例如，如圖5所示，串單元SU具備沿著Y方向交替排列之複數個積層體結構LSI,LSO、及設置於上述複數個積層體結構LSI,LSO之間之溝槽結構AT。積層體結構LSI例如具備沿著Z方向積層之m＋7個導電層110I。積層體結構LSO例如具備沿著Z方向積層之m＋7個導電層110O(參照圖5及圖6)。溝槽結構AT具備沿著X方向排列之複數個記憶體串結構MSS。各記憶體串結構MSS具備沿著Z方向延伸之大致有底圓筒狀之半導體層120、設置於積層體結構LSI,LSO與半導體層120之間之閘極絕緣層130、及設置於半導體層120之中心部分之氧化矽(SiO 2)等絕緣層140。又，於沿著X方向排列之複數個記憶體串結構MSS之間，設置有氧化矽(SiO 2)等絕緣層150。
導電層110I,110O係沿著X方向延伸之大致板狀之導電層，例如為氮化鈦(TiN)與鎢(W)之積層膜、或注入有雜質之多晶矽(Si)等導電層。於沿著Z方向排列之複數個導電層110I,110O之間，設置有氧化矽(SiO 2)等絕緣層101。
複數個導電層110I,110O中，自下方數起排於第1位之導電層作為源極側選擇電晶體STSb之閘極電極及源極側選擇閘極線SGSb發揮功能。
複數個導電層110I,110O中，自下方數起排於第2位之導電層作為源極側選擇電晶體STS之閘極電極及源極側選擇閘極線SGS發揮功能。
複數個導電層110I,110O中，自下方數起排於第3位之導電層作為虛設記憶胞MCDS之閘極電極及虛設字元線WLDS發揮功能。
複數個導電層110I中，自下方數起排於第4位～第m＋4位之導電層110I作為記憶胞MCI之閘極電極及字元線WLI_0～WLI_m發揮功能。
複數個導電層110O中，自下方數起排於第4位～第m＋4位之導電層110O作為記憶胞MCO之閘極電極及字元線WLO_0～WLO_m發揮功能。
複數個導電層110I,110O中，自下方數起排於第m＋5位之導電層作為虛設記憶胞MCDD之閘極電極及虛設字元線WLDD發揮功能。
複數個導電層110I,110O中，自下方數起排於第m＋6位之導電層作為汲極側選擇電晶體STD之閘極電極及汲極側選擇閘極線SGD發揮功能。
複數個導電層110I,110O中，自下方數起排於第m＋7位之導電層作為汲極側選擇電晶體STDT之閘極電極及汲極側選擇閘極線SGDT發揮功能。
半導體層120(圖5)例如為無摻雜之多晶矽(Si)等半導體層。半導體層120如上所述，具有大致有底圓筒狀之形狀。半導體層120作為與記憶體串MSI,MSO(圖2)對應之複數個記憶胞MCI,MCO、虛設記憶胞MCDD,MCDS及選擇電晶體(STSb、STS、STD、STDT)之通道區域發揮功能。
半導體層120之下端連接有半導體層121(圖5)。半導體層121例如為包含磷(P)等n型雜質之多晶矽(Si)等半導體層。半導體層121作為源極線SL(圖2)發揮功能。
又，儘管省略了圖示，但其實於半導體層120之上端，形成有包含磷(P)等n型雜質之多晶矽(Si)等雜質層。半導體層120經由該雜質層電性連接於位元線BL(圖2)。
閘極絕緣層130具有大致圓筒狀之形狀，沿著半導體層120之外周面於Z方向上延伸。閘極絕緣層130具備自半導體層120側向導電層110I,110O側設置之氧化矽(SiO 2)等隧道絕緣層131、氮化矽(SiN)等電荷儲存層132、及氧化矽(SiO 2)等阻擋絕緣層133。
[記憶胞MCI,MCO之閾值電壓] 其次，參照圖7，就記憶胞MCI,MCO之閾值電壓進行說明。
如上所述，記憶胞陣列MCA具備複數個記憶胞MCI,MCO。於對該等複數個記憶胞MCI,MCO執行了寫入動作之情形時，該等記憶胞MCI,MCO之閾值電壓會被控制在複數種狀態。
圖7係用於說明記錄複數位元資料之記憶胞MCI,MCO之閾值電壓之模式直方圖。橫軸表示字元線WLI,WLO之電壓，縱軸表示記憶胞MCI,MCO之數量。
圖7中示出了記憶胞MCI,MCO之閾值電壓之3種分佈。例如，被控制在Er狀態之記憶胞MCI,MCO之閾值電壓，大於讀出阻斷電壓V BB，小於讀出電壓V CGAR。再者，Er狀態之閾值分佈中包含之最大之閾值電壓之大小，為抹除驗證電壓V VFYEr之大小程度。又，被控制為A狀態之記憶胞MCI,MCO之閾值電壓大於讀出電壓V CGAR，小於讀出電壓V CGBR。再者，A狀態之閾值分佈中包含之最小之閾值電壓之大小為驗證電壓V VFYA之大小程度。又，被控制為B狀態之記憶胞MCI,MCO之閾值電壓大於讀出電壓V CGBR。再者，B狀態之閾值分佈中包含之最小之閾值電壓之大小為驗證電壓V VFYB之大小程度。又，所有記憶胞MCI,MCO之閾值電壓均小於讀出通過電壓V READ。
對上述閾值分佈分別分配1位元或複數位元資料。
例如於對記憶胞MCI,MCO分配3位元資料之情形時，記憶胞MCI,MCO之閾值電壓被以屬於2 3＝8種閾值分佈中之任一種之方式加以控制。又，對此等8種閾值分佈分配“0,0,0”、“0,0,1”、“0,1,0”、“0,1,1”、“1,0,0”、“1,0,1”、“1,1,0”、“1,1,1”中之任一資料。
又，例如於對記憶胞MCI,MCO分配1位元資料之情形時，記憶胞MCI,MCO之閾值電壓被以屬於2 1＝2種閾值分佈中之任一種之方式加以控制。又，對此等2種閾值分佈分配“0”、“1”中之任一資料。
[讀出動作] 其次，參照圖8，就本實施方式之半導體記憶裝置之讀出動作進行說明。圖8係用於說明該讀出動作之模式剖視圖。
再者，本實施方式之讀出動作係對包含於指定記憶體塊BLK中之指定串單元SU，且連接於指定字元線WLI或字元線WLO之所有記憶胞MCI,MCO統一執行。以下，有時會將此種包含複數個記憶胞MCI,MCO之構成稱為頁。
又，於以下說明中，說明對與記憶體串MSI(圖2)及字元線WLI_n對應之頁執行讀出動作之例。又，於以下說明中，有時會將與被選擇之記憶體串MSI(圖2)對應之汲極側選擇閘極線SGD稱為汲極側選擇閘極線SGD_SEL，將與未被選擇之記憶體串MSO對應之汲極側選擇閘極線SGD稱為汲極側選擇閘極線SGD_USEL。
例如，如圖8所示，執行讀出動作時，向位元線BL供給電壓V SRC＋V BL。又，向源極線SL供給電壓V SRC。電壓V SRC大於接地電壓V SS。電壓V SRC＋V BL大於電壓V SRC。
又，向汲極側選擇閘極線SGDT,SGD_SEL供給電壓V SG。電壓V SG大於電壓V SRC＋V BL。又，電壓V SG與電壓V SRC＋V BL之差大於使汲極側選擇電晶體STDT,STD作為NMOS電晶體而動作時之閾值電壓。因此，於與被選擇之記憶體串MSI對應之汲極側選擇電晶體STDT,STD之通道區域，會形成電子之通道。
又，向汲極側選擇閘極線SGD_USEL供給電壓V DD。電壓V DD大於電壓V SRC。又，電壓V DD與電壓V SRC＋V BL之差小於使汲極側選擇電晶體STD作為NMOS電晶體而動作時之閾值電壓。因此，於與未被選擇之記憶體串MSO對應之汲極側選擇電晶體STD之通道區域，不會形成通道。
又，向虛設字元線WLDD,WLDS供給電壓V READ_DMT。電壓V READ_DMT大於電壓V DD，小於讀出通過電壓V READ。又，電壓V READ_DMT與電壓V SRC＋V BL之差大於使虛設記憶胞MCDD,MCDS作為NMOS電晶體而動作時之閾值電壓。因此，於虛設記憶胞MCDD,MCDS之通道區域，會形成電子之通道。
又，向字元線WLI_0～WLI_n－2,WLI_n＋2～WLI_m供給讀出通過電壓V READ。又，向字元線WLI_n－1,WLI_n＋1供給讀出通過電壓V READk。讀出通過電壓V READk大於讀出通過電壓V READ。藉此，於複數個非選擇記憶胞MCI之通道區域，會形成電子之通道。
又，向選擇字元線WLI_n供給讀出電壓V CGRV。讀出電壓V CGRV例如為參照圖7所說明之讀出電壓V CGAR,V CGBR…中之任一者。藉此，會根據選擇記憶胞MCI中記錄之資料，而於選擇記憶胞MCI之通道區域形成或不形成電子之通道。
又，向字元線WLO_0～WLO_n－3,WLO_n＋3～WLO_m供給讀出通過電壓V READ。藉此，於複數個非選擇記憶胞MCO之通道區域，會形成電子之通道。
又，向字元線WLO_n－1～WLO_n＋1供給讀出阻斷電壓V BB。又，向字元線WLO_n－2,WLO_n＋2供給接地電壓V SS。因此，於與其等連接之記憶胞MCO之通道區域，不會形成通道。
又，向源極側選擇閘極線SGS,SGSb供給電壓V SG。藉此，於源極側選擇電晶體STS,STSb之通道區域，會形成電子之通道。
此處，於選擇記憶胞MCI之通道區域形成了電子之通道之情形時，位元線BL中會流通電流。而於選擇記憶胞MCI之通道區域未形成電子之通道之情形時，位元線BL中不會流通電流。於讀出動作中，藉由利用感測放大模組SAM(圖1)檢測位元線BL之電流，能將選擇記憶胞MCI之資料讀出。
再者，於圖8中，係向字元線WLO_n－1～WLO_n＋1供給讀出阻斷電壓V BB，向字元線WLO_0～WLO_n－3,WLO_n＋3～WLO_m供給讀出通過電壓V READ。然而，此種構成僅為例示，具體方法可酌情調整。例如，亦可向所有字元線WLO_0～WLO_m供給讀出阻斷電壓V BB。
[抹除動作] 其次，參照圖9，就本實施方式之半導體記憶裝置之抹除動作進行說明。圖9係用於說明該抹除動作之模式流程圖。
於步驟S101中，對被選作抹除動作對象之記憶體塊BLK(以下，稱為「選擇記憶體塊BLK S」)中包含之複數個記憶胞MCI,MCO執行雙面抹除電壓供給動作。雙面抹除電壓供給動作係向複數個記憶胞MCI,MCO供給抹除電壓，使記憶胞MCI,MCO之閾值電壓減小之動作。
於步驟S102中，對選擇記憶體塊BLK S中包含之複數個記憶胞MCI執行抹除驗證動作。藉此，判定記憶胞MCI之閾值電壓是否低於參照圖7所說明之抹除驗證電壓V VFYEr。
於步驟S103中，對選擇記憶體塊BLK S中包含之複數個記憶胞MCO執行抹除驗證動作。藉此，判定記憶胞MCO之閾值電壓是否低於參照圖7所說明之抹除驗證電壓V VFYEr。
於步驟S104中，對步驟S102,S103之抹除驗證動作之結果進行判定。例如於步驟S102中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上，且於步驟S103中以關閉狀態被檢測出之記憶胞MCO之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S101。另一方面，例如於步驟S102中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值，或於步驟S103中以關閉狀態被檢測出之記憶胞MCO之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S105。
於步驟S105中，對步驟S102及步驟S107之抹除驗證動作內於步驟S105之前剛剛執行者之結果進行判定。例如於步驟S102或步驟S107中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S106。另一方面，例如於步驟S102或步驟S107中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S108。
於步驟S106中，對選擇記憶體塊BLK S中包含之複數個記憶胞MCI執行單面抹除電壓供給動作。步驟S106之單面抹除電壓供給動作係向複數個記憶胞MCI供給抹除電壓，使記憶胞MCI之閾值電壓減小之動作。再者，於步驟S106中，禁止向記憶胞MCO供給抹除電壓。
於步驟S107中，與步驟S102同樣地，對記憶胞MCI執行抹除驗證動作。
於步驟S108(圖9)中，對步驟S103及步驟S110之抹除驗證動作內於步驟S108之前剛剛執行者之結果進行判定。例如於步驟S103或步驟S110中以關閉狀態被檢測出之記憶胞MCO之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S109。另一方面，例如於步驟S103或步驟S110中以關閉狀態被檢測出之記憶胞MCO之比率小於一定數值之情形時，判定為抹除驗證成功，而結束抹除動作。
於步驟S109中，對選擇記憶體塊BLK S中包含之複數個記憶胞MCO執行單面抹除電壓供給動作。步驟S109之單面抹除電壓供給動作係向複數個記憶胞MCO供給抹除電壓，使記憶胞MCO之閾值電壓減小之動作。再者，於步驟S109中，禁止向記憶胞MCI供給抹除電壓。
於步驟S110中，與步驟S103同樣地，對記憶胞MCI執行抹除驗證動作。
[雙面抹除電壓供給動作] 其次，參照圖10及圖11，就雙面抹除電壓供給動作進行說明。圖10係用以說明雙面抹除電壓供給動作之模式剖視圖。圖11係用以說明雙面抹除電壓供給動作之模式波形圖。
再者，本實施方式之雙面抹除電壓供給動作係對選擇記憶體塊BLK S中之所有記憶胞MCI,MCO統一執行。
又，於以下說明中，有時會將選擇記憶體塊BLK S以外之記憶體塊BLK稱為「非選擇記憶體塊BLK U」。又，有時會將非選擇記憶體塊BLK U中包含之選擇閘極線SGDT,SGD,SGS,SGSb稱為「選擇閘極線USGDT,USGD,USGS,USGSb」等。
於雙面抹除電壓供給動作之時序t101，向選擇閘極線SGDT,SGD,SGS,SGSb及虛設字元線WLDD,WLDS供給電壓V CC。又，向字元線WLI,WLO供給電壓V ISO。電壓V CC小於參照圖7所說明之讀出通過電壓V READ。又，電壓V ISO小於電壓V CC。
於雙面抹除電壓供給動作之時序t102，向位元線BL及源極線SL供給抹除電壓V ERA。抹除電壓V ERA大於參照圖7所說明之讀出通過電壓V READ。又，抹除電壓V ERA與電壓V ISO之差大於使記憶胞MCI,MCO作為PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體而動作時之閾值電壓。因此，例如，如圖10所示，於記憶胞MCI,MCO之通道區域，會形成電洞之通道。
於雙面抹除電壓供給動作之時序t103，向選擇閘極線SGDT,SGD,SGS,SGSb供給電壓V SG_ERA。此時,選擇閘極線SGDT,SGD,SGS,SGSb之電壓以使與位元線BL及源極線SL之電壓差大致固定之方式上升，而達到電壓V SG_ERA。電壓V SG_ERA小於抹除電壓V ERA。又，電壓V SG_ERA與抹除電壓V ERA之差大於使選擇電晶體STDT,STD,STS,STSb作為PMOS電晶體而動作時之閾值電壓。因此，例如，如圖10所示，於選擇電晶體STDT,STD,STS,STSb之通道區域，會形成電洞之通道。
又，於雙面抹除電壓供給動作之時序t103，向選擇閘極線USGDT,USGD,USGS,USGSb供給電壓V RD。電壓V RD小於抹除電壓V ERA。又，電壓V RD與抹除電壓V ERA之差小於使選擇電晶體STDT,STD,STS,STSb作為PMOS電晶體而動作時之閾值電壓。因此，於非選擇記憶體塊BLK U中之選擇電晶體STDT,STD,STS,STSb之通道區域，不會形成通道。
於雙面抹除電壓供給動作之時序t104，向虛設字元線WLDD,WLDS供給電壓V WLU_ERA。此時,選擇閘極線SGDT,SGD,SGS,SGSb之電壓以使與位元線BL及源極線SL之電壓差大致固定之方式上升，而達到電壓V WLU_ERA。電壓V WLU_ERA小於電壓V SG_ERA，大於電壓V ISO。又，電壓V WLU_ERA與抹除電壓V ERA之差大於使選擇電晶體STDT,STD,STS,STSb作為PMOS電晶體而動作時之閾值電壓。因此，例如，如圖10所示，於虛設記憶胞MCDD,MCDS之通道區域，會形成電洞之通道。
於時序t104～時序t105之期間內，向選擇電晶體STDT,STSb之汲極－閘極間供給相對較大之電壓。隨之，選擇電晶體STDT,STSb中會產生GIDL(Gate Induced Drain Leakage，閘致汲極洩漏電流)，從而電洞向記憶胞MCI,MCO之通道區域供給。
又，於時序t104～時序t105之期間內，向記憶胞MCI,MCO之通道－閘極間供給相對較大之電壓。隨之，記憶胞MCI,MCO之通道區域中之電洞藉由FN(Fowler-Nordheim，富雷-諾特海姆)隧穿，穿過隧道絕緣層131(圖5、圖6)，移動至電荷儲存層132(圖5、圖6)。藉此，記憶胞MCI,MCO之閾值電壓減小。
於雙面抹除電壓供給動作之時序t105，進行源極線SL、位元線BL、選擇閘極線SGDT,SGD,SGS,SGSb及虛設字元線WLDD,WLDS之放電。又，此時，於圖示之例中，向字元線WLI,WLO供給電壓V CC。
於雙面抹除電壓供給動作之時序t106，向源極線SL、位元線BL、選擇閘極線SGDT,SGD,SGS,SGSb及虛設字元線WLDD,WLDS供給電壓V CC。
於雙面抹除電壓供給動作之時序t107，向源極線SL、位元線BL、選擇閘極線SGDT,SGD,SGS,SGSb、虛設字元線WLDD,WLDS及字元線WLI,WLO供給接地電壓V SS。
[抹除驗證動作] 其次，參照圖12～圖14，就抹除驗證動作進行說明。
本實施方式之抹除驗證動作包含奇數驗證動作及偶數驗證動作。
圖12係用以說明奇數驗證動作之模式剖視圖。圖12例示出了對記憶胞MCI之奇數驗證動作。奇數驗證動作係檢測自下方數起排於第奇數位之記憶胞MCI,MCO之狀態之動作。奇數驗證動作之執行與參照圖8所說明之讀出動作大致相同。但如圖12所例示般，於奇數驗證動作中，向自下方數起排於第奇數位之記憶胞MCI,MCO供給參照圖7所說明之抹除驗證電壓V VFYEr，向自下方數起排於第偶數位之記憶胞MCI,MCO供給參照圖7所說明之讀出通過電壓V READ。又，於奇數驗證動作中，向字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線供給讀出阻斷電壓V BB。又，向與其等對應之虛設字元線WLDD,WLDS供給讀出阻斷電壓V BB。
圖13係用以說明偶數驗證動作之模式剖視圖。圖13例示出了對記憶胞MCI之偶數驗證動作。偶數驗證動作係檢測自下方數起排於第偶數位之記憶胞MCI,MCO之狀態之動作。偶數驗證動作之執行與參照圖8所說明之讀出動作大致相同。但如圖13所例示般，於偶數驗證動作中，向自下方數起排於第偶數位之記憶胞MCI,MCO供給參照圖7所說明之抹除驗證電壓V VFYEr，向自下方數起排於第奇數位之記憶胞MCI,MCO供給參照圖7所說明之讀出通過電壓V READ。又，於偶數驗證動作中，向字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線供給讀出阻斷電壓V BB。又，向與其等對應之虛設字元線WLDD,WLDS供給讀出阻斷電壓V BB。
圖14係用以說明奇數驗證動作及偶數驗證動作之模式波形圖。圖14例示出了對記憶胞MCI之奇數驗證動作或偶數驗證動作。再者，圖14中標出了選擇字元線WLI_sel及非選擇字元線WLI_usel之電壓。例如於對記憶胞MCI之奇數驗證動作中，自下方數起排於第奇數位之字元線WLI為選擇字元線WLI_sel，自下方數起排於第偶數位之字元線WLI為非選擇字元線WLI_usel。又，例如於對記憶胞MCI之偶數驗證動作中，自下方數起排於第偶數位之字元線WLI為選擇字元線WLI_sel，自下方數起排於第奇數位之字元線WLI為非選擇字元線WLI_usel。
於奇數驗證動作及偶數驗證動作之時序t201，向選擇閘極線SGDT,SGD_SEL,SGS,SGSb、虛設字元線WLDD,WLDS及非選擇字元線WLI_usel供給電壓V DD。
於奇數驗證動作及偶數驗證動作之時序t202，向選擇字元線WLI_sel以外之各配線供給參照圖12或圖13所說明之電壓。
於奇數驗證動作及偶數驗證動作之時序t203，向選擇字元線WLI_sel供給抹除驗證電壓V VFYEr。
於奇數驗證動作及偶數驗證動作之時序t204，向各配線供給接地電壓V SS。
[單面抹除電壓供給動作] 其次，參照圖15及圖16，就單面抹除電壓供給動作進行說明。圖15係用以說明單面抹除電壓供給動作之模式剖視圖。圖16係用以說明單面抹除電壓供給動作之模式波形圖。再者，圖15及圖16例示出了對記憶胞MCI之單面抹除電壓供給動作。
再者，本實施方式之單面抹除電壓供給動作係對指定記憶體塊BLK中之所有記憶胞MCI、或指定記憶體塊BLK中之所有記憶胞MCO統一執行。
單面抹除電壓供給動作之執行與參照圖10及圖11所說明之雙面抹除電壓供給動作大致相同。但如圖15及圖16所例示般，於單面抹除電壓供給動作中，向字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線供給抹除電壓V ERA或與之接近之電壓。又，向與其等對應之虛設字元線WLDD,WLDS供給抹除電壓V ERA或與之接近之電壓。
此處，於單面抹除電壓供給動作中，向記憶胞MCI及記憶胞MCO其中一者之通道－閘極間供給相對較大之電壓。隨之，記憶胞MCI及記憶胞MCO一者之通道區域中之電洞藉由FN隧穿，穿過隧道絕緣層131，移動至電荷儲存層132。藉此，記憶胞MCI及記憶胞MCO一者之閾值電壓減小。
另一方面，於單面抹除電壓供給動作中，向記憶胞MCI及記憶胞MCO另一者之通道－閘極間不供給如此大之電壓。因此，於記憶胞MCI及記憶胞MCO另一者中，不會發生電洞之FN隧穿。因此，記憶胞MCI及記憶胞MCO另一者之閾值電壓不會減小。
[比較例] 其次，參照圖17，就比較例之抹除動作進行說明。圖17係用於說明比較例之抹除動作之模式流程圖。
於比較例之抹除動作中，執行步驟S114而非步驟S104。於步驟S114中，例如於步驟S102中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上，或於步驟S103中以關閉狀態被檢測出之記憶胞MCO之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S101。另一方面，例如於步驟S102中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值，且於步驟S103中以關閉狀態被檢測出之記憶胞MCO之比率小於一定數值之情形時，判定為抹除驗證成功。
又，於比較例之抹除動作中，不執行參照圖9等所說明之步驟S105～步驟S110之處理。因此，於步驟S114中判定為抹除驗證成功之情形時，結束抹除動作。
[效果] 例如假定以下情形：如圖18所例示般，於選擇記憶體塊BLK S中，複數個記憶胞MCO之閾值電壓分佈於較複數個記憶胞MCI之閾值電壓低之範圍內。
於比較例之抹除動作(圖17)中，記憶胞MCI,MCO兩者之閾值電壓會減小，直至記憶胞MCI,MCO兩者均抹除驗證成功為止。因此，於對圖18所例示之狀態之選擇記憶體塊BLK S執行了比較例之抹除動作之情形時，例如，如圖19所示，有記憶胞MCO之閾值電壓超出必要地減小之虞。該情形時，一部分記憶胞MCO之電壓有可能會低於讀出阻斷電壓V BB。
此處，如參照圖8所說明般，執行讀出動作時，向與選擇記憶胞MCI對應於同一半導體層120、且設置於同一高度位置之非選擇記憶胞MCO(以下，有時會稱為「背面記憶胞MCO」)之閘極電極，供給讀出阻斷電壓V BB，藉此使背面記憶胞MCO成為關閉狀態。然而，於背面記憶胞MCO之閾值電壓低於讀出阻斷電壓V BB之情形時，將無法使背面記憶胞MCO成為關閉狀態。此種情形下，具有無論選擇記憶胞MCI為開通狀態亦或為關閉狀態，位元線BL與源極線SL均會經由背面記憶胞MCO而導通，從而於位元線BL中流通電流之情形。因此，有無法較佳地檢測選擇記憶胞MCI之閾值電壓之情形。
此處，於第1實施方式之抹除動作(圖9)中，於記憶胞MCI,MCO其中一者抹除驗證成功之時間點，禁止向記憶胞MCI,MCO一者供給抹除電壓V ERA，而僅向記憶胞MCI,MCO另一者供給抹除電壓V ERA。因此，於對圖18所例示之狀態之選擇記憶體塊BLK S執行了第1實施方式之抹除動作之情形時，例如，如圖20所示，能較佳地僅調整記憶胞MCI之閾值電壓。
又，於第1實施方式之抹除動作(圖9)中，與記憶胞MCI,MCO其中一者對應之驗證動作成為成功狀態之情形時，於此後之動作中，將省略對記憶胞MCI,MCO一者之驗證動作。因此，第1實施方式之抹除動作相較於比較例之抹除動作，能高速執行。
[第2實施方式] 其次，參照圖21及圖22，就第2實施方式之半導體記憶裝置進行說明。圖21係用於說明第2實施方式之半導體記憶裝置之單面抹除電壓供給動作之模式剖視圖。圖22係用於說明第2實施方式之單面抹除電壓供給動作之模式波形圖。
第2實施方式之半導體記憶裝置之構成基本上與第1實施方式之半導體記憶裝置相同。但第2實施方式之抹除動作與第1實施方式之抹除動作不同。第2實施方式之抹除動作之執行基本上與第1實施方式之抹除動作相同。但第2實施方式之單面抹除電壓供給動作與第1實施方式之單面抹除電壓供給動作不同。第2實施方式之單面抹除電壓供給動作之執行基本上與第1實施方式之單面抹除電壓供給動作大致相同。
但如參照圖15及圖16所說明般，於第1實施方式之單面抹除電壓供給動作中，係向字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線供給抹除電壓V ERA或與之接近之電壓。又，向與其等對應之虛設字元線WLDD,WLDS供給抹除電壓V ERA或與之接近之電壓。
而如圖21及圖22所例示般，於第2實施方式之單面抹除電壓供給動作中，係使字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線成為浮動狀態，而非向字元線WLI_0～WLI_m及字元線WLO_0～WLO_m內未成為動作對象之字元線供給固定電壓。又，係使與其等對應之虛設字元線WLDD,WLDS成為浮動狀態，而非向與其等對應之虛設字元線WLDD,WLDS供給固定電壓。
再者，使字元線WLI_0～WLI_m,WLO_0～WLO_m及虛設字元線WLDD,WLDS成為浮動狀態之方法可酌情調整。
例如，於圖21之例中，係使所有字元線WLI_0～WLI_m或所有字元線WLO_0～WLO_m及虛設字元線WLDD,WLDS成為浮動狀態。此種情形時，例如可考慮於用以向字元線WLI_0～WLI_m,WLO_0～WLO_m及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中，使設置於電流路徑之複數個電晶體中之至少一者成為關閉狀態。例如，於圖3之例中，用以向字元線WLI_0～WLI_m,WLO_0～WLO_m及虛設字元線WLDD,WLDS供給電壓之所有電流路徑為字元線WLI_0～WLI_m,WLO_0～WLO_m及虛設字元線WLDD,WLDS與電壓產生電路VG(圖3)之間之所有電流路徑、以及字元線WLI_0～WLI_m,WLO_0～WLO_m及虛設字元線WLDD,WLDS與被供給接地電壓V SS之接合墊電極P(圖3)之間之所有電流路徑。
此處，連接於信號供給線BLKSEL之複數個電晶體T BLK設置於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中。因此，為了於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中，使設置於電流路徑之複數個電晶體中之至少一者成為關閉狀態，例如亦可使列解碼器RD中之與選擇記憶體塊BLK S及字元線WLI_0～WLI_M,WLO_0～WLO_M以及虛設字元線WLDD,WLDS對應之信號供給線BLKSEL(圖3)成為“L”狀態。
又，例如連接於複數個信號供給線WLSEL S及複數個信號供給線WLSEL U之複數個電晶體T WL設置於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中。因此，為了於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中，使設置於電流路徑之複數個電晶體中之至少一者成為關閉狀態，例如亦可使列解碼器RD中之所有信號供給線WLSEL S及信號供給線WLSEL U均成為“L”狀態。
又，例如連接於複數個信號供給線VSEL之複數個電晶體T DRV設置於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中。因此，為了於用以向字元線WLI_0～WLI_M,WLO_0～WLO_M及虛設字元線WLDD,WLDS供給電壓之所有電流路徑中，使設置於電流路徑之複數個電晶體中之至少一者成為關閉狀態，例如亦可使列解碼器RD中之所有信號供給線VSEL成為“L”狀態。
再者，例如亦可向虛設字元線WLDD,WLDS供給固定電壓，使字元線WLI_0～WLI_M,WLO_0～WLO_M成為浮動狀態，或僅使字元線WLI_0～WLI_M,WLO_0～WLO_M之一部分成為浮動狀態。此種情形時，例如亦可使虛設字元線WLDD,WLDS與電壓產生電路VG導通，或使虛設字元線WLDD,WLDS及字元線WLI_0～WLI_M,WLO_0～WLO_M之僅一部分與電壓產生電路VG導通。又，可考慮於字元線WLI_0～WLI_M,WLO_0～WLO_M與電壓產生電路VG(圖3)之間之至少一部分電流路徑、及字元線WLI_0～WLI_M,WLO_0～WLO_M與被供給接地電壓V SS之接合墊電極P(圖3)之間之至少一部分電流路徑中，使設置於電流路徑之複數個電晶體中之至少一者成為關閉狀態。
[第3實施方式] 其次，參照圖23～圖28，就第3實施方式之抹除動作進行說明。圖23及圖24係用於說明第3實施方式之抹除動作之模式流程圖。圖25及圖26係用於說明第3實施方式之抹除驗證動作之模式剖視圖。圖27及圖28係用於說明第3實施方式之單面抹除電壓供給動作之模式剖視圖。
第3實施方式之半導體記憶裝置之構成基本上與第1實施方式之半導體記憶裝置相同。但第3實施方式之抹除動作與第1實施方式之抹除動作不同。
即，於第1實施方式之抹除動作中，如參照圖9等所說明般，係於步驟S104中判定為抹除驗證成功後，對選擇記憶體塊BLK S中包含之複數個記憶胞MCI執行單面抹除電壓供給動作，或對複數個記憶胞MCO執行單面抹除電壓供給動作。
而於第3實施方式之抹除動作中，係於下述步驟S106中判定為抹除驗證成功後，實施如下所述之至少一種操作：對選擇記憶體塊BLK S中包含之所有記憶胞MCI內之上半部分記憶胞MCI(例如，於m為偶數之情形時，係指連接於字元線WLI_m/2＋1～WLI_m之記憶胞MCI)執行單面抹除電壓供給動作；對下半部分記憶胞MCI(例如，於m為偶數之情形時，係指連接於字元線WLI_0～WLI_m/2－1之記憶胞MCI)執行單面抹除電壓供給動作；對上半部分記憶胞MCO(例如，於m為偶數之情形時，係指連接於字元線WLO_m/2＋1～WLO_m之記憶胞MCO)執行單面抹除電壓供給動作；及對下半部分記憶胞MCO(例如，於m為偶數之情形時，係指連接於字元線WLO_0～WLO_m/2－1之記憶胞MCO)執行單面抹除電壓供給動作。
再者，於第3實施方式之半導體記憶裝置中，連接於字元線WLI_m/2之記憶胞MCI、及連接於字元線WLO_m/2之記憶胞MCO作為虛設胞使用，不用於資料之記錄。因此，於以下例中，對上述記憶胞MCI,MCO不執行單面抹除電壓供給動作及抹除驗證動作。
步驟S301(圖23)之執行與參照圖9等所說明之步驟S101相同。
步驟S302之執行基本上與參照圖9等所說明之步驟S102相同。但於步驟S102中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI執行抹除驗證動作。而於步驟S302中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI內之上半部分記憶胞MCI執行抹除驗證動作。
例如，於圖9之步驟S102之奇數驗證動作中，如參照圖12所說明般，係向複數個字元線WLI_0～WLI_m內自下方數起排於第奇數位之字元線WLI供給抹除驗證電壓V VFYEr，向自下方數起排於第偶數位之字元線WLI供給讀出通過電壓V READ。而於步驟S302之奇數驗證動作中，如圖25所示，係向複數個字元線WLI_m/2＋1～WLI_m內自下方數起排於第奇數位之字元線WLI供給抹除驗證電壓V VFYEr，向自下方數起排於第偶數位之字元線WLI供給讀出通過電壓V READ。再者，於該奇數驗證動作中，係向複數個字元線WLI_0～WLI_m/2供給讀出通過電壓V READ。
又，例如於圖9之步驟S102之偶數驗證動作中，如參照圖13所說明般，係向複數個字元線WLI_0～WLI_m內自下方數起排於第偶數位之字元線WLI供給抹除驗證電壓V VFYEr，向自下方數起排於第奇數位之字元線WLI供給讀出通過電壓V READ。而於步驟S302之偶數驗證動作中，如圖26所示，係向複數個字元線WLI_m/2＋1～WLI_m內自下方數起排於第偶數位之字元線WLI供給抹除驗證電壓V VFYEr，向自下方數起排於第奇數位之字元線WLI供給讀出通過電壓V READ。再者，於該偶數驗證動作中，係向複數個字元線WLI_0～WLI_m/2供給讀出通過電壓V READ。
步驟S303之執行基本上與參照圖9等所說明之步驟S102相同。但於步驟S102中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI執行抹除驗證動作。而於步驟S303中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI內之下半部分記憶胞MCI執行抹除驗證動作。
步驟S304之執行基本上與參照圖9等所說明之步驟S103相同。但於步驟S103中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO執行抹除驗證動作。而於步驟S304中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO內之上半部分記憶胞MCO執行抹除驗證動作。
步驟S305之執行基本上與參照圖9等所說明之步驟S103相同。但於步驟S103中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO執行抹除驗證動作。而於步驟S305中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO內之下半部分記憶胞MCO執行抹除驗證動作。
於步驟S306(圖23)中，對步驟S302～S305之抹除驗證動作之結果進行判定。例如於步驟S302～S305各者中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S301。另一方面，例如於步驟S302～S305至少一者中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S307(圖24)。
於步驟S307中，對步驟S302及步驟S309之抹除驗證動作內於步驟S307之前剛剛執行者之結果進行判定。例如於步驟S302或步驟S309中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S308。另一方面，例如於步驟S302或步驟S309中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S310。
步驟S308之執行基本上與參照圖9等所說明之步驟S106相同。但於步驟S106中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI執行單面抹除電壓供給動作。而於步驟S308中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI內之上半部分記憶胞MCI執行單面抹除電壓供給動作。
例如，於圖9之步驟S106之單面抹除電壓供給動作中，如參照圖15所說明般，係向複數個字元線WLI_0～WLI_m全體供給電壓V ISO。而於圖24之步驟S308之單面抹除電壓供給動作中，如圖27所示，係向複數個字元線WLI_m/2＋1～WLI_m供給電壓V ISO，向複數個字元線WLI_0～WLI_m/2－1供給電壓V P_ERA，向其等之間之字元線WLI_m/2供給電壓V P_ERA之一半大小之電壓。電壓V P_ERA大於電壓V ISO，小於抹除電壓V ERA。又，抹除電壓V ERA與電壓V P_ERA之差大於使記憶胞MCI,MCO作為PMOS電晶體而動作時之閾值電壓。因此，例如，如圖27所示，於下半部分記憶胞MCI之通道區域，會形成電洞之通道。但下半部分記憶胞MCI之閾值電壓不會減小。
於步驟S309中，與步驟S302同樣地，對上半部分記憶胞MCI執行抹除驗證動作。
於步驟S310中，對步驟S303及步驟S312之抹除驗證動作內於步驟S310之前剛剛執行者之結果進行判定。例如於步驟S303或步驟S312中以關閉狀態被檢測出之記憶胞MCI之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S311。另一方面，例如於步驟S303或步驟S312中以關閉狀態被檢測出之記憶胞MCI之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S313。
步驟S311之執行基本上與參照圖9等所說明之步驟S106相同。但於步驟S106中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI執行單面抹除電壓供給動作。而於步驟S311中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCI中之下半部分記憶胞MCI執行單面抹除電壓供給動作。
例如，於圖9之步驟S106之單面抹除電壓供給動作中，如參照圖15所說明般，係向複數個字元線WLI_0～WLI_m全體供給電壓V ISO。而於圖24之步驟S311之單面抹除電壓供給動作中，如圖28所示，係向複數個字元線WLI_0～WLI_m/2－1供給電壓V ISO，向複數個字元線WLI_m/2＋1～WLI_m供給電壓V P_ERA，向其等之間之字元線WLI_m/2供給電壓V P_ERA之一半大小之電壓。
於步驟S312中，與步驟S303同樣地，對下半部分記憶胞MCI執行抹除驗證動作。
於步驟S313中，對步驟S304及步驟S315之抹除驗證動作內於步驟S313之前剛剛執行者之結果進行判定。例如於步驟S304或步驟S315中以關閉狀態被檢測出之記憶胞MCO之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S314。另一方面，例如於步驟S304或步驟S315中以關閉狀態被檢測出之記憶胞MCO之比率小於一定數值之情形時，判定為抹除驗證成功，而進入步驟S316。
步驟S314之執行基本上與參照圖9等所說明之步驟S109相同。但於步驟S109中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO執行單面抹除電壓供給動作。而於步驟S314中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO內之上半部分記憶胞MCO執行單面抹除電壓供給動作。
於步驟S315中，與步驟S304同樣地，對上半部分記憶胞MCO執行抹除驗證動作。
於步驟S316中，對步驟S305及步驟S318之抹除驗證動作內於步驟S316之前剛剛執行者之結果進行判定。例如於步驟S305或步驟S318中以關閉狀態被檢測出之記憶胞MCO之比率為一定數值以上之情形時，判定為抹除驗證失敗，而進入步驟S317。另一方面，例如於步驟S305或步驟S318中以關閉狀態被檢測出之記憶胞MCO之比率小於一定數值之情形時，判定為抹除驗證成功，而結束抹除動作。
步驟S317之執行基本上與參照圖9等所說明之步驟S109相同。但於步驟S109中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO執行單面抹除電壓供給動作。而於步驟S317中，係對選擇記憶體塊BLK S中包含之所有記憶胞MCO內之下半部分記憶胞MCO執行單面抹除電壓供給動作。
於步驟S318中，與步驟S305同樣地，對下半部分記憶胞MCO執行抹除驗證動作。
[其他實施方式] 以上，例示了第1實施方式～第3實施方式之半導體記憶裝置。然而，第1實施方式～第3實施方式中所示之構成僅為例示，半導體記憶裝置之具體構成等可酌情調整。又，第1實施方式～第3實施方式中所示之動作亦僅為例示，電壓之大小、供給電壓之時序等可酌情調整。
例如，半導體記憶裝置亦可構成為能執行第1實施方式～第3實施方式之抹除動作中之2個以上抹除動作。
又，例如於第3實施方式之單面抹除電壓供給動作中，係與第1實施方式之單面抹除電壓供給動作同樣地，向字元線WLI及字元線WLO其中一者供給固定電壓。然而，於第3實施方式之單面抹除電壓供給動作中，亦可與第2實施方式之單面抹除電壓供給動作同樣地，使字元線WLI及字元線WLO其中一者成為浮動狀態。
又，例如於第3實施方式之抹除動作中，係將選擇記憶體塊BLK S中包含之複數個記憶胞MCI,MCO分組成上半部分記憶胞MCI、下半部分記憶胞MCI、上半部分記憶胞MCO及下半部分記憶胞MCO。又，對於上述4組，係獨立執行單面抹除電壓供給動作及抹除驗證動作。此處，於第3實施方式之抹除動作中，亦可將選擇記憶體塊BLK S中包含之複數個記憶胞MCI,MCO分成3組，還可分成5組以上。又，於複數組中之一部分被判定為抹除驗證成功，而2組以上未被判定為抹除驗證成功之情形時，亦可對此等2組以上統一執行單面抹除電壓供給動作。
又，就以上例而言，於抹除電壓供給動作中，係向位元線BL及源極線SL兩者供給抹除電壓V ERA。然而，於抹除動作中，亦可僅向位元線BL及源極線SL其中一者供給抹除電壓V ERA。
又，於以上例中，說明了半導體層120之上端及下端連接於n型半導體層之例。然而，半導體層120之上端及下端中之至少一者亦可連接於硼(B)等p型半導體層。該情形時，於抹除電壓供給動作中，亦可自源極線SL及位元線BL中之至少一者經由p型半導體層向半導體層120供給電洞，而非產生GIDL來向半導體層120供給電洞。
[其他] 已對本發明之若干實施方式進行了說明，但上述實施方式僅作為例舉展示，並未意圖限定發明之範圍。上述新穎之實施方式可採用其他各種形態加以實施，可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。上述實施方式及其變形包含於發明之範圍及主旨中，並且包含於申請專利範圍中記載之發明及其同等之範圍內。
[相關申請之引用] 本申請係以2021年6月21日申請之先行日本專利申請第2021-102805號所持有之優先權之利益為基礎，且謀求其利益，將其全部內容藉由引用包含於此。
100:半導體基板 101, 140, 150:絕緣層 110I, 110O:導電層 120, 121:半導體層 130:閘極絕緣層 131:隧道絕緣層 132:電荷儲存層 133:阻擋絕緣層 AT:溝槽結構 BL:位元線 BLK:記憶體塊 BLKD:塊解碼器 blkd:塊解碼單元 BLKSEL:信號供給線 CG, CG S, CG U:配線 DRV:驅動電路 drv:驅動單元 LSI, LSO:積層體結構 L P, L VG:電壓供給線 MU:記憶單元 MCA:記憶胞陣列 MCI, MCO:記憶胞 MSI, MSO:記憶體串 MSS:記憶體串結構 MCDD, MCDS:虛設記憶胞 P:接合墊電極 PC:周邊電路 RD:列解碼器 R MCA:記憶胞陣列區域 R PC:周邊電路區域 R RD:列解碼器區域 SL:源極線 SU:串單元 SAM:感測放大模組 SGD, SGDT, SGD_SEL, SGD_USEL:汲極側選擇閘極線 STD, STDT:汲極側選擇電晶體 SGS, SGSb:源極側選擇閘極線 STS, STSb:源極側選擇電晶體 T BLK, T WL, T DRV:電晶體 VG:電壓產生電路 vg:電壓產生單元 WLD:字元線解碼器 wld:字元線解碼單元 WLDD, WLDS:虛設字元線 WLI, WLO, WLI_0～WLI_m, WLO_0～WLO_m:字元線 VSEL, WLSEL S, WLSEL U:信號供給線
圖1係表示第1實施方式之半導體記憶裝置之一部分構成之模式方塊圖。 圖2係表示該半導體記憶裝置之一部分構成之模式等效電路圖。 圖3係表示該半導體記憶裝置之一部分構成之模式等效電路圖。 圖4係表示該半導體記憶裝置之一部分構成之模式俯視圖。 圖5係表示該半導體記憶裝置之一部分構成之模式立體圖。 圖6係表示該半導體記憶裝置之一部分構成之模式俯視圖。 圖7係用以說明記錄複數位元資料之記憶胞MCI,MCO之閾值電壓之模式直方圖。 圖8係用以說明第1實施方式之半導體記憶裝置之讀出動作之模式剖視圖。 圖9係用以說明該半導體記憶裝置之抹除動作之模式流程圖。 圖10係用以說明雙面抹除電壓供給動作之模式剖視圖。 圖11係用以說明雙面抹除電壓供給動作之模式波形圖。 圖12係用以說明奇數驗證動作之模式剖視圖。 圖13係用以說明偶數驗證動作之模式剖視圖。 圖14係用以說明奇數驗證動作及偶數驗證動作之模式波形圖。 圖15係用以說明單面抹除電壓供給動作之模式剖視圖。 圖16係用以說明單面抹除電壓供給動作之模式波形圖。 圖17係用以說明比較例之抹除動作之模式流程圖。 圖18係用以說明抹除動作引起之記憶胞MCI,MCO之閾值電壓變化之模式直方圖。 圖19係用以說明抹除動作引起之記憶胞MCI,MCO之閾值電壓變化之模式直方圖。 圖20係用以說明抹除動作引起之記憶胞MCI,MCO之閾值電壓變化之模式直方圖。 圖21係用以說明第2實施方式之單面抹除電壓供給動作之模式剖視圖。 圖22係用以說明第2實施方式之單面抹除電壓供給動作之模式波形圖。 圖23係用以說明第3實施方式之抹除動作之模式流程圖。 圖24係用以說明第3實施方式之抹除動作之模式流程圖。 圖25係用以說明第3實施方式之抹除驗證動作之模式剖視圖。 圖26係用以說明第3實施方式之抹除驗證動作之模式剖視圖。 圖27係用以說明第3實施方式之單面抹除電壓供給動作之模式剖視圖。 圖28係用以說明第3實施方式之單面抹除電壓供給動作之模式剖視圖。

Claims (20)

  1. 一種半導體記憶裝置，其包含： 複數個第1導電層，其等沿著第1方向排列； 複數個第2導電層，其等於與上述第1方向交叉之第2方向上，與上述複數個第1導電層隔開配置，且沿著上述第1方向排列； 第1半導體層，其設置於上述複數個第1導電層與上述複數個第2導電層之間，沿著上述第1方向延伸，且與上述複數個第1導電層及上述複數個第2導電層相對向； 電荷儲存層，其具備設置於上述複數個第1導電層與上述第1半導體層之間之第1部分、及設置於上述複數個第2導電層與上述第1半導體層之間之第2部分；及 第1配線，其電性連接於上述第1半導體層；且 構成為可執行包含第1抹除循環及第2抹除循環之抹除動作， 於上述第1抹除循環中，向上述複數個第1導電層之至少一部分供給第1電壓，向上述複數個第2導電層之至少一部分供給上述第1電壓，向上述第1配線供給大於上述第1電壓之抹除電壓， 於上述第2抹除循環中，向上述複數個第1導電層之至少一部分供給上述第1電壓，向上述複數個第2導電層之至少一部分供給大於上述第1電壓之第2電壓，向上述第1配線供給上述抹除電壓。
  2. 如請求項1之半導體記憶裝置，其中於上述抹除動作中，上述第2抹除循環於上述第1抹除循環之後執行。
  3. 如請求項1之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除循環及上述第2抹除循環分別執行複數次。
  4. 如請求項1之半導體記憶裝置，其構成為除了上述第1抹除循環及上述第2抹除循環以外，還可執行第3抹除循環，且 將上述複數個第1導電層中之1個，設為第3導電層， 將上述複數個第1導電層中之另1個，設為第4導電層時， 於上述第2抹除循環中，向上述第3導電層供給上述第1電壓，向上述第4導電層供給大於上述第1電壓之第3電壓， 於上述第3抹除循環中，向上述第3導電層供給上述第3電壓，向上述第4導電層供給上述第1電壓。
  5. 如請求項4之半導體記憶裝置，其中於上述抹除動作中，上述第3抹除循環於上述第1抹除循環之後執行。
  6. 如請求項4之半導體記憶裝置，其中於上述抹除動作中，上述第3抹除循環執行複數次。
  7. 如請求項1之半導體記憶裝置，其構成為可執行包含第1抹除驗證動作及第2抹除驗證動作之上述抹除動作，且 於上述第1抹除驗證動作中，向上述複數個第1導電層之至少一部分供給抹除驗證電壓，向上述複數個第2導電層之至少一部分供給小於上述抹除驗證電壓之第4電壓，向上述第1配線供給小於上述抹除驗證電壓之第5電壓， 於上述第2抹除驗證動作中，向上述複數個第2導電層之至少一部分供給抹除驗證電壓，向上述複數個第1導電層之至少一部分供給上述第4電壓，向上述第1配線供給上述第5電壓。
  8. 如請求項7之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除驗證動作及上述第2抹除驗證動作，係於上述第2抹除循環與上述第1抹除循環之間執行。
  9. 如請求項7之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除驗證動作於上述第2抹除循環之後執行。
  10. 如請求項7之半導體記憶裝置，其中於上述抹除動作中， 上述第1抹除驗證動作執行複數次， 上述第2抹除驗證動作執行複數次。
  11. 一種半導體記憶裝置，其包含： 複數個第1導電層，其等沿著第1方向排列； 複數個第2導電層，其等於與上述第1方向交叉之第2方向上，與上述複數個第1導電層隔開配置，且沿著上述第1方向排列； 第1半導體層，其設置於上述複數個第1導電層與上述複數個第2導電層之間，沿著上述第1方向延伸，且與上述複數個第1導電層及上述複數個第2導電層相對向； 電荷儲存層，其具備設置於上述複數個第1導電層與上述第1半導體層之間之第1部分、及設置於上述複數個第2導電層與上述第1半導體層之間之第2部分； 第1配線，其電性連接於上述第1半導體層； 複數個電壓供給線，其等向上述複數個第1導電層及上述複數個第2導電層中之至少一者供給電壓； 複數個第1電流路徑，其等為上述複數個第1導電層與上述複數個電壓供給線之間者，分別包含第1電晶體；及 複數個第2電流路徑，其等為上述複數個第2導電層與上述複數個電壓供給線之間者，分別包含第2電晶體；且 構成為可執行包含第1抹除循環及第2抹除循環之抹除動作， 於上述第1抹除循環中，向上述複數個第1導電層之至少一部分供給第1電壓，向上述複數個第2導電層之至少一部分供給上述第1電壓，向上述第1配線供給大於上述第1電壓之抹除電壓， 於上述第2抹除循環中，向上述複數個第1導電層之至少一部分供給上述第1電壓，於與上述複數個第2導電層之至少一部分對應之上述第2電流路徑中，向至少一個上述第2電晶體之閘極電極供給使上述第2電晶體成為關閉狀態之第1信號電壓，向上述第1配線供給上述抹除電壓。
  12. 如請求項11之半導體記憶裝置，其中於上述抹除動作中，上述第2抹除循環於上述第1抹除循環之後執行。
  13. 如請求項11之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除循環及上述第2抹除循環分別執行複數次。
  14. 如請求項11之半導體記憶裝置，其構成為除了上述第1抹除循環及上述第2抹除循環以外，還可執行第3抹除循環，且 將上述複數個第1導電層中之1個設為第3導電層， 將上述複數個第1導電層中之另1個設為第4導電層時， 於上述第2抹除循環中，向上述第3導電層供給上述第1電壓，向上述第4導電層供給大於上述第1電壓之第3電壓， 於上述第3抹除循環中，向上述第3導電層供給上述第3電壓，向上述第4導電層供給上述第1電壓。
  15. 如請求項14之半導體記憶裝置，其中於上述抹除動作中，上述第3抹除循環於上述第1抹除循環之後執行。
  16. 如請求項14之半導體記憶裝置，其中於上述抹除動作中，上述第3抹除循環執行複數次。
  17. 如請求項11之半導體記憶裝置，其構成為可執行包含第1抹除驗證動作及第2抹除驗證動作之上述抹除動作，且 於上述第1抹除驗證動作中，向上述複數個第1導電層之至少一部分供給抹除驗證電壓，向上述複數個第2導電層之至少一部分供給小於上述抹除驗證電壓之第4電壓，向上述第1配線供給小於上述抹除驗證電壓之第5電壓， 於上述第2抹除驗證動作中，向上述複數個第2導電層之至少一部分供給抹除驗證電壓，向上述複數個第1導電層之至少一部分供給上述第4電壓，向上述第1配線供給上述第5電壓。
  18. 如請求項17之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除驗證動作及上述第2抹除驗證動作，係於上述第2抹除循環與上述第1抹除循環之間執行。
  19. 如請求項17之半導體記憶裝置，其中於上述抹除動作中，上述第1抹除驗證動作於上述第2抹除循環之後執行。
  20. 如請求項17之半導體記憶裝置，其中於上述抹除動作中， 上述第1抹除驗證動作執行複數次， 上述第2抹除驗證動作執行複數次。
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