TWI810780B - 半導體記憶裝置 - Google Patents

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TWI810780B
TWI810780B TW111100814A TW111100814A TWI810780B TW I810780 B TWI810780 B TW I810780B TW 111100814 A TW111100814 A TW 111100814A TW 111100814 A TW111100814 A TW 111100814A TW I810780 B TWI810780 B TW I810780B
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金野隼人
中陦孝雄
河野良洋
藤生政樹
岩佐清明
染谷正志
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日商鎧俠股份有限公司
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Abstract

本發明之實施方式提供一種容易高積體化之半導體記憶裝置。 本發明之實施方式之半導體記憶裝置具備：基板；複數個字元線；設置於第1區域之第1選擇閘極線、第2選擇閘極線及第1半導體層；設置於第2區域之第3選擇閘極線、第4選擇閘極線及第2半導體層；及字元線接觸電極，其設置於第1區域與第2區域之間之第3區域。第1選擇閘極線及第3選擇閘極線較複數個字元線離基板更遠。第2選擇閘極線及第4選擇閘極線較複數個字元線離基板更近。第1半導體層與複數個字元線、第1選擇閘極線及第2選擇閘極線對向。第2半導體層與複數個字元線、第3選擇閘極線及第4選擇閘極線對向。字元線接觸電極連接於複數個字元線中之一個。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知一種半導體記憶裝置，其具備：基板；複數個字元線，其等於與該基板之表面交叉之方向上積層；半導體層，其與上述複數個字元線對向；及閘極絕緣層，其設置於字元線與半導體層之間。閘極絕緣層例如具備氮化矽(Si3N4)等絕緣性電荷蓄積層或浮動閘極等導電性電荷蓄積層等可記憶資料之記憶部。
實施方式提供一種容易高積體化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備基板、複數個字元線、第1選擇閘極線、第2選擇閘極線、第1半導體層、第1位元線、第3選擇閘極線、第4選擇閘極線、第2半導體層、第2位元線及字元線接觸電極。基板具備排列於第1方向上之第1區域及第2區域、以及設置於第1區域與第2區域之間之第3區域。複數個字元線跨及第1區域、第2區域及第3區域於第1方向上延伸，排列於與第1方向交叉之第2方向上。第1選擇閘極線設置於第1區域，較複數個字元線離基板更遠。第2選擇閘極線設置於第1區域，較複數個字元線離基板更近。第1半導體層設置於第1區域，於第2方向上延伸，與複數個字元線、第1選擇閘極線及第2選擇閘極線對向。第1位元線於與第1方向及第2方向交叉之第3方向上延伸，設置於從第2方向 觀察時與第1半導體層重疊之位置。第3選擇閘極線設置於第2區域，較複數個字元線離基板更遠。第4選擇閘極線設置於第2區域，較複數個字元線離基板更近。第2半導體層設置於第2區域，於第2方向上延伸，與複數個字元線、第3選擇閘極線及第4選擇閘極線對向。第2位元線於第3方向上延伸，設置於從第2方向觀察時與第2半導體層重疊之位置。字元線接觸電極設置於第3區域，於第2方向上延伸，與複數個字元線中之一個連接。
10:記憶體系統
20:主機
100:半導體基板
100I:絕緣區域
101:絕緣層
110:導電層
110A:絕緣層
112:導電層
120:半導體柱
125:絕緣層
130:閘極絕緣膜
131:隧道絕緣膜
132:電荷蓄積膜
133:阻擋絕緣膜
312:導電層
512:導電層
600:半導體基板
600I:絕緣區域
611:N型井區域
612:P型井區域
ADR:位址暫存器
B:接合線
BL0:位元線
BL1:位元線
BLK:記憶體區塊
BLK0,BLK1:記憶體區塊
blk0:電路
blk0a,blk0b,blk1a,blk1b:電路
blk1:電路
blkd:電路
BLKG:記憶體區塊群
BLKSEL:信號供給線
C4:接點
CA:行位址
CC:接點
CCSW:絕緣層
CD:控制器晶粒
CGDWL:配線
CGSGD:配線
CGSGDT:配線
CGSGS:配線
CGSGSB:配線
CGWL:配線
Ch:接點
CM,CP:晶片
CM:快取記憶體
CMR:指令暫存器
CS:接點
CTR:邏輯電路
d0,d1,d2:配線
D0,D1,D2:配線層
DADD:位址資料
DAT:資料
DB:匯流排
DBUS:配線
DCMD:指令資料
DMC0~DMC5:虛設記憶胞
DQ0~DQ7:資料信號輸入輸出端子
DQS,/DQS:觸發信號輸入輸出端子
DST:狀態資料
DWL0~DWL5:虛設字元線
gc:電極
GC:配線層
HR:支持構造
I/O:輸入輸出控制電路
LMCA:記憶胞陣列層
LMCA':記憶胞陣列層
LTR:電晶體層
M0:配線層
MCA:記憶胞陣列
MD:記憶體晶粒
MD3:記憶體晶粒
MD4:記憶體晶粒
MD5:記憶體晶粒
MPM:貼合電極層
MPP:貼合電極層
MS:記憶體串
MSB:安裝基板
P:焊墊電極
PC:周邊電路
P1:貼合電極
RA:列位址
rC4T:接點連接小區域
rCC1:接點連接小區域
rCC2:接點連接小區域
RD:列解碼器
RHU1:第1接線區域
RHU2:第2接線區域
RHU3:第3接線區域
RMCA:記憶胞陣列區域
RMH:記憶孔區域
RP:周邊區域
RY//BY:端子
SAM:感測放大器模組
SGD0a~SGD4a:汲極側選擇閘極線
SGD0b~SGD4b:汲極側選擇閘極線
SGD5a~SGD9a:汲極側選擇閘極線
SGD5b~SGD9b:汲極側選擇閘極線
SGDT0,SGD0~SGD4,SGDT1,SGD5~SGD9:選擇閘極線
SGDT0,SGDT1,SGD0~SGD9:汲極側選擇閘極線
SGDT0a:汲極側選擇閘極線
SGDT0b:汲極側選擇閘極線
SGDT1a:汲極側選擇閘極線
SGDT1b:汲極側選擇閘極線
SGS0,SGS1,SGSB0,SGSB1:源極側選擇閘極線
SGS0a,SGSB0a:源極側選擇閘極線
SGS0b,SGSB0b:源極側選擇閘極線
SGS1a,SGSB1a:源極側選擇閘極線
SGS1b,SGSB1b:源極側選擇閘極線
SHE:串單元間絕緣層
SL:源極線
SL0:源極線
SL0a,SL0b,SL1a,SL1b:源極線
SL1:源極線
SQC:定序器
ST:區塊間絕緣層
STDT,STD,STS,STSB:選擇電晶體
STO:絕緣層
STR:狀態暫存器
SU:串單元
SU0~SU9:串單元
SU0a~SU4a:串單元
SU0b~SU4b:串單元
SU5a~SU9a:串單元
SU5b~SU9b:串單元
TBLK:電晶體
TBLK:電晶體
Tr:電晶體
VG:電壓產生電路
Vy:接點
WL:字元線
/CEn,CLE,ALE,/WE,/RE,RE:外部控制端子
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。
圖3係表示本實施方式之記憶體系統10之構成例之模式性俯視圖。
圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。
圖5~圖7係表示記憶體晶粒MD之一部分構成之模式性電路圖。
圖8係記憶體晶粒MD之模式性俯視圖。
圖9、圖10係記憶體晶粒MD之模式性剖視圖。
圖11係圖8之A所示之部分之模式性放大圖。
圖12係圖9之B所示之部分之模式性放大圖。
圖13係圖8之C所示之部分之模式性放大圖。
圖14~圖17係省略圖13中之一部分構成而表示之模式性俯視圖。
圖18係圖13之D所示之部分之模式性放大圖。
圖19係用以說明讀出動作之模式性剖視圖。
圖20係用以說明寫入動作之模式性剖視圖。
圖21係用以說明抹除動作之模式性剖視圖。
圖22係用以說明抹除動作之模式性波形圖。
圖23係用以說明抹除動作之模式性波形圖。
圖24係用以說明另一抹除動作之模式性剖視圖。
圖25係用以說明與圖24對應之抹除動作之時序圖。
圖26係用以說明與圖21對應之抹除動作之時序圖。
圖27係表示第2實施方式之半導體記憶裝置之一部分構成之模式性電路圖。
圖28係表示第3實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。
圖29係表示第3實施方式之半導體記憶裝置之一部分構成之模式性立體圖。
圖30係表示第3實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
圖31、圖32係用以說明第3實施方式之抹除動作之模式性波形圖。
圖33係表示第4實施方式之半導體記憶裝置之一部分構成之模式性電路圖。
圖34係表示第4實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。
圖35係表示第4實施方式之半導體記憶裝置之一部分構成之模式性立體圖。
圖36係圖34之F0、F1、F2所示之部分之模式性放大圖。
圖37係圖34之G0、G1、G2所示之部分之模式性放大圖。
圖38係將圖36所示之構造沿著H-H'切斷，沿著箭頭方向觀察時之模 式性剖視圖。
圖39係表示第4實施方式之半導體記憶裝置之變化例之一部分構成的模式性俯視圖。
圖40係表示第4實施方式之半導體記憶裝置之變化例之一部分構成的模式性俯視圖。
圖41係表示第5實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。
圖42係表示第4實施方式之半導體記憶裝置之一部分構成之模式性立體圖。
圖43係表示第5實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。
圖44係用以說明另一實施方式之半導體記憶裝置之抹除動作之模式性波形圖。
圖45係用以說明另一實施方式之半導體記憶裝置之抹除動作之模式性波形圖。
圖46係表示另一實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
圖47係用以說明另一實施方式之半導體記憶裝置之抹除動作之模式性波形圖。
圖48係表示另一實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
圖49係表示另一實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
其次，參照圖式詳細地說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並非為了限定本發明而示出。又，以下圖式為模式圖，為了方便說明，有時會省略一部分構成等。又，對複數個實施方式中共通之部分標註相同符號，有時省略說明。
又，本說明書中，提及「半導體記憶裝置」時，有時意指記憶體晶粒，有時意指記憶體晶片、記憶卡、SSD(Solid State Drive，固態硬碟)等包含控制器晶粒之記憶體系統。進而，有時亦指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，本說明書中，提及「控制電路」時，有時意指設置於記憶體晶粒之定序器等周邊電路，有時意指連接於記憶體晶粒之控制器晶粒或控制器晶片等，有時亦指包含該等兩者之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如於將3個電晶體串聯連接之情形時，即使第2個電晶體處於斷開(斷開)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，提及第1構成「連接於」第2構成與第3構成「之間」時，有時意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，本說明書中，提及電路等使2個配線等「導通」時，例如有時意指該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，且該電晶體等為接通(ON)狀態。
又，本說明書中，將與基板之上表面平行之特定方向稱為X方向，將與基板之上表面平行且與X方向垂直之方向稱為Y方向，將與基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不與X方向、Y方向及Z方向中之任一方向對應。
又，本說明書中，「上」、「下」等表述係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，關於某構成，提及下表面或下端時，意指該構成之基板側之面或端部，提及上表面或上端時，意指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]
[記憶體系統10]
圖1係表示第1實施方式之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據從主機20發送之信號，進行用戶資料之讀出動作、寫入動作、抹除動作等。記憶體系統10係例如記憶體晶片、記憶卡、SSD或其他可記憶用戶資料之系統。記憶體系統10具備複數個記憶體晶粒MD、及控制器晶粒CD。記憶體晶粒MD記憶用戶資料。控制器晶粒CD連接於複數個記憶體晶粒MD及主機20。控制器晶粒CD例如具備處理器、RAM(Random Access Memory，隨機存取記憶體)等。控制器晶粒CD進行邏輯位址與物理位址之轉換、位元錯誤檢測/糾正、垃圾回收(壓 縮)、損耗均衡等處理。
圖2係表示本實施方式之記憶體系統10之構成例之模式性側視圖。圖3係表示本實施方式之記憶體系統10之構成例之模式性俯視圖。為了方便說明，圖2及圖3中省略一部分構成。
如圖2所示，本實施方式之記憶體系統10具備安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD。於安裝基板MSB之上表面中之Y方向之端部區域設置有焊墊電極P。安裝基板MSB之上表面中之除Y方向之端部以外之區域經由接著劑等接著於記憶體晶粒MD之下表面。複數個記憶體晶粒MD積層於安裝基板MSB上。於記憶體晶粒MD之上表面中之Y方向之端部區域設置有焊墊電極P。記憶體晶粒MD之上表面中之除Y方向之端部以外之區域經由接著劑等接著於其他記憶體晶粒MD或控制器晶粒CD之下表面。控制器晶粒CD積層於記憶體晶粒MD上。於控制器晶粒CD之上表面中之Y方向之端部區域設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD分別具備排列於X方向之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD及控制器晶粒CD之複數個焊墊電極P分別經由接合線B而相互連接。
再者，圖2及圖3所示之構成僅為例示，具體構成可適當調整。例如，於圖2及圖3所示之例中，在複數個記憶體晶粒MD上積層有控制器晶粒CD。又，記憶體晶粒MD及控制器晶粒CD藉由接合線B連接。又，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封裝體內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封裝體中。又，複數個記憶體晶粒MD及控制器晶粒CD可經由貫通電極等而非接合線B彼此連 接。
[記憶體晶粒MD之電路構成]
圖4係表示第1實施方式之記憶體晶粒MD之構成之模式性方塊圖。圖5~圖7係表示記憶體晶粒MD之一部分構成之模式性電路圖。
再者，圖4中，圖示了複數個控制端子等。該等複數個控制端子有時表現為與高態有效信號(正邏輯信號)對應之控制端子。又，複數個控制端子有時表現為與低態有效信號(負邏輯信號)對應之控制端子。又，有時表現為與高態有效信號及低態有效信號這兩者對應之控制端子。圖4中，與低態有效信號對應之控制端子之符號包含上劃線(上標線)。本說明書中，與低態有效信號對應之控制端子之符號包含斜線(“/”)。再者，圖4之記載為例示，具體態樣可適當調整。例如，亦可使一部分或全部之高態有效信號為低態有效信號，或者使一部分或全部之低態有效信號為高態有效信號。
如圖4所示，記憶體晶粒MD具備記憶胞陣列MCA、及周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM及定序器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O及邏輯電路CTR。
[記憶胞陣列MCA之電路構成]
如圖5所示，記憶胞陣列MCA具備複數個記憶體區塊BLK。該等複數個記憶體區塊BLK分別具備電路blk0及電路blk1。
例如如圖6所示，電路blk0具備五個串單元SU0~SU4。該等五個串單元SU0~SU4分別具備複數個記憶體串MS。該等複數個記憶 體串MS之一端分別經由位元線BL0連接於周邊電路PC(圖4)。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC(圖4)。
記憶體串MS具備汲極側選擇電晶體STDT、STD、虛設記憶胞DMC5~DMC3、複數個記憶胞MC(記憶體電晶體)、虛設記憶胞DMC2~DMC0及源極側選擇電晶體STS、STSB。該等構成串聯連接於位元線BL0與源極線SL之間。以下，有時將汲極側選擇電晶體STDT、STD及源極側選擇電晶體STS、STSB簡稱為選擇電晶體(STDT、STD、STS、STSB)等。
記憶胞MC係場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而發生變化。記憶胞MC記憶一位元或複數個位元的資料。再者，與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
虛設記憶胞DMC0~DMC5係場效型電晶體。虛設記憶胞DMC0~DMC5基本上以與記憶胞MC相同之方式構成。但是，虛設記憶胞DMC0~DMC5不用於資料記憶。再者，與1個記憶體串MS對應之虛設記憶胞DMC0~DMC5之閘極電極分別連接有虛設字元線DWL0~DWL5。該等虛設字元線DWL0~DWL5分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STDT、STD、STS、STSB)係場效型電晶體。選擇電晶體(STDT、STD、STS、STSB)具備半導體層、閘極絕緣膜 及閘極電極。半導體層作為通道區域發揮功能。選擇電晶體(STDT、STD、STS、STSB)之閘極電極分別連接有選擇閘極線SGDT0、SGD0~SGD4、SGS0、SGSB0。1個汲極側選擇閘極線SGDT0共通連接於電路blk0中之所有記憶體串MS。汲極側選擇閘極線SGD0~SGD4分別共通連接於串單元SU0~SU4中之所有記憶體串MS。1個源極側選擇閘極線SGS0共通連接於電路blk0中之所有記憶體串MS。1個源極側選擇閘極線SGSB0共通連接於電路blk0中之所有記憶體串MS。
例如如圖7所示，電路blk1具備5個串單元SU5~SU9。該等五個串單元SU5~SU9分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL1連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
電路blk1中之記憶體串MS基本上構成為與電路blk0中之記憶體串MS相同。但是，電路blk1中之選擇電晶體(STDT、STD、STS、STSB)之閘極電極分別連接有選擇閘極線SGDT1、SGD5~SGD9、SGS1、SGSB1。1個汲極側選擇閘極線SGDT1共通連接於電路blk1中之所有記憶體串MS。汲極側選擇閘極線SGD5~SGD9分別共通連接於串單元SU5~SU9中之所有記憶體串MS。1個源極側選擇閘極線SGS1共通連接於電路blk1中之所有記憶體串MS。1個源極側選擇閘極線SGSB1共通連接於電路blk1中之所有記憶體串MS。
再者，如圖5所例示，電路blk1所對應之選擇閘極線SGDT1、SGD5~SGD9、SGS1、SGSB1構成為與電路blk0所對應之選擇閘極線SGDT0、SGD0~SGD4、SGS0、SGSB0電氣獨立，可供給不同電壓。另一方面，字元線WL及虛設字元線DWL0~DWL5於電路blk0、 blk1間電性共通。
[電壓產生電路VG之電路構成]
電壓產生電路VG(圖4)例如包含降壓電路及升壓電路。降壓電路例如為調節器等。升壓電路例如為電荷泵電路等。該等降壓電路及升壓電路分別連接於電源電壓供給線。對電源電壓供給線供給電源電壓VCC及接地電壓VSS。電源電壓供給線例如連接於參照圖2、圖3所說明之焊墊電極P。電壓產生電路VG產生複數種動作電壓，並同時輸出至複數個電壓供給線。該等複數種動作電壓例如於對記憶胞陣列MCA執行讀出動作、寫入動作及抹除動作時，被供給至位元線BL0、BL1、源極線SL、字元線WL及選擇閘極線SGDT0、SGDT1、SGD0~SGD9、SGS0、SGS1、SGSB0、SGSB1。動作電壓可根據來自定序器SQC之控制信號適當調整。
[列解碼器RD之電路構成]
列解碼器RD具備與複數個記憶體區塊BLK對應地設置之複數個電路blkd(圖5)。電路blkd具備複數個電晶體TBLK。複數個電晶體TBLK與汲極側選擇閘極線SGDT0、SGDT1、SGD0~SGD9、複數個字元線WL、虛設字元線DWL0~DWL5及源極側選擇閘極線SGS0、SGS1、SGSB0、SGSB1(以下，稱為「字元線WL等」)對應地設置。電晶體TBLK例如為場效型NMOS(N-channel metal oxide semiconductor，N通道型金氧半導體)電晶體。電晶體TBLK之汲極電極連接於字元線WL等。電晶體TBLK之源極電極連接於配線CG。配線CG分別經由複數個電路blkd，連接於所有記憶體區塊BLK。電晶體TBLK之閘極電極連接於信號供給線BLKSEL。信號供給線BLKSEL與所有電路blkd對應地設置有複數個。又，信號供給線 BLKSEL連接於電路blkd中之所有電晶體TBLK。
再者，配線CG包含：對應於汲極側選擇閘極線SGDT0、SGDT1之2個配線CGSGDT；對應於汲極側選擇閘極線SGD0~SGD9之10個配線CGSGD、對應於複數個字元線WL之複數個配線CGWL、對應於複數個虛設字元線DWL0~DWL5之6個配線CGDWL、對應於源極側選擇閘極線SGS0、SGS1之2個配線CGSGS、對應於源極側選擇閘極線SGSB0、SGSB1之2個配線CGSGSB。
讀出動作、寫入動作等中，例如與位址暫存器ADR(圖4)中之列位址RA對應之一個信號供給線BLKSEL成為“H”狀態，其他信號供給線BLKSEL成為“L”狀態。例如，對一個信號供給線BLKSEL供給具有大小為正之規定之驅動電壓，對其他信號供給線BLKSEL供給接地電壓VSS等。藉此，該列位址RA所對應之一個記憶體區塊BLK中之所有字元線WL等與所有配線CG導通。又，其他記憶體區塊BLK中之所有字元線WL等成為浮動狀態。
[感測放大器模組SAM之電路構成]
感測放大器模組SAM(圖4)例如具備複數個感測放大器單元。複數個感測放大器單元對應於複數個位元線BL0、BL1。感測放大器單元分別具備連接於位元線BL0、BL1之感測放大器。感測放大器具備感測電路、鎖存電路及電壓傳輸電路。感測電路具備感測電晶體、資料配線。感測電晶體之閘極電極連接於位元線BL0、BL1。感測電晶體之汲極電極連接於資料配線。感測電晶體根據位元線BL0、BL1之電壓或電流而成為接通狀態。根據感測電晶體之接通/斷開狀態，資料配線被充電或放電。鎖存電路根據資料配線之電壓而鎖存資料“1”或資料“0”。電壓傳輸電路根據 鎖存電路中鎖存之資料，使位元線BL0、BL1與2個電壓供給線之任一個導通。
[快取記憶體CM之電路構成]
快取記憶體CM(圖4)具備複數個鎖存電路。複數個鎖存電路經由配線DBUS連接於感測放大器模組SAM內之鎖存電路。快取記憶體CM內之複數個鎖存電路所包含之資料DAT被依序傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
又，快取記憶體CM連接有未圖示之解碼電路及開關電路。解碼電路將位址暫存器ADR(圖4)中保持之行位址CA解碼。開關電路根據解碼電路之輸出信號，使行位址CA所對應之鎖存電路與匯流排DB(圖4)導通。
[定序器SQC之電路構成]
定序器SQC(圖4)根據指令暫存器CMR中保持之指令資料DCMD，對列解碼器RD、感測放大器模組SAM及電壓產生電路VG輸出內部控制信號。又，定序器SQC將表示自身狀態之狀態資料DST適當地輸出至狀態暫存器STR。
又，定序器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。於端子RY//BY處於“L”狀態期間(忙碌期間)，基本上禁止對記憶體晶粒MD之存取。又，於端子RY//BY處於“H”狀態期間(就緒期間)，允許對記憶體晶粒MD之存取。再者，端子RY//BY係例如藉由參照圖2、圖3加以說明之焊墊電極P來實現。
[輸入輸出控制電路I/O之電路構成]
輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0~DQ7、觸發 信號輸入輸出端子DQS、/DQS、複數個輸入電路、複數個輸出電路、移位暫存器及緩衝電路。複數個輸入電路、複數個輸出電路、移位暫存器及緩衝電路分別連接於被供給電源電壓VCCQ及接地電壓VSS之端子。
被供給資料信號輸入輸出端子DQ0~DQ7、觸發信號輸入輸出端子DQS、/DQS及電源電壓VCCQ之端子係例如藉由參照圖2、圖3加以說明之焊墊電極P來實現。經由資料信號輸入輸出端子DQ0~DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，從緩衝電路被輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0~DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，從快取記憶體CM或狀態暫存器STR被輸入至緩衝電路。
複數個輸入電路例如包含連接於資料信號輸入輸出端子DQ0~DQ7中之任一個、或觸發信號輸入輸出端子DQS、/DQS該等兩者之比較器。複數個輸出電路例如包含連接於資料信號輸入輸出端子DQ0~DQ7中之任一個、或觸發信號輸入輸出端子DQS、/DQS中之任一個之OCD(Off Chip Driver，晶片外驅動器)電路。
[邏輯電路CTR之電路構成]
邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、/RE、RE從控制器晶粒CD接收外部控制信號，根據該外部控制信號對輸入輸出控制電路I/O輸出內部控制信號。再者，外部控制端子/CEn、CLE、ALE、/WE、/RE、RE例如藉由參照圖2、圖3加以說明之焊墊電極P實現。
[記憶體晶粒MD之構造]
圖8係記憶體晶粒MD之模式性俯視圖。圖9及圖10係記憶體晶粒MD 之模式性剖視圖。圖11係圖8之A所示之部分之模式性放大圖。圖12係圖9之B所示之部分之模式性放大圖。圖13係圖8之C所示之部分之模式性放大圖。圖14~圖17係省略圖13中之一部分構成而表示之模式性俯視圖。圖18係圖13之D所示之部分之模式性放大圖。
例如如圖8所示，記憶體晶粒MD具備半導體基板100。於圖示之例中，半導體基板100上設置有排列於X方向及Y方向上之4個記憶胞陣列區域RMCA。又，記憶胞陣列區域RMCA具備排列於X方向之2個記憶孔區域RMH。又，於該等兩個記憶孔區域RMH之間，設置有排列於X方向上之2個第1接線區域RHU1、及設置於該等兩個第1接線區域RHU1之間之第2接線區域RHU2。又，於半導體基板100之Y方向之端部，設置有周邊區域RP。周邊區域RP沿著半導體基板100之Y方向之端部於X方向上延伸。
例如如圖9所示，記憶體晶粒MD具備：設置於半導體基板100上之電晶體層LTR、設置於電晶體層LTR上方之配線層D0、設置於配線層D0上方之配線層D1、及設置於配線層D1上方之配線層D2。又，記憶體晶粒MD具備：設置於配線層D2上方之記憶胞陣列層LMCA、及設置於記憶胞陣列層LMCA上方之配線層M0。再者，圖9中雖省略，但於配線層M0上方，進而設置有複數個配線層。
[半導體基板100之構造]
半導體基板100例如為包含P型矽(Si)之半導體基板，該P型矽(Si)含有硼(B)等P型雜質。於半導體基板100之表面，設置有含有磷(P)等N型雜質之N型井區域、含有硼(B)等P型雜質之P型井區域、未設置N型井區域及P型井區域之半導體基板區域、以及氧化矽(SiO2)等絕緣區域100I。
[電晶體層LTR之構造]
例如如圖9所示，於半導體基板100之上表面，隔著未圖示之絕緣層，設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC所包含之複數個電極gc分別連接於接點CS。
半導體基板100之N型井區域、P型井區域及半導體基板區域分別作為構成周邊電路PC之複數個電晶體Tr之通道區域及複數個電容器之一電極等發揮功能。
配線層GC所包含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極及複數個電容器之另一電極等發揮功能。
接點CS於Z方向上延伸，於下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分，設置有包含N型雜質或P型雜質之雜質區域。接點CS亦可包含例如氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造]
例如如圖9所示，配線層D0、D1、D2所包含之複數個配線電性連接於記憶胞陣列層LMCA中之構成、電晶體層LTR中之構成及半導體基板100中之至少一個。
配線層D0、D1、D2分別包含複數個配線d0、d1、d2。該等複數個配線d0、d1、d2亦可包含例如氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜與鎢(W)、銅(Cu)、鋁(Al)等金屬膜之積層膜等。
[記憶胞陣列層LMCA之記憶孔區域RMH之構造]
例如如圖8所示，於記憶胞陣列層LMCA，設置有排列於Y方向之複數 個記憶體區塊BLK。
例如如圖11所示，記憶體區塊BLK具備排列於Y方向之5個串單元SU。於X方向一側(例如，圖11之X方向負側)之記憶孔區域RMH，設置有串單元SU0~SU4。雖省略圖示，但於X方向另一側(例如，圖11之X方向正側)之記憶孔區域RMH，設置有串單元SU5~SU9(圖7)。如圖11所示，於Y方向上相鄰之2個記憶體區塊BLK之間，設置有氧化矽(SiO2)等區塊間絕緣層ST。又，串單元SU0~SU4中之於Y方向上相鄰之2個串單元之間，設置有氧化矽(SiO2)等串單元間絕緣層SHE。
例如如圖9所示，記憶體區塊BLK具備排列於Z方向上之複數個導電層110、及於Z方向上延伸之複數個半導體柱120。又，例如如圖12所示，記憶體區塊BLK具備分別設置於複數個導電層110與複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110係於X方向上延伸之大致板狀之導電層。導電層110具備與半導體柱120對應地設置之複數個貫通孔。該等複數個貫通孔之內周面分別隔著閘極絕緣膜130與半導體柱120之外周面對向。導電層110亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。排列於Z方向上之複數個導電層110之間，設置有氧化矽(SiO2)等絕緣層101(圖12)。
如圖9所示，於導電層110之下方，設置有導電層112。導電層112亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。又，導電層112亦可包含例如鎢(W)等金屬、鎢矽化物等導電層或其他導電層。又，於導電層112與導電層110之間，設置有氧化矽(SiO2)等絕緣層。
導電層112作為源極線SL(圖6)發揮功能。導電層112例如 遍及整個記憶胞陣列區域RMCA(圖8)而設置。針對記憶胞陣列區域RMCA(圖8)中包含之所有記憶體區塊BLK，共通設置有導電層112。
又，複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGSB0、SGSB1、及連接於該源極側選擇閘極線SGSB0、SGSB1之複數個源極側選擇電晶體STSB之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電氣獨立。再者，圖9之例中，從下方數起，第1個及第2個導電層110作為源極側選擇閘極線SGSB0、SGSB1等發揮功能。
又，位於較上述導電層110靠上方之一個或複數個導電層110作為源極側選擇閘極線SGS0、SGS1(圖6)、及連接於該源極側選擇閘極線SGS0、SGS1之複數個源極側選擇電晶體STS之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電氣獨立。再者，圖9之例中，從下方數起，第3個及第4個導電層110作為源極側選擇閘極線SGS0、SGS1等發揮功能。
又，位於較上述導電層110靠上方之3個導電層110作為虛設字元線DWL0~DWL2及連接於該等虛設字元線DWL0~DWL2之虛設記憶胞DMC0~DMC2之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電氣獨立。再者，圖9之例中，從下方數起，第5個至第7個導電層110作為虛設字元線DWL0~DWL2等發揮功能。
又，位於較上述導電層110靠上方之複數個導電層110作為字元線WL(圖6)及連接於該字元線WL之複數個記憶胞MC(圖6)之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中分別電氣獨立。再者，圖9之例中，從下方數起第8個導電層110至從上方數起第8個 導電層110作為字元線WL及連接於該字元線WL之複數個記憶胞MC發揮功能。
又，位於較上述導電層110靠上方之3個導電層110作為虛設字元線DWL3~DWL5及連接於該等虛設字元線DWL3~DWL5之虛設記憶胞DMC3~DMC5之閘極電極發揮功能。該等複數個導電層110於每個記憶體區塊BLK中電氣獨立。再者，圖9之例中，從上方數起第7個至第5個導電層110作為虛設字元線DWL3~DWL5等發揮功能。
又，位於較上述導電層110靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD0~SGD9及連接於該等汲極側選擇閘極線SGD0~SGD9之複數個汲極側選擇電晶體STD(圖6)之閘極電極發揮功能。如圖11所示，該等複數個導電層110之Y方向之寬度YSGD較作為字元線WL、虛設字元線DWL0~DWL5、或源極側選擇閘極線SGS0、SGS1、SGSB0、SGSB1等發揮功能之導電層110之Y方向之寬度YWL小。又，於Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。再者，圖9之例中，從上方數起第4個及第3個導電層110作為汲極側選擇閘極線SGD0~SGD9等發揮功能。
又，位於較上述導電層110靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGDT0、SGDT1及連接於該汲極側選擇閘極線SGDT0、SGDT1之複數個汲極側選擇電晶體STDT(圖6)之閘極電極發揮功能。該等複數個導電層110之Y方向之寬度與作為汲極側選擇閘極線SGD0~SGD9等發揮功能之導電層110之Y方向之寬度YSGD相等。又，於Y方向上相鄰之2個導電層110之間，設置有串單元間絕緣層SHE。再者，圖9之例中，從上方數起第2個及第1個導電層110作為汲極側選擇閘極線 SGDT0、SGDT1等發揮功能。
例如如圖11所示，半導體柱120以規定之圖案排列於X方向及Y方向上。半導體柱120作為1個記憶體串MS(圖6)所包含之複數個記憶胞MC、虛設記憶胞DMC0~DMC5及選擇電晶體(STDT、STD、STS、STSB)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。半導體柱120例如具有大致圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125(圖12)。又，半導體柱120之外周面分別由導電層110包圍，與導電層110對向。
於半導體柱120之上端部，設置有含有磷(P)等N型雜質之雜質區域。該雜質區域經由接點Ch及接點Vy(圖9)連接於位元線BL0或位元線BL1。
於半導體柱120之下端部，設置有含有磷(P)等N型雜質之雜質區域。該雜質區域連接於導電層112(圖9)。
閘極絕緣膜130(圖12)具有覆蓋半導體柱120之外周面之大致圓筒狀之形狀。例如如圖12所示，閘極絕緣膜130具備積層於半導體柱120與導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2)等絕緣膜。電荷蓄積膜132例如為氮化矽(Si3N4)等可蓄積電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著半導體柱120之外周面於Z方向上延伸。
再者，圖12中示出閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如含有N型或P型雜質之多晶矽等浮動閘極。
[記憶胞陣列層LMCA之第1接線區域RHU1之構造]
如圖13所示，於設置於X方向一側(例如，圖13之X方向負側)之第1接線區域RHU1，設置有作為汲極側選擇閘極線SGD0~SGD4發揮功能之導電層110之X方向之端部。又，圖13中雖省略，但於該第1接線區域RHU1，設置有作為汲極側選擇閘極線SGDT0發揮功能之導電層110之X方向之端部。
又，如圖13所示，於設置於X方向另一側(例如，圖13之X方向正側)之第1接線區域RHU1，設置有作為汲極側選擇閘極線SGD5~SGD9發揮功能之導電層110之X方向之端部。又，圖13中雖省略，但於該第1接線區域RHU1，設置有作為汲極側選擇閘極線SGDT1發揮功能之導電層110之X方向之端部。
如圖18所示，於第1接線區域RHU1，分別設置有與記憶體區塊BLK對應地設置之接點連接小區域rCC1。
於接點連接小區域rCC1，設置有作為汲極側選擇閘極線SGDT0、SGD0~SGD4發揮功能之複數個導電層110之X方向上之端部、或作為汲極側選擇閘極線SGDT1、SGD5~SGD9發揮功能之複數個導電層110之X方向上之端部。又，於接點連接小區域rCC1，設置有從Z方向觀察時呈矩陣狀排列之複數個接點CC。例如如圖10所示，該等複數個接點CC於Z方向上延伸，於下端與導電層110連接。接點CC亦可包含例如氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
排列於X方向之複數個接點CC中最靠近記憶孔區域RMH之接點CC連接於從上方數起第1個導電層110。又，第二靠近記憶孔區域RMH之接點CC連接於從上方數起第2個導電層110。以下同樣，第a(a為1 以上之正整數)靠近記憶孔區域RMH之接點CC連接於從上方數起第a個導電層110。該等複數個接點CC經由配線層M0中之配線m0、配線層D0、D1、D2中之配線d0、d1、d2及接點CS，連接於電晶體Tr之汲極電極。
又，例如如圖18所示，第1接線區域RHU1設置有支持構造HR，該支持構造HR設置於接點CC之附近。支持構造HR於Z方向上延伸，於下端連接於導電層112。支持構造HR包含例如氧化矽(SiO2)等絕緣層。
[記憶胞陣列層LMCA之第2接線區域RHU2之構造]
如圖13所示，於第2接線區域RHU2之X方向一側之區域，設置有複數個接點連接小區域rCC2、及複數個接點連接小區域rC4T。複數個接點連接小區域rCC2設置於例如與從Y方向一側數起第4n+1個(n為0以上之整數)及第4n+4個記憶體區塊BLK對應之位置。複數個接點連接小區域rC4T設置於例如與從Y方向一側(例如，圖11之Y方向負側)數起第4n+2個及第4n+3個記憶體區塊BLK對應之位置。
又，如圖13所示，於第2接線區域RHU2之X方向另一側之區域，亦設置有複數個接點連接小區域rCC2、及複數個接點連接小區域rC4T。複數個接點連接小區域rCC2設置於例如與從Y方向一側(例如，圖11之Y方向負側)數起第4n+2個及第4n+3個記憶體區塊BLK對應之位置。複數個接點連接小區域rC4T設置於例如與從Y方向一側(例如，圖11之Y方向負側)數起第4n+1個及第4n+4個記憶體區塊BLK對應之位置。
如圖10所示，於接點連接小區域rCC2，設置有作為字元線WL、虛設字元線DWL0~DWL5或源極側選擇閘極線SGS0、SGS1、SGSB0、SGSB1發揮功能之複數個導電層110之一部分。又，於接點連接 小區域rCC2，設置有排列於X方向上之複數個接點CC。該等複數個接點CC於Z方向上延伸，於下端與導電層110連接。接點CC亦可包含例如氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。
再者，如圖14所示，從下方數起第1個導電層110中作為源極側選擇閘極線SGSB0發揮功能者、與從下方數起第1個導電層110中作為源極側選擇閘極線SGSB1發揮功能者，於第2接線區域RHU2中在X方向上被分斷。又，如圖15所示，從下方數起第2個導電層110中作為源極側選擇閘極線SGSB0發揮功能者、與從下方數起第2個導電層110中作為源極側選擇閘極線SGSB1發揮功能者，於第2接線區域RHU2中在X方向上被分斷。即，作為源極側選擇閘極線SGSB0發揮功能之導電層110與作為源極側選擇閘極線SGSB1發揮功能之導電層110排列於X方向上，且於X方向上分離。該等導電層110分別連接於接點CC。
又，作為源極側選擇閘極線SGS0、SGS1發揮功能之導電層110亦於第2接線區域RHU2中在X方向上被分斷。又，該等導電層110分別連接於接點CC(參照圖10)。
又，如圖16及圖17所示，作為字元線WL發揮功能之導電層110於第2接線區域RHU2中在X方向上未被分斷，遍及排列於X方向之2個記憶孔區域RMH、以及設置於該等兩個記憶孔區域RMH之間之第1接線區域RHU1及第2接線區域RHU2，於X方向上連續地形成。此種導電層110連接於1個接點CC。
又，雖省略圖示，但作為虛設字元線DWL0~DWL5發揮功能之導電層110亦於第2接線區域RHU2中在X方向上未被分斷。此種導電層110連接於1個接點CC。
設置於接點連接小區域rCC2之複數個接點CC經由配線層M0中之配線m0、配線層D0、D1、D2中之配線d0、d1、d2及接點CS，連接於電晶體Tr之汲極電極。
如圖18所示，於接點連接小區域rC4T，設置有排列於Y方向上之2個絕緣層STO。該等兩個絕緣層STO設置於排列在Y方向上之2個區塊間絕緣層ST之間。又，於該等兩個絕緣層STO之間，例如如圖9所示，設置有排列於Z方向上之複數個絕緣層110A、及於Z方向上延伸之複數個接點C4。
絕緣層STO(圖18)於X方向及Z方向上延伸，在下端連接於導電層112。絕緣層STO包含例如氧化矽(SiO2)。
絕緣層110A係於X方向上延伸之大致板狀之絕緣層。絕緣層110A亦可包含氮化矽(Si3N4)等絕緣層。排列於Z方向上之複數個絕緣層110A之間設置有氧化矽(SiO2)等絕緣層。
接點C4於X方向上排列有複數個。接點C4亦可包含氮化鈦(TiN)等障壁導電膜與鎢(W)等金屬膜之積層膜等。例如如圖9所示，接點C4之外周面分別由絕緣層110A包圍，且連接於絕緣層110A。再者，例如如圖9所示，接點C4於Z方向上延伸，於上端與配線層M0中之配線m0連接，於下端與配線層D2中之配線d2連接。
[配線層M0之構造]
如圖9所示，配線層M0所包含之複數個配線m0例如電性連接於記憶胞陣列層LMCA中之構成及電晶體層LTR中之構成之至少一個。複數個配線m0亦可包含例如氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜與鎢(W)、銅(Cu)等金屬膜之積層膜等。再者，複數個配線m0中之一部分作為位元線 BL0、BL1發揮功能。例如如圖11所示，位元線BL0排列於X方向上，且於Y方向上延伸。又，該等複數個位元線BL0分別連接於串單元SU0~SU4所分別包含之5個半導體柱120。雖省略圖示，但位元線BL1亦與位元線BL0同樣，排列於X方向上，且於Y方向上延伸。又，位元線BL1亦與位元線BL0同樣，分別連接於串單元SU5~SU9所分別包含之5個半導體柱120。
[讀出動作]
其次，參照圖19，對本實施方式之半導體記憶裝置之讀出動作進行說明。圖19係用以說明讀出動作之模式性剖視圖。
再者，圖19係用以說明於讀出動作時對各配線供給之電壓等之模式性剖視圖，並未嚴密地示出配線之位置、形狀等。例如，圖19中，省略了第1接線區域RHU1所對應之構成及第2接線區域RHU2所對應之構成。
又，以下說明中，關於對串單元SU0中之複數個記憶胞MC執行讀出動作之例進行說明。
又，以下說明中，有時將作為動作對象之字元線WL稱為選擇字元線WL，將除此以外之字元線WL稱為非選擇字元線WL。又，以下說明中，有時將作為動作對象之串單元SU0所包含之複數個記憶胞MC中連接於選擇字元線WL之記憶胞MC稱為選擇記憶胞MC。
又，以下說明中，有時將讀出動作及寫入動作之執行單位稱為頁。頁之範圍可適當調整。
再者，以下說明中，表示記憶胞MC記憶N位元資料，串單元SU0~SU9分別具備數量達記憶體區塊BLK所包含之字元線WL數量的N 倍之頁之例。又，表示該等複數個頁分別記憶位元數與串單元SU0~SU9中之一個所包含之記憶體串MS的數量相同之資料之例。
又，以下說明中，有時將作為動作對象之頁稱為選擇頁PG。選擇頁PG係作為動作對象之串單元SU0所包含之複數個頁中之一個。又，選擇頁PG所對應之複數個記憶胞MC之閘極電極連接於選擇字元線WL。
於讀出動作時，例如對複數個位元線BL0及複數個位元線BL1供給電壓VDD。藉此，對汲極側選擇電晶體STDT傳輸電壓VDD。
又，於讀出動作時，例如對汲極側選擇閘極線SGDT0、SGD0供給電壓VSG。電壓VSG大於電壓VDD。又，電壓VSG與電壓VDD之間之電壓差大於使汲極側選擇電晶體STDT、STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於汲極側選擇電晶體STDT、STD之通道區域形成電子通道。藉此，對串單元SU0中之虛設記憶胞DMC5傳輸電壓VDD。
又，於讀出動作時，例如對汲極側選擇閘極線SGDT1、SGD1~SGD9供給接地電壓VSS。接地電壓VSS小於電壓VDD。又，電壓VDD與接地電壓VSS之間之電壓差小於使汲極側選擇電晶體STDT、STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於汲極側選擇電晶體STDT、STD之通道區域，未形成有通道。因此，未對串單元SU1~SU9中之虛設記憶胞DMC5傳輸電壓VDD。
又，於讀出動作時，例如對虛設字元線DWL3~DWL5供給電壓VDWLR3~電壓VDWLR5。電壓VDWLR3大於電壓VDWLR4。又，電壓VDWLR4大於電壓VDWLR5。又，電壓VDWLR5例如大於電壓VSG。又，電壓VDWLR3~電壓VDWLR5與電壓VDD之間之電壓差大於使虛設記憶胞DMC3~ DMC5作為NMOS電晶體發揮功能時之閾值電壓。因此，於虛設記憶胞DMC3~DMC5之通道區域形成電子通道。藉此，對串單元SU0中之記憶胞MC傳輸電壓VDD。
又，於讀出動作時，例如對源極線SL供給電壓VSRC。電壓VSRC大於接地電壓VSS，且小於電壓VDD。電壓VSRC亦可具備與接地電壓VSS相同程度之大小。藉此，對源極側選擇電晶體STSB傳輸電壓VSRC。
又，於讀出動作時，例如對源極側選擇閘極線SGSB0、SGS0供給電壓VSG。藉此，於源極側選擇電晶體STSB、STS之通道區域形成電子通道。藉此，對串單元SU0~SU4中之虛設記憶胞DMC0傳輸電壓VSRC。
又，於讀出動作時，例如對源極側選擇閘極線SGSB1、SGS1供給接地電壓VSS。因此，於源極側選擇電晶體STSB、STS之通道區域未形成通道。因此，未對串單元SU5~SU9中之虛設記憶胞DMC0傳輸電壓VSRC。
又，於讀出動作時，例如對虛設字元線DWL0~DWL2供給電壓VDWLR0~電壓VDWLR2。電壓VDWLR2大於電壓VDWLR1。又，電壓VDWLR1大於電壓VDWLR0。又，電壓VDWLR0例如大於電壓VSG。又，電壓VDWLR0~電壓VDWLR2與電壓VSRC之間之電壓差大於使虛設記憶胞DMC0~DMC2作為NMOS電晶體發揮功能時之閾值電壓。因此，於虛設記憶胞DMC0~DMC2之通道區域形成電子通道。藉此，對串單元SU0~SU4中之記憶胞MC傳輸電壓VSRC。
又，於讀出動作時，例如對非選擇字元線WL供給讀出路徑電壓VREAD。讀出路徑電壓VREAD大於電壓VDWLR2、VDWLR3。又，不論 非選擇記憶胞MC中所記錄之資料如何，讀出路徑電壓VREAD與電壓VDD、VSRC之間之電壓差均大於使非選擇記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域形成電子通道。
又，於讀出動作時，例如對選擇字元線WL供給讀出電壓VCGR。讀出電壓VCGR小於讀出路徑電壓VREAD。
此處，於選擇記憶胞記錄有特定資料之情形時，讀出電壓VCGR與電壓VSRC之間之電壓差大於使選擇記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於此種情形時，於選擇記憶胞MC之通道區域形成電子通道，位元線BL0與源極線SL導通。藉此，位元線BL0中流入電流。
另一方面，於選擇記憶胞未記錄有上述特定資料之情形時，讀出電壓VCGR與電壓VSRC之間之電壓差小於使選擇記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於此種情形時，於選擇記憶胞MC之通道區域未形成電子通道，位元線BL0與源極線SL未導通。因此，位元線BL0中未流入電流。
因此，於讀出動作中，藉由利用感測放大器模組SAM(圖4)測定位元線BL0之電流，可檢測出選擇頁PG中之記憶胞MC所記錄之資料。
[寫入動作]
其次，參照圖20對本實施方式之半導體記憶裝置之寫入動作進行說明。圖20係用以說明寫入動作之模式性剖視圖。
再者，圖20係用以說明於寫入動作時供給至各配線之電壓等之模式性剖視圖，並未嚴密地示出配線之位置、形狀等。例如，圖20 中，省略了第1接線區域RHU1所對應之構成及第2接線區域RHU2所對應之構成。
又，以下說明中，關於對串單元SU0中之複數個記憶胞MC執行寫入動作之例進行說明。
於寫入動作時，例如，對與複數個選擇記憶胞MC中進行閾值電壓調整之選擇記憶胞MC連接之位元線BL0供給電壓VSRC。藉此，VSRC被傳輸至連接於此種位元線BL0之汲極側選擇電晶體STDT。以下，有時將複數個選擇記憶胞MC中進行閾值電壓調整之選擇記憶胞MC稱為“寫入記憶胞MC”。
又，於寫入動作時，例如，對與複數個選擇記憶胞MC中未進行閾值電壓調整之選擇記憶胞MC連接之位元線BL0供給電壓VDD。藉此，電壓VDD被傳輸至連接於此種位元線BL0之汲極側選擇電晶體STDT。以下，有時將複數個選擇記憶胞MC中未進行閾值電壓調整之選擇記憶胞MC稱為「禁止記憶胞MC」。
又，於寫入動作時，例如，對複數個位元線BL1供給電壓VSRC。藉此，電壓VSRC被傳輸至與位元線BL1連接之汲極側選擇電晶體STDT。
又，於寫入動作時，例如，對汲極側選擇閘極線SGDT0、SGD0供給電壓VSGDW。電壓VSGDW大於電壓VSRC、VDD。
此處，電壓VSGDW與電壓VSRC之間之電壓差大於使汲極側選擇電晶體STDT、STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於與寫入記憶胞MC電性連接之汲極側選擇電晶體STDT、STD之通道區域形成電子通道。藉此，電壓VSRC被傳輸至與寫入記憶胞MC電性連 接之虛設記憶胞DMC5。
另一方面，電壓VSGDW與電壓VDD之間之電壓差小於使汲極側選擇電晶體STDT、STD作為NMOS電晶體發揮功能時之閾值電壓。因此，於與禁止記憶胞MC電性連接之汲極側選擇電晶體STDT、STD之通道區域，未形成有電子通道。因此，電壓VSRC不會被傳輸至與禁止記憶胞MC電性連接之虛設記憶胞DMC5。
又，於寫入動作時，例如對汲極側選擇閘極線SGDT1、SGD1~SGD9供給接地電壓VSS。因此，於汲極側選擇電晶體STDT、STD之通道區域未形成有通道。因此，電壓VSRC不會被傳輸至串單元SU1~SU9中之虛設記憶胞DMC5。
又，於寫入動作時，例如對虛設字元線DWL3~DWL5供給電壓VDWLW3~電壓VDWLW5。電壓VDWLW3大於電壓VDWLW4。又，電壓VDWLW4大於電壓VDWLW5。又，電壓VDWLW5例如大於電壓VSG。又，電壓VDWLW3~電壓VDWLW5與電壓VSRC之間之電壓差大於使虛設記憶胞DMC3~DMC5作為NMOS電晶體發揮功能時之閾值電壓。因此，於虛設記憶胞DMC3~DMC5之通道區域形成電子通道。藉此，電壓VSRC被傳輸至與寫入記憶胞MC電性連接之記憶胞MC。
又，於寫入動作時，例如對源極線SL供給電壓VSRC。藉此，電壓VSRC被傳輸至源極側選擇電晶體STSB。
又，於寫入動作時，例如對源極側選擇閘極線SGSB0、SGS0、SGSB1、SGS1供給接地電壓VSS。因此，於源極側選擇電晶體STSB、STS之通道區域，未形成有通道。因此，電壓VSRC未被傳輸至串單元SU0~SU9中之虛設記憶胞DMC0。
又，於寫入動作時，例如對虛設字元線DWL0~DWL2供給電壓VDWLW0~電壓VDWLW2。電壓VDWLW2大於電壓VDWLW1。又，電壓VDWLW1大於電壓VDWLW0。
又，於寫入動作時，例如對非選擇字元線WL供給寫入路徑電壓VPASS。寫入路徑電壓VPASS大於電壓VDWLW2、VDWLW3。又，不論非選擇記憶胞MC中所記錄之資料如何，寫入路徑電壓VPASS與電壓VSRC之間之電壓差均大於使非選擇記憶胞MC作為NMOS電晶體發揮功能時之閾值電壓。因此，於非選擇記憶胞MC之通道區域形成電子通道。
又，於寫入動作時，例如對選擇字元線WL供給編程電壓VPGM。編程電壓VPGM大於寫入路徑電壓VPASS。
此處，對寫入記憶胞MC之通道供給電壓VSRC。此種通道與選擇字元線WL之間會產生相對較大之電場。藉此，半導體柱120之通道中之電子經由隧道絕緣膜131(圖12)穿隧(tunnel)至電荷蓄積膜132(圖12)中。藉此，寫入記憶胞MC之閾值電壓增大。
又，禁止記憶胞MC之通道成為電性浮動狀態，該通道之電位藉由與非選擇字元線WL電容耦合而上升至寫入路徑電壓VPASS水平。此種通道與選擇字元線WL之間不會產生如上所述之大電場。因此，半導體柱120之通道中之電子不會穿隧至電荷蓄積膜132(圖12)中。因此，禁止記憶胞MC之閾值電壓不會增大。
再者，串單元SU1~SU9中之記憶胞MC之通道亦成為電性浮動狀態。因此，串單元SU1~SU9中之記憶胞MC之通道中之電子亦不會穿隧至電荷蓄積膜132(圖12)中。因此，該等記憶胞MC之閾值電壓不會增大。
[抹除動作]
其次，參照圖21，對本實施方式之半導體記憶裝置之抹除動作進行說明。圖21係用以說明抹除動作之模式性剖視圖。
再者，圖21係用以說明於抹除動作時供給至各配線之電壓等之模式性剖視圖，並未嚴密地示出配線之位置、形狀等。例如，圖21中，省略了第1接線區域RHU1所對應之構成及第2接線區域RHU2所對應之構成。
又，以下說明中，關於對串單元SU0~SU4中之複數個記憶胞MC執行抹除動作之例進行說明。
於抹除動作時，例如對複數個位元線BL0及複數個位元線BL1供給抹除電壓VERA。藉此，抹除電壓VERA被傳輸至汲極側選擇電晶體STDT。抹除電壓VERA大於寫入路徑電壓VPASS。抹除電壓VERA可為與編程電壓VPGM相同程度之大小，亦可大於或小於編程電壓VPGM。
又，於抹除動作時，例如對汲極側選擇閘極線SGDT0供給電壓VSGDT。電壓VSGDT小於抹除電壓VERA。藉此，於汲極側選擇閘極線SGDT0所對應之汲極側選擇電晶體STDT之通道區域中產生GIDL(Gate Induced Drain Leakage，閘極誘導汲極漏電流)，且產生電子-電洞對。又，電子移動至位元線BL0側，電洞移動至記憶胞MC側。
又，於抹除動作時，例如對汲極側選擇閘極線SGD0~SGD4供給電壓VSGD0。電壓VSGD0小於抹除電壓VERA。又，電壓VSGD0可與電壓VSGDT相等，亦可大於電壓VSGDT。又，抹除電壓VERA與電壓VSGD0之間之電壓差大於使汲極側選擇電晶體STD作為PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半導體)電晶體發揮功能時之閾值電壓 之絕對值。因此，於汲極側選擇電晶體STD之通道區域形成電洞通道。藉此，電洞被供給至串單元SU0~SU4中之虛設記憶胞DMC5。
又，於抹除動作時，例如對汲極側選擇閘極線SGDT1供給抹除電壓VERA。因此，於汲極側選擇閘極線SGDT1所對應之汲極側選擇電晶體STDT之通道區域不會產生GIDL，亦不會產生電子-電洞對。
又，於抹除動作時，例如對汲極側選擇閘極線SGD5~SGD9供給抹除電壓VERA。
又，於抹除動作時，例如對虛設字元線DWL3~DWL5供給電壓VDWLE3~電壓VDWLE5。電壓VDWLE3小於電壓VDWLE4。又，電壓VDWLE4小於電壓VDWLE5。又，電壓VDWLE5例如小於電壓VSGD0。又，電壓VDWLE3~電壓VDWLE5與抹除電壓VERA之間之電壓差大於使虛設記憶胞DMC3~DMC5作為PMOS電晶體發揮功能時之閾值電壓之絕對值。因此，於虛設記憶胞DMC3~DMC5之通道區域形成電洞通道。藉此，電洞被傳輸至串單元SU0~SU4中之記憶胞MC。
又，於抹除動作時，例如對源極線SL供給抹除電壓VERA。藉此，抹除電壓VERA被傳輸至源極側選擇電晶體STSB。
又，於抹除動作時，例如對源極側選擇閘極線SGSB0供給電壓VSGSB。電壓VSGSB小於抹除電壓VERA。藉此，於與源極側選擇閘極線SGSB0對應之源極側選擇電晶體STSB之通道區域產生GIDL，且產生電子-電洞對。又，電子移動至源極線SL側，電洞移動至記憶胞MC側。
又，於抹除動作時，例如對源極側選擇閘極線SGS0供給電壓VSGS0。電壓VSGS0小於抹除電壓VERA。又，電壓VSGS0可與電壓VSGSB相等，亦可大於電壓VSGSB。又，抹除電壓VERA與電壓VSGS0之間之電壓差 大於使源極側選擇電晶體STS作為PMOS電晶體發揮功能時之閾值電壓之絕對值。因此，於源極側選擇電晶體STS之通道區域形成電洞通道。藉此，電洞被供給至串單元SU0~SU4中之虛設記憶胞DMC0。
又，於抹除動作時，例如對源極側選擇閘極線SGSB1供給抹除電壓VERA。因此，於源極側選擇閘極線SGSB1所對應之源極側選擇電晶體STSB之通道區域不會產生GIDL，亦不會產生電子-電洞對。
又，於抹除動作時，例如對源極側選擇閘極線SGS1供給抹除電壓VERA。
又，於抹除動作時，例如對虛設字元線DWL0~DWL2供給電壓VDWLE0~電壓VDWLE2。電壓VDWLE2小於電壓VDWLE1。又，電壓VDWLE1小於電壓VDWLE0。又，電壓VDWLE0例如小於電壓VSGS0。又，電壓VDWLE0~電壓VDWLE2與抹除電壓VERA之間之電壓差大於使虛設記憶胞DMC0~DMC2作為PMOS電晶體發揮功能時之閾值電壓之絕對值。因此，於虛設記憶胞DMC0~DMC2之通道區域形成電洞通道。藉此，電洞被傳輸至串單元SU0中之記憶胞MC。
又，於抹除動作時，例如對字元線WL供給接地電壓VSS。
此處，電洞被供給至串單元SU0~SU4中之記憶胞MC之通道區域。此種通道與字元線WL之間會產生相對較大之電場。藉此，半導體柱120之通道中之電洞經由隧道絕緣膜131(圖12)穿遂至電荷蓄積膜132(圖12)中。藉此，串單元SU0~SU4中之記憶胞MC之閾值電壓減小。
另一方面，電洞未被供給至串單元SU5~SU9中之記憶胞MC之通道區域。此種通道與字元線WL之間不會產生如上所述之大電場。因此，串單元SU5~SU9中之記憶胞MC之閾值電壓不會減小。
圖22及圖23係用以說明抹除動作之模式性波形圖。圖22中例示了供給至位元線BL0、BL1、汲極側選擇閘極線SGDT0、SGDT1、SGD0~SGD9、虛設字元線DWL3~DWL5及字元線WL之電壓。又，圖23中例示了供給至源極線SL、源極側選擇閘極線SGSB0、SGSB1、SGS0、SGS1、虛設字元線DWL0~DWL2及字元線WL之電壓。
圖22及圖23之例中，於抹除動作之時點T101，對各配線供給接地電壓VSS。
又，於抹除動作之時點T101，開始對位元線BL0、BL1、汲極側選擇閘極線SGDT1、SGD5~SGD9、源極線SL及源極側選擇閘極線SGSB1、SGS1供給電壓。以下說明中，有時將供給至該等配線之電壓稱為電壓VE0。
又，於時點T102，開始對汲極側選擇閘極線SGDT0、SGD0~SGD4及源極側選擇閘極線SGSB0、SGS0供給電壓。以下說明中，有時將供給至該等配線之電壓稱為電壓VE1。於圖示之例中，從時點T102至時點T105以後，一直維持電壓VE0與電壓VE1之間之電壓差。
又，於時點T103，開始對虛設字元線DWL5、DWL4、DWL1、DWL0供給電壓。以下說明中，有時將供給至該等配線之電壓稱為電壓VE2。於圖示之例中，從時點T103至時點T105以後，維持電壓VE0、電壓VE1、與電壓VE2之間之電壓差。
又，於時點T104，開始對虛設字元線DWL3、DWL2供給電壓。以下說明中，有時將供給至該等配線之電壓稱為電壓VE3。於圖示之例中，從時點T104至時點T105以後，維持電壓VE0、電壓VE1、電壓VE2、電壓VE3、與電壓VE4之間之電壓差。
又，於時點T105，供給至各配線之電壓達到參照圖21所說明之大小。又，於時點T105以後，供給至各配線之電壓維持於參照圖21所說明之大小。
[效果]
如參照圖9等所作說明，本實施方式之半導體記憶裝置具備排列於Z方向上之複數個導電層110、及與該等複數個導電層110對向之半導體柱120。又，如參照圖12等所作說明，具備設置於導電層110與半導體柱120之間之電荷蓄積膜132。此種半導體記憶裝置中，排列於Z方向上之導電層110之數量越多，則記憶體區塊BLK所包含之記憶胞MC之數量越增加。根據此種構成，可相對容易地實現高積體化。
此處，於此種半導體記憶裝置中，有時將頁作為讀出動作及寫入動作之執行單位，且將記憶體區塊BLK作為抹除動作之執行單位。此處，例如，於作為抹除對象之記憶體區塊BLK中殘留有並非抹除對象之資料之情形時，必須將該資料寫入其他記憶體區塊BLK，然後抹除記憶體區塊BLK。以下，有時將此種動作稱為垃圾回收。
此處，當記憶體區塊BLK所包含之記憶胞MC之數量增加時，垃圾回收之執行次數有時會增多。於此種情形時，針對記憶胞MC之寫入動作、抹除動作之執行次數可能會增加，而導致記憶胞MC壽命變短。
為了抑制記憶胞MC壽命變短，例如亦考慮到將1個記憶體區塊BLK物理分割成2個記憶體區塊BLK。然而，於此種情形時，必須與分割後之2個記憶體區塊BLK對應地設置2個第2接線區域RHU2，擔心積體度會降低。
因此，本實施方式之半導體記憶裝置構成為可獨立地抹除電路blk0內之記憶胞MC、及電路blk1內之記憶胞MC。根據此種構成，可抑制積體度降低，且可抑制隨著垃圾回收之執行次數增加而記憶胞MC之壽命變短。
又，本實施方式之半導體記憶裝置構成為可對電路blk0所對應之選擇閘極線SGDT0、SGD0~SGD4、SGS0、SGSB0、及電路blk1所對應之選擇閘極線SGDT1、SGD5~SGD9、SGS1、SGSB1供給不同之電壓。根據此種構成，於抹除動作中，可使汲極側選擇電晶體STDT及源極側選擇電晶體STSB該等兩者產生GIDL。藉此，可實現抹除動作之穩定化。
[抹除動作之指定方法]
於參照圖21所說明之抹除動作中，於記憶體區塊BLK中之構成中，僅抹除電路blk0中或電路blk1中之記憶胞MC之資料。然而，第1實施方式之半導體記憶裝置亦可構成為，除可執行上述此種抹除動作外，還可執行一次抹除電路blk0中及電路blk1中之記憶胞MC之資料之抹除動作。
其次，參照圖24來說明此種抹除動作。圖24所對應之抹除動作基本上以與參照圖21加以說明之抹除動作相同之方式執行。但是，於圖24所對應之抹除動作中，例如如圖24所示，對汲極側選擇閘極線SGDT0、SGDT1供給電壓VSGDT，對汲極側選擇閘極線SGD0~SGD9供給電壓VSGD0。又，於該抹除動作中，對源極側選擇閘極線SGSB0、SGSB1供給電壓VSGSB，對源極側選擇閘極線SGS0、SGS1供給電壓VSGS0。
於此種情形時，圖24所對應之抹除動作與圖21所對應之抹 除動作亦可根據不同指令集之輸入來執行。
其次，參照圖25，對執行圖24所對應之抹除動作時輸入至記憶體晶粒MD之指令集CSE0等進行說明。圖25係用以說明圖24所對應之抹除動作之時序圖。
再者，如參照圖4所作說明，記憶體晶粒MD具備8個資料信號輸入輸出端子DQ0~DQ7。以下說明中，有時使用2位十六進制數來表現輸入至該8個資料信號輸入輸出端子DQ0~DQ7之8位元資料。例如，有時對8個資料信號輸入輸出端子DQ0~DQ7輸入“0、0、0、0、0、0、0、0”，有時將該資料表示為資料00h等。又，於輸入“1、1、1、1、1、1、1、1”之情形時，有時將該資料表示為資料FFh等。
圖25中，例示了於圖24所對應之抹除動作時輸入至記憶體晶粒MD之指令集CSE0。該指令集CSE0包含資料60h、A301、A302、A303及資料D0h。
於時點t101，控制器晶粒CD(圖1)對記憶體晶粒MD輸入資料60h作為指令資料DCMD。即，根據資料60h之各位元，將資料信號輸入輸出端子DQ0~DQ7之電壓設定為“H(High，高)”或“L(Low，低)”，於對外部控制端子CLE輸入“H”，且對外部控制端子ALE輸入“L”之狀態下，使外部控制端子/WE從“L”升壓為“H”。資料60h係於抹除動作開始時輸入之指令。
於時點t102，控制器晶粒CD對記憶體晶粒MD輸入資料A301作為位址資料DADD。即，根據資料A301之各位元，將資料信號輸入輸出端子DQ0~DQ7之電壓設定為“H”或“L”，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“H”之狀態下，使外部控制 端子/WE從“L”升壓為“H”。資料A301係列位址RA之一部分。資料A301例如包含特定出記憶體區塊BLK(圖5)之區塊位址。
於時點t103，控制器晶粒CD對記憶體晶粒MD輸入資料A302作為位址資料DADD。資料A302係列位址RA之一部分。資料A302例如包含區塊位址及頁位址。
於時點t104，控制器晶粒CD對記憶體晶粒MD輸入資料A303作為位址資料DADD。資料A303包含晶片位址。晶片位址係從由控制器晶粒CD控制之複數個記憶體晶粒MD中特定出一個記憶體晶粒MD之資料。
於時點t105，控制器晶粒CD對記憶體晶粒MD輸入資料D0h作為指令資料DCMD。資料D0h係表示與抹除動作相關之指令集之輸入已結束之指令。
於時點t106，端子RY//BY從“H”狀態成為“L”狀態，禁止對記憶體晶粒MD之存取。又，於記憶體晶粒MD中執行抹除動作。
於時點t107，記憶體晶粒MD中之抹除動作結束。又，端子RY//BY從“L”狀態成為“H”狀態，允許對記憶體晶粒MD之存取。
於時點t108，控制器晶粒CD對記憶體晶粒MD例如輸入資料70h作為指令資料DCMD。資料70h係請求輸出狀態暫存器STR(圖4)中鎖存之狀態資料DST之指令。
於時點t109，控制器晶粒CD使記憶體晶粒MD例如輸出資料D301。即，於對外部控制端子CLE輸入“L”，對外部控制端子ALE輸入“L”之狀態下，使外部控制端子/RE從“H”降壓為“L”，使外部控制端子RE從“L”升壓為“H”。伴隨於此，根據資料D301之各位元，將 資料信號輸入輸出端子DQ0~DQ7之電壓設定為“H”或“L”。控制器晶粒CD獲取該8位元資料D301。資料D301為狀態資料DST。
其次，參照圖26來說明於執行圖21所對應之抹除動作時輸入至記憶體晶粒MD之指令集CSE1等。圖26係用以說明圖21所對應之抹除動作之時序圖。
圖26中例示了於圖21所對應之抹除動作時輸入至記憶體晶粒MD之指令集CSE1。該指令集CSE1包含資料XXh、60h、A301、A302、A303及資料D0h。
圖21所對應之抹除動作基本上以與圖24所對應之抹除動作相同之方式執行。但是，於執行圖21所對應之抹除動作時，於時點t100，控制器晶粒CD(圖1)對記憶體晶粒MD輸入資料XXh作為指令資料DCMD(圖26)。資料XXh係於執行圖21所對應之抹除動作時輸入之指令。又，資料XXh亦可包含旨在指定電路blk0或電路blk1之資料作為抹除動作之執行對象。
再者，構成資料XXh之8位元資料可分別為“0”或“1”。又，構成資料XXh之8位元資料中之第1位元至第4位元資料與第5位元至第8位元資料可一致，亦可不同。
[第2實施方式]
其次，參照圖27，對第2實施方式之半導體記憶裝置進行說明。圖27係表示第2實施方式之半導體記憶裝置之一部分構成之模式性電路圖。
第2實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式構成。
但是，於第2實施方式之半導體記憶裝置中，如圖27所 示，於第1實施方式中作為電路blk0(圖5)發揮功能之構成作為記憶體區塊BLK0發揮功能。記憶體區塊BLK0與第1實施方式之電路blk0同樣，具備串單元SU0~SU4。
又，於第2實施方式之半導體記憶裝置中，如圖27所示，於第1實施方式中作為電路blk1(圖5)發揮功能之構成作為記憶體區塊BLK1發揮功能。記憶體區塊BLK1與第1實施方式之電路blk1同樣，具備串單元SU5~SU9。
再者，圖27中，將包含一對記憶體區塊BLK0、BLK1之構成表示為記憶體區塊群BLKG。記憶胞陣列MCA內之複數個記憶體區塊群BLKG所包含之複數個記憶體區塊BLK0、BLK1全部被分配不同之區塊位址。
於第2實施方式之半導體記憶裝置中，於執行抹除動作時，將如參照圖25加以說明之指令集CSE0從控制器晶粒CD輸入至記憶體晶粒MD。
[第3實施方式]
其次，參照圖28及圖29，對第3實施方式之半導體記憶裝置進行說明。圖28係表示第3實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖29係表示第3實施方式之半導體記憶裝置之一部分構成之模式性立體圖。
第3實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式構成。但是，如圖28所示，第3實施方式之半導體記憶裝置具備記憶體晶粒MD3來代替記憶體晶粒MD。記憶體晶粒MD3基本上以與記憶體晶粒MD相同之方式構成。但是，記憶體晶粒MD3 中，於各記憶胞陣列區域RMCA代替1個導電層112而設置有2個導電層312。
如圖28及圖29所示，一導電層312遍及X方向一側(例如，圖28及圖29之X方向負側)之記憶孔區域RMH整體、X方向一側之第1接線區域RHU1整體及第2接線區域RHU2之一部分而設置。該導電層312作為對應於電路blk0(圖5)之源極線SL0發揮功能。
另一導電層312遍及X方向另一側(例如，圖28及圖29之X方向正側)之記憶孔區域RMH整體、X方向另一側之第1接線區域RHU1整體及第2接線區域RHU2之一部分而設置。該導電層312作為對應於電路blk1(圖5)之源極線SL1發揮功能。
第3實施方式之半導體記憶裝置構成為可對該等兩個導電層312供給不同之電壓。
其次，參照圖30，對第3實施方式之半導體記憶裝置之抹除動作進行說明。圖30係表示第3實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
再者，圖30係用以說明於抹除動作時供給至各配線之電壓等之模式性剖視圖，並未嚴密地示出配線之位置、形狀等。例如，圖30中，省略了第1接線區域RHU1所對應之構成及第2接線區域RHU2所對應之構成。
第3實施方式之半導體記憶裝置之抹除動作基本上以與第1實施方式之半導體記憶裝置之抹除動作相同之方式執行。
但是，於第3實施方式之半導體記憶裝置之抹除動作中，例如如圖30所示，對複數個位元線BL1供給電壓VSRC。藉此，電壓VSRC被傳輸至與複數個位元線BL1連接之複數個汲極側選擇電晶體STDT。
又，於該抹除動作中，例如對汲極側選擇閘極線SGDT1供給接地電壓VSS。因此，於汲極側選擇閘極線SGDT1所對應之汲極側選擇電晶體STDT之通道區域中不會產生GIDL，亦不會產生電子-電洞對。
又，於該抹除動作中，例如對汲極側選擇閘極線SGD5~SGD9供給接地電壓VSS。
又，於該抹除動作中，例如對源極線SL0供給抹除電壓VERA。藉此，抹除電壓VERA被傳輸至與源極線SL0連接之源極側選擇電晶體STSB。
又，於該抹除動作中，例如對源極線SL1供給電壓VSRC。藉此，電壓VSRC被傳輸至與源極線SL1連接之源極側選擇電晶體STSB。
又，於該抹除動作中，例如對源極側選擇閘極線SGSB1供給接地電壓VSS。因此，於源極側選擇閘極線SGSB1所對應之源極側選擇電晶體STSB之通道區域中不會產生GIDL，亦不會產生電子-電洞對。
又，於該抹除動作中，例如對源極側選擇閘極線SGS1供給接地電壓VSS。
圖31及圖32係用以說明第3實施方式之抹除動作之模式性波形圖。圖31中，例示了供給至位元線BL0、BL1、汲極側選擇閘極線SGDT0、SGDT1、SGD0~SGD9、虛設字元線DWL3~DWL5及字元線WL之電壓。又，圖32中，例示了供給至源極線SL0、SL1、源極側選擇閘極線SGSB0、SGSB1、SGS0、SGS1、虛設字元線DWL0~DWL2及字元線WL之電壓。
圖31及圖32所例示之抹除動作以與參照圖22及圖23加以說明之抹除動作相同之方式執行。但是，於圖31及圖32所例示之抹除動作 中，從抹除動作開始至時點T105以後，汲極側選擇閘極線SGDT1、SGD5~SGD9及源極側選擇閘極線SGSB1、SGS1之電壓維持於接地電壓VSS。又，位元線BL1及源極線SL1之電壓維持於電壓VSRC(≒接地電壓VSS)。
[效果]
於參照圖21~圖23所說明之抹除動作中，汲極側選擇閘極線SGD5~SGD9與虛設字元線DWL5之間之電壓差有時會相對變大。又，源極側選擇閘極線SGS1與虛設字元線DWL0之間之電壓差有時會相對變大。於此種情形時，擔心會產生漏電流，等等。
因此，第3實施方式之半導體記憶裝置構成為可對電路blk0所對應之源極線SL0、及電路blk1所對應之源極線SL1供給不同之電壓。又，於以電路blk0內之記憶胞MC為對象之抹除動作時，對位元線BL1及源極線SL1供給電壓VSRC，而非抹除電壓VERA。又，對汲極側選擇閘極線SGDT1、SGD5~SGD9及源極側選擇閘極線SGSB1、SGS1供給接地電壓VSS。
根據此種方法，可緩和汲極側選擇閘極線SGD5~SGD9與虛設字元線DWL5之間之電壓差。又，可緩和源極側選擇閘極線SGS1與虛設字元線DWL0之間之電壓差。藉此，可抑制產生如上所述之漏電流。
[第4實施方式]
其次，參照圖33，對第4實施方式之半導體記憶裝置之電路構成進行說明。圖33係表示第4實施方式之半導體記憶裝置之一部分構成之模式性電路圖。
第4實施方式之半導體記憶裝置基本上以與第1實施方式之半導體記憶裝置相同之方式構成。但是，如圖33所示，第4實施方式之記 憶體區塊BLK具備電路blk0a、blk0b、blk1a、blk1b。
電路blk0a、blk0b、blk1a、blk1b分別具備5個串單元。該等五個串單元分別具備複數個記憶體串MS。
圖33之例中，對應於電路blk0a中之5個串單元，設置有5個汲極側選擇閘極線SGD0a~SGD4a。又，對應於電路blk0a，設置有汲極側選擇閘極線SGDT0a及源極側選擇閘極線SGS0a、SGSB0a。
又，圖33之例中，對應於電路blk0b中之5個串單元，設置有5個汲極側選擇閘極線SGD0b~SGD4b。又，對應於電路blk0b，設置有汲極側選擇閘極線SGDT0b及源極側選擇閘極線SGS0b、SGSB0b。
又，圖33之例中，對應於電路blk1a中之5個串單元，設置有5個汲極側選擇閘極線SGD5a~SGD9a。又，對應於電路blk1a，設置有汲極側選擇閘極線SGDT1a及源極側選擇閘極線SGS1a、SGSB1a。
又，圖33之例中，對應於電路blk1b中之5個串單元，設置有5個汲極側選擇閘極線SGD5b~SGD9b。又，對應於電路blk1b，設置有汲極側選擇閘極線SGDT1b及源極側選擇閘極線SGS1b、SGSB1b。
其次，參照圖34~圖38，對第4實施方式之半導體記憶裝置之構造進行說明。圖34係表示第4實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖35係表示第4實施方式之半導體記憶裝置之一部分構成之模式性立體圖。圖36係圖34之F0、F1、F2所示之部分之模式性放大圖。圖37係圖34之G0、G1、G2所示之部分之模式性放大圖。圖38係將圖36所示之構造沿著H-H'切斷，沿著箭頭方向觀察時之模式性剖視圖。
第4實施方式之半導體記憶裝置基本上與第1實施方式之半 導體記憶裝置同樣地構成。但是，如圖34所示，第4實施方式之半導體記憶裝置具備記憶體晶粒MD4，取代記憶體晶粒MD。
記憶體晶粒MD4基本上與記憶體晶粒MD同樣地構成。例如如參照圖8所作說明，於記憶體晶粒MD之記憶胞陣列區域RMCA，設置有排列於X方向之2個記憶孔區域RMH、設置於該等兩個記憶孔區域RMH之間之2個第1接線區域RHU1、及設置於該等兩個第1接線區域RHU1之間之第2接線區域RHU2。
另一方面，例如如圖34所示，於記憶體晶粒MD4之記憶胞陣列區域RMCA，設置有排列於X方向之4個記憶孔區域RMH。又，於從X方向一側(例如，圖34之X方向負側)數起第2個記憶孔區域RMH與第3個記憶孔區域RMH之間，設置有排列於X方向之2個第1接線區域RHU1、及設置於該等兩個第1接線區域RHU1之間之第2接線區域RHU2。又，於較第1個記憶孔區域RMH更靠X方向一側之區域，設置有第3接線區域RHU3。又，於較第4個記憶孔區域RMH更靠X方向另一側(例如，圖34之X方向正側)之區域，設置有第3接線區域RHU3。
再者，如圖34所示，第3接線區域RHU3於X方向上之長度XHU3小於第2接線區域RHU2於X方向上之長度XHU2。又，如圖36及圖37所示，第3接線區域RHU3於X方向上之長度XHU3大於第1接線區域RHU1於X方向上之長度XHU1。再者，第1接線區域RHU1於X方向上之長度XHU1亦可為例如包含設置於第1接線區域RHU1之所有接點CC之最小範圍之X方向上之長度。又，第2接線區域RHU2於X方向上之長度XHU2亦可為例如包含設置於第2接線區域RHU2之所有接點CC之最小範圍之X方向上之長度。又，第3接線區域RHU3於X方向上之長度XHU3亦可為例如包含設置於第3接線區域 RHU3之所有接點CC之最小範圍之X方向上之長度。
如圖35所示，於從X方向一側數起第1個記憶孔區域RMH與第2個記憶孔區域RMH之間，於X方向上連續地形成有作為字元線WL、虛設字元線DWL0~DWL5發揮功能之導電層110。又，於從X方向一側數起第3個記憶孔區域RMH與第4個記憶孔區域RMH之間，於X方向上連續地形成有作為字元線WL、虛設字元線DWL0~DWL5發揮功能之導電層110。又，作為字元線WL、虛設字元線DWL0~DWL5發揮功能之導電層110如參照圖16及圖17所作說明，於第2接線區域RHU2中在X方向上未分斷。即，於從X方向一側數起第2個記憶孔區域RMH與第3個記憶孔區域RMH之間，於X方向上連續地形成有作為字元線WL、虛設字元線DWL0~DWL5發揮功能之導電層110。
如圖36所示，從X方向一側數起第1個記憶孔區域RMH具備串單元SU0a~SU4a。又，從X方向一側數起第2個記憶孔區域RMH具備串單元SU0b~SU4b。串單元SU0a~SU4a、SU0b~SU4b與串單元SU0~SU4同樣地構成。
如圖36及圖38所示，於從X方向一側數起第1個記憶孔區域RMH與第2個記憶孔區域RMH之間，作為汲極側選擇閘極線SGD0a~SGD4a、SGDT0a、SGD0b~SGD4b、SGDT0b發揮功能之導電層110於X方向上被分斷。即，作為汲極側選擇閘極線SGD0a~SGD4a、SGDT0a發揮功能之導電層110與作為汲極側選擇閘極線SGD0b~SGD4b、SGDT0b發揮功能之導電層110排列於X方向上，且於X方向上分離。作為汲極側選擇閘極線SGD0a~SGD4a、SGDT0a發揮功能之導電層110分別與設置於第3接線區域RHU3之接點CC連接。作為汲極側選擇閘極線SGD0b ~SGD4b、SGDT0b發揮功能之導電層110分別與設置於第1接線區域RHU1之接點CC連接。
如圖38所示，於從X方向一側數起第1個記憶孔區域RMH與第2個記憶孔區域RMH之間，作為源極側選擇閘極線SGS0a、SGSB0a、SGS0b、SGSB0b發揮功能之導電層110於X方向上被分斷。即，作為源極側選擇閘極線SGS0a、SGSB0a發揮功能之導電層110與作為源極側選擇閘極線SGS0b、SGSB0b發揮功能之導電層110排列於X方向上，且於X方向上分離。作為源極側選擇閘極線SGS0a、SGSB0a發揮功能之導電層110分別與設置於第3接線區域RHU3之接點CC連接。作為源極側選擇閘極線SGS0b、SGSB0b發揮功能之導電層110例如如圖10所例示，分別與設置於第2接線區域RHU2之接點CC連接。
如圖37所示，從X方向一側數起第3個記憶孔區域RMH具備串單元SU5a~SU9a。又，從X方向一側數起第4個記憶孔區域RMH具備串單元SU5b~SU9b。串單元SU5a~SU9a、SU5b~SU9b以與串單元SU5~SU9相同之方式構成。
如圖37所示，於從X方向一側數起第3個記憶孔區域RMH與第4個記憶孔區域RMH之間，作為汲極側選擇閘極線SGD5a~SGD9a、SGDT1a、SGD5b~SGD9b、SGDT1b發揮功能之導電層110於X方向上被分斷。即，作為汲極側選擇閘極線SGD5a~SGD9a、SGDT1a發揮功能之導電層110與作為汲極側選擇閘極線SGD5b~SGD9b、SGDT1b發揮功能之導電層110排列於X方向上，且於X方向上分離。作為汲極側選擇閘極線SGD5a~SGD9a、SGDT1a發揮功能之導電層110分別與設置於第1接線區域RHU1之接點CC連接。作為汲極側選擇閘極線SGD5b~SGD9b、 SGDT1b發揮功能之導電層110分別與設置於第3接線區域RHU3之接點CC連接。
又，雖省略圖示，但於從X方向一側數起第3個記憶孔區域RMH與第4個記憶孔區域RMH之間，作為源極側選擇閘極線SGS1a、SGSB1a、SGS1b、SGSB1b發揮功能之導電層110於X方向上被分斷。即，作為源極側選擇閘極線SGS1a、SGSB1a發揮功能之導電層110與作為源極側選擇閘極線SGS1b、SGSB1b發揮功能之導電層110排列於X方向上，且於X方向上分離。作為源極側選擇閘極線SGS1a、SGSB1a發揮功能之導電層110例如如圖10所例示，分別與設置於第2接線區域RHU2之接點CC連接。作為源極側選擇閘極線SGS1b、SGSB1b發揮功能之導電層110例如如圖37所例示，分別與設置於第3接線區域RHU3之接點CC連接。
再者，圖36及圖37之例中，作為源極側選擇閘極線SGS0a、SGSB0a、SGS1b、SGSB1b發揮功能之導電層110之、與接點CC之連接部分之Y方向長度和記憶體區塊BLK之Y方向長度YBLK相等。然而，例如，於圖39及圖40之例中，作為源極側選擇閘極線SGSB0a、SGSB1b發揮功能之導電層110中之設置於下方之導電層110之、與接點CC之連接部分之Y方向長度YSGSB0小於Y方向長度YBLK。又，作為源極側選擇閘極線SGSB0a、SGSB1b發揮功能之導電層110中之設置於上方之導電層110之、與接點CC之連接部分之Y方向長度YSGSB1小於Y方向長度YSGSB0。又，作為源極側選擇閘極線SGS0a、SGS1b發揮功能之導電層110中之設置於下方之導電層110之、與接點CC之連接部分之Y方向長度YSGS0小於Y方向長度YSGSB1。又，作為源極側選擇閘極線SGS0a、SGS1b發揮功能之導電層110中之設置於上方之導電層110之、與接點CC之連接 部分之Y方向長度YSGS1小於Y方向長度YSGS0。
又，第4實施方式之半導體記憶裝置構成為可獨立地抹除電路blk0a內之記憶胞MC、電路blk0b內之記憶胞MC、電路blk1a內之記憶胞MC、及電路blk1b內之記憶胞MC。
[效果]
根據本實施方式之半導體記憶裝置，可抑制積體度降低，且可更良好地抑制隨著垃圾回收之執行次數增大而記憶胞MC之壽命變短。
[第5實施方式]
其次，參照圖41~圖43，對第5實施方式之半導體記憶裝置進行說明。圖41係表示第5實施方式之半導體記憶裝置之一部分構成之模式性俯視圖。圖42係表示第5實施方式之半導體記憶裝置之一部分構成之模式性立體圖。圖43係表示第5實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
第5實施方式之半導體記憶裝置基本上以與第4實施方式之半導體記憶裝置相同之方式構成。但是，如圖41所示，第5實施方式之半導體記憶裝置具備記憶體晶粒MD5來代替記憶體晶粒MD4。記憶體晶粒MD5基本上以與記憶體晶粒MD4相同之方式構成。但是，於記憶體晶粒MD5中，在各記憶胞陣列區域RMCA代替1個導電層112而設置有4個導電層512。例如如圖42及圖43所例示，該等四個導電層512於X方向上相互分離。
從X方向一側(例如，圖41及圖42之X方向負側)數起第1個導電層512遍及從X方向一側數起第1個記憶孔區域RMH整體及與其對應之第3接線區域RHU3整體而設置。該導電層512作為電路blk0a(圖33)所對應 之源極線SL0a發揮功能。
從X方向一側數起第2個導電層512遍及從X方向一側數起第2個記憶孔區域RMH整體、與其對應之第1接線區域RHU1整體及第2接線區域RHU2之一部分而設置。該導電層512作為電路blk0b(圖33)所對應之源極線SL0b發揮功能。
從X方向一側數起第3個導電層512遍及從X方向一側數起第3個記憶孔區域RMH整體、與其對應之第1接線區域RHU1整體及第2接線區域RHU2之一部分而設置。該導電層512作為電路blk1a(圖33)所對應之源極線SL1a發揮功能。
從X方向一側數起第4個導電層512遍及從X方向一側數起第4個記憶孔區域RMH整體及與其對應之第3接線區域RHU3整體而設置。該導電層512作為電路blk1b(圖33)所對應之源極線SL1b發揮功能。
第5實施方式之半導體記憶裝置構成為可對該等四個導電層512供給不同之電壓。
又，第5實施方式之半導體記憶裝置構成為可獨立地抹除電路blk0a內之記憶胞MC、電路blk0b內之記憶胞MC、電路blk1a內之記憶胞MC及電路blk1b內之記憶胞MC。
[效果]
根據第5實施方式之半導體記憶裝置，於抹除動作時，可緩和並非抹除動作之對象之記憶胞MC所對應之汲極側選擇閘極線與虛設字元線DWL5之間之電壓差。又，可緩和並非抹除動作之對象之記憶胞MC所對應之源極側選擇閘極線與虛設字元線DWL0之間之電壓差。藉此，可抑制產生如上所述之漏電流。
[其他實施方式]
以上，說明了第1實施方式~第5實施方式之半導體記憶裝置。然而，該等實施方式之半導體記憶裝置僅為例示，具體構成、動作等可適當調整。
例如，第1實施方式之半導體記憶裝置構成為可執行圖21所對應之抹除動作、及圖24所對應之抹除動作。又，執行圖24所對應之抹除動作時使用之指令集CSE0(圖25)與執行圖21所對應之抹除動作時使用之指令集CSE1(圖26)不同。此種方法例如不僅可應用於抹除動作，亦可應用於讀出動作及寫入動作。
例如，如參照圖19及圖20所作說明，第1實施方式之半導體記憶裝置構成為可執行以串單元SU0~SU9中之任一個、及1個選擇字元線WL所對應之1個頁為執行單位之讀出動作及寫入動作。除此以外，第1實施方式之半導體記憶裝置亦可構成為可執行以串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8及串單元SU4、SU9中之一個、以及1個選擇字元線WL所對應之2個頁為執行單位之讀出動作及寫入動作。
又，例如，於第1實施方式之半導體記憶裝置中，可對串單元SU0與串單元SU5分配共通之串位址，亦可分配不同之串位址。同樣，可對串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8、串單元SU4、SU9分別分配共通之串位址，亦可分配不同之串位址。
於對串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8、串單元SU4、SU9分別分配共通之串位址之情形時，作為讀出動作及寫入動作之執行單位之頁亦可為該等串單元SU之 組合所共有。例如，於記憶胞MC記憶N(N為1以上之整數)位元資料之情形時，串單元SU0、SU5亦可具備數量達記憶體區塊BLK所包含之字元線WL數量之N倍之頁。於該情形時，該等複數個頁亦可分別記憶位元數與串單元SU0、SU5所包含之記憶體串MS之數量相同之資料。同樣，串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8、串單元SU4、SU9亦可分別具備數量達記憶體區塊BLK所包含之字元線WL數量之N倍之頁。於該情形時，該等複數個頁亦可分別記憶位元數與2個串單元SU所包含之記憶體串MS之數量相同之資料。
又，於此種情形時，例如亦可藉由對記憶體晶粒MD輸入規定之指令集，來執行以串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8及串單元SU4、SU9中之一個、以及1個選擇字元線WL所對應之頁為動作執行單位之讀出動作及寫入動作。又，亦可藉由對該指令集附加如參照圖26所說明之資料XXh、或與其對應之指令資料DCMD，來執行與如參照圖19及圖20所作說明之僅以電路blk0內之構成及電路blk1內之構成之其中一個為對象之讀出動作及寫入動作。
於對串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8、串單元SU4、SU9分別分配不同之串位址之情形時，例如亦可藉由對記憶體晶粒MD輸入規定之指令集，來執行與如參照圖19及圖20所作說明之讀出動作及寫入動作。
又，圖21所對應之抹除動作與圖24所對應之抹除動作亦可藉由除指令集以外之方法來判別。同樣，如參照圖19及圖20所作說明之讀出動作及寫入動作，與以串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8及串單元SU4、SU9中之一個、以及1個 選擇字元線WL所對應之構成為動作執行單位之讀出動作及寫入動作，可藉由指令集以外之方法來判別。作為指令集以外之方法，例如考慮設置判別用焊墊電極P(圖2、圖3)。又，作為指令集以外之方法，例如亦可構成為使半導體記憶裝置於進行圖21等所對應之抹除動作等之動作模式、與進行圖24等所對應之抹除動作等之動作模式這兩種動作模式下動作。又，亦可使半導體記憶裝置構成為可藉由選擇動作參數來切換動作模式。
又，如圖21~圖23所例示之電壓可適當調整。
例如，供給至位元線BL、汲極側選擇閘極線SGD5~SGD9、SGDT1、源極線SL及源極側選擇閘極線SGS1、SGSB1之電壓亦可為不同大小之電壓。同樣，供給至虛設字元線DWL5、DWL0之電壓亦可為不同大小之電壓。同樣，供給至汲極側選擇閘極線SGDT0、虛設字元線DWL4、DWL1及源極側選擇閘極線SGSB0之電壓亦可為不同大小之電壓。同樣，供給至虛設字元線DWL3、DWL2之電壓亦可為不同大小之電壓。
又，例如，供給至各配線之初始電壓(圖22、圖23之時點T101之電壓)亦可並非為接地電壓VSS。例如，於圖44及圖45之例中，於抹除動作開始後，且時點T101之前之時點，對字元線WL供給規定之電壓。字元線WL之電壓大於接地電壓VSS。又，字元線WL之電壓小於在時點T105以後供給至虛設字元線DWL3、DWL2之電壓。
又，如圖30~圖32所例示之電壓亦可適當調整。
又，亦能省略汲極側選擇電晶體STDT及源極側選擇電晶體STSB中之至少一個。於該情形時，亦可藉由汲極側選擇電晶體STD及源極側選擇電晶體STS中之至少一個來實現汲極側選擇電晶體STDT及源 極側選擇電晶體STSB中之至少一個之功能。
例如，於圖46之例中，省略了源極側選擇電晶體STSB。又，於Z方向上積層之複數個導電層110中之設置於最下層之導電層110作為源極側選擇電晶體STS發揮功能。
圖47係用以說明如圖46所示之半導體記憶裝置之抹除動作之模式性波形圖。圖47中，例示了供給至源極線SL、源極側選擇閘極線SGS0、SGS1、虛設字元線DWL0~DWL2及字元線WL之電壓。
於圖47之例中，於抹除動作之時點T101，對各配線供給接地電壓VSS。
又，於抹除動作之時點T101，開始對源極線SL及源極側選擇閘極線SGS1供給電壓。
又，於時點T202，開始對源極側選擇閘極線SGS0供給電壓。於圖示之例中，從時點T202至時點T105以後，維持源極線SL及源極側選擇閘極線SGS0、SGS1之間之電壓差。
又，於時點T203，開始對虛設字元線DWL0供給電壓。於圖示之例中，從時點T203至時點T105以後，維持源極線SL、源極側選擇閘極線SGS0、SGS1及虛設字元線DWL0之間之電壓差。
又，於時點T204，開始對虛設字元線DWL1供給電壓。於圖示之例中，從時點T204至時點T105以後，維持源極線SL、源極側選擇閘極線SGS0、SGS1及虛設字元線DWL0、DWL1之間之電壓差。
又，於時點T205，開始對虛設字元線DWL2供給電壓。於圖示之例中，從時點T205至時點T105以後，維持源極線SL、源極側選擇閘極線SGS0、SGS1及虛設字元線DWL0、DWL1、DWL2之間之電壓差。
又，於第3實施方式之半導體記憶裝置中，可對串單元SU0、SU5、串單元SU1、SU6、串單元SU2、SU7、串單元SU3、SU8、串單元SU4、SU9分別分配共通之串位址，亦可分配不同之串位址。
又，於第3實施方式之半導體記憶裝置中，亦可與第2實施方式之半導體記憶裝置同樣，將電路blk0所對應之構成設為記憶體區塊BLK0，將電路blk1所對應之構成設為記憶體區塊BLK1，對該等兩個記憶體區塊BLK0、BLK1分配不同之區塊位址。
又，於第4實施方式及第5實施方式之半導體記憶裝置中，可對串單元SU0a、SU0b、SU5a、SU5b分配共通之串位址，亦可分配不同之串位址。同樣，可對串單元SU1a、SU1b、SU6a、SU6b、串單元SU2a、SU2b、SU7a、SU7b、串單元SU3a、SU3b、SU8a、SU8b、串單元SU4a、SU4b、SU9a、SU9b分配共通之串位址，亦可分配不同之串位址。
又，於第4實施方式及第5實施方式之半導體記憶裝置中，亦可與第2實施方式之半導體記憶裝置同樣，將電路blk0a、blk0b、blk1a、blk1b所對應之構成設為不同之4個記憶體區塊，對該等四個記憶體區塊分配不同之區塊位址。
又，於第1實施方式~第5實施方式之半導體記憶裝置中，例如如參照圖9所作說明，於半導體基板100上依序設置有電晶體層LTR、配線層D0~D2、記憶胞陣列層LMCA、配線層M0及未圖示之複數個配線層。
然而，例如如圖48所示，半導體記憶裝置所包含之記憶體晶粒亦可具備晶片CM、CP。
晶片CM具備半導體基板600、設置於半導體基板600之下方之記憶胞陣列層LMCA'、設置於記憶胞陣列層LMCA'之下方之複數個配線層、及貼合電極層MPM。再者，圖48中，省略地示出複數個配線層。
半導體基板600係例如包含P型矽(Si)之半導體基板，該P型矽含有硼(B)等P型雜質。於半導體基板600之表面(下表面)，設置有含有磷(P)等N型雜質之N型井區域611、含有硼(B)等P型雜質之P型井區域612、未設置N型井區域611及P型井區域612之半導體基板區域、及氧化矽(SiO2)等絕緣區域600I。P型井區域612例如亦可設置於半導體基板600之與導電層112(圖9)、312(圖28、圖29)、512(圖41、圖42)對應之區域。再者，於圖示之例中，於圖41及圖42之源極線SL0a、SL0b、SL1a、SL1b所對應之各區域間，P型井區域612由絕緣區域600I分斷。
記憶胞陣列層LMCA'基本上以與第1實施方式~第5實施方式之記憶胞陣列層LMCA相同之方式構成。但是，記憶胞陣列層LMCA'不具備導電層112、312、512。又，記憶胞陣列層LMCA'中之半導體柱120之上端連接於半導體基板600之P型井區域612。
貼合電極層MPM具備複數個貼合電極PI。該等複數個貼合電極PI例如電性連接於複數個晶片CM、CP中之構成之至少一個。複數個配線m0例如亦可包含氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜與銅(Cu)等金屬膜之積層膜等。
晶片CP具備半導體基板100、設置於半導體基板100上方之電晶體層LTR、設置於電晶體層LTR上方之複數個配線層、及設置於該等複數個配線層之上方之貼合電極層MPP。再者，圖48中，省略地示出複數個配線層。
貼合電極層MPP與貼合電極層MPM同樣，具備複數個貼合電極PI。
晶片CM與晶片CP經由複數個貼合電極PI而連接。又，晶片CM中之構成與晶片CP中之構成經由複數個貼合電極PI而電性連接。
又，如圖49所示，接點CC亦可具備如貫通複數個導電層110於Z方向上延伸之構造。例如，如圖49所示，於接點CC之外周面，亦可設置有氧化矽(SiO2)等絕緣層CCSW。又，接點CC之外周面亦可經由絕緣層CCSW與一個或複數個導電層110對向。再者，圖49中，例示了於第5實施方式之半導體記憶裝置中採用此種接點CC時之情況。然而，於第1實施方式~第4實施方式之半導體記憶裝置中亦可採用此種接點CC。
[其他]
對本發明之若干個實施方式進行了說明，但該等實施方式係作為例示而提出，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2021-133721號(申請日：2021年8月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
100:半導體基板
1001:絕緣區域
110:導電層
112:導電層
120:半導體柱
BL0:位元線
BL1:位元線
CC:接點
Ch:接點
CS:接點
d0,d1,d2:配線
D0,D1,D2:配線層
DWL0~DWL5:虛設字元線
gc:電極
GC:配線層
LMCA:記憶胞陣列層
LTR:電晶體層
M0:配線層
PG:選擇頁
RHU1:第1接線區域
RHU2:第2接線區域
RMH:記憶孔區域
SGDT0,SGD0,SGDT1,SGD5:選擇閘極線
SGS0,SGS1,SGSB0,SGSB1:源極側選擇閘極線
SL:源極線
Tr:電晶體
Vy:接點
WL:字元線

Claims (18)

  1. 一種半導體記憶裝置，其具備： 基板，其具備排列於第1方向上之第1區域及第2區域、以及設置於上述第1區域與上述第2區域之間之第3區域； 複數個字元線，其等跨及上述第1區域、上述第2區域及上述第3區域於上述第1方向上延伸，且排列於與上述第1方向交叉之第2方向上； 第1選擇閘極線，其設置於上述第1區域，較上述複數個字元線離上述基板更遠； 第2選擇閘極線，其設置於上述第1區域，較上述複數個字元線離上述基板更近； 第1半導體層，其設置於上述第1區域，於上述第2方向上延伸，與上述複數個字元線、上述第1選擇閘極線及上述第2選擇閘極線對向； 第1位元線，其於與上述第1方向及上述第2方向交叉之第3方向上延伸，設置於從上述第2方向觀察時與上述第1半導體層重疊之位置； 第3選擇閘極線，其設置於上述第2區域，較上述複數個字元線離上述基板更遠； 第4選擇閘極線，其設置於上述第2區域，較上述複數個字元線離上述基板更近； 第2半導體層，其設置於上述第2區域，於上述第2方向上延伸，與上述複數個字元線、上述第3選擇閘極線及上述第4選擇閘極線對向； 第2位元線，其於上述第3方向上延伸，設置於從上述第2方向觀察時與上述第2半導體層重疊之位置；及 字元線接觸電極，其設置於上述第3區域，於上述第2方向上延伸，連接於上述複數個字元線中之一個。
  2. 如請求項1之半導體記憶裝置，其具備： 第1電晶體，其與上述第1選擇閘極線電性連接； 第2電晶體，其與上述第2選擇閘極線電性連接； 第3電晶體，其與上述第3選擇閘極線電性連接；及 第4電晶體，其與上述第4選擇閘極線電性連接。
  3. 如請求項1之半導體記憶裝置，其具備： 第1接觸電極，其設置於上述第3區域，於上述第2方向上延伸，與上述第1選擇閘極線連接； 第2接觸電極，其設置於上述第3區域，於上述第2方向上延伸，與上述第2選擇閘極線連接； 第3接觸電極，其設置於上述第3區域，於上述第2方向上延伸，與上述第3選擇閘極線連接；及 第4接觸電極，其設置於上述第3區域，於上述第2方向上延伸，與上述第4選擇閘極線連接。
  4. 如請求項1至3中任一項之半導體記憶裝置，其具備 連接於上述第1半導體層及上述第2半導體層之源極線。
  5. 如請求項1至3中任一項之半導體記憶裝置，其構成為可執行第1抹除動作；且 於執行上述第1抹除動作時， 對上述第1選擇閘極線供給第1電壓， 對上述第2選擇閘極線供給第2電壓， 對上述第3選擇閘極線供給第3電壓， 對上述第4選擇閘極線供給第4電壓， 上述第1電壓小於上述第3電壓， 上述第2電壓小於上述第4電壓。
  6. 如請求項5之半導體記憶裝置，其具備 連接於上述第1半導體層及上述第2半導體層之源極線；且 於執行上述第1抹除動作時， 對上述第1位元線供給大於上述第1電壓及上述第2電壓之第1抹除電壓， 對上述源極線供給大於上述第1電壓及上述第2電壓之第2抹除電壓。
  7. 如請求項1至3中任一項之半導體記憶裝置，其具備： 第1源極線，其連接於上述第1半導體層；及 第2源極線，其連接於上述第2半導體層。
  8. 如請求項1至3中任一項之半導體記憶裝置，其構成為可執行第1抹除動作；且 於執行上述第1抹除動作時， 對上述第1選擇閘極線供給第1電壓， 對上述第2選擇閘極線供給第2電壓， 對上述第3選擇閘極線供給第3電壓， 對上述第4選擇閘極線供給第4電壓， 上述第1電壓大於上述第3電壓， 上述第2電壓大於上述第4電壓。
  9. 如請求項8之半導體記憶裝置，其具備： 第1源極線，其連接於上述第1半導體層；及 第2源極線，其連接於上述第2半導體層；且 於執行上述第1抹除動作時， 對上述第1位元線供給大於上述第1電壓及上述第2電壓之第1抹除電壓， 對上述第2位元線供給小於上述第1抹除電壓之第5電壓， 對上述第1源極線供給大於上述第1電壓及上述第2電壓之第2抹除電壓， 對上述第2源極線供給小於上述第2抹除電壓之第6電壓。
  10. 如請求項1至3中任一項之半導體記憶裝置，其中 上述基板具備： 第4區域，其較上述第1區域離上述第3區域更遠；及 第5區域，其較上述第2區域離上述第3區域更遠；且 上述半導體記憶裝置具備： 第5選擇閘極線，其設置於上述第4區域，較上述複數個字元線離上述基板更遠； 第6選擇閘極線，其設置於上述第4區域，較上述複數個字元線離上述基板更近； 第3半導體層，其設置於上述第4區域，於上述第2方向上延伸，與上述複數個字元線、上述第5選擇閘極線及上述第6選擇閘極線對向； 第3位元線，其於上述第3方向上延伸，設置於從上述第2方向觀察時與上述第3半導體層重疊之位置； 第7選擇閘極線，其設置於上述第5區域，較上述複數個字元線離上述基板更遠； 第8選擇閘極線，其設置於上述第5區域，較上述複數個字元線離上述基板更近； 第4半導體層，其設置於上述第5區域，於上述第2方向上延伸，與上述複數個字元線、上述第7選擇閘極線及上述第8選擇閘極線對向；及 第4位元線，其於上述第3方向上延伸，設置於從上述第2方向觀察時與上述第4半導體層重疊之位置。
  11. 如請求項10之半導體記憶裝置，其具備： 第5電晶體，其與上述第5選擇閘極線電性連接； 第6電晶體，其與上述第6選擇閘極線電性連接； 第7電晶體，其與上述第7選擇閘極線電性連接；及 第8電晶體，其與上述第8選擇閘極線電性連接。
  12. 如請求項10之半導體記憶裝置，其中 上述基板具備： 第6區域，其較上述第4區域離上述第3區域更遠；及 第7區域，其較上述第5區域離上述第3區域更遠；且 上述半導體記憶裝置具備： 第5接觸電極，其設置於上述第6區域，於上述第2方向上延伸，與上述第5選擇閘極線連接； 第6接觸電極，其設置於上述第6區域，於上述第2方向上延伸，與上述第6選擇閘極線連接； 第7接觸電極，其設置於上述第7區域，於上述第2方向上延伸，與上述第7選擇閘極線連接；及 第8接觸電極，其設置於上述第7區域，於上述第2方向上延伸，與上述第8選擇閘極線連接。
  13. 如請求項10之半導體記憶裝置，其具備 連接於上述第3半導體層及上述第4半導體層之源極線。
  14. 如請求項10之半導體記憶裝置，其具備： 第1源極線，其連接於上述第1半導體層； 第2源極線，其連接於上述第2半導體層； 第3源極線，其連接於上述第3半導體層；及 第4源極線，其連接於上述第4半導體層。
  15. 如請求項1至3中任一項之半導體記憶裝置，其具備： 複數個第1記憶胞，其等對應於上述第1選擇閘極線及上述第2選擇閘極線；及 複數個第2記憶胞，其等對應於上述第3選擇閘極線及上述第4選擇閘極線；且 構成為可於輸入第1指令集時執行第1抹除動作； 上述第1指令集包含指定上述複數個第1記憶胞及上述複數個第2記憶胞中之任一者之資訊。
  16. 如請求項15之半導體記憶裝置，其具備： 第1記憶體區塊，其包含上述複數個第1記憶胞；及 第2記憶體區塊，其包含上述複數個第2記憶胞。
  17. 如請求項10之半導體記憶裝置，其具備： 複數個第1記憶胞，其等對應於上述第1選擇閘極線及上述第2選擇閘極線； 複數個第2記憶胞，其等對應於上述第3選擇閘極線及上述第4選擇閘極線； 複數個第3記憶胞，其等對應於上述第5選擇閘極線及上述第6選擇閘極線；及 複數個第4記憶胞，其等對應於上述第7選擇閘極線及上述第8選擇閘極線；且 構成為可於輸入第1指令集時執行第1抹除動作； 上述第1指令集包含指定上述複數個第1記憶胞、上述複數個第2記憶胞、上述複數個第3記憶胞及上述複數個第4記憶胞中之任一者之資訊。
  18. 如請求項17之半導體記憶裝置，其具備： 第1記憶體區塊，其包含上述複數個第1記憶胞； 第2記憶體區塊，其包含上述複數個第2記憶胞； 第3記憶體區塊，其包含上述複數個第3記憶胞；及 第4記憶體區塊，其包含上述複數個第4記憶胞。
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