JP2020145293A - 半導体装置 - Google Patents

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静香 沓掛
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浩史 松本
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Abstract

【課題】半導体装置の高集積化及び高速化を図る。【解決手段】半導体装置は、基板と、基板の表面と交差する第１方向において基板と並ぶ第１絶縁層及び第２絶縁層と、第１絶縁層及び第２絶縁層の間に設けられた空隙層と、第１方向に延伸し、第１方向と交差する第２方向に並ぶ第１コンタクト電極及び第２コンタクト電極と、を備える。第１コンタクト電極及び第２コンタクト電極は、それぞれ、第１方向の一端部と、第１方向の他端部と、一端部及び他端部の間に設けられ第２方向における幅が一端部の第２方向における幅及び他端部の第２方向における幅よりも大きい第１部分と、を備える。第１コンタクト電極の第１部分及び第２コンタクト電極の第１部分は空隙層に設けられる。【選択図】図８

Description

本実施形態は、半導体装置に関する。
半導体装置の高集積化に伴い、アスペクト比の大きいコンタクト等が利用される場合が増えつつある。例えば、半導体記憶装置として、基板と交差する方向に複数のメモリセルを設けた三次元メモリが知られている。三次元メモリにおいては、メモリセルアレイを周辺回路に接続するコンタクトや周辺回路を構成するコンタクト等のアスペクト比が増大しつつある。
特開２０１６−１７１２４３号公報
半導体装置の高集積化及び高速化を図る。
一の実施形態に係る半導体装置は、基板と、基板の表面と交差する第１方向において基板と並ぶ第１絶縁層及び第２絶縁層と、第１絶縁層及び第２絶縁層の間に設けられた空隙層と、第１方向に延伸し、第１方向と交差する第２方向に並ぶ第１コンタクト電極及び第２コンタクト電極と、を備える。第１コンタクト電極及び第２コンタクト電極は、それぞれ、第１方向の一端部と、第１方向の他端部と、一端部及び他端部の間に設けられ第２方向における幅が一端部の第２方向における幅及び他端部の第２方向における幅よりも大きい第１部分と、を備える。第１コンタクト電極の第１部分及び第２コンタクト電極の第１部分は空隙層に設けられる。
一の実施形態に係る半導体装置は、基板と、基板の表面と交差する第１方向において基板と並ぶ第１絶縁層と、第１方向に延伸する第１コンタクト電極と、を備える。第１コンタクト電極は、第１方向の一端部と、第１方向の他端部と、一端部及び他端部の間に設けられ第１方向と交差する第２方向における幅が一端部の第２方向における幅及び他端部の第２方向における幅よりも大きい第１部分と、を備える。第１コンタクト電極の第１部分及び第１絶縁層の間には空隙が設けられる。
第１実施形態に係る半導体記憶装置の模式的な構成を示す等価回路図である。 同半導体記憶装置の模式的な平面図である。 図２に示す構造をＡ−Ａ´線に沿って切断し、矢印の方向に見た模式的な断面図である 図２のＢで示した部分の模式的な拡大図である 図４に示す構造をＣ−Ｃ´線に沿って切断し、矢印の方向に見た模式的な断面図である コンタクトＣＳを例示する模式的な断面図である コンタクトＣＳを例示する模式的な断面図である 第１実施形態に係る周辺回路ＰＣＡの模式的な断面図である。 周辺回路ＰＣＡの製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２実施形態に係るメモリセルアレイＭＣＡの模式的な断面図である。 第２実施形態に係る周辺回路ＰＣＢの模式的な断面図である。 周辺回路ＰＣＢの製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第３実施形態に係る周辺回路ＰＣＣの模式的な断面図である。 周辺回路ＰＣＣの製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第４実施形態に係る周辺回路ＰＣＤの模式的な断面図である。 第５実施形態に係る周辺回路ＰＣＥの模式的な断面図である。 周辺回路ＰＣＥの製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第６実施形態に係る周辺回路ＰＣＦの模式的な断面図である。 第７実施形態に係る周辺回路ＰＣＧの模式的な断面図である。 第８実施形態に係る周辺回路ＰＣＨの模式的な断面図である。 第９実施形態に係る周辺回路ＰＣＩの模式的な断面図である。 第１０実施形態に係る周辺回路ＰＣＪの模式的な断面図である。 第１１実施形態に係る周辺回路ＰＣＫの模式的な断面図である。 その他の実施形態について説明するための模式的な断面図である。
次に、実施形態に係る半導体装置及び半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、半導体基板の表面に対して平行な所定の方向をＸ方向、半導体基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、半導体基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の平面に沿った方向を第１方向、この所定の平面に沿って第１方向と交差する方向を第２方向、この所定の平面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、半導体基板を基準とする。例えば、上記第１方向が半導体基板の表面と交差する場合、この第１方向に沿って半導体基板から離れる向きを上と、第１方向に沿って半導体基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端部と言う場合には、この構成の半導体基板側の面や端部を意味する事とし、上面や上端部と言う場合には、この構成の半導体基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１実施形態］
［全体構成］
以下、図面を参照して、第１実施形態に係る半導体装置の一例として、半導体記憶装置について説明する。尚、以下の図面は模式的なものであり、説明の都合上、一部の構成を省略することがある。
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、ゲート絶縁膜に電荷蓄積膜を含む電界効果型のトランジスタである。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、複数のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＣＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
図２は、本実施形態に係る半導体記憶装置の構成例を示す模式的な平面図である。図２に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられる。メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。また、メモリセルアレイＭＣＡが設けられた領域の外側の領域には、周辺回路ＰＣ（図１）を構成する複数のトランジスタが設けられる。
図３は、図２に示す構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図３には、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡのＸ方向の端部に設けられたフックアップＨＵと、周辺回路ＰＣの一部と、を例示している。また、これらの上方には、配線層Ｍ０，Ｍ１が設けられる。
メモリセルアレイＭＣＡは、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、を備える。また、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、図示しないゲート絶縁膜が設けられる。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェル１０１が設けられる。また、Ｎ型ウェル１０１の表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェル１０２が設けられる。また、半導体基板１００の表面の一部には、ＳｉＯ２等の絶縁領域ＳＴＩが設けられる。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられる。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図１）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図１）及びこれに接続された複数のメモリセルＭＣ（図１）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。
半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば、Ｚ方向に延伸する略円柱状又は略円筒状の形状を有する。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われる。半導体層１２０の下端部は、例えば、半導体基板１００のＰ型ウェル１０２に接続される。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、例えば、１つのメモリストリングＭＳ（図１）に含まれる複数のメモリセルＭＣ、ドレイン選択トランジスタＳＴＤ及びソース選択トランジスタＳＴＳのチャネル領域として機能する。
また、上述の通り、複数の導電層１１０及び複数の半導体層１２０の間には、それぞれ、図示しないゲート絶縁膜が設けられる。ゲート絶縁膜は、例えば、半導体層１２０及び導電層１１０の間に積層された酸化シリコン（ＳｉＯ２）等のトンネル絶縁膜、窒化シリコン（ＳｉＮ）等の電荷蓄積膜、及び、酸化シリコン（ＳｉＯ２）等のブロック絶縁膜を備える。尚、ゲート絶縁膜は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
フックアップＨＵは、複数の導電層１１０のＸ方向の端部と、これらに接続されたコンタクトＣＣと、を備える。コンタクトＣＣは、Ｚ方向に延伸する略円柱状の形状を有する。コンタクトＣＣの下端は、導電層１１０に接続される。また、コンタクトＣＣの上端は半導体層１２０の上端よりも上方に設けられ、配線層Ｍ０，Ｍ１に含まれる配線ｍ０，ｍ１に接続される。
周辺回路ＰＣは、半導体基板１００の表面に設けられた複数のトランジスタＴｒと、これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極に接続されたコンタクトＣＳと、を備える。コンタクトＣＳは、Ｚ方向に延伸する略円柱状の形状を有する。コンタクトＣＳの下端は、トランジスタＴｒに接続される。また、コンタクトＣＳの上端は半導体層１２０の上端よりも上方に設けられ、配線ｍ０，ｍ１に接続される。
配線層Ｍ０，Ｍ１は、それぞれ、金属の配線ｍ０，ｍ１を含む。配線ｍ０，ｍ１は、例えば、ダマシーン法等の方法によって形成される。配線ｍ０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含む。配線ｍ１は、例えば、窒化チタン（ＴｉＮ）及び銅（Ｃｕ）の積層膜等を含む。尚、図示の例において、ビット線ＢＬは複数の配線ｍ１のうちの一部である。また、図示の例においてはＺ方向に並ぶ２層の配線層を例示しているが、３層以上の配線層を設けることも可能である。
図４は、図２にＢで示した部分の模式的な拡大図である。図４に示す通り、周辺回路ＰＣは、絶縁領域ＳＴＩを介してＸ方向及びＹ方向に並ぶ複数のトランジスタＴｒを備える。トランジスタＴｒは、それぞれ、Ｙ方向に延伸する半導体部１３０と、Ｘ方向に延伸し半導体部１３０と交差するゲート電極部１４０と、を備える。また、半導体部１３０及びゲート電極部１４０は、それぞれ、Ｙ方向に並ぶコンタクトＣＳに接続される。
図５は、図４に示す構造をＣ−Ｃ´線で切断し、矢印の方向に見た模式的な断面図である。
トランジスタＴｒの半導体部１３０は、半導体基板１００のＰ型ウェル１０２に設けられる。半導体部１３０は、コンタクトＣＳに接続されたＮ型半導体領域１０３と、Ｙ方向に隣り合う２つのＮ型半導体領域１０３の間に設けられたＰ型半導体領域１０４と、Ｎ型半導体領域１０３及びＰ型半導体領域１０４の間に設けられたＮ型半導体領域１０５と、を備える。Ｎ型半導体領域１０３におけるＮ型の不純物の不純物濃度は、Ｎ型半導体領域１０５におけるＮ型の不純物の不純物濃度よりも大きい。
トランジスタＴｒのゲート電極部１４０は、半導体基板１００のＰ型半導体領域１０４の表面に積層された絶縁層１４１、導電層１４２、絶縁層１４３、導電層１４４、及び、絶縁層１４５を備える。導電層１４４は、導電層１４２に接続される。また、ゲート電極部１４０は、これらの側面に積層された絶縁層１４６及び絶縁層１４７を備える。また、これら構成の上面及び側面、並びに、半導体基板１００の表面には、絶縁層１４８及び絶縁層１４９が設けられる。尚、絶縁層１４１，１４３，１４７，１４８は、例えば、酸化シリコン（ＳｉＯ２）等を含む。導電層１４２，１４４は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等を含む。絶縁層１４５，１４６，１４９は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。また、導電層１４４には、コンタクトＣＳが接続される。
コンタクトＣＳは、例えば、Ｚ方向に延伸するタングステン（Ｗ）等の導電層１５３と、導電層１５３の外周面及び下面を覆う窒化チタン（ＴｉＮ）等のバリア導電層１５２と、バリア導電層１５２の外周面を覆う保護層１５１と、を備える。バリア導電層１５２の下面は、半導体基板１００のＮ型半導体領域１０３に接続される。
［コンタクト間の配線容量］
図３を参照して説明した様に、本実施形態に係る半導体記憶装置は、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、を備える。また、本実施形態に係る半導体記憶装置は、Ｚ方向に延伸するコンタクトＣＣ，ＣＳを備える。
半導体記憶装置の高集積化に伴い、Ｚ方向に積層された導電層１１０の数は増大する傾向があり、半導体層１２０のＺ方向の長さも増大する傾向がある。これに伴い、コンタクトＣＣ，ＣＳのＺ方向の長さも増大する傾向がある。また、回路面積の縮小の観点からは、トランジスタＴｒ等をＸ方向及びＹ方向に縮小することが望ましい（図４参照）。これに伴い、コンタクトＣＣ間、コンタクトＣＳ間のＸ方向及びＹ方向の距離は縮小する傾向がある。その結果、コンタクトＣＣ間、コンタクトＣＳ間の配線容量は増大する傾向がある。この様な配線容量の増大は、半導体記憶装置の読出動作、書込動作及び消去動作の高速化の観点からは好ましくない。
ここで、コンタクトＣＣ，ＣＳの様に、高アスペクトな形状のコンタクトを作成する場合、例えば図６、図７に例示する様に、下端部１５４のＸ方向及びＹ方向における幅ｗ１、及び、上端部１５５のＸ方向及びＹ方向における幅ｗ２が、これらの間にある部分１５６の幅ｗ３よりも小さくなる場合がある。以下において、コンタクトＣＣ，ＣＳ、半導体層１２０等の、Ｘ方向における幅ｗ３及びＹ方向における幅ｗ３の少なくとも一方が最大又は極大となる部分を、「ボウイング部」と呼ぶ場合がある。図６、図７には、ボウイング部１５６を例示している。
例えばＸ方向又はＹ方向に隣り合う２つのコンタクトＣＳに着目した場合、これら２つのコンタクトＣＳは、ボウイング部１５６において最も近接する場合がある。この様な場合、ボウイング部１５６間の静電容量を抑制する事により、コンタクトＣＣ間、コンタクトＣＳ間の配線容量を好適に抑制可能であると考えられる。
［周辺回路ＰＣの構成例］
図８は、本実施形態に係る周辺回路ＰＣの構成例として周辺回路ＰＣＡを例示する模式的な断面図である。本実施形態に係る周辺回路ＰＣＡは、半導体基板１００上に順に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層２０１と、空隙層２０２と、酸化シリコン（ＳｉＯ２）等の絶縁層２０３と、を備える。また、周辺回路ＰＣＡは、絶縁層２０３、空隙層２０２及び絶縁層２０１を貫通してＺ方向に延伸し、Ｘ方向及びＹ方向に並ぶ複数のコンタクトＣＳと、コンタクトＣＳの上端に設けられた配線ｍ０と、を備える。また、周辺回路ＰＣＡは、絶縁層２０３及び配線ｍ０の上面に順に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層２０４と、酸化シリコン（ＳｉＯ２）等の絶縁層２０５と、を備える。
空隙層２０２は、絶縁層２０１の上面、絶縁層２０３の底面及び絶縁層２０３の側面によって囲われる。絶縁層２０３のＺ方向における膜厚は、空隙層２０２が設けられる領域では比較的小さく、設けられない領域では比較的大きい。
また、図８の例においては、複数のコンタクトＣＳのボウイング部１５６が、全て空隙層２０２に設けられる。空隙層２０２のＺ方向の幅は、少なくとも、１つの導電層１１０（図３）、及び、Ｚ方向においてこの導電層１１０と隣り合う１つの絶縁層１１１（図３）のＺ方向の幅の合計よりも大きい。
また、図４に示す通り、本実施形態に係る空隙層２０２は、複数のトランジスタＴｒがＸ方向及びＹ方向に並ぶ領域に設けられる。従って、空隙層２０２は、これら複数のトランジスタＴｒに接続された複数のコンタクトＣＳの一部を含む。
また、図８の例においては、絶縁層２０３に、絶縁層２０３を貫通してＺ方向に延伸する開口ｏｐ１が設けられる。また、絶縁層２０４は、下方に突出する閉塞部２０６を備える。閉塞部２０６は開口ｏｐ１の内周面と接して開口ｏｐ１を閉塞する。閉塞部２０６の下端は、空隙層２０２又は開口ｏｐ１に露出する。尚、図８には開口ｏｐ１及び閉塞部２０６を一つずつ図示しているが、開口ｏｐ１及び閉塞部２０６を複数設けることも可能である。
［製造方法］
次に、図９〜図１７を参照して、本実施形態に係る半導体記憶装置の製造方法を例示する。図９〜図１７は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図９に例示する様に、半導体基板１００上にトランジスタＴｒを形成する。次に、例えばＴＥＯＳ（Tetraethyl Orthosilicate）等のガスを使用したＣＶＤ（Chemical Vapor Deposition）等の手段により、半導体基板１００上に絶縁層２０１を形成する。次に、ＣＶＤ等の手段により、絶縁層２０１の上面に窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層２０２Ａを形成する。
次に、例えば図１０に例示する様に、ＲＩＥ（Reactive Ion Etching）等の手段により、犠牲層２０２Ａの一部を除去する。犠牲層２０２Ａは、例えば、空隙層２０２が設けられる領域（図４参照）に残存する。
次に、例えば図１１に例示する様に、例えばＴＥＯＳ等のガスを使用したＣＶＤ等の手段により、絶縁層２０１の上面、並びに、犠牲層２０２Ａの上面及び側面に絶縁層２０３を形成する。次に、例えば、ＲＩＥ等の手段により、絶縁層２０３の上面を平坦化しても良い。
次に、例えば図１２に例示する様に、例えばＲＩＥ等の手段により、絶縁層２０３、犠牲層２０２Ａ、及び、絶縁層２０１を貫通してＺ方向に延伸するコンタクトホールＣＳＡを形成する。また、例えばＲＩＥ等の手段により、コンタクトホールＣＳＡに接続される溝ｍ０Ａを形成する。
次に、例えば図１３に例示する様に、導電層１５０Ａを形成する。例えば、ＣＶＤ等の手段により、コンタクトホールＣＳＡ及び溝ｍ０Ａに保護層１５１（図５）を形成する。次に、ＲＩＥ等の手段により、コンタクトホールＣＳＡの底面に設けられた保護層１５１を除去する。次に、例えばＣＶＤ等の手段により、コンタクトホールＣＳＡ及び溝ｍ０Ａにバリア導電層１５２（図５）及び導電層１５３（図５）を形成する。
次に、例えば図１４に例示する様に、例えばＣＭＰ（Chemical Mechanical Polishing）等の手段により、導電層１５０Ａの一部を除去して、コンタクトＣＳ及び配線ｍ０を形成する。
次に、例えば図１５に例示する様に、例えばＲＩＥ等の手段により、絶縁層２０３の一部を貫通して犠牲層２０２Ａを露出させる開口ｏｐ１を形成する。
次に、例えば図１６に例示する様に、例えば開口ｏｐ１を介したウェットエッチング等の手段により、犠牲層２０２Ａを除去し、空隙層２０２を形成する。
次に、例えば図１７に例示する様に、例えば開口ｏｐ１を介したウェットエッチング等の手段により、絶縁層２０１及び絶縁層２０３の一部を除去して、空隙層２０２を拡張する。
その後、例えば図８に例示する様に、例えばシラン（ＳｉＨ４）等のガスを使用したプラズマＣＶＤ等の手段により、酸化シリコン（ＳｉＯ２）等の絶縁層２０４を形成する。これによって開口ｏｐ１が閉塞し、空隙層２０２が外部の空間から分断される。次に、例えばＴＥＯＳ等のガスを使用したＣＶＤ等の手段により、酸化シリコン（ＳｉＯ２）等の絶縁層２０５を形成する。
［効果］
図８を参照して説明した通り、本実施形態に係る周辺回路ＰＣＡにおいては、複数のコンタクトＣＳのボウイング部１５６が、全て空隙層２０２に設けられる。この様な構造により、複数のコンタクトＣＳのボウイング部１５６間の静電容量を好適に抑制可能である。また、例えばコンタクトＣＳ間にスリットを形成し、このスリット部分に空隙を形成する様な方法と比較して、容易な微細化が可能である。従って、この様な構造によれば、半導体記憶装置の高集積化及び高速化を同時に実現可能である。
また、図４を参照して説明した通り、本実施形態に係る周辺回路ＰＣＡにおいては、空隙層２０２がＸ方向及びＹ方向に並ぶ複数のトランジスタＴｒに接続された複数のコンタクトＣＳの一部を含む。これらコンタクトＣＳは比較的高密度に設けられるため、空隙層２０２をこの様な領域に設けることにより、コンタクトＣＳ間の静電容量を好適に抑制可能である。また、比較的高密度に設けられた複数のコンタクトＣＳによって絶縁層２０１及び絶縁層２０３を支持し、機械的強度を確保することが可能である。
また、図１７を参照して説明した通り、本実施形態に係る製造方法においては、開口ｏｐ１を介したウェットエッチング等の手段により、絶縁層２０１及び絶縁層２０３の一部を除去して、空隙層２０２を拡張する。この様な方法によれば、空隙層２０２のＺ方向の幅を好適に調整可能である。これにより、コンタクトＣＳのボウイング部１５６を空隙層３０３に容易に含めることが可能である。
この様な方法によって製造された結果、本実施形態に係る周辺回路ＰＣＡは、図８を参照して説明した通り、絶縁層２０３に設けられた開口ｏｐ１を備える。また、絶縁層２０３の上面に設けられる絶縁層２０４は、下方に突出する閉塞部２０６を備える。
［第２実施形態］
［構成］
次に、図１８及び図１９を参照して、第２実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図１８は、本実施形態に係るメモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。上述の通り、半導体記憶装置の高集積化に伴い、半導体層１２０のＺ方向の長さは増大する傾向がある。これに伴い、半導体層１２０が形成されるメモリホールの形成が複数回に渡って行われる場合がある。
本実施形態に係る半導体層１２０は、例えば、Ｚ方向に延伸する半導体部１２１と、この半導体部１２１の上端に接続されＺ方向に延伸する半導体部１２２と、を備える。また、これら半導体部１２１及び半導体部１２２は、それぞれ、下端部１２３と、上端部１２４と、これら下端部１２３及び上端部１２４の間に設けられたボウイング部１２５と、を備える。
図１９は、本実施形態に係る周辺回路ＰＣＢの一部の構成を示す模式的な断面図である。メモリホールの形成を複数回に渡って行う場合、例えば、コンタクトＣＣ，ＣＳが形成されるコンタクトホールの形成も複数回に渡って行うことが考えられる。
本実施形態に係るコンタクトＣＣ，ＣＳは、例えば、Ｚ方向に延伸するコンタクト部２１１と、このコンタクト部２１１の上端に接続された接続部２１２と、この接続部２１２の上面に接続されＺ方向に延伸するコンタクト部２１３と、を備える。半導体基板１００の上面から接続部２１２の上面までのＺ方向における幅は、例えば、半導体基板１００の上面から半導体層１２０の半導体部１２１（図１８）の上端までのＺ方向における幅と一致又は略一致していても良い。
コンタクト部２１１及びコンタクト部２１３は、それぞれ、下端部２１４と、上端部２１５と、これら下端部２１４及び上端部２１５の間に設けられたボウイング部２１６と、を備える。接続部２１２のＸ方向及びＹ方向における幅は、コンタクト部２１１及びコンタクト部２１３の下端部２１４及び上端部２１５のＸ方向及びＹ方向における幅よりも大きい。接続部２１２のＸ方向及びＹ方向における幅は、コンタクト部２１１及びコンタクト部２１３のボウイング部２１６のＸ方向及びＹ方向における幅よりも大きい場合もあるし、小さい場合もある。
図１９の例においては、複数のコンタクト部２１１のボウイング部２１６及び接続部２１２が、全て空隙層２０２に設けられる。接続部２１２の上面から空隙層２０２の上面までのＺ方向における幅は、例えば、接続部２１２の上面から空隙層２０２の底面までのＺ方向における幅より大きくても良い。
［製造方法］
次に、図２０〜図２９を参照して、本実施形態に係る半導体記憶装置の製造方法を例示する。図２０〜図２９は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図２０及び図２１に例示する様に、半導体基板１００上にトランジスタＴｒを形成する。次に、例えばＣＶＤ等の手段により、半導体基板１００上に酸化シリコン（ＳｉＯ２）等の絶縁層１１１及び窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層１１０Ａを交互に形成する。また、例えば、絶縁層１１１及び犠牲層１１０Ａの一部を除去し、ＣＶＤ等の手段によって絶縁層２０１を形成する。また、例えばＲＩＥ等の手段により、複数の絶縁層１１１及び犠牲層１１０Ａを貫通するメモリホールＬＭＨを形成する。また、例えばＣＶＤ等の手段により、メモリホールＬＭＨにアモルファスシリコン等の犠牲層１２１Ａを形成する。また、例えばＲＩＥ等の手段により、絶縁層２０１を貫通するコンタクトホールＬＣＳＡを形成する。また、例えばＣＶＤ等の手段により、コンタクトホールＬＣＳＡにアモルファスシリコン等の犠牲層２１１Ａを形成する。次に、ＣＶＤ等の手段により、これら構成の上面に窒化シリコン等の犠牲層２０２Ａを形成する。
次に、例えば図２２及び図２３に例示する様に、ＲＩＥ等の手段により、犠牲層２０２Ａの一部を除去する。犠牲層２０２Ａは、例えば、空隙層２０２が設けられる領域に残存する。
次に、例えば図２４及び図２５に例示する様に、これら構成の上面に酸化シリコン等の絶縁層１１１及び窒化シリコン等の犠牲層１１０Ａを交互に形成する。また、例えば、絶縁層１１１及び犠牲層１１０Ａの一部を除去し、ＣＶＤ等の手段によって絶縁層２０３を形成する。また、例えばＲＩＥ等の手段により、複数の絶縁層１１１及び犠牲層１１０Ａを貫通するメモリホールＵＭＨを形成する。また、例えばウェットエッチング等の手段によって犠牲層１２１Ａ（図２２）を除去し、メモリホールＬＭＨの内周面及び底面を露出させる。また、例えばＣＶＤ等の手段により、メモリホールＬＭＨ、ＵＭＨに図示しないゲート絶縁膜及び半導体層１２０を形成する。
次に、例えば図２６に例示する様に、例えばＲＩＥ等の手段により、絶縁層２０３、犠牲層２０２Ａ、及び、絶縁層２０１を貫通するコンタクトホールＵＣＳＡを形成する。また、例えばＲＩＥ等の手段により、コンタクトホールＵＣＳＡに接続される溝ｍ０Ａを形成する。
次に、例えば図２７に例示する様に、例えばコンタクトホールＵＣＳＡを介したウェットエッチング等の手段によって犠牲層２１１Ａ（図２６）を除去し、コンタクトホールＬＣＳＡの内周面及び底面を露出させる。
次に、例えば図２８に例示する様に、コンタクトＣＳ及び配線ｍ０を形成する。この工程は、例えば、図１３及び図１４を参照して説明した工程と同様に行う。
次に、例えば図２９に例示する様に、絶縁層２０３を貫通する開口ｏｐ１を形成する。この工程は、例えば、図１５を参照して説明した工程と同様に行う。
その後、例えば図１９に例示する様に、犠牲層２０２Ａを除去して空隙層２０２を形成し、空隙層２０２を拡張し、絶縁層２０４を形成する。また、ＣＶＤ等の手段により、絶縁層２０５を形成する。この工程は、例えば、図１６を参照して説明した工程以降の工程と同様に行われる。
また、例えば図１８に例示する様に、例えばウェットエッチング等の手段によって複数の犠牲層１１０Ａを除去し、例えばＣＶＤ等の手段によって導電層１１０を形成する。
［第３実施形態］
［構成］
次に、図３０を参照して、第３実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態と同様の部分には同一の符号を付し、説明を省略する。
図３０は、本実施形態に係る周辺回路ＰＣＣの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＣは、半導体基板１００上に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層３０１を備える。また、周辺回路ＰＣＣは、絶縁層３０１を貫通してＺ方向に延伸し、Ｘ方向及びＹ方向に並ぶ複数のコンタクトＣＳと、コンタクトＣＳの上端に設けられた配線ｍ０と、を備える。また、周辺回路ＰＣＣは、絶縁層３０１及び配線ｍ０の上面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層３０２を備える。
絶縁層３０１には、絶縁層３０１を貫通してＺ方向に延伸する複数のコンタクトホールＣＳＡが設けられる。これら複数のコンタクトホールＣＳＡの内部には、それぞれ、コンタクトＣＳが設けられる。コンタクトホールＣＳＡの内周面及びコンタクトＣＳの外周面の間には、空隙３０３が設けられる。空隙３０３は、所定範囲に渡ってＺ方向に延伸する。図示の例においては、コンタクトＣＳの下端部１５４からボウイング部１５６より上方の部分までの外周面とコンタクトホールＣＳＡの内周面との間に空隙３０３が設けられる。
また、コンタクトホールＣＳＡの上端部及びコンタクトＣＳの上端部１５５の間には、絶縁層３０４が設けられる。絶縁層３０４は、コンタクトホールＣＳＡ上端部の内周面及びコンタクトＣＳ上端部の外周面と接して空隙３０３を閉塞する。絶縁層３０４の下端は、空隙３０３に露出する。絶縁層３０４は、例えば、シリコンカーバイド（ＳｉＣ）等の低誘電体を含む。
［製造方法］
次に、図３１〜図３８を参照して、本実施形態に係る半導体記憶装置の製造方法を例示する。図３１〜図３８は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図３１に例示する様に、半導体基板１００上にトランジスタＴｒを形成する。次に、例えばＴＥＯＳ等のガスを使用したＣＶＤ等の手段により、半導体基板１００上に絶縁層３０１を形成する。次に、例えばＲＩＥ等の手段により、絶縁層３０１を貫通してＺ方向に延伸するコンタクトホールＣＳＡを形成する。
次に、例えば図３２に例示する様に、例えばＣＶＤ等の手段により、コンタクトホールＣＳＡの内周面及び底面に窒化シリコン（Ｓｉ３Ｎ４）等の犠牲層３０３Ａを形成する。
次に、例えば図３３に例示する様に、例えばＲＩＥ等の手段により、コンタクトホールＣＳＡの底面に設けられた犠牲層３０３Ａを除去する。
次に、例えば図３４に例示する様に、導電層１５０Ｂを形成する。例えば、ＣＶＤ等の手段により、犠牲層３０３Ａの内周面にバリア導電層１５２（図５）及び導電層１５３（図５）を形成する。
次に、例えば図３５に例示する様に、例えばＣＭＰ等の手段により、導電層１５０Ｂの一部を除去して、コンタクトＣＳを形成する。
次に、例えば図３６に例示する様に、例えばウェットエッチング等の手段により、犠牲層３０３Ａを除去し、コンタクトホールＣＳＡの内周面及びコンタクトＣＳの外周面を露出させて、空隙層３０３を形成する。
次に、例えば図３７に例示する様に、例えばＣＶＤ等の手段により、絶縁層３０４を形成する。これによって空隙３０３が閉塞し、外部の空間から分断される。
次に、例えば図３８に例示する様に、例えばＣＭＰ等の手段により、絶縁層３０４の一部を除去する。
その後、例えば図３０に例示する様に、ＣＶＤ及びＲＩＥ等の手段により、配線ｍ０及び絶縁層３０２を形成する。
［第４実施形態］
次に、図３９を参照して、第４実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第３実施形態と同様の部分には同一の符号を付し、説明を省略する。
図３９は、本実施形態に係る周辺回路ＰＣＤの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＤは、第３実施形態に係る周辺回路ＰＣＣ（図３０）と同様に、半導体基板１００上に設けられた絶縁層３０１と、絶縁層３０１を貫通する複数のコンタクトＣＳと、コンタクトＣＳの上端に設けられた配線ｍ０と、絶縁層３０１及び配線ｍ０の上面に設けられた絶縁層３０２と、を備える。また、本実施形態に係る周辺回路ＰＣＤにおいては、第２実施形態に係る周辺回路ＰＣＢ（図１９）と同様に、コンタクトＣＳがコンタクト部２１１、接続部２１２及びコンタクト部２１３を備える。
絶縁層３０１には、絶縁層３０１を貫通してＺ方向に延伸する複数のコンタクトホールＬＣＳＡ，ＵＣＳＡが設けられる。これら複数のコンタクトホールＬＣＳＡ，ＵＣＳＡの内部には、それぞれ、コンタクトＣＳが設けられる。コンタクトホールＬＣＳＡ，ＵＣＳＡの内周面及びコンタクトＣＳの外周面の間には、空隙３０３が設けられる。図示の例においては、コンタクト部２１１の下端部２１４からコンタクト部２１３のボウイング部２１６より上方の部分までの外周面とコンタクトホールＬＣＳＡ，ＵＣＳＡの内周面との間に空隙３０３が設けられる。
［第５実施形態］
次に、図４０を参照して、第５実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第４実施形態と同様の部分には同一の符号を付し、説明を省略する。
図４０は、本実施形態に係る周辺回路ＰＣＥの構成例を示す模式的な断面図である。図示の様に、本実施形態に係る周辺回路ＰＣＥは、第１実施形態に係る周辺回路ＰＣＡ（図８）とほぼ同様に構成されている。例えば、本実施形態に係る周辺回路ＰＣＥは、絶縁層２０１と、空隙層２０２と、絶縁層２０３と、を備える。また、本実施形態に係る周辺回路ＰＣＥにおいては、第３実施形態に係る周辺回路ＰＣＣ（図３０）と同様に、コンタクトホールＣＳＡの内周面及びコンタクトＣＳの外周面の間に空隙３０３が設けられる。
図示の例においては、コンタクトＣＳのボウイング部１５６が空隙層２０２に設けられる。また、コンタクトＣＳの下端部１５４から空隙層２０２に対応する部分までの外周面とコンタクトホールＣＳＡとの間に空隙３０３が設けられる。空隙３０３は、空隙層２０２と連通する。
［製造方法］
次に、図４１〜図４６を参照して、本実施形態に係る半導体記憶装置の製造方法を例示する。図４１〜図４６は、同製造方法について説明するための模式的な断面図である。
同製造方法においては、例えば図４１に例示する様に、トランジスタＴｒと、絶縁層２０１と、犠牲層２０２Ａと、絶縁層２０３と、を形成する。この工程は、例えば、図９〜図１１を参照して説明した工程と同様に行う。ただし、図１１を参照して説明した工程においては、ＲＩＥ等の手段により、犠牲層２０２Ａの上面を露出させても良い。
次に、例えば図４２に例示する様に、ＲＩＥ等の手段により、犠牲層２０２Ａ及び絶縁層２０１を貫通してＺ方向に延伸するコンタクトホールＣＳＡを形成する。
次に、例えば図４３に例示する様に、コンタクトホールＣＳＡの内部に犠牲層３０３Ａ及びコンタクトＣＳを形成する。この工程は、例えば、図３２〜図３５を参照して説明した工程と同様に行う。
次に、例えば図４４に例示する様に、ＣＶＤ及びＲＩＥ等の手段により、配線ｍ０及び絶縁層２０３を形成する。
次に、例えば図４５に例示する様に、開口ｏｐ１を形成する。この工程は、例えば、図１５を参照して説明した工程と同様に行う。
次に、例えば図４６に例示する様に、例えば開口ｏｐ１を介したウェットエッチング等の手段により、犠牲層２０２Ａ及び犠牲層３０３Ａを除去し、空隙層２０２及び空隙３０３を形成する。
その後、例えば図４０に例示する様に、例えばシラン（ＳｉＨ４）等のガスを使用したプラズマＣＶＤ等の手段により、酸化シリコン（ＳｉＯ２）等の絶縁層２０４を形成する。また、例えばＴＥＯＳ等のガスを使用したＣＶＤ等の手段により、酸化シリコン（ＳｉＯ２）等の絶縁層２０５を形成する。
［第６実施形態］
次に、図４７を参照して、第６実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第５実施形態と同様の部分には同一の符号を付し、説明を省略する。
図４７は、本実施形態に係る周辺回路ＰＣＦの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＦは、第５実施形態に係る周辺回路ＰＣＥ（図４０）と同様に、空隙層２０２及び空隙３０３を備える。また、本実施形態に係る周辺回路ＰＣＦにおいては、第２実施形態に係る周辺回路ＰＣＢ（図１９）と同様に、コンタクトＣＳがコンタクト部２１１、接続部２１２及びコンタクト部２１３を備える。
図示の例においては、コンタクト部２１３のボウイング部２５６が空隙層２０２に設けられる。また、コンタクト部２１１の下端部２１４から、コンタクトＣＳの空隙層２０２に対応する部分までの外周面とコンタクトホールＬＣＳＡ，ＵＣＳＡとの間に空隙３０３が設けられる。空隙３０３は、空隙層２０２と連通する。
［第７実施形態］
次に、図４８を参照して、第７実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第６実施形態と同様の部分には同一の符号を付し、説明を省略する。
図４８は、本実施形態に係る周辺回路ＰＣＧの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＧは、第３実施形態に係る周辺回路ＰＣＣ（図３０）とほぼ同様に構成されている。ただし、本実施形態に係る周辺回路ＰＣＧは、コンタクトＣＳ及び絶縁層３０１の間に設けられた保護膜３０５を備える。保護膜３０５は、空隙３０３よりも絶縁層３０１に近い。
本実施形態に係る半導体記憶装置は、第３実施形態に係る周辺回路ＰＣＣ（図３０）とほぼ同様に製造される。ただし、本実施形態に係る半導体記憶装置の製造に際しては、図３２を参照して説明した工程においてコンタクトホールＣＳＡの内周面及び底面に保護膜３０５を形成し、その後で犠牲層３０３Ａを形成する。尚、犠牲層３０３Ａは、例えば、保護膜３０５よりもエッチングレートが小さい。
この様な方法によれば、犠牲層３０３Ａの除去に際して絶縁層３０１を保護可能であり、空隙３０３の幅を好適に制御可能である。
［第８実施形態］
次に、図４９を参照して、第８実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第７実施形態と同様の部分には同一の符号を付し、説明を省略する。
図４９は、本実施形態に係る周辺回路ＰＣＨの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＨは、第７実施形態に係る周辺回路ＰＣＧ（図４８）と同様に、保護膜３０５を備える。また、本実施形態に係る周辺回路ＰＣＨにおいては、第２実施形態に係る周辺回路ＰＣＢ（図１９）と同様に、コンタクトＣＳがコンタクト部２１１、接続部２１２及びコンタクト部２１３を備える。
［第９実施形態］
次に、図５０を参照して、第９実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第８実施形態と同様の部分には同一の符号を付し、説明を省略する。
図５０は、本実施形態に係る周辺回路ＰＣＩの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＩは、第１実施形態に係る周辺回路ＰＣＡ（図８）とほぼ同様に構成されている。ただし、本実施形態に係る周辺回路ＰＣＩは空隙層２０２を有していない。また、本実施形態に係る周辺回路ＰＣＩは、絶縁層２０１及び絶縁層２０３の間に設けられた絶縁層２０７を備える。絶縁層２０７は、例えば、シリコンカーバイド（ＳｉＣ）等の低誘電体を含む。
また、図５０の例においては、複数のコンタクトＣＳのボウイング部１５６が、全て絶縁層２０７と接続される。また、本実施形態に係る絶縁層２０７は、複数のトランジスタＴｒがＸ方向及びＹ方向に並ぶ領域に渡って設けられる。従って、絶縁層２０７は、これら複数のトランジスタＴｒに接続された複数のコンタクトＣＳに共通に接続される。
また、図５０の例においては、絶縁層２０３に開口ｏｐ１が設けられていない。
尚、図５０においては、第１実施形態に係る周辺回路ＰＣＡ（図８）と類似の構造を有し、空隙層２０２のかわりに絶縁層２０７を備える周辺回路ＰＣＩを例示した。しかしながら、例えば、第２実施形態に係る周辺回路ＰＣＢ（図１９）と類似の構造を有し、空隙層２０２のかわりに絶縁層２０７を備える構造を採用することも可能である。
［第１０実施形態］
次に、図５１を参照して、第１０実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第９実施形態と同様の部分には同一の符号を付し、説明を省略する。
図５１は、本実施形態に係る周辺回路ＰＣＪの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＪは、第３実施形態に係る周辺回路ＰＣＣ（図３０）とほぼ同様に構成されている。ただし、本実施形態に係る周辺回路ＰＣＪは空隙３０３及び絶縁層３０４を有していない。また、本実施形態に係る周辺回路ＰＣＪは、コンタクトホールＣＳＡの内周面及びコンタクトＣＳの外周面の間に設けられた絶縁層３０６を備える。図示の例において、絶縁層３０６は、コンタクトＣＳの下端部１５４から上端部１５５に渡ってコンタクトＣＳの側面を覆う。絶縁層３０６は、例えば、シリコンカーバイド（ＳｉＣ）等の低誘電体を含む。
尚、図５１においては、第３実施形態に係る周辺回路ＰＣＣ（図３０）と類似の構造を有し、空隙３０３のかわりに絶縁層３０６を備える周辺回路ＰＣＪを例示した。しかしながら、例えば、第４実施形態に係る周辺回路ＰＣＤ（図３９）と類似の構造を有し、空隙３０３のかわりに絶縁層３０６を備える構造を採用することも可能である。
［第１１実施形態］
次に、図５２を参照して、第１１実施形態に係る半導体記憶装置について説明する。尚、以下の説明において、第１実施形態〜第１０実施形態と同様の部分には同一の符号を付し、説明を省略する。
図５２は、本実施形態に係る周辺回路ＰＣＫの構成例を示す模式的な断面図である。本実施形態に係る周辺回路ＰＣＫは、第５実施形態に係る周辺回路ＰＣＥ（図４０）とほぼ同様に構成されている。ただし、本実施形態に係る周辺回路ＰＣＫは、空隙層２０２及び空隙３０３を有していない。また、本実施形態に係る周辺回路ＰＣＫは、第９実施形態に係る周辺回路ＰＣＩの絶縁層２０７（図５０）、及び、第１０実施形態に係る周辺回路ＰＣＪの絶縁層３０６（図５１）を備える。図示の例において、絶縁層３０６は、コンタクトＣＳ及び絶縁層２０７の間に設けられる。
尚、図５２においては、第５実施形態に係る周辺回路ＰＣＥ（図４０）と類似の構造を有し、空隙層２０２及び空隙３０３のかわりに絶縁層２０７及び絶縁層３０６を備える周辺回路ＰＣＫを例示した。しかしながら、例えば、第６実施形態に係る周辺回路ＰＣＦ（図４７）と類似の構造を有し、空隙層２０２及び空隙３０３のかわりに絶縁層２０７及び絶縁層３０６を備える構造を採用することも可能である。
［その他の実施形態］
以上、第１実施形態〜第１１実施形態について例示した。しかしながら、以上の実施形態はいずれも例示であり、構成や材料等は適宜調整可能である。
例えば、第３実施形態に係る周辺回路ＰＣＣ（図３０）においては、空隙３０３がコンタクトＣＳの下端部１５４からボウイング部１５６より上方の部分まで設けられていた。しかしながら、コンタクトＣＳの下端部１５４近傍には、絶縁層等を設けることも可能である。これにより、半導体記憶装置の機械的強度を向上させることが可能である。この様な構造は、例えば、図３６に示す工程において、犠牲層３０３Ａの一部を残すことによって形成することも可能である。第４実施形態〜第８実施形態に係る周辺回路ＰＣＤ（図３９）、ＰＣＥ（図４０）、ＰＣＦ（図４７）、ＰＣＧ（図４８）、ＰＣＨ（図４９）についても同様である。
また、以上の実施形態においては、半導体基板１００又は半導体基板１００に設けられたトランジスタＴｒのゲート電極に接続されるコンタクトＣＳに着目し、コンタクトＣＳ間の静電容量が削減される構成を例示した。しかしながら、例えば図３等に例示したコンタクトＣＣやＴＳＶ（Through Silicon Via）電極等、他の構成に接続されたコンタクトの間の静電容量を削減することも可能である。
また、例えば、図３では、メモリセルアレイＭＣＡが半導体基板１００の表面に直接設けられ、メモリセルアレイＭＣＡ及び周辺回路ＰＣが異なる領域に設けられる例を示した。しかしながら、例えば図５３に例示する様な、メモリセルアレイＭＣＡが半導体基板１００と離間して設けられ、メモリセルアレイＭＣＡの直下にも周辺回路ＰＣが設けられる構造を採用することも可能である。
この様な構造においては、メモリセルアレイＭＣＡの下方にも配線層Ｄ０，Ｄ１，Ｄ２が設けられる場合がある。また、メモリセルアレイＭＣＡの上方に設けられる配線ｍ０とメモリセルアレイＭＣＡの下方に設けられる配線ｄ２とを接続するコンタクトＣ３が設けられる場合がある。この様な場合には、例えば、半導体基板１００等に接続されるコンタクトＣＳ間の静電容量を削減することも可能であるし、コンタクトＣ３間の静電容量を削減することも可能である。
また、以上の例においては、半導体記憶装置として、所謂ＮＡＮＤフラッシュメモリを例示した。しかしながら、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等、ＮＡＮＤフラッシュメモリ以外の半導体記憶装置に対して採用することも可能である。
また、以上の例においては、半導体記憶装置に含まれるコンタクト間の静電容量が削減される構成を例示した。しかしながら、以上の実施形態において例示した構成は、半導体記憶装置以外の装置に対して採用することも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体基板、２０１…絶縁層、２０２…空隙層、２０３…絶縁層、３０１…絶縁層、３０３…空隙、３０４…絶縁層、ＣＣ…コンタクト、ＣＳ…コンタクト。

Claims (6)

  1. 基板と、
    前記基板の表面と交差する第１方向において前記基板と並ぶ第１絶縁層及び第２絶縁層と、
    前記第１絶縁層及び前記第２絶縁層の間に設けられた空隙層と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向に並ぶ第１コンタクト電極及び第２コンタクト電極と
    を備え、
    前記第１コンタクト電極及び前記第２コンタクト電極は、それぞれ、前記第１方向の一端部と、前記第１方向の他端部と、前記一端部及び前記他端部の間に設けられ前記第２方向における幅が前記一端部の前記第２方向における幅及び前記他端部の前記第２方向における幅よりも大きい第１部分と、を備え、
    前記第１コンタクト電極の第１部分及び前記第２コンタクト電極の第１部分が前記空隙層に設けられる
    半導体装置。
  2. 前記第１コンタクト電極及び前記第２コンタクト電極は、それぞれ、前記第１部分よりも前記基板側に設けられ前記第２方向における幅が前記一端部及び前記他端部よりも大きい第２部分を備え、
    前記第１コンタクト電極の第２部分及び前記第１絶縁層の間、並びに、前記第２コンタクト電極の第２部分及び前記第１絶縁層の間に空隙が設けられる
    請求項１記載の半導体装置。
  3. 前記第１コンタクト電極は、
    前記第１方向に延伸する第１コンタクト部と、
    前記第１方向に延伸し前記第１コンタクト部よりも前記基板から遠い第２コンタクト部と
    を備え、
    前記第１コンタクト部の他端及び前記第２コンタクト部の一端は前記空隙層に設けられる
    請求項１又は２記載の半導体装置。
  4. 基板と、
    前記基板の表面と交差する第１方向において前記基板と並ぶ第１絶縁層と、
    前記第１方向に延伸する第１コンタクト電極と
    を備え、
    前記第１コンタクト電極は、前記第１方向の一端部と、前記第１方向の他端部と、前記一端部及び前記他端部の間に設けられ前記第１方向と交差する第２方向における幅が前記一端部の前記第２方向における幅及び前記他端部の前記第２方向における幅よりも大きい第１部分と、を備え、
    前記第１コンタクト電極の第１部分及び前記第１絶縁層の間には空隙が設けられる
    半導体装置。
  5. 前記第１コンタクト電極の他端部は前記一端部よりも前記基板から遠く、
    前記第１コンタクト電極の他端部及び前記第１絶縁層の間には第１の層が設けられ、
    前記第１の層の一部は前記空隙に露出している
    請求項４記載の半導体装置。
  6. 前記第１コンタクト電極の第１部分の前記第２方向における幅は、前記第１コンタクト電極の前記第２方向における最大又は極大の幅である
    請求項１〜５のいずれか１項記載の半導体装置。
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