TW202034510A - 半導體裝置 - Google Patents

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松本浩史
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種能夠實現高積體化及高速化之半導體裝置。  實施形態之半導體裝置具備：基板；第1絕緣層及第2絕緣層，其等於與基板之表面交叉之第1方向上與基板並排；空隙層，其設置於第1絕緣層及第2絕緣層之間；以及第1接觸電極及第2接觸電極，其等於第1方向延伸，並於與第1方向交叉之第2方向上排列。第1接觸電極及第2接觸電極各自具備：第1方向之一端部；第1方向之另一端部；以及第1部分，其設置於一端部與另一端部之間，且其第2方向上之寬度大於一端部之第2方向上之寬度及另一端部之第2方向上之寬度。第1接觸電極之第1部分及第2接觸電極之第1部分設置於空隙層。

Description

半導體裝置
本實施形態係關於一種半導體裝置。
伴隨半導體裝置之高積體化，使用縱橫比較大之接點等之情況不斷增加。例如，作為半導體記憶裝置，已知有於與基板交叉之方向上設置有複數個記憶胞之三維記憶體。於三維記憶體中，將記憶胞陣列與周邊電路連接之接點或構成周邊電路之接點等之縱橫比不斷增加。
實施形態提供一種可實現高積體化及高速化之半導體裝置。
一實施形態之半導體裝置具備：基板；第1絕緣層及第2絕緣層，其等於與基板之表面交叉之第1方向上與基板並排；空隙層，其設置於第1絕緣層及第2絕緣層之間；以及第1接觸電極及第2接觸電極，其等於第1方向延伸，並於與第1方向交叉之第2方向上排列。第1接觸電極及第2接觸電極各自具備：第1方向之一端部；第1方向之另一端部；以及第1部分，其設置於一端部與另一端部之間，且其第2方向上之寬度大於一端部之第2方向上之寬度及另一端部之第2方向上之寬度。第1接觸電極之第1部分及第2接觸電極之第1部分設置於空隙層。
另一實施形態之半導體裝置具備：基板；第1絕緣層，其於與基板之表面交叉之第1方向上與基板並排；及第1接觸電極，其於第1方向延伸。第1接觸電極具備：第1方向之一端部；第1方向之另一端部；以及第1部分，其設置於一端部與另一端部之間，且其與第1方向交叉之第2方向上之寬度大於一端部之第2方向上之寬度及另一端部之第2方向上之寬度。於第1接觸電極之第1部分與第1絕緣層之間設置空隙。
其次，參照圖式詳細地對實施形態之半導體裝置及半導體記憶裝置進行說明。再者，以下之實施形態僅為一例，並非為了限定本發明而表示。
又，於本說明書中，將相對於半導體基板之表面平行之特定方向稱為X方向，將相對於半導體基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於半導體基板之表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿特定平面之方向稱為第1方向，將沿該特定平面與第1方向交叉之方向稱為第2方向，將與該特定平面交叉之方向稱為第3方向。上述第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一方向對應，亦可不對應。
又，於本說明書中，「上」或「下」等表達以半導體基板為基準。例如，於上述第1方向與半導體基板之表面交叉之情形時，將沿該第1方向遠離半導體基板之朝向稱為上，將沿第1方向靠近半導體基板之朝向稱為下。又，於針對某構成言及下表面或下端部之情形時，係指該構成之半導體基板側之面或端部，於言及上表面或上端部之情形時，係指與該構成之半導體基板為相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。
又，於本說明書中，於針對圓筒狀或圓環狀之構件或貫通孔等言及「徑向」之情形時，係指與上述圓筒或圓環之中心軸垂直之平面中靠近該中心軸之方向或遠離該中心軸之方向。又，於言及「徑向之厚度」等之情形時，係指此種平面中從中心軸至內周面之距離與從中心軸至外周面之距離之差量。
又，於本說明書中，於針對構成、構件等言及特定方向之「寬度」或「厚度」之情形時，有時係指藉由SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，穿透式電子顯微鏡)等觀察到之剖面等中之寬度或厚度。  [第1實施形態]  [整體構成]
以下，參照圖式對作為第1實施形態之半導體裝置之一例之半導體記憶裝置進行說明。再者，以下之圖式係模式性圖式，有時為了便於說明而省略局部構成。
圖1係表示第1實施形態之半導體記憶裝置之構成之模式性等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MCA及控制記憶胞陣列MCA之周邊電路PC。
記憶胞陣列MCA具備複數個記憶塊MB。上述複數個記憶塊MB分別具備複數個子塊SB。上述複數個子塊SB分別具備複數個記憶體串MS。上述複數個記憶體串MS之一端分別經由位元線BL與周邊電路PC連接。又，上述複數個記憶體串MS之另一端分別經由共通之源極線SL與周邊電路PC連接。
記憶體串MS具備串聯連接於位元線BL及源極線SL之間之汲極選擇電晶體STD、複數個記憶胞MC、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD、及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC係閘極絕緣膜包含電荷儲存膜之場效型電晶體。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量改變。再者，對與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別與1個記憶塊MB中之全部記憶體串MS共通連接。
選擇電晶體(STD、STS)係場效型電晶體。對選擇電晶體(STD、STS)之閘極電極分別連接選擇閘極線(SGD、SGS)。汲極選擇線SGD與子塊SB對應設置，與1個子塊SB中之全部記憶體串MS共通連接。源極選擇線SGS與複數個子塊SB中之全部記憶體串MS共通連接。
周邊電路PC產生例如讀出動作、寫入動作、刪除動作所需之電壓並施加給位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。周邊電路PC例如包含設置於與記憶胞陣列MCA相同之晶片上之複數個電晶體及配線。
圖2係表示本實施形態之半導體記憶裝置之構成例之模式性俯視圖。如圖2所示，本實施形態之半導體記憶裝置具備半導體基板100。於圖示之例子中，於半導體基板100上設置於X方向上排列之兩個記憶胞陣列MCA。記憶胞陣列MCA具備於Y方向上排列之複數個記憶塊MB。又，於設置有記憶胞陣列MCA之區域之外側之區域，設置構成周邊電路PC(圖1)之複數個電晶體。
圖3係將圖2所示之構造以A-A'線切斷並沿箭頭之方向觀察所得之模式性剖視圖。於圖3中例示記憶胞陣列MCA、設置於記憶胞陣列MCA之X方向之端部之連接線HU、及周邊電路PC之一部分。又，於上述構件之上方設置配線層M0、M1。
記憶胞陣列MCA具備設置於半導體基板100之上方之複數個導電層110、及複數個半導體層120。又，於複數個導電層110與複數個半導體層120之間，分別設置未圖示之閘極絕緣膜。
半導體基板100例如為含有P型雜質之單晶矽(Si)等半導體基板。於半導體基板100之表面之一部分，設置含有磷(P)等N型雜質之N型井101。又，於N型井101之表面之一部分，設置含有硼(B)等P型雜質之P型井102。又，於半導體基板100之表面之一部分，設置SiO2 等絕緣區域STI。
導電層110係於X方向上延伸之大致板狀之導電層，於Z方向上排列複數個。導電層110例如可包含氮化鈦(TiN)及鎢(W)之積層膜等，亦可包含含有磷或硼等雜質之多晶矽等。又，於導電層110之間，設置氧化矽(SiO2 )等絕緣層111。
複數個導電層110中位於最下層之一個或複數個導電層110作為源極選擇線SGS(圖1)及與之相連之複數個源極選擇電晶體STS之閘極電極發揮功能。又，位於較最下層之一個或複數個導電層110更靠上方之複數個導電層110作為字元線WL(圖1)及與之相連之複數個記憶胞MC(圖1)之閘極電極發揮功能。又，位於較作為字元線WL(圖1)及與之相連之複數個記憶胞MC(圖1)之閘極電極更靠上方之一個或複數個導電層110作為汲極選擇線SGD及與之相連之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。
半導體層120例如為非摻雜之多晶矽(Si)等半導體膜。半導體層120具有例如於Z方向上延伸之大致圓柱狀或大致圓筒狀之形狀。又，半導體層120之外周面分別被導電層110包圍。半導體層120之下端部例如與半導體基板100之P型井102連接。半導體層120之上端部經由含有磷(P)等N型雜質之半導體層、接點Ch及Cb與位元線BL連接。半導體層120作為例如1個記憶體串MS(圖1)所含之複數個記憶胞MC、汲極選擇電晶體STD及源極選擇電晶體STS之通道區域發揮功能。
又，如上所述，於複數個導電層110與複數個半導體層120之間，分別設置未圖示之閘極絕緣膜。閘極絕緣膜具備例如於半導體層120與導電層110之間積層之氧化矽(SiO2 )等隧道絕緣膜、氮化矽(SiN)等電荷儲存膜、及氧化矽(SiO2 )等阻擋絕緣膜。再者，閘極絕緣膜亦可具備例如含有N型或P型雜質之多晶矽等浮動閘極。
連接線HU具備複數個導電層110之X方向之端部、及與上述X方向之端部連接之接點CC。接點CC具有於Z方向上延伸之大致圓柱狀之形狀。接點CC之下端與導電層110連接。又，接點CC之上端設置於較半導體層120之上端更靠上方，且與配線層M0、M1所含之配線m0、m1連接。
周邊電路PC具備：複數個電晶體Tr，其等設置於半導體基板100之表面；及接點CS，其與上述複數個電晶體Tr之源極區域、汲極區域及閘極電極連接。接點CS具有於Z方向上延伸之大致圓柱狀之形狀。接點CS之下端與電晶體Tr連接。又，接點CS之上端設置於較半導體層120之上端更靠上方，且與配線m0、m1連接。
配線層M0、M1分別包含金屬之配線m0、m1。配線m0、m1例如藉由金屬鑲嵌法等方法而形成。配線m0例如包含氮化鈦(TiN)及鎢(W)之積層膜等。配線m1例如包含氮化鈦(TiN)及銅(Cu)之積層膜等。再者，於圖示之例子中，位元線BL係複數個配線m1中之一部分。又，於圖示之例子中例示於Z方向上排列之2層配線層，但亦可設置3層以上之配線層。
圖4係圖2中B所表示之部分之模式性放大圖。如圖4所示，周邊電路PC具備介隔絕緣區域STI於X方向及Y方向上排列之複數個電晶體Tr。電晶體Tr分別具備於Y方向上延伸之半導體部130、及於X方向上延伸並與半導體部130交叉之閘極電極部140。又，半導體部130及閘極電極部140分別與於Y方向上排列之接點CS連接。
圖5係將圖4所示之構造以C-C'線切斷並沿箭頭之方向觀察所得之模式性剖視圖。
電晶體Tr之半導體部130設置於半導體基板100之P型井102。半導體部130具備：N型半導體區域103，其與接點CS連接；P型半導體區域104，其設置於Y方向上相鄰之兩個N型半導體區域103之間；及N型半導體區域105，其設置於N型半導體區域103與P型半導體區域104之間。N型半導體區域103中之N型雜質之雜質濃度大於N型半導體區域105中之N型雜質之雜質濃度。
電晶體Tr之閘極電極部140具備半導體基板100之P型半導體區域104之表面上積層之絕緣層141、導電層142、絕緣層143、導電層144、及絕緣層145。導電層144與導電層142連接。又，閘極電極部140具備於絕緣層141、導電層142、絕緣層143、導電層144、及絕緣層145之側面積層之絕緣層146及絕緣層147。又，於上述構成之上表面及側面、以及半導體基板100之表面設置絕緣層148及絕緣層149。再者，絕緣層141、143、147、148例如包含氧化矽(SiO2 )等。導電層142、144例如包含含有N型或P型雜質之多晶矽等。絕緣層145、146、149例如包含氮化矽(Si3 N4 )等。又，對導電層144連接接點CS。
接點CS例如具備：鎢(W)等導電層153，其於Z方向上延伸；氮化鈦(TiN)等導電阻擋層152，其覆蓋導電層153之外周面及下表面；及保護層151，其覆蓋導電阻擋層152之外周面。導電阻擋層152之下表面與半導體基板100之N型半導體區域103連接。  [接點間之配線容量]
如參照圖3說明般，本實施形態之半導體記憶裝置具備設置於半導體基板100之上方之複數個導電層110、及複數個半導體層120。又，本實施形態之半導體記憶裝置具備於Z方向上延伸之接點CC、CS。
伴隨導體記憶裝置之高積體化，於Z方向上積層之導電層110之數量傾向於增大，半導體層120之Z方向之長度亦傾向於增大。伴隨於此，接點CC、CS之Z方向之長度亦傾向於增大。又，就縮小電路面積之觀點而言，較理想為將電晶體Tr等於X方向及Y方向上縮小(參照圖4)。伴隨於此，接點CC間、接點CS間之X方向及Y方向之距離傾向於縮小。結果，接點CC間、接點CS間之配線容量傾向於增大。此種配線容量之增大就半導體記憶裝置之讀出動作、寫入動作及刪除動作之高速化之觀點而言不理想。
此處，於如接點CC、CS般製成高縱橫之形狀之接點之情形時，例如如圖6、圖7例示般，有下端部154之X方向及Y方向上之寬度w1、以及上端部155之X方向及Y方向上之寬度w2小於位於它們之間之部分156之寬度w3之情況。以下，有時將接點CC、CS、半導體層120等之X方向上之寬度w3及Y方向上之寬度w3中之至少一個寬度成為最大或極大之部分稱為「弧狀彎曲部」。於圖6、圖7中例示弧狀彎曲部156。
例如，若著眼於在X方向或Y方向上相鄰之兩個接點CS之情形時，有上述兩個接點CS於弧狀彎曲部156最為接近之情況。於此種情形時，認為藉由抑制弧狀彎曲部156間之靜電電容，可適當抑制接點CC間、接點CS間之配線容量。  [周邊電路PC之構成例]
圖8係例示作為本實施形態之周邊電路PC之構成例之周邊電路PCA之模式性剖視圖。本實施形態之周邊電路PCA具備依序設置於半導體基板100上之氧化矽(SiO2 )等絕緣層201、空隙層202、及氧化矽(SiO2 )等絕緣層203。又，周邊電路PCA具備：複數個接點CS，其等貫通絕緣層203、空隙層202及絕緣層201而於Z方向延伸，並於X方向及Y方向上排列；及配線m0，其設置於接點CS之上端。又，周邊電路PCA具備依序設置於絕緣層203及配線m0之上表面之氧化矽(SiO2 )等絕緣層204、及氧化矽(SiO2 )等絕緣層205。
空隙層202被絕緣層201之上表面、絕緣層203之底面及絕緣層203之側面包圍。絕緣層203之Z方向上之膜厚於供設置空隙層202之區域中相對較小，於不設置空隙層202之區域中相對較大。
又，於圖8之例子中，複數個接點CS之弧狀彎曲部156全部設置於空隙層202。空隙層202之Z方向之寬度，至少大於1個導電層110(圖3)與於Z方向上與該導電層110相鄰之1個絕緣層111(圖3)之Z方向之寬度之合計。
又，如圖4所示，本實施形態之空隙層202設置於複數個電晶體Tr於X方向及Y方向上排列之區域。因此，空隙層202包含與上述複數個電晶體Tr連接之複數個接點CS之一部分。
又，於圖8之例子中，於絕緣層203設置貫通絕緣層203而於Z方向上延伸之開口op1。又，絕緣層204具備向下方突出之堵塞部206。堵塞部206與開口op1之內周面相接而將開口op1堵塞。堵塞部206之下端露出於空隙層202或開口op1中。再者，於圖8中各圖示一個開口op1及堵塞部206，但亦可設置複數個開口op1及堵塞部206。  [製造方法]
其次，參照圖9～圖17例示本實施形態之半導體記憶裝置之製造方法。圖9～圖17係用以說明該製造方法之模式性剖視圖。
於該製造方法中，例如如圖9例示般，於半導體基板100上形成電晶體Tr。然後，藉由例如使用TEOS(Tetraethyl Orthosilicate，四乙基正矽酸鹽)等氣體之CVD(Chemical Vapor Deposition，化學氣相沈積)等方法，於半導體基板100上形成絕緣層201。然後，藉由CVD等方法於絕緣層201之上表面形成氮化矽(Si3 N4 )等犧牲層202A。
然後，例如如圖10例示般藉由RIE(Reactive Ion Etching，反應離子蝕刻)等方法，將犧牲層202A之一部分去除。犧牲層202A例如殘留於供設置空隙層202之區域(參照圖4)。
然後，例如如圖11例示般，藉由例如使用TEOS等氣體之CVD等方法，於絕緣層201之上表面、以及犧牲層202A之上表面及側面形成絕緣層203。然後，例如亦可藉由RIE等方法使絕緣層203之上表面平坦化。
然後，例如如圖12例示般，藉由例如RIE等方法，形成貫通絕緣層203、犧牲層202A、及絕緣層201而於Z方向上延伸之接觸孔CSA。又，藉由例如RIE等方法，形成與接觸孔CSA連接之槽m0A。
然後，例如如圖13例示般，形成導電層150A。藉由例如CVD等方法，於接觸孔CSA及槽m0A中形成保護層151(圖5)。然後，藉由RIE等方法，將設置於接觸孔CSA之底面之保護層151去除。然後，藉由例如CVD等方法，於接觸孔CSA及槽m0A中形成導電阻擋層152(圖5)及導電層153(圖5)。
然後，例如如圖14例示般，藉由例如CMP(Chemical Mechanical Polishing)等方法，將導電層150A之一部分去除，而形成接點CS及配線m0。
然後，例如如圖15例示般，藉由例如RIE等方法，形成貫通絕緣層203之一部分而使犧牲層202A露出之開口op1。
然後，例如如圖16例示般，藉由例如經由開口op1之濕式蝕刻等方法，將犧牲層202A去除，而形成空隙層202。
然後，例如如圖17例示般，藉由例如經由開口op1之濕式蝕刻等方法，將絕緣層201及絕緣層203之一部分去除，而使空隙層202擴展。
然後，例如如圖8例示般，藉由例如使用矽烷(SiH4 )等氣體之電漿CVD等方法，形成氧化矽(SiO2 )等絕緣層204。由此，開口op1堵塞，空隙層202與外部空間隔斷。然後，藉由例如使用TEOS等氣體之CVD等方法，形成氧化矽(SiO2 )等絕緣層205。  [效果]
如參照圖8所說明般，於本實施形態之周邊電路PCA中，複數個接點CS之弧狀彎曲部156全部設置於空隙層202。藉由此種構造，可適當抑制複數個接點CS之弧狀彎曲部156間之靜電電容。又，與例如於接點CS間形成狹縫並於該狹縫部分形成空隙之類之方法相比，可容易微細化。因此，根據此種構造，可同時實現半導體記憶裝置之高積體化及高速化。
又，如參照圖4所說明般，於本實施形態之周邊電路PCA中，空隙層202包含與於X方向及Y方向上排列之複數個電晶體Tr連接之複數個接點CS之一部分。該等接點CS設置為相對高密度，因此藉由將空隙層202設置於此種區域，可適當抑制接點CS間之靜電電容。又，可藉由設置為相對高密度之複數個接點CS支持絕緣層201及絕緣層203以確保機械強度。
又，如參照圖17所說明般，於本實施形態之製造方法中，藉由經由開口op1之濕式蝕刻等方法，將絕緣層201及絕緣層203之一部分去除而使空隙層202擴展。根據此種方法，可適當調整空隙層202之Z方向之寬度。由此，可容易使接點CS之弧狀彎曲部156包含於空隙層303中。
藉由此種方法進行製造之結果，本實施形態之周邊電路PCA如參照圖8所說明般，具備設置於絕緣層203之開口op1。又，設置於絕緣層203之上表面之絕緣層204具備向下方突出之堵塞部206。  [第2實施形態]  [構成]
其次，參照圖18及圖19對第2實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態相同之部分標附相同符號並省略說明。
圖18係表示本實施形態之記憶胞陣列MCA之局部構成之模式性剖視圖。如上所述，伴隨導體記憶裝置之高積體化，半導體層120之Z方向之長度傾向於增大。伴隨於此，有供形成半導體層120之記憶孔之形成歷經複數次而進行之情況。
本實施形態之半導體層120例如具備：半導體部121，其於Z方向上延伸；及半導體部122，其與該半導體部121之上端連接並於Z方向上延伸。又，該等半導體部121及半導體部122分別具備下端部123、上端部124、及設置於上述下端部123與上端部124之間之弧狀彎曲部125。
圖19係表示本實施形態之周邊電路PCB之局部構成之模式性剖視圖。於歷經複數次進行記憶孔之形成之情形時，考慮例如供形成接點CC、CS之接觸孔之形成亦歷經複數次而進行。
本實施形態之接點CC、CS例如具備：接點部211，其於Z方向上延伸；連接部212，其與該接點部211之上端連接；及接點部213，其與該連接部212之上表面連接並於Z方向上延伸。半導體基板100之上表面至連接部212之上表面之Z方向上之寬度亦可與例如半導體基板100之上表面至半導體層120之半導體部121(圖18)之上端之Z方向上之寬度一致或大致一致。
接點部211及接點部213分別具備下端部214、上端部215、及設置於上述下端部214與上端部215之間之弧狀彎曲部216。連接部212之X方向及Y方向上之寬度大於接點部211及接點部213之下端部214及上端部215之X方向及Y方向上之寬度。連接部212之X方向及Y方向上之寬度有大於接點部211及接點部213之弧狀彎曲部216之X方向及Y方向上之寬度之情況，亦有小於接點部211及接點部213之弧狀彎曲部216之X方向及Y方向上之寬度之情況。
於圖19之例子中，複數個接點部211之弧狀彎曲部216及連接部212全部設置於空隙層202。連接部212之上表面至空隙層202之上表面之Z方向上之寬度亦可大於例如連接部212之上表面至空隙層202之底面之Z方向上之寬度。  [製造方法]
其次，參照圖20～圖29例示本實施形態之半導體記憶裝置之製造方法。圖20～圖29係用以說明該製造方法之模式性剖視圖。
於該製造方法中，例如如圖20及圖21例示般，於半導體基板100上形成電晶體Tr。然後，藉由例如CVD等方法，於半導體基板100上交替形成氧化矽(SiO2 )等絕緣層111及氮化矽(Si3 N4 )等犧牲層110A。又，例如將絕緣層111及犧牲層110A之一部分去除，藉由CVD等方法形成絕緣層201。又，藉由例如RIE等方法，形成貫通複數個絕緣層111及犧牲層110A之記憶孔LMH。又，藉由例如CVD等方法，於記憶孔LMH中形成非晶矽等犧牲層121A。又，藉由例如RIE等方法，形成貫通絕緣層201之接觸孔LCSA。又，藉由例如CVD等方法，於接觸孔LCSA中形成非晶矽等犧牲層211A。然後，藉由CVD等方法，於上述構成之上表面形成氮化矽等犧牲層202A。
然後，例如如圖22及圖23例示般，藉由RIE等方法，將犧牲層202A之一部分去除。犧牲層202A例如殘留於供設置空隙層202之區域。
然後，例如如圖24及圖25例示般，於上述構成之上表面交替形成氧化矽等絕緣層111及氮化矽等犧牲層110A。又，例如將絕緣層111及犧牲層110A之一部分去除，藉由CVD等方法形成絕緣層203。又，藉由例如RIE等方法，形成貫通複數個絕緣層111及犧牲層110A之記憶孔UMH。又，例如藉由濕式蝕刻等方法將犧牲層121A(圖22)去除而使記憶孔LMH之內周面及底面露出。又，藉由例如CVD等方法，於記憶孔LMH、UMH中形成未圖示之閘極絕緣膜及半導體層120。
然後，例如如圖26例示般，藉由例如RIE等方法，形成貫通絕緣層203、犧牲層202A、及絕緣層201之接觸孔UCSA。又，藉由例如RIE等方法，形成與接觸孔UCSA連接之槽m0A。
然後，例如如圖27例示般，藉由例如經由接觸孔UCSA之濕式蝕刻等方法將犧牲層211A(圖26)去除，而使接觸孔LCSA之內周面及底面露出。
然後，例如如圖28例示般，形成接點CS及配線m0。該步驟例如與參照圖13及圖14說明之步驟同樣地進行。
然後，例如如圖29例示般，形成貫通絕緣層203之開口op1。該步驟例如與參照圖15說明之步驟同樣地進行。
然後，例如如圖19例示般，將犧牲層202A去除而形成空隙層202，使空隙層202擴展，並形成絕緣層204。又，藉由CVD等方法，形成絕緣層205。該步驟例如與參照圖16說明之步驟以後之步驟同樣地進行。
又，例如如圖18例示般，藉由例如濕式蝕刻等方法將複數個犧牲層110A去除，並藉由例如CVD等方法形成導電層110。  [第3實施形態]  [構成]
其次，參照圖30對第3實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態相同之部分標附相同符號並省略說明。
圖30係表示本實施形態之周邊電路PCC之構成例之模式性剖視圖。本實施形態之周邊電路PCC具備設置於半導體基板100上之氧化矽(SiO2 )等絕緣層301。又，周邊電路PCC具備：複數個接點CS，其等貫通絕緣層301而於Z方向上延伸並於X方向及Y方向上排列；及配線m0，其設置於接點CS之上端。又，周邊電路PCC具備設置於絕緣層301及配線m0之上表面之氧化矽(SiO2 )等絕緣層302。
於絕緣層301設置貫通絕緣層301而於Z方向上延伸之複數個接觸孔CSA。於上述複數個接觸孔CSA之內部分別設置接點CS。於接觸孔CSA之內周面與接點CS之外周面之間，設置空隙303。空隙303遍及特定範圍而於Z方向上延伸。於圖示之例子中，於接點CS之下端部154至較弧狀彎曲部156更靠上方之部分之外周面與接觸孔CSA之內周面之間設置空隙303。
又，於接觸孔CSA之上端部與接點CS之上端部155之間，設置絕緣層304。絕緣層304與接觸孔CSA上端部之內周面及接點CS上端部之外周面相接而將空隙303堵塞。絕緣層304之下端露出於空隙303中。絕緣層304例如包含碳化矽(SiC)等低介電體。  [製造方法]
其次，參照圖31～圖38，例示本實施形態之半導體記憶裝置之製造方法。圖31～圖38係用以說明該製造方法之模式性剖視圖。
於該製造方法中，例如如圖31例示般，於半導體基板100上形成電晶體Tr。然後，藉由例如使用TEOS等氣體之CVD等方法，於半導體基板100上形成絕緣層301。然後，藉由例如RIE等方法，形成貫通絕緣層301而於Z方向上延伸之接觸孔CSA。
然後，例如如圖32例示般，藉由例如CVD等方法，於接觸孔CSA之內周面及底面形成氮化矽(Si3 N4 )等犧牲層303A。
然後，例如如圖33例示般，藉由例如RIE等方法，將設置於接觸孔CSA之底面之犧牲層303A去除。
然後，例如如圖34例示般，形成導電層150B。藉由例如CVD等方法，於犧牲層303A之內周面形成導電阻擋層152(圖5)及導電層153(圖5)。
然後，例如如圖35例示般，藉由例如CMP等方法，將導電層150B之一部分去除，而形成接點CS。
然後，例如如圖36例示般，藉由例如濕式蝕刻等方法，將犧牲層303A去除，而使接觸孔CSA之內周面及接點CS之外周面露出，而形成空隙層303。
然後，例如如圖37例示般，藉由例如CVD等方法，形成絕緣層304。藉此，將空隙303堵塞而與外部空間隔斷。
然後，例如如圖38例示般，藉由例如CMP等方法，將絕緣層304之一部分去除。
然後，例如如圖30例示般，藉由CVD及RIE等方法，形成配線m0及絕緣層302。  [第4實施形態]
其次，參照圖39，對第4實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第3實施形態相同之部分標附相同符號並省略說明。
圖39係表示本實施形態之周邊電路PCD之構成例之模式性剖視圖。本實施形態之周邊電路PCD與第3實施形態之周邊電路PCC(圖30)同樣地具備：絕緣層301，其設置於半導體基板100上；複數個接點CS，其等貫通絕緣層301；配線m0，其設置於接點CS之上端；及絕緣層302，其設置於絕緣層301及配線m0之上表面。又，於本實施形態之周邊電路PCD中，與第2實施形態之周邊電路PCB(圖19)同樣地，接點CS具備接點部211、連接部212及接點部213。
於絕緣層301設置貫通絕緣層301而於Z方向上延伸之複數個接觸孔LCSA、UCSA。於上述複數個接觸孔LCSA、UCSA之內部設置分別接點CS。於接觸孔LCSA、UCSA之內周面與接點CS之外周面之間，設置空隙303。於圖示之例子中，於接點部211之下端部214至較接點部213之弧狀彎曲部216更靠上方之部分之外周面與接觸孔LCSA、UCSA之內周面之間設置空隙303。  [第5實施形態]
其次，參照圖40對第5實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第4實施形態相同之部分標附相同符號並省略說明。
圖40係表示本實施形態之周邊電路PCE之構成例之模式性剖視圖。如圖示般，本實施形態之周邊電路PCE與第1實施形態之周邊電路PCA(圖8)大致同樣地構成。例如，本實施形態之周邊電路PCE具備絕緣層201、空隙層202及絕緣層203。又，於本實施形態之周邊電路PCE中，與第3實施形態之周邊電路PCC(圖30)同樣地，於接觸孔CSA之內周面與接點CS之外周面之間設置空隙303。
於圖示之例子中，接點CS之弧狀彎曲部156設置於空隙層202。又，於接點CS之下端部154至與空隙層202對應之部分之外周面與接觸孔CSA之間設置空隙303。空隙303與空隙層202連通。  [製造方法]
其次，參照圖41～圖46例示本實施形態之半導體記憶裝置之製造方法。圖41～圖46係用以說明該製造方法之模式性剖視圖。
於該製造方法中，例如如圖41例示般，形成電晶體Tr、絕緣層201、犧牲層202A及絕緣層203。該步驟例如與參照圖9～圖11說明之步驟同樣地進行。但，於參照圖11說明之步驟中，亦可藉由RIE等方法使犧牲層202A之上表面露出。
然後，例如如圖42例示般，藉由RIE等方法，形成貫通犧牲層202A及絕緣層201而於Z方向上延伸之接觸孔CSA。
然後，例如如圖43例示般，於接觸孔CSA之內部形成犧牲層303A及接點CS。該步驟例如與參照圖32～圖35說明之步驟同樣地進行。
然後，例如如圖44例示般，藉由CVD及RIE等方法，形成配線m0及絕緣層203。
然後，例如如圖45例示般，形成開口op1。該步驟例如與參照圖15說明之步驟同樣地進行。
然後，例如如圖46例示般，藉由例如經由開口op1之濕式蝕刻等方法，將犧牲層202A及犧牲層303A去除，而形成空隙層202及空隙303。
然後，例如如圖40例示般，藉由例如使用矽烷(SiH4 )等氣體之電漿CVD等方法，形成氧化矽(SiO2 )等絕緣層204。又，藉由例如使用TEOS等氣體之CVD等方法，形成氧化矽(SiO2 )等絕緣層205。  [第6實施形態]
其次，參照圖47對第6實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第5實施形態相同之部分標附相同符號並省略說明。
圖47係表示本實施形態之周邊電路PCF之構成例之模式性剖視圖。本實施形態之周邊電路PCF與第5實施形態之周邊電路PCE(圖40)同樣地，具備空隙層202及空隙303。又，於本實施形態之周邊電路PCF中，與第2實施形態之周邊電路PCB(圖19)同樣地，接點CS具備接點部211、連接部212及接點部213。
於圖示之例子中，接點部213之弧狀彎曲部256設置於空隙層202。又，於接點部211之下端部214至與接點CS之空隙層202對應之部分之外周面與接觸孔LCSA、UCSA之間設置空隙303。空隙303與空隙層202連通。  [第7實施形態]
其次，參照圖48對第7實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第6實施形態相同之部分標附相同符號並省略說明。
圖48係表示本實施形態之周邊電路PCG之構成例之模式性剖視圖。本實施形態之周邊電路PCG與第3實施形態之周邊電路PCC(圖30)大致同樣地構成。但，本實施形態之周邊電路PCG具備設置於接點CS與絕緣層301之間之保護膜305。保護膜305與空隙303相比更靠近絕緣層301。
本實施形態之半導體記憶裝置與第3實施形態之周邊電路PCC(圖30)大致同樣地製造。但，於製造本實施形態之半導體記憶裝置時，於參照圖32說明之步驟中，於接觸孔CSA之內周面及底面形成保護膜305，然後形成犧牲層303A。再者，犧牲層303A例如蝕刻速率小於保護膜305。
根據此種方法，可於去除犧牲層303A時保護絕緣層301，可適當控制空隙303之寬度。  [第8實施形態]
其次，參照圖49對第8實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第7實施形態相同之部分標附相同符號並省略說明。
圖49係表示本實施形態之周邊電路PCH之構成例之模式性剖視圖。本實施形態之周邊電路PCH與第7實施形態之周邊電路PCG(圖48)同樣地，具備保護膜305。又，於本實施形態之周邊電路PCH中，與第2實施形態之周邊電路PCB(圖19)同樣地，接點CS具備接點部211、連接部212及接點部213。  [第9實施形態]
其次，參照圖50對第9實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第8實施形態相同之部分標附相同符號並省略說明。
圖50係表示本實施形態之周邊電路PCI之構成例之模式性剖視圖。本實施形態之周邊電路PCI與第1實施形態之周邊電路PCA(圖8)大致同樣地構成。但，本實施形態之周邊電路PCI不具有空隙層202。又，本實施形態之周邊電路PCI具備設置於絕緣層201與絕緣層203之間之絕緣層207。絕緣層207例如包含碳化矽(SiC)等低介電體。
又，於圖50之例子中，複數個接點CS之弧狀彎曲部156全部與絕緣層207連接。又，本實施形態之絕緣層207遍及複數個電晶體Tr於X方向及Y方向上排列之區域而設置。因此，絕緣層207與和上述複數個電晶體Tr連接之複數個接點CS共通連接。
又，於圖50之例子中，未於絕緣層203設置開口op1。
再者，於圖50中，例示具有與第1實施形態之周邊電路PCA(圖8)相似之構造且具備絕緣層207代替空隙層202之周邊電路PCI。然而，例如亦可採用具有與第2實施形態之周邊電路PCB(圖19)相似之構造且具備絕緣層207代替空隙層202之構造。  [第10實施形態]
其次，參照圖51對第10實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第9實施形態相同之部分標附相同符號並省略說明。
圖51係表示本實施形態之周邊電路PCJ之構成例之模式性剖視圖。本實施形態之周邊電路PCJ與第3實施形態之周邊電路PCC(圖30)大致同樣地構成。但，本實施形態之周邊電路PCJ不具有空隙303及絕緣層304。又，本實施形態之周邊電路PCJ具備設置於接觸孔CSA之內周面與接點CS之外周面之間之絕緣層306。於圖示之例子中，絕緣層306從接點CS之下端部154跨及上端部155而覆蓋接點CS之側面。絕緣層306例如包含碳化矽(SiC)等低介電體。
再者，於圖51中例示具有與第3實施形態之周邊電路PCC(圖30)相似之構造且具備絕緣層306代替空隙303之周邊電路PCJ。然而，例如亦可採用具有與第4實施形態之周邊電路PCD(圖39)相似之構造且具備絕緣層306代替空隙303之構造。  [第11實施形態]
其次，參照圖52對第11實施形態之半導體記憶裝置進行說明。再者，於以下說明中，對與第1實施形態～第10實施形態相同之部分標附相同符號並省略說明。
圖52係表示本實施形態之周邊電路PCK之構成例之模式性剖視圖。本實施形態之周邊電路PCK與第5實施形態之周邊電路PCE(圖40)大致同樣地構成。但，本實施形態之周邊電路PCK不具有空隙層202及空隙303。又，本實施形態之周邊電路PCK具備第9實施形態之周邊電路PCI之絕緣層207(圖50)、及第10實施形態之周邊電路PCJ之絕緣層306(圖51)。於圖示之例子中，絕緣層306設置於接點CS與絕緣層207之間。
再者，於圖52中例示具有與第5實施形態之周邊電路PCE(圖40)相似之構造且具備絕緣層207及絕緣層306代替空隙層202及空隙303之周邊電路PCK。然而，例如亦可採用具有與第6實施形態之周邊電路PCF(圖47)相似之構造且具備絕緣層207及絕緣層306代替空隙層202及空隙303之構造。  [其他實施形態]
以上，例示了第1實施形態～第11實施形態。然而，以上之實施形態均為例示，構成或材料等可適當調整。
例如，於第3實施形態之周邊電路PCC(圖30)中，空隙303從接點CS之下端部154至較弧狀彎曲部156更靠上方之部分而設置。然而，於接點CS之下端部154附近，亦可設置絕緣層等。由此，可提昇半導體記憶裝置之機械強度。此種構造例如亦可藉由於圖36所示之步驟中殘留犧牲層303A之一部分而形成。第4實施形態～第8實施形態之周邊電路PCD(圖39)、PCE(圖40)、PCF(圖47)、PCG(圖48)、PCH(圖49)亦相同。
又，於以上之實施形態中，例示了著眼於與半導體基板100或設置於半導體基板100之電晶體Tr之閘極電極連接之接點CS並削減接點CS間之靜電電容之構成。然而，例如亦可削減圖3等中例示之接點CC或與TSV(Through Silicon Via，矽通孔)電極等其他構成連接之接點間之靜電電容。
又，例如，於圖3中示出記憶胞陣列MCA直接設置於半導體基板100之表面且記憶胞陣列MCA及周邊電路PC設置於不同區域之例子。然而，例如亦可採用如圖53中例示之記憶胞陣列MCA與半導體基板100分開設置且於記憶胞陣列MCA之正下方亦設置周邊電路PC之構造。
於此種構造中，有於記憶胞陣列MCA之下方亦設置配線層D0、D1、D2之情況。又，有設置接點C3之情況，上述接點C3將設置於記憶胞陣列MCA之上方之配線m0與設置於記憶胞陣列MCA之下方之配線d2連接。於此種情形時，例如可削減與半導體基板100等連接之接點CS間之靜電電容，亦可削減接點C3間之靜電電容。
又，於以上之例子中，作為半導體記憶裝置，例示了所謂之NAND快閃記憶體。然而，亦可對例如DRAM(Dynamic Random Access Memory)等NAND快閃記憶體以外之半導體記憶裝置採用。
又，於以上之例子中，例示了削減半導體記憶裝置所含之接點間之靜電電容之構成。然而，以上之實施形態中例示之構成亦可對半導體記憶裝置以外之裝置採用。  [其他]
對本發明之若干實施形態進行了說明，但該等實施形態係作為例子提出，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨內並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請]
本申請享有以日本專利申請2019-40044號(申請日：2019年3月5日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
100:半導體基板 101:N型井 102:P型井 103:N型半導體區域 104:P型半導體區域 105:N型半導體區域 110:導電層 110A:犧牲層 111:絕緣層 120:半導體層 121:半導體部 121A:犧牲層 122:半導體部 123:下端部 124:上端部 125:弧狀彎曲部 130:半導體部 140:閘極電極部 141:絕緣層 142:導電層 143:絕緣層 144:導電層 145:絕緣層 146:絕緣層 147:絕緣層 148:絕緣層 149:絕緣層 150A:導電層 150B:導電層 151:保護層 152:導電阻擋層 153:導電層 154:下端部 155:上端部 156:弧狀彎曲部 201:絕緣層 202:空隙層 202A:犧牲層 203:絕緣層 204:絕緣層 205:絕緣層 206:堵塞部 207:絕緣層 211:接點部 211A:犧牲層 212:連接部 213:接點部 214:下端部 215:上端部 216:弧狀彎曲部 301:絕緣層 302:絕緣層 303:空隙 303A:犧牲層 304:絕緣層 305:保護膜 306:絕緣層 BL:位元線 C3:接點 CC:接點 Cb:接點 Ch:接點 CS:接點 CSA:接觸孔 D0:配線層 D1:配線層 D2:配線層 d2:配線 HU:連接線 LCSA:接觸孔 LMH:LMH M0:配線層 m0:配線 m0A:槽 m1:配線 M1:配線層 MB:記憶塊 MC:記憶胞 MCA:記憶胞陣列 MS:記憶體串 op1:開口 PC:周邊電路 PCA:周邊電路 PCB:周邊電路 PCC:周邊電路 PCD:周邊電路 PCE:周邊電路 PCF:周邊電路 PCG:周邊電路 PCH:周邊電路 PCI:周邊電路 PCJ:周邊電路 PCK:周邊電路 SB:子塊 SGD:汲極選擇線 SGS:源極選擇線 STD:汲極選擇電晶體 STI:絕緣區域 STS:源極選擇電晶體 SL:源極線 Tr:電晶體 UCSA:接觸孔 w1:寬度 w2:寬度 w3:寬度 WL:字元線 X:方向 Y:方向 Z:方向
圖1係表示第1實施形態之半導體記憶裝置之模式性構成之等效電路圖。  圖2係該半導體記憶裝置之模式性俯視圖。  圖3係將圖2所示之構造沿A-A'線切斷並沿箭頭之方向觀察所得之模式性剖視圖。  圖4係圖2之B所表示之部分之模式性放大圖。  圖5係將圖4所示之構造沿C-C'線切斷並沿箭頭之方向觀察所得之模式性剖視圖。  圖6係例示接點CS之模式性剖視圖。  圖7係例示接點CS之模式性剖視圖。  圖8係第1實施形態之周邊電路PCA之模式性剖視圖。  圖9～圖17係表示周邊電路PCA之製造方法之模式性剖視圖。  圖18係第2實施形態之記憶胞陣列MCA之模式性剖視圖。  圖19係第2實施形態之周邊電路PCB之模式性剖視圖。  圖20～圖29係表示周邊電路PCB之製造方法之模式性剖視圖。  圖30係第3實施形態之周邊電路PCC之模式性剖視圖。  圖31～圖38係表示周邊電路PCC之製造方法之模式性剖視圖。  圖39係第4實施形態之周邊電路PCD之模式性剖視圖。  圖40係第5實施形態之周邊電路PCE之模式性剖視圖。  圖41～46係表示周邊電路PCE之製造方法之模式性剖視圖。  圖47係第6實施形態之周邊電路PCF之模式性剖視圖。  圖48係第7實施形態之周邊電路PCG之模式性剖視圖。  圖49係第8實施形態之周邊電路PCH之模式性剖視圖。  圖50係第9實施形態之周邊電路PCI之模式性剖視圖。  圖51係第10實施形態之周邊電路PCJ之模式性剖視圖。  圖52係第11實施形態之周邊電路PCK之模式性剖視圖。  圖53係用以說明其他實施形態之模式性剖視圖。
100:半導體基板
154:下端部
155:上端部
156:弧狀彎曲部
201:絕緣層
202:空隙層
203:絕緣層
204:絕緣層
205:絕緣層
206:堵塞部
CS:接點
m0:配線
op1:開口
PCA:周邊電路
Tr:電晶體
w3:寬度
X:方向
Y:方向
Z:方向

Claims (6)

  1. 一種半導體裝置，其具備： 基板；  第1絕緣層及第2絕緣層，其等於與上述基板之表面交叉之第1方向上與上述基板並排；  空隙層，其設置於上述第1絕緣層與上述第2絕緣層之間；以及  第1接觸電極及第2接觸電極，其等於上述第1方向延伸，並於與上述第1方向交叉之第2方向排列；且  上述第1接觸電極及上述第2接觸電極各自具備：上述第1方向之一端部；上述第1方向之另一端部；以及第1部分，其設置於上述一端部與上述另一端部之間，且其上述第2方向上之寬度大於上述一端部之上述第2方向上之寬度及上述另一端部之上述第2方向上之寬度；  上述第1接觸電極之第1部分及上述第2接觸電極之第1部分設置於上述空隙層。
  2. 如請求項1之半導體裝置，其中 上述第1接觸電極及上述第2接觸電極各自具備設置於較上述第1部分更靠上述基板側且上述第2方向上之寬度大於上述一端部及上述另一端部之第2部分，且  於上述第1接觸電極之第2部分與上述第1絕緣層之間、以及上述第2接觸電極之第2部分與上述第1絕緣層之間設置空隙。
  3. 如請求項1之半導體裝置，其中 上述第1接觸電極具備：  第1接點部，其於上述第1方向延伸；及  第2接點部，其於上述第1方向延伸，且較上述第1接點部更為遠離上述基板；且  上述第1接點部之另一端及上述第2接點部之一端設置於上述空隙層。
  4. 一種半導體裝置，其具備： 基板；  第1絕緣層，其於與上述基板之表面交叉之第1方向上與上述基板並排；及  第1接觸電極，其於上述第1方向延伸；且  上述第1接觸電極具備：上述第1方向之一端部；上述第1方向之另一端部；以及第1部分，其設置於上述一端部與上述另一端部之間，且其與上述第1方向交叉之第2方向上之寬度大於上述一端部之上述第2方向上之寬度及上述另一端部之上述第2方向上之寬度；  於上述第1接觸電極之第1部分與上述第1絕緣層之間設置空隙。
  5. 如請求項4之半導體裝置，其中 上述第1接觸電極之另一端部較上述一端部更為遠離上述基板，且  於上述第1接觸電極之另一端部與上述第1絕緣層之間設置第1層，  上述第1層之一部分露出於上述空隙。
  6. 如請求項1至5中任一項之半導體裝置，其中 上述第1接觸電極之第1部分之上述第2方向上之寬度為上述第1接觸電極之上述第2方向上之最大或極大之寬度。
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