TW202011484A - 半導體記憶裝置 - Google Patents

Abstract

實施形態是在於提供一種記憶格電晶體的集成度高的半導體記憶裝置。 實施形態的半導體記憶裝置是具備第1構造體及第2構造體。前述第1構造體與前述第2構造體是沿著第1方向來交替地配列。前述第1構造體是具有沿著第2方向來互相隔離而配列的複數的電極膜。前述第2構造體是具有：柱狀構件、第1絕緣構件、及前述第1方向的長度比前述複數的第1絕緣構件的前述第1方向的長度更長的第2絕緣構件。前述柱狀構件是具有：延伸於前述第2方向的半導體構件、及被設在前述半導體構件與前述電極膜之間的電荷蓄積構件。前述第2絕緣構件是沿著第3方向來配列。在前述第1方向相鄰的前述第2構造體間，前述第3方向的前述第2絕緣構件的位置是互相不同。在前述第2絕緣構件間，前述柱狀構件與前述第1絕緣構件是交替地配列。

Description

半導體記憶裝置

實施形態是有關半導體記憶裝置。

近年來，三次元型的半導體記憶裝置被開發。在三次元型的半導體記憶裝置中，設有在基板上層疊複數的電極膜的層疊體，且設有貫通層疊體的複數的半導體構件，在電極膜與半導體構件的交叉部分形成有記憶格電晶體(memory cell transistor)。在三次元型的半導體記憶裝置中也被要求記憶格電晶體的更進一步的高集成化。

實施形態是提供記憶格電晶體的集成度高的半導體記憶裝置。 實施形態的半導體記憶裝置是具備複數的第1構造體及複數的第2構造體。前述複數的第1構造體與前述複數的第2構造體是沿著第1方向來交替地配列。前述第1構造體是具有沿著對於前述第1方向交叉的第2方向來互相隔離而配列的複數的電極膜。前述第2構造體是具有：複數的柱狀構件、複數的第1絕緣構件、及前述第1方向的長度比前述複數的第1絕緣構件的前述第1方向的長度更長的複數的第2絕緣構件。前述柱狀構件是具有：延伸於前述第2方向的半導體構件、及被設在前述半導體構件與前述電極膜之間的電荷蓄積構件。前述第2絕緣構件是沿著對於前述第1方向及前述第2方向交叉的第3方向來配列。在前述第1方向相鄰的前述第2構造體間，前述第3方向的前述第2絕緣構件的位置是互相不同。在前述第2絕緣構件間，前述柱狀構件與前述第1絕緣構件是交替地配列。

(第1實施形態) 以下，說明有關第1實施形態。 圖1是表示本實施形態的半導體記憶裝置的平面圖。 圖2是表示圖1的區域A的平面圖。 圖3是表示圖1的區域B的平面圖。 圖4是相當於圖3的區域C的剖面圖。 圖5(a)是圖4所示的D-D’線的剖面圖，(b)是圖4所示的E-E’線的剖面圖。 另外，各圖是模式性者，各構成要素的數量及尺寸比是在圖間未必一定整合。 如圖5(a)及(b)所示般，在本實施形態的半導體記憶裝置1中，設有例如由單結晶的矽(Si)所成的矽基板10。在矽基板10的上層部分是形成有雜質擴散層(未圖示)及STI(Shallow Trench Isolation：元件分離絕緣膜)(未圖示)等。在矽基板10上是設有層間絕緣膜11。在層間絕緣膜11內是設有閘極電極12、觸點13、配線14、及通路15等。藉此，在矽基板10的上層部分及層間絕緣膜11內是形成有控制電路17。在層間絕緣膜11上是設有作為導電體的源極電極膜19。在源極電極膜19上是設有層疊體20。在層疊體20上是設有層間絕緣膜29。 以下，在本說明書中，基於說明的方便起見，採用XYZ正交座標系。將矽基板10、層間絕緣膜11、源極電極膜19及層疊體20的配列方向設為「Z方向」。Z方向之中，亦將從矽基板10往層疊體20的方向稱為「上」，亦將其反方向稱為「下」，但此表現是基於方便起見者，與重力的方向無關。並且，將對於Z方向正交且互相正交的2方向設為「X方向」及「Y方向」。 如圖1所示般，在層疊體20中，設定有記憶格區域22及置換(replace)區域23。記憶格區域22及置換區域23是沿著X方向來交替地配列。遍及沿著X方向配列的記憶格區域22及置換區域23的全體，記憶格構造體24及字元線構造體25會沿著Y方向來交替地配列。記憶格構造體24及字元線構造體25是分別遍及層疊體20全體來延伸於X方向的構造體。有關記憶格構造體24及字元線構造體25的內部構造後述。 如圖4所示般，在各記憶格構造體24中是設有柱狀構件30、絕緣構件31及絕緣構件32。柱狀構件30的形狀是中心軸延伸於Z方向的柱狀，例如，大致圓柱形或楕圓柱形。當柱狀構件30的形狀為楕圓柱形時，其長徑方向是Y方向，短徑方向是X方向。有關柱狀構件30的內部構造後述。 絕緣構件31的形狀是例如延伸於Z方向的大致長方體。絕緣構件31是例如藉由矽氧化物(SiO)等的絕緣材料所形成。絕緣構件32的形狀是例如中心軸延伸於Z方向，長徑方向為X方向，短徑方向為Y方向的大致楕圓柱形或長圓柱形。絕緣構件32是例如藉由矽氧化物等的絕緣材料所形成。 如圖1及圖2所示般，在記憶格區域22中，柱狀構件30與絕緣構件31會沿著X方向來交替且週期性地配列。將記憶格區域22之沿著X方向的柱狀構件30的配列週期設為Da。在相鄰的記憶格構造體24之間，柱狀構件30的X方向的位置是互相錯離，每隔1個配置的記憶格構造體24之間，柱狀構件30的X方向的位置是相同。因此，由Z方向來看，柱狀構件30是被配置成交錯狀。 具體而言，第1記憶格構造體24與第2記憶格構造體24會在Y方向相鄰，若被設在第1記憶格構造體24的第1柱狀構件30與第2柱狀構件30在X方向為相鄰，則在第1柱狀構件30與第2柱狀構件30之間設有絕緣構件31。而且，被設在第2記憶格構造體24的第3柱狀構件30是在X方向位於第1柱狀構件30與第2柱狀構件30之間，在Y方向設在不同的位置。 如圖1及圖3所示般，絕緣構件32是被配置於置換區域23。但，也有未配置絕緣構件32的置換區域23。在各記憶格構造體24中，配置有絕緣構件32的置換區域23與未配置有絕緣構件32的置換區域23是在X方向交替地配列。因此，在各記憶格構造體24中，複數的絕緣構件32是沿著X方向來週期性地配列，其配列週期是置換區域23的配列週期的2倍。亦即，在各記憶格構造體24是在每隔1個的置換區域23中設有1個的絕緣構件32。絕緣構件32是接觸於被配置在X方向兩側的絕緣構件31。在各記憶格構造體24中，在X方向相鄰的絕緣構件32間，柱狀構件30與絕緣構件31會沿著X方向來交替地配列。 在相鄰的記憶格構造體24間，配置有絕緣構件32的置換區域23與未配置有絕緣構件32的置換區域23會在Y方向相鄰。因此，在1個的置換區域23中，絕緣構件32是在Y方向被設在每隔1個的記憶格構造體24。 如圖4所示般，絕緣構件32的短徑，亦即Y方向的長度L2是比絕緣構件31的寬度，亦即比Y方向的長度L1更長。亦即，L2＞L1。 如圖3所示般，在各記憶格構造體24中，將位於記憶格區域22的部分設為「部分24a」。並且，將位於配置有絕緣構件32的置換區域23的部分設為「部分24b」，將位於未配置有絕緣構件32的置換區域23的部分設為「部分24c」。 如圖1及圖3所示般，在各記憶格構造體24中，部分24b與部分24c是沿著X方向來交替地配列，在部分24b與部分24c之間配置有部分24a。又，若著眼於1個的置換區域23，則遍及沿著Y方向而配列的複數的記憶格構造體24，部分24b與部分24c會交替地配列。換言之，在X方向及Y方向的雙方，部分24b是配置於部分24c之間，部分24c是配置於部分24b之間。 如上述般，部分24a的柱狀構件30的配列週期為Da。另外，所謂柱狀構件30的配列週期是意指由Z方向來看時，柱狀構件30的中心的X方向的配列週期。在各部分24a是配列有例如32個的柱狀構件30。夾著部分24b的絕緣構件32的柱狀構件30的中心間的距離Db是比配列週期Da更長。又，部分24c的柱狀構件30的中心間的距離Dc也比配列週期Da更長。因此，置換區域23的柱狀構件30的配置密度是比記憶格區域22的柱狀構件30的配置密度更低。 在本實施形態中，將某記憶格區域22的柱狀構件30的配列，相對於此記憶格區域22與夾著置換區域23而在X方向相鄰的其他的記憶格區域22的柱狀構件30的配列，錯開半週期份。此結果，部分24b的柱狀構件30的中心間的距離Db是配列週期Da的3.5倍，部分24c的柱狀構件30的中心間的距離Dc也是配列週期Da的3.5倍。亦即，Db=3.5Da，Dc=3.5Da。 另外，實際因製程的誤差等，距離Db及Dc是有可能變動，但距離Db及Dc是分別比配列週期Da的3倍大，比4倍小。亦即，3Da＜Db＜4Da，3Da＜Dc＜4Da。 另外，在圖3中，以二點虛線所描繪的楕圓是假若柱狀構件30為以週期Da配列，則表示柱狀構件30所應位置的區域，實際在此位置是柱狀構件30未被配置。實際被配置的柱狀構件30是依照實線的楕圓來表示。有關後述的類似的圖也同樣。 另一方面，如圖4、圖5(a)及(b)所示般，在字元線構造體25中，電極膜35及絕緣膜36會沿著Z方向來交替地層疊。電極膜35是例如由鎢(W)等的導電性材料所成，絕緣膜36是例如由矽氧化物等的絕緣性材料所成。 其次，說明有關各柱狀構件30的構成。 如圖4及圖5(a)所示般，在各柱狀構件30中，從中心軸往外側，依序設有核心構件41、矽支柱42、隧道絕緣膜43、電荷蓄積膜44及矽氧化層45。核心構件41的形狀是中心軸延伸於Z方向的大致柱形。矽支柱42、隧道絕緣膜43、電荷蓄積膜44及矽氧化層45的形狀是中心軸延伸於Z方向的大致筒形。電荷蓄積膜44是至少配置於隧道絕緣膜43與電極膜35之間。矽氧化層45是配置於電荷蓄積膜44與電極膜35之間。 核心構件41是藉由絕緣性材料所形成，例如藉由矽氧化物所形成。作為半導體構件的矽支柱42是藉由半導體材料的矽所形成。矽支柱42的下端是被連接至源極電極膜19，上端是經由插栓(plug)48來連接至位元線49。位元線49是被設在記憶格區域22，延伸於Y方向。插栓48及位元線49是被設在層間絕緣膜29內。 隧道絕緣膜43通常是絕緣性，但為若被施加處於半導體記憶裝置1的驅動電壓的範圍內的預定的電壓則流動隧道電流的膜，例如為矽氧化層、矽氮化層及矽氧化層依此順序層疊的ONO膜。電荷蓄積膜44是有蓄積電荷的能力的膜，例如藉由包含電子的捕捉位置(trap site)的絕緣性材料所形成，例如由矽氮化物(SiN)所成。矽氧化層45是由矽氧化物所成。 在柱狀構件30的周圍是設有高介電常數層46。高介電常數層46是藉由介電常數會比矽氧化物的介電常數更高的高介電常數材料所形成，例如藉由鋁氧化物或鉿氧化物所形成。高介電常數層46是被設在電極膜35的上面上、下面上、朝向柱狀構件30的側面上及朝向絕緣構件31的側面上，在朝向絕緣構件32的側面上是未設。亦即，高介電常數層46是被配置於矽氧化層45的側面上及絕緣構件31的側面上，在絕緣構件32的側面上是未被配置。高介電常數層46是接觸於矽氧化層45、電極膜35及絕緣構件31。藉由矽氧化層45及高介電常數層46來形成區塊絕緣膜47。區塊絕緣膜47是即使在半導體記憶裝置1的驅動電壓的範圍內施加電壓，也實質上不流動電流的膜。 在層疊體20中，從上起1片或複數片的電極膜35是作為上部選擇閘極線機能，按每個上部選擇閘極線與矽支柱42的交叉部分，構成有上部選擇閘極電晶體。並且，從下起1片或複數片的電極膜35是作為下部選擇閘極線機能，按每個下部選擇閘極線與矽支柱42的交叉部分，構成有下部選擇閘極電晶體。上部選擇閘極線及下部選擇閘極線以外的電極膜35是作為字元線機能，按每個字元線與矽支柱42的交叉部分，構成有記憶格電晶體。在記憶格電晶體中，矽支柱42作為通道機能，電極膜35作為閘極機能，電荷蓄積膜44作為電荷蓄積構件機能。藉此，複數的記憶格電晶體會沿著各矽支柱42來串聯，在其兩端是連接上部選擇閘極電晶體及下部選擇閘極電晶體，形成NAND字串(NAND string)。 其次，簡單說明有關本實施形態的半導體記憶裝置的製造方法的一例。 如圖4、圖5(a)及(b)所示般，在矽基板10的上層部分形成雜質擴散層及STI等，一面形成閘極電極12、觸點13、配線14及通路15等，一面形成層間絕緣膜11。藉此，在矽基板10的上層部分及層間絕緣膜11內形成有控制電路17。其次，在層間絕緣膜11上形成源極電極膜19。 其次，使由矽氧化物所成的絕緣膜36與由矽氮化物所成的犧牲膜(未圖示)層疊，而形成層疊體20。其次，例如藉由實施RIE(Reactive Ion Etching：反應性離子蝕刻)等的各向異性蝕刻，在層疊體20形成延伸於X方向的溝91。其次，在溝(trench)91內埋入矽氧化物，藉此形成絕緣構件31。其次，在記憶格區域22中，以切斷絕緣構件31的方式，藉由各向異性蝕刻來形成記憶孔(Memory Hole)92。記憶孔92是使到達至源極電極膜19。記憶孔92是在置換區域23的X方向中央部不形成。 其次，在記憶孔92的內面上，使矽氧化層45、電荷蓄積膜44、隧道絕緣膜43、矽支柱42及核心構件41層疊，而形成柱狀構件30。 其次，藉由實施各向異性蝕刻，在置換區域23中，以切斷絕緣構件31的方式形成貫通孔93。貫通孔93是使到達至源極電極膜19。貫通孔93是在記憶格區域22不形成。其次，藉由實施各向同性蝕刻，經由貫通孔93來除去犧牲膜。藉此，在層疊體20內形成有從貫通孔93連續的空間94。在空間94的內面是絕緣膜36、柱狀構件30的矽氧化層45及絕緣構件31會露出。 其次，經由貫通孔93來使高介電常數材料堆積，藉此在空間94的內面上形成高介電常數層46。其次，經由貫通孔93來使鎢等的導電性材料堆積，藉此在空間94內形成電極膜35。其次，除去貫通孔93內的導電性材料及高介電常數材料。其次，在貫通孔93內埋入矽氧化物，藉此形成絕緣構件32。 其次，在層疊體20上形成層間絕緣膜29、插栓48及位元線49。如此，製造本實施形態的半導體記憶裝置1。 若根據本實施形態，則藉由設定置換區域23，經由貫通孔93來將犧牲膜置換成電極膜35，可迴避深蝕刻包含電極膜35的層疊體之工程。此結果，可容易製造半導體記憶裝置1。在置換區域23的X方向中央部是無法形成柱狀構件30，未形成記憶格電晶體。 然而，在本實施形態中，在相鄰的記憶格區域22間，將柱狀構件30的配列錯開半週期份。藉此，將記憶格構造體24的部分24b的柱狀構件30的中心間的距離Db設為3.5Da，且將部分24c的柱狀構件30的中心間的距離Dc也設為3.5Da。因此，可抑制因為設置置換區域23所造成的記憶格電晶體的減少。此結果，可實現記憶格電晶體的集成度高的半導體記憶裝置1。 (比較例) 其次，說明有關比較例。 圖6是表示本比較例的半導體記憶裝置的平面圖。 圖7是表示圖6的區域B的平面圖。 如圖6及圖7所示般，在本比較例的半導體記憶裝置101中，在置換區域23中，從各記憶格構造體24單純地去除3個的柱狀構件30，而確保形成貫通孔93(絕緣構件32)的空間。因此，部分24b的柱狀構件30的中心間的距離Db是配列週期Da的4倍，部分24c的柱狀構件30的中心間的距離Dc也是配列週期Da的4倍。亦即，Db=4Da，Dc=4Da。此結果，本比較例的半導體記憶裝置101是與第1實施形態的半導體記憶裝置1作比較，記憶格電晶體的集成密度低。 (第2實施形態) 其次，說明有關第2實施形態。 圖8是表示本實施形態的半導體記憶裝置的平面圖。 圖9是表示圖8的區域B的平面圖。 如圖8及圖9所示般，在本實施形態的半導體記憶裝置2中，在X方向相鄰的記憶格區域22間，有關假想的YZ平面，將柱狀構件30的配列設為鏡像的關係。藉此，在置換區域23中，在配置有絕緣構件32的部分24b是3個的柱狀構件30會被去除，在未配置有絕緣構件32的部分24c是2個的柱狀構件30會被去除。因此，部分24b的柱狀構件30的中心間的距離Db是配列週期Da的4倍，部分24c的柱狀構件30的中心間的距離Dc是配列週期Da的3倍。亦即，Db=4Da，Dc=3Da。 另外，實際因製程的誤差等，距離Db及Dc有可能變動，但距離Db是比配列週期Da的3.5倍大，比4.5倍小，距離Dc是比配列週期Da的2.5倍大，比3.5倍小。亦即，3.5Da＜Db＜4.5Da，2.5Da＜Dc＜3.5Da。 如此，在本實施形態中，在部分24b是為了形成貫通孔93(絕緣構件32)而確保充分的空間，且在部分24c是縮小柱狀構件30間的距離。此結果，在半導體記憶裝置2中，可提高記憶格電晶體的集成度。本實施形態的上述以外的構成、製造方法及效果是與前述的第1實施形態同樣。 (第3實施形態) 其次，說明有關第3實施形態。 圖10是表示本實施形態的半導體記憶裝置的平面圖。 圖11是表示圖10的區域B的平面圖。 本實施形態是組合前述的第1實施形態及第2實施形態的例子。 如圖10及圖11所示般，在本實施形態的半導體記憶裝置3中，在相鄰的記憶格區域22間，柱狀構件30的配列會錯離半週期份，且有關假想的YZ平面，形成鏡像的關係。藉此，可將部分24b的柱狀構件30的中心間的距離Db設為配列週期Da的3.5倍，將部分24c的柱狀構件30的中心間的距離Dc設為配列週期Da的2.5倍。亦即，Db=3.5Da，Dc=2.5Da。 另外，實際因製程的誤差等，距離Db及Dc是有可能變動，但距離Db是比配列週期Da的3倍大，比4倍小，距離Dc是比配列週期Da的2倍大，比3倍小。亦即，3Da＜Db＜4Da，2Da＜Dc＜3Da。 若根據本實施形態，則與第1及第2實施形態作比較，可使記憶格電晶體的集成度更進一步提升。本實施形態的上述以外的構成、製造方法及效果是與前述的第1實施形態同樣。 (第4實施形態) 其次，說明有關第4實施形態。 圖12是表示本實施形態的半導體記憶裝置的平面圖。 圖13是表示圖12的區域B的平面圖。 如圖12及圖13所示般，本實施形態的半導體記憶裝置4是與前述的第2實施形態的半導體記憶裝置2(參照圖8及圖9)作比較，在記憶格構造體24的部分24c，柱狀構件30以配列週期Da來配列的點不同。在部分24a也柱狀構件30是以配列週期Da來配列，因此在X方向遍及相鄰的絕緣構件32間的全長，柱狀構件30是沿著X方向以配列週期Da來週期性地配列。因此，部分24c的柱狀構件30的中心間的距離Dc是與配列週期Da相等。另外，部分24b的柱狀構件30的中心間的距離Db是配列週期Da的4倍。亦即，Db=4Da，Dc=Da。 另外，實際因製程的誤差等，距離Db及Dc是有可能變動，但距離Db是比配列週期Da的3.5倍大，比4.5倍小，距離Dc是比配列週期Da的0.5倍大，比1.5倍小。亦即，3.5Da＜Db＜4.5Da，0.5Da＜Dc＜1.5Da。 如此，若根據本實施形態，則與第2實施形態作比較，可使記憶格電晶體的集成度更進一步提升。本實施形態的上述以外的構成、製造方法及效果是與前述的第1實施形態同樣。 若根據以上說明的實施形態，則可實現記憶格電晶體的集成度高的半導體記憶裝置。 以上，說明了本發明的幾個的實施形態，但該等的實施形態是舉例提示者，非意圖限定發明的範圍。該等新穎的實施形態是可在其他的各種的形態被實施，可在不脫離發明的要旨範圍進行各種的省略、置換、變更。該等實施形態或其變形是包含在發明的範圍或要旨，且包含在被記載於申請專利範圍的發明及其等價物的範圍。

1、2、3、4:半導體記憶裝置 10:矽基板 11:層間絕緣膜 12:閘極電極 13:觸點 14:配線 15:通路 17:控制電路 19:源極電極膜 20:層疊體 22:記憶格區域 23:置換區域 24:記憶格構造體 24a、24b、24c:部分 25:字元線構造體 29:層間絕緣膜 30:柱狀構件 31:絕緣構件 32:絕緣構件 35:電極膜 36:絕緣膜 41:核心構件 42:矽支柱 43:隧道絕緣膜 44:電荷蓄積膜 45:矽氧化層 46:高介電常數層 47:區塊絕緣膜 48:插栓 49:位元線 91:溝 92:記憶孔 93:貫通孔 94:空間 Da:配列週期 Db、Dc:距離 L1、L2:長度

圖1是表示第1實施形態的半導體記憶裝置的平面圖。 圖2是表示圖1的區域A的平面圖。 圖3是表示圖1的區域B的平面圖。 圖4是相當於圖3的區域C的剖面圖。 圖5(a)是圖4所示的D-D’線的剖面圖，(b)是圖4所示的E-E’線的剖面圖。 圖6是表示比較例的半導體記憶裝置的平面圖。 圖7是表示圖6的區域B的平面圖。 圖8是表示第2實施形態的半導體記憶裝置的平面圖。 圖9是表示圖8的區域B的平面圖。 圖10是表示第3實施形態的半導體記憶裝置的平面圖。 圖11是表示圖10的區域B的平面圖。 圖12是表示第4的實施形態的半導體記憶裝置的平面圖。 圖13是表示圖12的區域B的平面圖。

22:記憶格區域

23:置換區域

24:記憶格構造體

24a、24b、24c:部分

25:字元線構造體

30:柱狀構件

31:絕緣構件

32:絕緣構件

Da:配列週期

Db、Dc:距離

Claims (20)

1. 一種半導體記憶裝置，其特徵係具備： 複數的第1構造體；及 複數的第2構造體， 前述複數的第1構造體與前述複數的第2構造體，係沿著第1方向來交替地配列， 前述第1構造體，係具有：沿著對於前述第1方向交叉的第2方向來互相隔離而配列的複數的電極膜， 前述第2構造體，係具有： 複數的柱狀構件，其係包含：延伸於前述第2方向的半導體構件、及被設在前述半導體構件與前述電極膜之間的電荷蓄積構件； 複數的第1絕緣構件；及 複數的第2絕緣構件，其係沿著對於前述第1方向及前述第2方向交叉的第3方向來配列，前述第1方向的長度比前述複數的第1絕緣構件的前述第1方向的長度更長， 在前述第1方向相鄰的前述第2構造體間，前述第3方向的前述第2絕緣構件的位置係互相不同， 在前述第2絕緣構件間，前述柱狀構件與前述第1絕緣構件係交替地配列。
2. 如申請專利範圍第1項之半導體記憶裝置，其中，在前述第2絕緣構件間，前述柱狀構件係沿著前述第3方向(X)來週期性地配列。
3. 如申請專利範圍第1項之半導體記憶裝置，其中， 在前述第2構造體的第1部分中，前述柱狀構件係以第1週期來配列， 在前述第2構造體的第2部分及第3部分中，前述第3方向的前述柱狀構件的中心間的距離比前述第1週期更長， 在前述第2部分係配置有前述第2絕緣構件， 前述第3部分係於前述第1方向，位於前述第2部分間， 前述第1部分係於前述第3方向，位於前述第2部分與前述第3部分之間。
4. 如申請專利範圍第3項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離係比前述第1週期的3倍大，比4倍小， 在前述第3部分中，前述柱狀構件的中心間的距離係比前述第1週期的3倍大，比4倍小。
5. 如申請專利範圍第4項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離為前述第1週期的3.5倍， 在前述第3部分中，前述柱狀構件的中心間的距離為前述第1週期的3.5倍。
6. 如申請專利範圍第3項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離係比前述第1週期的3.5倍大，比4.5倍小， 在前述第3部分中，前述柱狀構件的中心間的距離係比前述第1週期的2.5倍大，比3.5倍小。
7. 如申請專利範圍第6項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離為前述第1週期的4倍， 在前述第3部分中，前述柱狀構件的中心間的距離為前述第1週期的3倍。
8. 如申請專利範圍第3項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離係比前述第1週期的3倍大，比4倍小， 在前述第3部分中，前述柱狀構件的中心間的距離係比前述第1週期的2倍大，比3倍小。
9. 如申請專利範圍第8項之半導體記憶裝置，其中， 在前述第2部分中，前述柱狀構件的中心間的距離為前述第1週期的3.5倍， 在前述第3部分中，前述柱狀構件的中心間的距離為前述第1週期的2.5倍。
10. 如申請專利範圍第1～9項中的任一項所記載的半導體記憶裝置，其中，更具備：被設在前述柱狀構件與前述電極膜之間的第2絕緣層， 前述柱狀構件，係更具有：被設在前述電荷蓄積構件與前述第2絕緣層之間的第1絕緣層， 前述第2絕緣層的介電常數係比前述第1絕緣層的介電常數更高， 前述第2絕緣層，係配置於前述第1絕緣層的側面上及前述第1絕緣構件的側面上，在前述第2絕緣構件的側面上未被配置。
11. 如申請專利範圍第1～9項中的任一項所記載的半導體記憶裝置，其中，前述柱狀構件，係更具有：被設在前述半導體構件與前述電荷蓄積構件之間的隧道絕緣膜。
12. 如申請專利範圍第1～9項中的任一項所記載的半導體記憶裝置，其中，更具備導電體， 前述複數的第1構造體與前述複數的第2構造體，係由前述導電體來看，被配置於前述第2方向， 前述半導體構件係被連接至前述導電體。
13. 一種半導體記憶裝置，其特徵係具備： 導電體； 層疊體，其係被設在前述導電體上，具有沿著遠離前述導電體的第1方向來互相隔離而配列的複數的電極膜； 半導體構件，其係被設在前述層疊體內，延伸於前述第1方向，被連接至前述導電體；及 電荷蓄積構件，其係被設在前述電極膜與前述半導體構件之間， 在對於前述第1方向交叉的第2方向互相隔離的第1區域及第2區域的各者中，前述半導體構件，係沿著前述第2方向來週期性地配列， 前述第2區域的前述半導體構件的配列，係相對於前述第1區域的前述半導體構件的配列錯離半週期份。
14. 如申請專利範圍第13項之半導體記憶裝置，其中，前述第2區域的前述半導體構件的配置，係對於前述第1區域的前述半導體構件的配置，處於鏡像的關係。
15. 一種半導體記憶裝置，其特徵係具備： 導電體； 層疊體，其係被設在前述導電體上，具有沿著遠離前述導電體的第1方向來互相隔離而配列的複數的電極膜； 半導體構件，其係被設在前述層疊體內，延伸於前述第1方向，被連接至前述導電體；及 電荷蓄積構件，其係被設在前述電極膜與前述半導體構件之間， 在對於前述第1方向交叉的第2方向互相隔離的第1區域及第2區域的各者中，前述半導體構件，係沿著前述第2方向來週期性地配列， 前述第2區域的前述半導體構件的配置，係對於前述第1區域的前述半導體構件的配置處於鏡像的關係。
16. 如申請專利範圍第13～15項中的任一項所記載的半導體記憶裝置，其中，前述第1區域與前述第2區域之間的第3區域的前述半導體構件的配置密度，係比前述第1區域及前述第2區域的前述半導體構件的配置密度更低。
17. 如申請專利範圍第16項之半導體記憶裝置，其中，更具備： 第1絕緣構件，其係於前述第2方向，被設在前述半導體構件間；及 第2絕緣構件，其係被設在前述第3區域，接觸於前述第1絕緣構件，對於前述第1方向及前述第2方向交叉的第3方向的長度比前述第3方向的前述第1絕緣構件的長度更長。
18. 如申請專利範圍第17項之半導體記憶裝置，其中，前述第1絕緣構件及前述第2絕緣構件，係接觸於前述導電體。
19. 如申請專利範圍第17項之半導體記憶裝置，其中，更具備： 第1絕緣層，其係被設在前述電荷蓄積構件與前述電極膜之間；及 第2絕緣層，其係被設在前述第1絕緣層與前述電極膜之間，介電常數比前述第1絕緣層的介電常數更高， 前述第2絕緣層，係被配置於前述第1絕緣層的側面上及前述第1絕緣構件的側面上，在前述第2絕緣構件的側面上未被配置。
20. 如申請專利範圍第13～15項中的任一項所記載的半導體記憶裝置，其中，更具備：被設在前述半導體構件與前述電荷蓄積構件之間的隧道絕緣膜。

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