TWI663716B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可獲得構成柱狀部之膜中之接合部正下方部分之高可靠性的半導體裝置及其製造方法。 於實施形態之半導體裝置中，第2柱狀部CL2之中心軸C2相對於第1柱狀部CL1之中心軸C1朝沿著基底層10之表面之第1方向Y1偏移。第1柱狀部CL1之上端之自中心軸C1起沿第1方向Y1之寬度W1，大於第1柱狀部CL1之上端之自中心軸C1起沿第2方向Y2之寬度W2。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
提出有包含複數個電極層介隔絕緣層而積層之積層體、及於該積層體內於積層方向上延伸之柱狀部之三維記憶體。形成柱狀部之步驟包含於積層體形成孔之步驟、及於該孔內形成電荷儲存膜或半導體主體之步驟。 又，亦提出有分複數次進行積層體之形成及孔之形成。於下層側之積層體形成第1孔後，於該下層側之積層體上積層上層側之積層體，於該上層側之積層體形成第2孔。
實施形態提供一種獲得構成柱狀部之膜中之接合部正下方部分之較高可靠性之半導體裝置及其製造方法。 實施形態之半導體裝置包含基底層、第1積層部、第1柱狀部、第2積層部、第2柱狀部、中間層、及接合部。上述第1積層部設置於上述基底層上，且包含介隔第1絕緣體而積層之複數個第1電極層。上述第1柱狀部具有於上述第1積層部內於上述第1積層部之積層方向延伸之第1半導體主體、及設置於上述第1半導體主體與上述第1電極層之間之第1電荷儲存部。上述第2積層部設置於上述第1積層部上，且包含介隔第2絕緣體而積層之複數個第2電極層。上述第2柱狀部具有於上述第2積層部內於上述第2積層部之積層方向延伸之第2半導體主體、及設置於上述第2半導體主體與上述第2電極層之間之第2電荷儲存部。上述中間層設置於上述第1積層部與上述第2積層部之間。上述接合部設置於上述中間層中之上述第1柱狀部與上述第2柱狀部之間，且具有較上述第1柱狀部之直徑及上述第2柱狀部之直徑更大的直徑，且包含與上述第1半導體主體及上述第2半導體主體連續之中間半導體主體。上述第2柱狀部之中心軸相對於上述第1柱狀部之中心軸朝沿著上述基底層之表面之第1方向偏移。上述第1柱狀部之上端之自上述第1柱狀部之上述中心軸起沿上述第1方向之寬度，大於上述第1柱狀部之上述上端之自上述第1柱狀部之上述中心軸起沿與上述第1方向相反第2方向之寬度。
以下，參照圖式，對實施形態進行說明。再者，各圖式中，對相同要素標註相同符號。 於實施形態中，作為半導體裝置，例如對包含三維構造之記憶胞陣列之半導體記憶裝置進行說明。 圖1係實施形態之記憶胞陣列1之模式立體圖。 圖2係記憶胞陣列1之模式剖視圖。 於圖1中，將相對於基板10之主面平行之方向、且相互正交之兩個方向設為X方向及Y方向，將相對於該X方向及Y方向之二者正交之方向設為Z方向(積層方向)。 Y方向於圖2所示之截面上，進一步分為Y1方向、及與該Y1方向相反之Y2方向。Y1方向表示第2柱狀部CL2相對於第1柱狀部CL1之位置偏移方向。 記憶胞陣列1包含作為基底層之基板10、設置於基板10上之積層體100、複數個柱狀部CL、複數個分離部60、及設置於積層體100之上方之上層配線。於圖3中，作為上層配線，表示例如位元線BL與源極線SL。 柱狀部CL形成為於積層體100內於其積層方向(Z方向)上延伸之大致圓柱狀。複數個柱狀部CL例如排列為錯位狀。或者，亦可使複數個柱狀部CL沿X方向及Y方向排列為正方格子狀。 分離部60將積層體100於Y方向上分離為複數個區塊(或指部)。分離部60包含於X方向及Z方向擴展之配線部LI。如圖20所示，於配線部LI與積層體100之間設置有絕緣膜63。 於積層體100之上方，設置有複數根位元線BL。複數根位元線BL為於Y方向上延伸之例如金屬膜。複數根位元線BL於X方向上相互分離。 柱狀部CL之下述半導體主體20之上端部經由圖1所示之接點Cb及接點V1而連接於位元線BL。 複數個柱狀部CL連接於共通之1根位元線BL。連接於該共通之位元線BL之複數個柱狀部CL包含自利用分離部60而於Y方向上分離之各個區塊各選擇1個之柱狀部CL。 如圖2所示，積層體100包含設置於基板10上之第1積層部100a、設置於第1積層部100a上之第2積層部100b、及設置於第1積層部100a與第2積層部100b之間之中間層42。 第1積層部100a包含複數個電極層70。複數個電極層70經由絕緣層(絕緣體)72而於相對於基板10之主面垂直之方向(Z方向)上積層。 第2積層部100b亦與第1積層部100a同樣地包含經由絕緣層72而於Z方向上積層之複數個電極層70。 電極層70例如為金屬層。電極層70例如為包含鎢作為主成分之鎢層、或包含鉬作為主成分之鉬層。絕緣層72例如為包含氧化矽作為主成分之氧化矽層。 中間層42例如為與絕緣層72同樣地包含氧化矽作為主成分之氧化矽層。中間層42之厚度較一層電極層70之厚度、及一層絕緣層72之厚度更厚。 基板10例如為矽基板，於該基板10之表面側，設置有摻雜有雜質且具有導電性之活動區域。於該活動區域之表面設置有絕緣層41。於絕緣層41上，設置有第1積層部100a之最下層之電極層70。 柱狀部CL包含形成於第1積層部100a之第1柱狀部CL1、形成於第2積層部100b之第2柱狀部CL2、及將第1柱狀部CL1與第2柱狀部CL2連接之接合部200。 第1柱狀部CL1於第1積層部100a內於積層方向(Z方向)上延伸，第2柱狀部CL2於第2積層部100b內於積層方向上延伸。接合部200設置於中間層42內之第1柱狀部CL1與第2柱狀部CL2之間，且與第1柱狀部CL1及第2柱狀部CL2連續。 圖3(a)係第2積層部100b及第2柱狀部CL2之局部模式放大剖視圖。 圖3(b)係第1積層部100a及第1柱狀部CL1之局部模式放大剖視圖。 第1柱狀部CL1包含記憶體膜30、半導體主體20、及絕緣性之芯膜50。第2柱狀部CL2亦與第1柱狀部CL1同樣包含記憶體膜30、半導體主體20、及絕緣性之芯膜50。 如圖2所示，於接合部200亦設置有半導體主體20，設置於接合部200之半導體主體20與第2柱狀部CL2之半導體主體20及第1柱狀部CL1之半導體主體20連續。 半導體主體20於第2積層部100b內、接合部200內、及第1積層部100a內於積層方向(Z方向)上呈管狀地連續延伸。 半導體主體20之上端部經由圖1所示之接點Cb及接點V1而連接於位元線BL。如圖2所示，半導體主體20之下端部與基板10之表面部(活動區域)相接。 又，如圖20所示，配線部LI之下端與基板10之表面部(活動區域)相接。 記憶體膜30設置於電極層70與半導體主體20之間，自外周側包圍半導體主體20。芯膜50設置於管狀之半導體主體20之內側。 於接合部200亦設置有記憶體膜30，設置於接合部200之記憶體膜30與第2柱狀部CL2之記憶體膜30及第1柱狀部CL1之記憶體膜30連續。 記憶體膜30於第2積層部100b內、接合部200內、及第1積層部100a內於積層方向(Z方向)上連續地延伸。 如圖3(a)及(b)所示，記憶體30為包含隧道絕緣膜31、電荷儲存膜(電荷儲存部)32、及阻擋絕緣膜33之積層膜。 隧道絕緣膜31設置於半導體主體20與電荷儲存膜32之間。電荷儲存膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。阻擋絕緣膜33設置於電荷儲存膜32與電極層70之間。 半導體主體20、記憶體膜30、及電極層70構成記憶胞MC。記憶胞MC具有電極層70介隔記憶體膜30而包圍半導體主體20周圍之縱型電晶體構造。 於第1積層部100a及第2積層部100b之各者設置有複數個記憶胞MC。於中間層42未設置記憶胞。 於縱型電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層70作為控制閘極而發揮功能。電荷儲存膜32作為儲存自半導體主體20注入之電荷之資料記憶層而發揮功能。 實施形態之半導體記憶裝置可電性自由地進行資料之刪除、寫入，且為即便切斷電源亦可保持記憶內容之非揮發性半導體記憶裝置。 記憶胞MC例如為電荷捕獲型之記憶胞。電荷儲存膜32於絕緣性膜中具有多個捕獲電荷之陷阱部位(trap site)，例如包含氮化矽膜。或者，電荷儲存膜32亦可為周圍由絕緣體包圍之具有導電性之浮動閘極。 隧道絕緣膜31當自半導體主體20對電荷儲存膜32注入電荷時、或電荷儲存膜32中儲存之電荷朝半導體主體20釋放時成為電位障。隧道絕緣膜31例如包含氧化矽膜。 阻擋絕緣膜33係防止電荷儲存膜32中儲存之電荷朝電極層70釋放。又，阻擋絕緣膜33防止電荷自電極層70向柱狀部CL1、CL2反向穿隧。 阻擋絕緣膜33例如包含氧化矽膜。又，阻擋絕緣膜33可為氧化矽膜與金屬氧化膜之積層構造。於該情況下，氧化矽膜可設置於電荷儲存膜32與金屬氧化膜之間，金屬氧化膜可設置於氧化矽膜與電極層70之間。作為金屬氧化膜，例如可列舉氧化鋁膜、氧化鋯膜、及氧化鉿膜。 如圖1所示，於第2積層部100b之上層部設置有汲極側選擇電晶體STD。於第1積層部100a之下層部設置有源極側選擇電晶體STS。 第2積層部100b之複數個電極層70中至少最上層之電極層70作為汲極側選擇電晶體STD之控制閘極而發揮功能。第1積層部100a之複數個電極層70中至少最下層之電極層70作為源極側選擇電晶體STS之控制閘極而發揮功能。 於汲極側選擇電晶體STD與源極側選擇電晶體STS之間，設置有複數個記憶胞MC。複數個記憶胞MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS經由柱狀部CL之半導體主體20而串聯連接，構成1個記憶體串。該記憶體串例如錯位地配置於相對於XY面平行之面方向上，複數個記憶胞MC三維地設置於X方向、Y方向及Z方向上。 接合部200之直徑大於第1柱狀部CL1之直徑及第2柱狀部CL2之直徑。而且，於圖2所示之截面中，第2柱狀部CL2之中心軸C2相對於第1柱狀部CL1之中心軸C1朝沿著基板10之表面之Y1方向偏移。 第1柱狀部CL1之上端之自第1柱狀部CL1之中心軸C1起沿Y1方向的寬度W1，大於第1柱狀部CL1之上端之自第1柱狀部CL1之中心軸C1起沿與Y1方向相反之Y2方向的寬度W2。 接合部200之Y1方向側之側壁與第1柱狀部CL1之Y1方向側之側壁的階差，小於接合部200之Y2方向側之側壁與第1柱狀部CL1之Y2方向側之側壁的階差。 接合部200之Y1方向側之側壁與第1柱狀部CL1之Y1方向側之側壁，與接合部200之Y2方向側之側壁與第1柱狀部CL1之Y2方向側之側壁的連接相比，更平緩地相連。 接合部200之Y2方向側之側壁之自第2柱狀部CL2之Y2方向側之側壁朝Y2方向的位置偏移量(突出量)，大於接合部200之Y2方向側之側壁之自第1柱狀部CL1之Y2方向側之側壁朝Y2方向的位置偏移量(突出量)。 其次，參照圖4～圖21，對實施形態之半導體裝置之製造方法進行說明。 如圖4所示，於基板10上形成絕緣層41。於該絕緣層41上，交替積層作為第1層之犧牲層71與作為第2層之絕緣層72。反覆進行交替積層犧牲層71與絕緣層72之步驟，於基板10上形成包含複數個犧牲層71與複數個絕緣層72之第1積層部100a。 於第1積層部100a上，形成中間層42。中間層42之厚度大於犧牲層71一層之厚度及絕緣層72一層之厚度。 例如，犧牲層71為氮化矽層，絕緣層72及中間層42為氧化矽層。 如圖5所示，於中間層42及第1積層部100a形成複數個第1記憶孔MH1。第1記憶孔MH1係藉由使用未圖示之遮罩層之RIE(Reactive Ion Etching，反應性離子蝕刻)法形成。第1記憶孔MH1貫通中間層42及第1積層部100a，到達基板10。 如圖6所示，於第1記憶孔MH1內形成犧牲層81。於第1記憶孔MH1內埋入犧牲層81。犧牲層81為與中間層42及第1積層部100a不同材料之層，例如為非晶矽層。 例如藉由濕式法使犧牲層81之上表面後退至第1積層部100a後，如圖7所示，將周圍被中間層42包圍之第1記憶孔MH1之一部分(接合區域45)之直徑擴大。例如藉由濕式法將接合區域45之直徑擴大為大於第1記憶孔MH1之直徑。 如圖8所示，於直徑經擴大之接合區域45內，再次埋入犧牲層81。 如圖9所示，於中間層42上及犧牲層81上，交替積層作為第3層之犧牲層71與作為第4層之絕緣層72。反覆進行交替積層犧牲層71與絕緣層72之步驟，於中間層42上及犧牲層81上形成具有複數個犧牲層71與複數個絕緣層72之第2積層部100b。 與第1積層部100a同樣地，第2積層部100b之犧牲層71為氮化矽層，絕緣層72為氧化矽層。 如圖10所示，於第2積層部100b形成複數個第2記憶孔MH2。第2記憶孔MH2係藉由使用未圖示之遮罩層之RIE法形成。第2記憶孔MH2貫通第2積層部100b，到達埋入中間層42之犧牲層81。 圖10中表示第2記憶孔MH2相對於第1記憶孔MH1於Y1方向偏移之狀態。第2記憶孔MH2之中心軸C2相對於第1記憶孔MH1之中心軸C1於Y1方向偏移。 犧牲層81作為第2記憶孔MH2之RIE時之蝕刻終止層而發揮功能。埋入中間層42之犧牲層81之直徑大於第2記憶孔MH2之直徑。因此，第2記憶孔MH2之底部不會自犧牲層81伸出，而可藉由犧牲層81確實地終止蝕刻。可防止中間層42及其下之第1積層部100a被蝕刻。 形成第2記憶孔MH2後，去除埋入中間層42及第1記憶孔MH1內之犧牲層81。例如，藉由濕式方法去除作為非晶矽層之犧牲層81。 如圖11所示，第2記憶孔MH2、接合區域45、及第1記憶孔MH1相連，於積層體100形成記憶孔MH。 於該記憶孔MH內，接合區域45之Y1方向側之側面與第1記憶孔MH1之Y1方向側之側面之間的階差部(角部或肩部)90露出。階差部90於與第2記憶孔MH2上下重疊之位置露出。 然後，利用RIE法對該階差部90進行蝕刻，如圖12所示，使階差部90之拐角之曲率變小。 藉由該階差部90之蝕刻處理，而使第1記憶孔MH1之上端寬度偏向Y1方向側而局部擴大。第1記憶孔MH1之上端之自第1記憶孔MH1之中心軸C1起沿Y1方向之寬度W1變得大於第1記憶孔MH1之上端之自第1記憶孔MH之中心軸C1起沿Y2方向之寬度W2。 圖21係第1記憶孔MH1之上端之模式俯視圖。較中心軸C1更靠Y1方向側之以影線表示之區域自階差部90之蝕刻前之虛線位置起向Y1方向側擴大。 接合區域45之Y1方向側之側面與第1記憶孔MH1之Y1方向側之側面之階差變得小於接合區域45之Y2方向側之側面與第1記憶孔MH1之Y2方向側之側面之階差。 接合區域45之Y1方向側之側面與第1記憶孔MH1之Y1方向側之側面同接合區域45之Y2方向側之側面與第1記憶孔MH1之Y2方向側之側面之連接相比，更平緩地相連。 如圖13所示，於記憶孔MH內形成記憶體膜30。記憶體膜30沿記憶孔MH之側面及底部而共形地形成。於記憶孔MH內，依次形成圖3(a)及(b)所示之區塊膜33、電荷儲存膜32、及隧道絕緣膜31。 於記憶體膜30之內側形成保護膜20a。保護膜20a係沿記憶孔MH之側面及底部而共形地形成。 然後，如圖14所示，藉由使用未圖示之遮罩層之RIE法，去除堆積於記憶孔MH之底部之保護膜20a及記憶體膜30。該RIE時，形成於記憶孔MH之側面之記憶體膜30被保護膜20a覆蓋而受到保護，不會因RIE而受損。 其後，如圖15所示，於記憶孔MH內形成主體膜20b。主體膜20b形成於保護膜20a之側面、及記憶孔MH之底部所露出之基板10上。主體膜20b之下端部與基板10相接。 保護膜20a及主體膜20b例如作為非晶矽膜形成後，藉由熱處理而結晶化為多晶矽膜，構成上述半導體主體20。 於主體膜20b之內側，形成芯膜50。如此，於積層體100內形成包含記憶體膜30、半導體主體20、及芯膜50之複數個柱狀部CL。 其後，如圖16所示，藉由使用未圖示之遮罩層之RIE法，於積層體100形成多條狹縫ST。狹縫ST貫通積層體100，到達基板10。 其次，藉由通過狹縫ST供給之蝕刻液或蝕刻氣體而去除犧牲層71。例如使用包含磷酸之蝕刻液去除作為氮化矽層之犧牲層71。 如圖17所示，去除犧牲層71從而於上下鄰接之絕緣層72之間形成空隙44。空隙44亦形成於絕緣層41與最下層之絕緣層72之間。 積層體100之複數個絕緣層72以包圍複數個柱狀部CL之側面之方式與柱狀部CL之側面相接。複數個絕緣層72藉由與此種複數個柱狀部CL之物理結合而被支撐，從而保持絕緣層72間之空隙44。 如圖18所示，於空隙44形成電極層70。例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成電極層70。通過狹縫ST而對空隙44供給來源氣體。去除形成於狹縫ST之側面之電極層70。 其後，如圖19所示，於狹縫ST之側面及底部形成絕緣膜63。藉由RIE法去除形成於狹縫ST之底部之絕緣膜63後，如圖20所示，於狹縫ST內之絕緣膜63之內側埋入配線部LI。配線部LI之下端部與基板10相接。 根據以上說明之實施形態，於使圖11所示之階差部(角部或肩部)90如圖12所示般變得平緩後，形成圖13所示之記憶體膜30。 然後，如圖14所示，於去除記憶孔MH之底部之記憶體膜30時，於接合區域45與第1記憶孔MH1之連接部分，記憶體膜30不會向Y2方向伸出，因此可防止該連接部分之記憶體膜30之蝕刻。 如此，防止記憶體膜30之特性降低。又，可防止因記憶體膜30局部消失而導致之電極層70與半導體主體20之短路。 亦可於圖10之步驟後，不將犧牲層81全部去除，而如圖22所示，藉由犧牲層81之局部蝕刻(RIE)而使上述階差部90露出。 然後，於在第1記憶孔MH1內埋入犧牲層81之狀態下，對階差部90進行蝕刻，如圖23所示，將接合區域45與第1記憶孔MH1平緩地連接。其後，去除犧牲層81，繼續圖12以後之步驟。 由於在第1記憶孔MH1內殘留有犧牲層81之狀態下對階差部90進行蝕刻，因此可抑制第1積層部100a中之階差部90之正下方區域之過度蝕刻。從而可抑制第1記憶孔MH1之直徑之非預期地擴大。 第1記憶孔MH1及第2記憶孔MH2之形成、階差部90之蝕刻、記憶孔MH之底部之保護膜20a及記憶體膜30之去除、以及圖22所示之犧牲層81之一部分之去除係藉由使用使蝕刻對象與非蝕刻對象之間具有適當之選擇比之氣體種類之RIE法而執行。 圖24係實施形態之記憶胞陣列之另一例之模式立體圖。 於基板10與第1積層部100a之間設置有第1基底層11與第2基底層12。第1基底層11設置於基板10與第2基底層12之間，且第2基底層12設置於第1基底層11與第1積層部100a之間。 第2基底層12為半導體層或導電層。或，第2基底層12亦可包含半導體層與導電層之積層膜。第1基底層11包含形成控制電路之電晶體及配線。 第1柱狀部CL1之半導體主體20之下端與第2基底層12相接，第2基底層12與控制電路連接。因此，第1柱狀部CL1之半導體主體20之下端經由第2基底層12而與控制電路電性連接。即，第2基底層12可用作源極層。 積層體100藉由分離部160而於Y方向上分離為複數個區塊(或指部)200。分離部160為絕緣膜，不包含配線。 於上述實施形態中，例示氮化矽層作為第1層71，但亦可使用金屬層、或摻雜有雜質之矽層作為第1層71。於該情況下，由於第1層71直接成為電極層70，因此無需將第1層71置換為電極層之製程。 又，亦可藉由通過狹縫ST進行之蝕刻而去除第2層72，將上下鄰接之電極層70之間設為空隙。 已對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意在限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍所記載之發明及與其等價之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-59911號(申請日：2017年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1‧‧‧記憶胞陣列
10‧‧‧基板
11‧‧‧第1基底層
12‧‧‧第2基底層
20‧‧‧半導體主體
20a‧‧‧保護膜
20b‧‧‧主體膜
30‧‧‧記憶體膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧阻擋絕緣膜
41‧‧‧絕緣層
42‧‧‧中間層
44‧‧‧空隙
45‧‧‧接合區域
50‧‧‧芯膜
60‧‧‧分離部
63‧‧‧絕緣膜
70‧‧‧電極層
71‧‧‧犧牲層
72‧‧‧絕緣層
81‧‧‧犧牲層
90‧‧‧階差部
100‧‧‧積層體
100a‧‧‧第1積層部
100b‧‧‧第2積層部
200‧‧‧接合部
BL‧‧‧位元線
C1‧‧‧中心軸
C2‧‧‧中心軸
Cb‧‧‧接點
CL‧‧‧柱狀部
CL1‧‧‧第1柱狀部
CL2‧‧‧第2柱狀部
LI‧‧‧配線部
MC‧‧‧記憶胞
MH‧‧‧記憶孔
MH1‧‧‧第1記憶孔
MH2‧‧‧第2記憶孔
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接點
W1‧‧‧寬度
W2‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
Y1‧‧‧方向
Y2‧‧‧方向
Z‧‧‧方向
圖1係實施形態之半導體裝置之模式立體圖。 圖2係實施形態之半導體裝置之模式剖視圖。 圖3(a)係實施形態之半導體裝置中之第2積層部之局部模式放大剖視圖，圖3(b)係實施形態之半導體裝置中之第1積層部之局部模式放大剖視圖。 圖4～23係表示實施形態之半導體裝置之製造方法之模式剖視圖。 圖24係實施形態之半導體裝置之模式立體圖。

Claims (18)

  1. 一種半導體裝置，其包含：基底層；第1積層部，其設置於上述基底層上，且包含介隔第1絕緣體而積層之複數個第1電極層；第1柱狀部，其具有於上述第1積層部內於上述第1積層部之積層方向延伸之第1半導體主體、及設置於上述第1半導體主體與上述第1電極層之間之第1電荷儲存部；第2積層部，其設置於上述第1積層部上，且包含介隔第2絕緣體而積層之複數個第2電極層；第2柱狀部，其具有於上述第2積層部內於上述第2積層部之積層方向延伸之第2半導體主體、及設置於上述第2半導體主體與上述第2電極層之間之第2電荷儲存部；中間層，其設置於上述第1積層部與上述第2積層部之間；及接合部，其設置於上述中間層中之上述第1柱狀部與上述第2柱狀部之間，具有較上述第1柱狀部之直徑及上述第2柱狀部之直徑更大之直徑，且包含與上述第1半導體主體及上述第2半導體主體連續之中間半導體主體；且上述第2柱狀部之中心軸相對於上述第1柱狀部之中心軸朝沿著上述基底層之表面之第1方向偏移，且上述第1柱狀部之上端之自上述第1柱狀部之上述中心軸起沿上述第1方向之寬度，大於上述第1柱狀部之上述上端之自上述第1柱狀部之上述中心軸起沿與上述第1方向相反之第2方向之寬度，上述接合部之上述第1方向側之側壁與上述第1柱狀部之上述第1方向側之側壁的階差係小於上述接合部之上述第2方向側之側壁與上述第1柱狀部之上述第2方向側之側壁的階差。
  2. 如請求項1之半導體裝置，其中上述接合部之上述第2方向側之側壁之自上述第2柱狀部之上述第2方向側之側壁朝上述第2方向的位置偏移量，大於上述接合部之上述第2方向側之上述側壁之自上述第1柱狀部之上述第2方向側之側壁朝上述第2方向的位置偏移量。
  3. 如請求項1之半導體裝置，其中上述中間層較上述第1電極層一層之厚度、及上述第2電極層一層之厚度更厚。
  4. 如請求項1之半導體裝置，其中上述中間層為絕緣層。
  5. 如請求項1之半導體裝置，其中上述第1絕緣體、上述第2絕緣體、及上述中間層為相同材料之層。
  6. 如請求項1之半導體裝置，其中上述第1電荷儲存部於上述第1積層部之積層方向延伸，上述第2電荷儲存部於上述第2積層部之積層方向延伸，且上述接合部具有與上述第1電荷儲存部及上述第2電荷儲存部連續之膜。
  7. 如請求項1之半導體裝置，其中上述基底層具有導電性，且上述第1半導體主體與上述基底層相接。
  8. 一種半導體裝置之製造方法，其包含如下步驟：於基底層上形成第1積層部，上述第1積層部具有包含交替積層之第1層及第2層之複數個第1層及複數個第2層；於上述第1積層部上形成中間層；於上述中間層及上述第1積層部形成第1孔；將上述第1孔之由上述中間層包圍之接合區域之直徑擴大；於包含上述直徑經擴大之接合區域之上述第1孔內，形成犧牲層；於上述中間層上及上述犧牲層上形成第2積層部，上述第2積層部具有包含交替積層之第3層及第4層之複數個第3層及複數個第4層；於上述第2積層部形成到達上述犧牲層之第2孔，上述第2孔之中心軸相對於上述第1孔之中心軸朝沿著上述基底層之表面之第1方向偏移；將上述犧牲層之至少一部分去除，使上述接合區域之上述第1方向側之側面與上述第1孔之上述第1方向側之側面之間的階差部露出；對上述階差部進行蝕刻；及對上述階差部進行蝕刻後，於上述第1孔內、上述接合區域內、及上述第2孔內形成柱狀部。
  9. 如請求項8之半導體裝置之製造方法，其中形成上述柱狀部之步驟包含如下步驟：於上述第1孔之底部、上述第1孔之側面、上述接合區域之側面、及上述第2孔之側面形成絕緣膜；去除上述第1孔之上述底部之上述絕緣膜，於上述第1孔之上述底部使上述基底層露出；及於在上述絕緣膜之側面、及上述第1孔之上述底部露出之上述基底層上形成半導體主體。
  10. 如請求項9之半導體裝置之製造方法，其中藉由使用相同氣體之RIE(reactive ion etching，反應性離子蝕刻)法，進行上述階差部之蝕刻及上述第1孔之上述底部之上述絕緣膜之蝕刻。
  11. 如請求項8之半導體裝置之製造方法，其中於在上述第1孔內殘留上述犧牲層之狀態下使上述階差部露出，對上述階差部進行蝕刻。
  12. 如請求項8之半導體裝置之製造方法，其中於在上述第1孔內殘留上述犧牲層之狀態下將上述接合區域之直徑擴大。
  13. 如請求項8之半導體裝置之製造方法，其中上述第1層與上述第3層為相同材料之層，上述第2層與上述第4層為相同材料之層。
  14. 如請求項8之半導體裝置之製造方法，其中上述中間層、上述第2層、及上述第4層為相同材料之層。
  15. 如請求項8之半導體裝置之製造方法，其中上述第1層及上述第3層為氮化矽層，且上述中間層、上述第2層、及上述第4層為氧化矽層。
  16. 如請求項15之半導體裝置之製造方法，其進而包含如下步驟：於形成上述柱狀部後，將上述第1層及上述第3層置換為電極層。
  17. 如請求項15之半導體裝置之製造方法，其中上述犧牲層為矽層。
  18. 如請求項8之半導體裝置之製造方法，其中上述中間層較上述第1層、上述第2層、上述第3層、及上述第4層更厚。
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