TW201717362A - 半導體記憶裝置及其製造方法 - Google Patents

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TW201717362A
TW201717362A TW105120978A TW105120978A TW201717362A TW 201717362 A TW201717362 A TW 201717362A TW 105120978 A TW105120978 A TW 105120978A TW 105120978 A TW105120978 A TW 105120978A TW 201717362 A TW201717362 A TW 201717362A
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semiconductor memory
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TW105120978A
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Takashi Terada
Hisashi Kato
Noriaki Koyama
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Toshiba Kk
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Abstract

根據實施形態，半導體記憶裝置具備：基板；第1積層體，其配置於上述基板上；第2積層體，其配置於上述基板上，具有較上述第1積層體之積層數更多之積層數，且具有各自隔開而積層之電極層；及第3積層體，其配置於上述第1積層體與上述第2積層體之間，且具有較上述第1積層體之積層數更少之積層數。上述第1積層體具有各自隔開而積層之複數個第1層、及配置於上述複數個第1層之間的複數個第2層。上述第3積層體具有：第3層，其包含與上述複數個第1層相同之材料；及第4層，其包含與上述複數個第2層相同之材料，且隔著上述第3層與上述基板隔開。

Description

半導體記憶裝置及其製造方法 [相關申請案]
本申請案享有以美國臨時專利申請案62/195,884號(申請日：2015年7月23日)及美國專利申請案15/049,279號(申請日：2016年2月22日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置及其製造方法。
藉由形成將記憶胞中之作為控制閘極而發揮功能之複數個電極層各自隔開積層而成之積層體，於該積層體形成記憶孔，並於該記憶孔之側壁隔著電荷儲存膜而設置成為通道之矽主體(silicon body)，而可形成三維構造之記憶體元件。
於三維元件中，課題在於提昇配置於積層體周邊之絕緣層之上表面之平坦性。
本發明之實施形態提供一種能夠提昇配置於三維元件之積層體周邊之絕緣層之上表面之平坦性之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：基板；第1積層體，其配置於上述基板上；第2積層體，其配置於上述基板上，具有較上述第1積層體之積層數更多之積層數，且具有各自隔開而積層之電極層；及第3積層體，其配置於上述第1積層體與上述第2積層體之間，且具有較上 述第1積層體之積層數更少之積層數。上述第1積層體具有各自隔開而積層之複數個第1層、及配置於上述複數個第1層之間的複數個第2層。上述第3積層體具有：第3層，其包含與上述複數個第1層相同之材料；及第4層，其包含與上述複數個第2層相同之材料，且隔著上述第3層而與上述基板隔開。
1‧‧‧記憶胞部
2‧‧‧周邊電路
3‧‧‧劃線
4‧‧‧中間部
10‧‧‧基板
15‧‧‧積層體
15s‧‧‧下層部
20‧‧‧通道體
30‧‧‧記憶體膜
31‧‧‧穿隧絕緣膜
32‧‧‧電荷儲存膜
35‧‧‧區塊絕緣膜
40‧‧‧絕緣部
40i‧‧‧絕緣膜
41‧‧‧絕緣部
42‧‧‧閘極電極
45‧‧‧半導體部
45a‧‧‧第3層
45b‧‧‧第4層
50‧‧‧核心絕緣膜
51‧‧‧絕緣部
52‧‧‧閘極電極
53‧‧‧接觸部
54‧‧‧半導體部
55‧‧‧絕緣膜
56‧‧‧絕緣膜
57‧‧‧絕緣膜
58‧‧‧絕緣膜
60‧‧‧積層體
60a‧‧‧第1層
60b‧‧‧第2層
80‧‧‧絕緣膜
81‧‧‧絕緣層
82‧‧‧絕緣層
83‧‧‧絕緣層
91‧‧‧抗蝕劑
92‧‧‧抗蝕劑
93‧‧‧抗蝕劑
99‧‧‧絕緣膜
100‧‧‧記憶胞陣列
BL‧‧‧位元線
CL‧‧‧柱狀部
LI‧‧‧配線部
MC‧‧‧記憶胞
SL‧‧‧源極層
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
Tr‧‧‧電晶體
W1‧‧‧寬度
W2‧‧‧寬度
WL‧‧‧電極層
圖1A係表示第1實施形態之半導體記憶裝置之構成之方塊圖。
圖1B係表示第1實施形態之半導體記憶裝置之構成之放大方塊圖。
圖2係第1實施形態之半導體記憶裝置之模式性剖視圖。
圖3係第1實施形態之半導體記憶裝置之一部分之放大模式性剖視圖。
圖4係第1實施形態之記憶胞陣列之模式性立體圖。
圖5A係第1實施形態之柱狀部之一部分之放大模式性剖視圖。
圖5B係第1實施形態之柱狀部之一部分之放大模式性剖視圖。
圖6~圖12係表示第1實施形態之半導體記憶裝置之製造方法之模式性剖視圖。
圖13係第2實施形態之半導體記憶裝置之模式性剖視圖。
圖14~圖19係表示第2實施形態之半導體記憶裝置之製造方法之模式性剖視圖。
以下，參照圖式，對實施形態進行說明。再者，各圖式中，對相同要素標註相同符號。
(第1實施形態)
參照圖1A~圖3，對本實施形態之半導體記憶裝置之構成之例進行說明。
圖1A係表示本實施形態之半導體記憶裝置之構成之方塊圖，圖1B係圖1A中之虛線部之放大方塊圖。
圖2係與圖1B之A-A'對應之模式性剖視圖。再者，圖2中省略了較積層體15更上方之構成之圖示。
圖3係周邊電路2及中間部4之一部分之放大模式性剖視圖。再者，部分省略圖3之電晶體Tr等之構成。
於圖1B及圖2中，將A-A'之方向設為Y方向，將相對於Y方向正交之方向設為X方向，將相對於X方向及Y方向(XY面)正交且各積層體15、45、60積層之方向設為Z方向。
如圖1A所示，本實施形態之半導體記憶裝置具有記憶胞部1、周邊電路2、及劃線3。記憶胞部1被劃線3包圍。周邊電路2配置於記憶胞部1與劃線3之間。
圖1B之俯視圖係模式性地表示本實施形態之半導體記憶裝置之基板上之構造之圖。如圖1B所示，半導體記憶裝置具有中間部4。中間部4配置於記憶胞部1與劃線3之間及記憶胞部1與周邊電路2之間。中間部4亦配置於劃線3與周邊電路2之間。
如圖2所示，於記憶胞部1配置有記憶胞陣列100。對於記憶胞陣列100之構成將於下文敍述。
於周邊電路2配置有電晶體Tr。電晶體Tr具有閘極電極52、絕緣部51(例如STI：Shallow Trench Isolation，淺溝槽隔離)、接觸部53及半導體部54。
閘極電極52隔著絕緣膜80(參照圖6)而配置於基板10上。閘極電極52之下表面高於未配置電晶體Tr之部分之基板10之上表面。
半導體部54配置於基板10上，與閘極電極52相鄰。閘極電極52被一對半導體部54夾住。
絕緣部51配置於基板10上，隔著半導體部54而與閘極電極52相 鄰。絕緣部51之上表面之高度為未配置電晶體Tr之部分之基板10之上表面之高度以上。再者，此處之「高度」表示Z方向之位置。
接觸部53之下側與閘極電極52及半導體部54之任一者相接。
於閘極電極52上配置有絕緣膜55、56。絕緣膜55、56於XY平面擴展。
於劃線3配置有積層體60(第1積層體)。即，積層體60與劃線3重合配置。積層體60隔著絕緣層81、絕緣膜55、56而配置於基板10上。
積層體60具有複數個第1層60a及複數個第2層60b。複數個第1層60a各自隔開積層。複數個第2層60b配置於複數個第1層60a之間。
積層體60之積層數少於記憶胞部1之積層體15之積層數。各積層體15、60具有階梯形狀。
於中間部4配置有絕緣部41(第1絕緣部)、閘極電極42及積層體45(第3積層體)。絕緣部41配置於基板10上，且沿X方向延伸。
絕緣部41配置於基板10上。閘極電極42配置於絕緣部41上。閘極電極42例如未與外部電性連接。即，閘極電極42例如係作為虛設部而配置。
於閘極電極42上配置有絕緣膜55、56。絕緣膜55、56自周邊電路2至中間部4一體配置。各絕緣膜55、56例如亦可一體配置。積層體45隔著絕緣膜55、56而配置於閘極電極42上。積層體45具有複數個第3層45a及複數個第4層45b。複數個第3層45a各自隔開而積層。複數個第4層45b配置於複數個第3層45a之間。第3層45a及第4層45b之積層數為任意。
積層體45之積層數少於記憶胞部1之積層體15之積層數及劃線3之積層體60之積層數。積層體45例如為包含第3層45a及第4層45b之各一層之構造。此時，第3層45a配置於第4層45b與基板10之間。積層體45例如具有分別包含2層~4層之第3層45a及第4層45b之構造。
積層體45之上表面高於周邊電路2之絕緣膜56之上表面。積層體45之下表面低於積層體60之下表面，高於積層體15之下表面，且高於閘極電極52之上表面。
第3層45a包含例如與第1層60a相同之材料，第4層45b包含例如與第2層60b相同之材料。第3層45a及第1層60a例如包含氮化矽膜。第4層45b及第2層60b例如包含氧化矽膜。
積層體45具有階梯形狀。於積層體45上配置有絕緣層83。絕緣層83亦配置於記憶胞部1之積層體15上、周邊電路2之絕緣膜56上及劃線3之積層體60上。積層體45上之絕緣層83之上表面與配置於積層體15上、絕緣膜55上、及積層體60上之絕緣層83之上表面成為同一平面而一體配置。
如圖3所示，於Y方向(第1方向)上，絕緣部41之寬度W1大於絕緣部51之寬度W2。於Y方向上，絕緣部41之寬度W1大於閘極電極42之寬度。絕緣部41之平坦部之上表面低於絕緣部51上表面。閘極電極42之上表面低於閘極電極52之上表面。
配置於周邊電路2之絕緣膜55之上表面高於配置於中間部4之絕緣膜55之上表面。
參照圖4，對實施形態之記憶胞陣列100之構成之例進行說明。
圖4係實施形態之記憶胞陣列100之模式性立體圖。再者，於圖4中，為了使圖便於理解，而省略電極層間之絕緣部等之圖示。又，圖3之記憶胞部1表示圖4所示之記憶胞陣列100之端部。
如圖4所示，記憶胞陣列100具有積層體15(第2積層體)、複數個柱狀部CL、配線部LI及上層配線。於圖4中，表示位元線BL與源極層SL作為上層配線。
於基板10上配置有積層體15。積層體15具有源極側選擇閘極SGS、汲極側選擇閘極SGD、複數個電極層WL及複數個絕緣部40。
源極側選擇閘極SGS配置於積層體15之最下層。汲極側選擇閘極SGD配置於積層體15之最上層。
複數個電極層WL各自隔開而積層。於複數個電極層WL之間例如配置有包含氣隙(空隙)之複數個絕緣部40。再者，圖所示之電極層WL之積層數為一例，電極層WL之積層數為任意。
電極層WL包含金屬。電極層WL例如包含鎢、鉬、氮化鈦及氮化鎢之至少任一種，亦可包含矽或金屬矽化物。源極側選擇閘極SGS及汲極側選擇閘極SGD包含與電極層WL相同之材料。
汲極側選擇閘極SGD之厚度及源極側選擇閘極SGS之厚度例如可較1層電極層WL之厚度更厚，且配置複數層。再者，汲極側選擇閘極SGD之厚度及源極側選擇閘極SGS之厚度亦可與1層電極層WL之厚度相同或較其薄，於該情形時亦可與上述同樣地配置複數層。再者，此處之「厚度」表示積層體15之積層方向(Z方向)之厚度。
於積層體15內配置有沿Z方向延伸之複數個柱狀部CL。柱狀部CL例如配置成圓柱或橢圓柱狀。複數個柱狀部CL例如配置成錯位格子狀。或者，複數個柱狀部CL亦可沿X方向及Y方向配置成正方格子狀。柱狀部CL與基板10電性連接。
柱狀部CL具有圖5A所示之通道體20、記憶體膜30及核心絕緣膜50。於積層體15與通道體20之間配置有記憶體膜30。記憶體膜30及通道體20沿Z方向延伸。
於通道體20之內側，配置有核心絕緣膜50。再者，通道體20例如亦可為柱狀。亦可於通道體20之內側例如不配置核心絕緣膜50。
通道體20例如係以矽為主成分之矽膜。核心絕緣膜50例如包含氧化矽膜，亦可包含氣隙。
於積層體15配置有在積層體15內沿X方向及Z方向延伸之配線部LI。配線部LI夾於積層體15。於配線部LI之側壁配置有絕緣膜。於該 絕緣膜之內側配置有導電膜。絕緣膜及導電膜與配線部LI同樣地沿X方向及Z方向延伸。
配線部LI之下端經由基板10而與柱狀部CL內之通道體20(半導體膜)電性連接。配線部LI之上端經由未圖示之接觸部而與周邊電路2電性連接。
於積層體15上配置有複數條位元線BL(例如金屬膜)。複數條位元線BL於X方向上各自隔開，且沿Y方向延伸。
通道體20之上端連接於位元線BL(配線)，通道體20之下端側連接於基板10。各位元線BL沿Y方向延伸。
複數個柱狀部CL將自隔著配線部LI於Y方向上隔開之各個區域分別選擇一個之複數個通道體20連接於共用之1條位元線BL。
於柱狀部CL之上端部配置有汲極側選擇電晶體STD，於下端部配置有源極側選擇電晶體STS。
記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS係電流沿積層體15之積層方向(Z方向)流動之縱型電晶體。
各選擇閘極SGD、SGS作為各選擇電晶體STD、STS之閘極電極(控制閘極)而發揮功能。於各選擇閘極SGD、STS之每一個與通道體20之間，配置有作為各選擇電晶體STD、STS之閘極絕緣膜而發揮功能之絕緣膜。
於汲極側選擇電晶體STD與源極側選擇電晶體STS之間，配置有將各層之電極層WL設為控制閘極之複數個記憶胞MC。
該等複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS藉由通道體20而串聯連接，構成1個記憶體串。藉由將該記憶體串在相對於X-Y面平行之面方向上例如配置成錯位格子狀，而複數個記憶胞MC於X方向、Y方向及Z方向上三維地配置。即，積層體15與記憶胞陣列100重合配置。
本實施形態之半導體記憶裝置可電性自由地進行資料之抹除、寫入，即使切斷電源亦可保存記憶內容。
參照圖5A及圖5B，對實施形態之記憶胞MC之例進行說明。
圖5A及圖5B係實施形態之柱狀部CL之一部分之放大模式性剖視圖。
記憶胞MC例如為電荷捕捉型，具有電極層WL、記憶體膜30、通道體20及核心絕緣膜50。
通道體20作為記憶胞MC中之通道而發揮功能，電極層WL作為記憶胞MC之控制閘極而發揮功能。電荷儲存膜32作為儲存自通道體20注入之電荷之資料記憶層而發揮功能。即，於通道體20與各電極層WL之交叉部分，形成有控制閘極包圍通道之周圍之構造之記憶胞MC。
記憶體膜30例如具有區塊絕緣膜35、電荷儲存膜32及穿隧絕緣膜31。區塊絕緣膜35與電極層WL相接，穿隧絕緣膜31與通道體20相接，於區塊絕緣膜35與穿隧絕緣膜31之間配置有電荷儲存膜32。
區塊絕緣膜35防止儲存於電荷儲存膜32之電荷向電極層WL擴散。
電荷儲存膜32具有複數個捕獲電荷之捕獲位置(trap site)，例如包含氮化矽膜。
穿隧絕緣膜31於自通道體20對電荷儲存膜32注入電荷時，或儲存於電荷儲存膜32之電荷向通道體20擴散時，成為電位障壁。穿隧絕緣膜31例如為氧化矽膜。
或者，亦可使用由一對氧化矽膜夾著氮化矽膜之構造之積層膜(ONO膜)作為穿隧絕緣膜31。當使用ONO膜作為穿隧絕緣膜31時，與氧化矽膜之單層相比，能夠以低電場進行抹除動作。
再者，例如，如圖5B所示，電極層WL亦可具有與絕緣部40及區 塊絕緣膜35相接之絕緣膜40i。絕緣部40例如亦可包含與複數個第2層60b及複數個第4層45b相同之材料。
參照圖6~圖12，對本實施形態之半導體記憶裝置之製造方法之例進行說明。
如圖6所示，於周邊電路2及中間部4之基板10上形成有絕緣膜80。其後，形成貫通絕緣膜80而到達至基板10之溝槽，於溝槽內分別形成絕緣部41、51(第1絕緣部、第2絕緣部)。絕緣部41、51例如包含氧化矽膜。
於Y方向上，絕緣部41之寬度W1大於絕緣部51之上表面之寬度W2。絕緣部41之上表面例如形成為較絕緣部51之上表面低。藉由例如絕緣膜41、51之加工、及伴隨閘極電極52之形成之加工，而使絕緣部41之上表面後退。
於周邊電路2之基板10上，隔著絕緣膜80而形成閘極電極52。於中間部4之絕緣部41上形成閘極電極42。
於閘極電極52與絕緣部51之間的基板10上，形成半導體部54。閘極電極52之上表面高於閘極電極42之上表面。閘極電極52被一對半導體部54夾著。一對半導體部54中之例如一個包含n型雜質，另一個包含p型雜質。
於絕緣部41、51上、閘極電極42、52上及半導體部54上，形成絕緣層81、82。於絕緣層81、82上形成絕緣膜55~58。
絕緣膜55例如用作下述形成接觸部53時之終止膜。絕緣膜56例如用作下述去除形成於周邊電路2之積層體時之終止膜。絕緣膜57例如用作下述去除下層部15s之上表面時之終止膜。絕緣膜58例如用作下述去除形成於周邊電路2之下層部15s時之終止膜。絕緣膜55~58例如包含氧化矽膜及氮化矽膜之任一者。
繼而，去除形成於記憶胞部1之基板10上之絕緣膜55~58等。藉 此，絕緣膜80露出。
記憶胞部1之絕緣膜80部以成為所期望之厚度之方式形成絕緣膜99，於其上形成積層體15之下層部15s。下層部15s係交替地形成複數個第3層45a及複數個第4層45b。下層部15s之最上層之上表面例如與周邊電路2之絕緣膜57之上表面形成於同一平面上。
此時，下層部15s亦一體形成於周邊電路2、中間部4及劃線3之絕緣膜58上。又，以圖1A所示之劃線3為邊界，形成複數個上述記憶胞部1、周邊電路2及中間部4。
如圖7所示，去除形成於周邊電路2、劃線3及中間部4之絕緣膜55上之下層部15s。此時，例如絕緣膜58用作去除下層部15s時之終止膜。
於記憶胞部1之下層部15s之側面形成階梯形狀，於階梯形狀之周邊形成絕緣膜。此時，例如絕緣膜57用作使階梯形狀及絕緣膜之上表面平坦化時之終止膜，於該平坦化時將絕緣膜58去除。且，於平坦化後去除絕緣膜57。
其後，於絕緣膜56上一體形成各積層體45、60。於各積層體45、60交替形成複數個第3層45a(第1層60a)及複數個第4層45b(第2層60b)。於下層部15s上交替形成複數個第3層45a及複數個第4層45b，從而形成積層體15。積層體45之最上層低於各積層體15、60之最上層。
如圖8所示，於各積層體15、60上形成抗蝕劑91。抗蝕劑91一體形成於各積層體15、45、60上。其後，例如使用PEP法(Photo Engraving Process，照相雕刻法)去除抗蝕劑91之一部分，於積層體15、60上之一部分保留抗蝕劑91。
繼而，去除各積層體15、45、60之上層之一部分。例如使用RIE法(Reactive Ion Etching，反應性離子蝕刻)，去除各積層體15、45、 60之各層45a、45b、60a、60b。
此時，形成有抗蝕劑91之部分之積層體15、60未被去除而被保留。因此，形成有抗蝕劑91之部分之積層體15、60之積層數多於未形成抗蝕劑91之部分之積層體15、40、60之積層數。
如圖9所示，去除抗蝕劑91後，於各積層體15、45、60上形成抗蝕劑92。抗蝕劑92一體形成於各積層體15、45、60上。其後，例如使用PEP法而去除抗蝕劑92之一部分，於各積層體15、45、60上之一部分保留抗蝕劑92。此時，抗蝕劑92覆蓋各積層體15、60之積層數較多之部分。
如圖10所示，去除各積層體15、45、60之上層之一部分。例如使用RIE法，將各積層體15、45、60之各層45a、45b、60a、60b分別各去除一層。此時，形成有抗蝕劑92之部分之積層體15、45、60未被去除而被保留。
其後，例如去除抗蝕劑92之側面(細化)。藉此，先前被抗蝕劑92覆蓋之積層體15、45、60之上表面露出。然後，去除包含露出之上表面之各積層體15、45、60之上層之一部分。例如使用RIE法，將各積層體15、45、60之各層45a、45b、60a、60b分別各去除一層。
實施複數次上述抗蝕劑92之側面之去除及各積層體15、45、60之去除。藉此，使各積層體15、45、60之端部形成階梯形狀。再者，上述實施次數為任意。圖2所示之積層體45之積層數取決於上述步驟之實施次數。
如圖11所示，去除形成於各積層體15、45、60上之抗蝕劑92。其後，於各積層體15、45、60上，一體形成抗蝕劑。例如使用PEP法而去除抗蝕劑之一部分，於積層體15、60上之一部分保留抗蝕劑。完全去除積層體45上之抗蝕劑。
繼而，例如使用RIE法而去除各積層體15、45、60之上層之一部 分。其後，去除抗蝕劑之側面。
藉由反覆進行複數次上述步驟，而於周邊電路2露出絕緣膜56。積層體45之積層數少於各積層體15、60之積層數。各積層體15、45、60各自隔開。
如圖12所示，於絕緣膜56上及各積層體15、45、60上形成絕緣層83。絕緣層83一體形成於記憶胞部1、周邊電路2、劃線3及中間部4。作為絕緣層83，例如包含氧化矽膜。
形成於中間部4之絕緣層83之上表面高於形成於周邊電路2之絕緣層83之上表面，且低於形成於記憶胞部1及劃線3之絕緣層83之上表面。
其後，如圖2所示，絕緣層83之上表面例如使用CMP法(Chemical Mechanical Polish，化學機械拋光)與蝕刻法而被平坦化。再者，積層體15、60之最上層膜於蝕刻時被去除。
繼而，將層間膜沈積(deposit)，形成圖4之柱狀部CL。其後，去除積層體15之複數個第3層45a，形成複數個電極層WL(替換處理(replace process))。
此時，複數個電極層WL例如包含金屬，包含與第3層45a不同之材料。其後，如圖2所示，於周邊電路2形成接點，形成圖4所示之位元線BL等，從而形成本實施形態之半導體記憶裝置。再者，形成上述構成後，藉由以劃線3為邊界進行切割，而形成圖1A所示之構成之半導體記憶裝置。藉此，能夠一次形成複數個半導體記憶裝置。
對本實施形態之效果進行說明。
根據本實施形態，積層體45配置於閘極電極42上。閘極電極42配置於絕緣部41上。形成於絕緣部41之上之閘極電極42之上表面低於形成於基板面10上之閘極電極52之上表面。積層體45之積層數少於各積層體15、60之積層數。自Z方向觀察，積層體45與閘極電極42及絕 緣部41重合，與電晶體Tr隔開。藉此，配置於積層體45上之絕緣層83之上表面之平坦性提昇。
例如，存在未於閘極電極42上配置積層體45之情形。此時，配置於閘極電極42上之絕緣層83之上表面低於配置於記憶胞部1、周邊電路2及劃線3之絕緣層83之上表面。即，配置於絕緣部41上之絕緣層83之上表面低於配置於絕緣部41上以外之絕緣層83之上表面。絕緣層83之上表面之較低之部分例如於XY平面內擴展數微米~數十微米。因此，於對絕緣層83之上表面進行加工之步驟中，有可能會使絕緣層83之上表面之平坦性變差。藉此，例如於配線步驟等微影步驟中，可能產生因散焦引起之電路短路或開路、金屬材料殘留於絕緣層83之上表面之較低之部分等問題。
進而，於將相鄰於中間部4之閘極電極(虛設閘極)新配置於基板面10上之情形時，可能產生晶片面積大幅擴大之問題。
相對於此，本實施形態係藉由於閘極電極42上配置積層體45，而可將積層體45上之絕緣層83之上表面形成得較高。因此，容易實現絕緣層83之上表面之平坦化。藉此，能夠不擴大晶片面積而解決上述因散焦引起之電路短路等問題。
除上述以外，根據本實施形態，積層體15之複數個電極層WL包含與第3層45a不同之材料。又，第3層45a包含與第1層60a相同之材料，第4層45b包含與第2層60b相同之材料。因此，積層體45可藉由與積層體60相同之步驟形成，從而能夠不增加步驟數而提昇絕緣層83之上表面之平坦性。
(第2實施形態)
參照圖13，對本實施形態之半導體記憶裝置之構成之例進行說明。
圖13係本實施形態之半導體記憶裝置之模式性剖視圖。
本實施形態與上述實施形態之主要差異係積層體45之構成。因此，對於與上述實施形態相同之部分省略說明。
如圖13所示，積層體45與各積層體15、60之一部分一體配置。積層體45例如與不與接觸部連接之部分之積層體15一體配置。
配置於各積層體15、60之間的積層體45不具有階梯形狀。於各積層體15、60中，較與積層體45一體配置之層更上之層具有階梯形狀。
積層體45之最上層之上表面低於各積層體15、60之最上層之上表面。
於積層體15之與積層體45相連之層中，複數個電極層WL與第3層45a相接。又，第4層45b配置於複數個電極層WL之間，自積層體45至積層體15一體配置。於積層體45之未圖示之形成有記憶胞MC之部分，配置有電極層WL及絕緣部40。例如，於積層體45亦可代替第3層45a而配置電極層WL。
參照圖14~圖19，對本實施形態之半導體記憶裝置之製造方法之例進行說明。
與上述實施形態之製造方法同樣地，如圖6~圖8所示，於周邊電路2及中間部4之基板10形成溝槽，於溝槽內分別形成絕緣部41、51。
於周邊電路2之基板10上，隔著絕緣膜80而形成閘極電極52。於中間部4之絕緣部41上，形成閘極電極42。
於閘極電極52與絕緣部51之間的基板10上，形成半導體部54。閘極電極52被一對半導體部54夾著。
於絕緣部41、51上、閘極電極42、52上及半導體部54上形成絕緣層81、82。於絕緣層81、82上形成絕緣膜55~58。
繼而，去除形成於記憶胞部1之基板10上之絕緣膜55~58等。藉 此，絕緣膜80露出。
記憶胞部1之絕緣膜80以成為所期望之厚度之方式形成絕緣膜99，於其上形成積層體15之下層部15s。此時，下層部15s亦一體形成於周邊電路2、中間部4及劃線3之絕緣膜58上。
繼而，去除形成於周邊電路2、劃線3及中間部4之絕緣膜58上之下層部15s。然後，於記憶胞部1之下層部15s之側面形成階梯形狀。其後，與第1實施形態同樣地，於絕緣膜55上一體形成各積層體45、60。於下層部15s上形成積層體15。
繼而，於各積層體15、45、60上一體形成抗蝕劑91。其後，例如使用PEP法而去除抗蝕劑91之一部分，於積層體60上之一部分保留抗蝕劑91。
繼而，去除各積層體15、45、60之上層之一部分。例如使用RIE法，將各積層體15、45、60之各層45a、45b、60a、60b分別各去除一層。
此時，形成有抗蝕劑91之部分之積層體15、60未被去除而被保留。因此，形成有抗蝕劑91之部分之積層體15、60之積層數多於未形成抗蝕劑91之部分之積層體15、40、60之積層數。積層體45之上表面低於未形成抗蝕劑91之部分之積層體15、60之上表面。
如圖14所示，去除抗蝕劑91後，於各積層體15、60上及其間之積層體45上形成抗蝕劑92。抗蝕劑92一體形成於各積層體15、45、60上後，例如使用PEP法去除抗蝕劑92之一部分，於積層體15、60上保留抗蝕劑92。此時，抗蝕劑92覆蓋各積層體15、60及其間之積層體45上之積層數較多之部分。
如圖15所示，去除積層體45之上層之一部分。例如使用RIE法，將積層體45之各層45a、45b分別各去除一層。
其後，如圖16，例如去除抗蝕劑92之側面。藉此，被抗蝕劑92 覆蓋之積層體45之上表面露出。然後，去除包含露出之上表面之積層體45之上層之一部分。例如使用RIE法，將積層體45之各層45a、45b分別各去除一層。
實施複數次上述抗蝕劑92之側面之去除及積層體45之去除。藉此，積層體45之端部形成階梯形狀。此時，被抗蝕劑92覆蓋之部分未形成階梯。此後，去除抗蝕劑92。
如圖17所示，於各積層體15、60上形成抗蝕劑93。抗蝕劑93一體形成於各積層體15、45、60上後，例如使用PEP法而去除抗蝕劑93之一部分，於各積層體15、60上之一部分保留抗蝕劑93。此時，抗蝕劑93覆蓋各積層體15、60上及其間之積層體45上之積層數較多之部分。
然後，去除各積層體15、45、60之上層之一部分。例如使用RIE法，將各積層體15、45、60之各層45a、45b、60a、60b分別各去除一層。
其後，例如去除抗蝕劑93之側面。藉此，被抗蝕劑93覆蓋之各積層體15、45、60之上表面露出。然後，去除包含露出之上表面之各積層體15、45、60之上層之一部分。例如使用RIE法，將各積層體15、45、60之各層45a、45b、60a、60b分別各去除一層。
實施複數次上述抗蝕劑93之側面之去除及各積層體15、45、60之去除。藉此，各積層體15、60之端部形成階梯形狀。此時，由於積層體45維持與各積層體15、60一體形成之狀態，因此於積層體45未形成階梯形成。其後，去除抗蝕劑93。
如圖18所示，藉由反覆進行數次上述步驟，而於周邊電路2露出絕緣膜56。
形成於記憶胞部1與周邊電路2之間的積層體45例如具有階梯形狀。形成於記憶胞部1與劃線3之間的積層體45與各積層體15、60一體 形成。積層體45之積層數少於各積層體15、60之積層數。
如圖19所示，於絕緣膜56上及各積層體15、45、60上形成絕緣層83。絕緣層83一體形成於記憶胞部1、周邊電路2、劃線3及中間部4。
形成於中間部4之絕緣層83之上表面高於形成於周邊電路2之絕緣層83之上表面，且低於形成於記憶胞部1及劃線3之絕緣層83之上表面。
其後，如圖13所示，絕緣層83之上表面例如使用CMP法與蝕刻而被平坦化。再者，積層體15、60之最上層膜於蝕刻時被去除。其後，沈積層間膜，形成圖4之柱狀部CL。
其後，去除積層體15之複數個第3層45a之一部分，形成複數個電極層WL。
此時，複數個電極層WL例如包含金屬，且包含與複數個第3層45a不同之材料。即，積層體15包含與積層體45不同之材料。
其後，形成接點，形成圖4所示之位元線BL等，從而形成本實施形態之半導體記憶裝置。
對本實施形態之效果進行說明。
根據本實施形態，與上述實施形態同樣地，中間部4之積層體45配置於閘極電極42上。閘極電極42配置於絕緣部41上。形成於絕緣部41之上之閘極電極42之上表面低於形成於基板面10之閘極電極52之上表面。積層體45之高度低於各積層體15、60之高度。藉此，配置於積層體45上之絕緣層83之上表面之平坦性提昇。
進而，根據本實施形態，積層體45與各積層體15、60一體配置。藉此，能夠容易進行形成積層體45之步驟。進而，能夠抑制絕緣層83之上表面之高度之不均，進一步提昇絕緣層83之上表面之平坦性。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧記憶胞部
2‧‧‧周邊電路
3‧‧‧劃線
4‧‧‧中間部
10‧‧‧基板
15‧‧‧積層體
40‧‧‧絕緣部
41‧‧‧絕緣部
42‧‧‧閘極電極
45‧‧‧半導體部
45a‧‧‧第3層
45b‧‧‧第4層
51‧‧‧絕緣部
52‧‧‧閘極電極
53‧‧‧接觸部
54‧‧‧半導體部
55‧‧‧絕緣膜
56‧‧‧絕緣膜
60‧‧‧積層體
60a‧‧‧第1層
60b‧‧‧第2層
81‧‧‧絕緣層
83‧‧‧絕緣層
99‧‧‧絕緣膜
100‧‧‧記憶胞陣列
Tr‧‧‧電晶體
WL‧‧‧電極層

Claims (20)

  1. 一種半導體記憶裝置，其具備：基板、第1積層體、第2積層體及第3積層體，該第1積層體配置於上述基板上，且具有：複數個第1層，其等各自隔開而積層；及複數個第2層，其配置於上述複數個第1層之間；該第2積層體配置於上述基板上，具有較上述第1積層體之積層數更多之積層數，且具有各自隔開而積層之電極層；該第3積層體配置於上述第1積層體與上述第2積層體之間，具有較上述第1積層體之積層數更少之積層數，且具有：第3層，其包含與上述複數個第1層相同之材料；及第4層，其包含與上述複數個第2層相同之材料，且隔著上述第3層而與上述基板隔開。
  2. 如請求項1之半導體記憶裝置，其中上述第1積層體與劃線重合配置，且上述第2積層體與記憶胞陣列重合配置。
  3. 如請求項1之半導體記憶裝置，其進而具備：第1絕緣部，其配置於上述基板與上述第3積層體之間；及第1閘極電極，其配置於上述第1絕緣部與上述第3積層體之間。
  4. 如請求項1之半導體記憶裝置，其中上述第1積層體與上述第3積層體一體配置。
  5. 如請求項4之半導體記憶裝置，其中上述第3層與上述複數個電極層相接。
  6. 如請求項4之半導體記憶裝置，其中上述第4層配置於上述複數 個電極層之間，且自上述第3積層體至上述第2積層體一體配置。
  7. 如請求項1之半導體記憶裝置，其中上述第1積層體、第2積層體及上述第3積層體具有階梯形狀。
  8. 如請求項1之半導體記憶裝置，其中上述第3積層體之下表面高於配置於上述第2積層體之下之上述基板之上表面。
  9. 如請求項1之半導體記憶裝置，其中上述第3積層體之下表面低於上述第1積層體之下表面，且高於上述第2積層體之下表面。
  10. 如請求項1之半導體記憶裝置，其進而具備絕緣層，該絕緣層一體配置於上述第1積層體上、上述第2積層體上及上述第3積層體上，且上述第3積層體上之上述絕緣層之上表面與上述第1積層體之上述絕緣層之上表面及上述第2積層體之上述絕緣層之上表面成為同一平面。
  11. 如請求項3之半導體記憶裝置，其進而具備配置於上述基板上之電晶體，且上述電晶體具有：第2閘極電極，其配置於上述基板上；第2絕緣部，其配置於上述基板上，且相鄰於上述第2閘極電極；及半導體部，其配置於上述第2閘極電極與上述第2絕緣部之間的上述基板上。
  12. 如請求項11之半導體記憶裝置，其中上述第1閘極電極之上表面低於上述第2閘極電極之上表面。
  13. 如請求項11之半導體記憶裝置，其中自上述第1積層體之積層方向觀察，上述第3積層體與上述第1閘極電極重合，與上述電晶 體隔開。
  14. 如請求項11之半導體記憶裝置，其中上述第3積層體配置於上述第2積層體與上述電晶體之間。
  15. 如請求項11之半導體記憶裝置，其中上述第3積層體之下表面高於上述第2閘極電極之上表面。
  16. 如請求項11之半導體記憶裝置，其進而具備絕緣層，該絕緣層一體配置於上述第3積層體上及上述電晶體上，且上述第3積層體上之上述絕緣層之上表面與上述電晶體上之絕緣層之上表面成為同一平面。
  17. 如請求項11之半導體記憶裝置，其中於與上述第1積層體之積層方向相交之第1方向上，上述第1絕緣部之寬度大於上述第2絕緣部之寬度。
  18. 如請求項1之半導體記憶裝置，其中上述第2積層體具有包含與上述第複數個第2層及上述第4層相同之材料之複數個絕緣部。
  19. 如請求項1之半導體記憶裝置，其中上述第2積層體具有：半導體膜，其配置於上述第2積層體內，且沿上述複數個電極層之積層方向延伸；及電荷儲存膜，其配置於上述複數個電極層與上述半導體膜之間。
  20. 一種半導體記憶裝置之製造方法，其具備如下步驟：於基板上形成第1絕緣部及第2絕緣部；於上述第1絕緣部上及相鄰於上述第2絕緣部之基板形成第1閘極電極及第2閘極電極；於上述第1閘極電極上、上述第2閘極電極上及上述基板上，一體形成複數個第3層及複數個第4層； 將上述複數個第3層及上述複數個第4層加工成階梯狀，於上述第1閘極電極上形成第3積層體，且於上述基板上形成積層數多於上述第3積層體之第2積層體，去除形成於上述第2閘極電極上之上述複數個第3層及上述複數個第4層；於上述第2積層體上、上述第3積層體上及上述第2閘極電極上形成絕緣層；及使上述絕緣層之上表面平坦化。
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