TWI390714B - 非揮發性半導體記憶裝置及其製造方法 - Google Patents
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Description
本發明係有關非揮發性半導體記憶裝置及其製造方法，特別係有關一種交替積層複數個絕緣膜及電極膜之非揮發性半導體記憶裝置及其製造方法。
本申請案主張2008年11月5日申請之日本專利申請案第2008-284375號之優先權，該案之全文以引用的方式併入本文中。
先前，快閃記憶體等非揮發性半導體裝置係藉由在矽基板之表面二維積體記憶胞而製作。為降低此種半導體記憶裝置之位元單價、以謀求大容量化，需要記憶胞之高積體化，但近年來此高積體化在成本上、技術上有其困難。
作為突破高積體化界限之技術，提出很多三維積體元件之構思。若將元件不僅積層於平面內而且積層於垂直方向，即使最小加工尺寸一定仍可增加容量。但是，由於一般之三維元件係每層分別需要數次微影步驟，故隨著微影步驟增加之成本增加將抵消藉由矽基板面積縮小之成本降低，即使三維化亦難以降低成本。
鑒於前述問題，本發明者等提出批次加工型三維積層記憶體(例如參照日本特開2007-266143號公報)。在此技術中，係在矽基板上交替積層電極膜與絕緣膜而形成積層體後，在此積層體藉由批次加工而形成貫通孔。並且，在貫通孔之側面上形成電荷蓄積層，並在貫通孔之內部埋入矽，藉此形成矽柱。藉此，在各電極膜與矽柱之交叉部分形成記憶胞。
在此種批次加工型三維積層記憶體中，可以藉由控制各電極膜及各矽柱之電位，自矽柱向電荷蓄積層存取電荷而記錄資訊。依照此技術，可以藉由在矽基板上積層複數個電極膜而降低每1位元之晶片面積，降低成本。又，由於可以批次加工積層體而製作三維積層記憶體，故即使積層數增加，微影步驟之次數亦未增加，可以抑制成本增加。
然而，即使此種批次加工型三維積層記憶體，在積層數增加時，利用批次加工形成貫通孔仍有其困難。因此，需要將貫通孔分為複數次來形成。此時，若在先形成之貫通孔與後形成之貫通孔之間發生錯位則有如下之問題，即，貫通孔彼此之結合部分之截面積變小，矽柱之電阻增加或斷開。
依照本發明之一態樣，係提供一種非揮發性半導體記憶裝置，其特徵係具備：第1積層體，其係複數個絕緣膜及電極膜分別交替積層；第2積層體，其係設置於前述第1積層體上，且複數個絕緣膜及電極膜分別交替積層；貫通孔，其係沿前述第1及第2積層體之積層方向延伸，貫通前述第1及第2積層體；絕緣層，其係形成於前述貫通孔之內面上；及半導體柱，其係埋設於前述貫通孔之內部；且前述貫通孔之形成於前述第2積層體內之第2部分的中心軸，係自前述貫通孔之形成於前述第1積層體內之第1部分的中心軸向與前述積層方向交叉之方向偏離，前述第2部分之下端係位於前述第1部分上端之下方。
依照本發明之另一態樣，係提供一種非揮發性半導體記憶裝置，其特徵係具備：第1積層體，其係複數個絕緣膜及電極膜分別交替積層；第2積層體，其係設置於前述第1積層體上，且複數個絕緣膜及電極膜分別交替積層；貫通孔，其係沿前述第1及第2積層體之積層方向延伸，貫通前述第1及第2積層體；絕緣層，其係形成於前述貫通孔之內面上；及半導體柱，其係埋設於前述貫通孔之內部；且前述貫通孔係具有中心軸相互錯位之複數個部分，前述部分間之結合部分之形狀係曲柄狀。
依照本發明之又一態樣，係提供一種非揮發性半導體記憶裝置之製造方法，其特徵係具備：在基板上將複數個絕緣膜及電極膜分別交替積層而形成第1積層體之步驟；在前述第1積層體形成沿前述第1積層體之積層方向延伸之第1貫通孔之步驟；在前述第1貫通孔內埋入犧牲材之步驟；在前述第1積層體上將複數個絕緣膜及電極膜分別交替積層而形成第2積層體之步驟；在前述第2積層體形成沿前述積層方向延伸並與前述第1貫通孔相連通之第2貫通孔之步驟；以前述第2貫通孔為中介進行蝕刻，除去前述犧牲材之步驟；在前述第1及第2貫通孔之內面上形成絕緣層之步驟；及在前述第1及第2貫通孔之內部埋入半導體材料，形成半導體柱之步驟；且前述第2貫通孔係侵入前述第1積層體之內部而形成。
以下，參照圖式說明本發明之實施形態。
首先，說明本發明之第1實施形態。
圖1(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面；圖2係例示圖1(a)及(b)所示之非揮發性半導體記憶裝置之貫通孔之結合部分的剖面圖。
如圖1(a)、(b)所示，在本實施形態之非揮發性半導體記憶裝置1中係設置矽基板11。在矽基板11之上層部分形成元件分離膜12。又，在矽基板11之上面形成矽氧化膜13，且在此矽氧化膜13上設置包含例如多晶矽之導電膜14。
以下，本說明書中為說明方便而導入XYZ正交座標系。在此座標系中，係令平行於矽基板11上面之方向且相互正交之2方向作為X方向及Y方向，並令與X方向及Y方向此兩者正交之方向，即將矽氧化膜13及導電膜14之積層方向作為Z方向。
在導電膜14上分別交替積層複數個絕緣膜15及電極膜16，而形成積層體ML1。積層體ML1之最下層及最上層係藉由絕緣膜15構成。電極膜16係導電性且包含例如多晶矽，發揮作為裝置1之字元線之作用。又，絕緣膜15係絕緣性且包含例如矽氧化物，發揮作為絕緣電極膜16彼此之層間絕緣膜之作用。
在積層體ML1上分別交替積層複數個絕緣膜17及電極膜18，而形成積層體ML2。積層體ML2之最下層及最上層係藉由絕緣膜17構成。電極膜18係導電性且包含例如多晶矽，發揮作為裝置1之字元線之作用。又，絕緣膜17係絕緣性且包含例如矽氧化物，發揮作為將電極膜18彼此絕緣之層間絕緣膜之作用。
在積層體ML1最上層之電極膜16與積層體ML2最下層之電極膜18之間存在絕緣膜15及17，且前述兩個電極膜間之距離係大於積層體ML1內之電極膜16間之距離及積層體ML2內之電極膜18間之距離。
在積層體ML2上設置例如包含矽氧化物之絕緣膜21，且在此絕緣膜21上設置例如包含矽氧化物之絕緣膜22。在絕緣膜22之下層部分設置複數條沿X方向延伸之選擇閘極電極23。又，在絕緣膜22之上層部分設置複數條沿X方向延伸之源極線30。再者，在絕緣膜22上設置例如包含矽氧化膜之絕緣膜24、包含矽氮化膜之絕緣膜25、及包含矽氧化膜之絕緣膜26，並設置複數條沿Y方向延伸之位元線31。藉由絕緣膜21、22、24、選擇閘極電極23、源極線30及位元線31，形成上部積層體MLU。
源極線30例如藉由鎢(W)形成，位元線31例如藉由銅(Cu)形成。又，在Z方向上位於矽氧化膜13至絕緣膜24間之絕緣膜全部係藉由矽氧化物(SiO2
)形成，位於此兩者間之導電膜係除源極線30及位元線31外，全部係藉由矽(Si)、例如多晶矽形成。所以，矽氧化膜13至絕緣膜24之積層構造係僅藉由矽氧化物及矽形成。並且，導電膜亦可不藉由多晶矽形成而係藉由非晶矽形成。
並且，在上部積層體MLU、積層體ML2及積層體ML1之內部，形成沿Z方向延伸之複數條貫通孔36。貫通孔36係沿X方向及Y方向呈矩陣狀排列，且貫通積層體ML1及ML2。又，在導電膜14之上層部分形成沿Y方向延伸之短長方形之凹部37。凹部37之Y方向兩端部係分別與1條貫通孔36之下端部相連通。藉此，藉由在1個凹部37及沿Y方向相鄰之2條貫通孔36，構成連續之1條U字形管38。
在U字形管38之內面上形成作為絕緣層之記憶體膜40。記憶體膜40例如係ONO膜(Oxide Nitride Oxide film：氧化物-氮化物-氧化物膜)，此ONO膜係自U字形管38之外側亦即接於電極膜16等之側起，依次積層包含矽氧化物之阻隔膜、包含矽氮化物之電荷捕獲膜、及包含矽氧化物之隧道膜。惟，記憶體膜40之膜構造係不限定於此。
又，在U字形管38中形成於導電膜14內之凹部37、形成於積層體ML1內之貫通孔36之部分36a、形成於積層體ML2內之貫通孔36之部分36b、及形成於上部積層體MLU內之貫通孔36之部分36c的下部，在此等之內部係埋入半導體材料例如多晶矽。藉此，在凹部37內形成連接構件41，且在貫通孔36之部分36a、部分36b及部分36c下部之內部埋入矽柱42。連接構件41及矽柱42係一體形成。另一方面，在貫通孔36中部分36c上部之內部埋入金屬而形成導孔43。
藉此，依次串聯連接導孔43、矽柱42、連接構件41、矽柱42及導孔43而形成1條U字形柱45。屬於各U字形柱45之2條導孔43中，一個導孔43係直接連接於源極線30，而另一導孔43係經由埋設於絕緣膜24內之金屬塞44連接於位元線31。亦即，U字形柱45係連接於源極線30與位元線31之間。又，電極膜16及18係在屬於1條U字形柱45之2條矽柱42間加以分斷，且加工為沿X方向延伸之線狀圖案。
並且如前所述，貫通孔36之部分36a~36c係相互連通，整體構成1條貫通孔36。又，貫通孔36之各部分36a~36c之形狀分別係沿Z方向延伸之大致柱狀。並且，各部分36a~36c之形狀亦可分別係越朝下越細之錐狀。再者，部分36b係配置於部分36a之上方，部分36c係配置於部分36b之上方。
並且如圖2所示，部分36b之中心軸Cb係相對於部分36a之中心軸Ca向與Z方向正交之方向，即X方向及Y方向中之至少1方向偏移。換言之，部分36a、36b、36c分別係共有同一中心軸之部分。又，部分36b之下端36bL係位於部分36a之上端36aU之下方。亦即，部分36a與部分36b係重合而形成，結合部分之形狀係呈曲柄狀。藉此，在結合部分形成沿水平方向(X方向或Y方向)延伸之通道。
又，在包含部分36a之中心軸Ca及部分36b之中心軸Cb此兩者之剖面，部分36a與部分36b之結合部分之最小寬度Wab係大於整個貫通孔36之最小寬度Wmin。亦即，在貫通孔36中寬度為最小值Wmin之位置係部分36a與部分36b之結合部分以外之部分。並且，如圖2所示，結合部分之最小寬度Wab係部分36a之側面36aS與部分36b下面之交點A，與部分36b之側面36bS與部分36a上面之交點B之間之距離。
貫通孔36之部分36b與部分36c之位置關係亦與此相同，部分36c之中心軸係自部分36b之中心軸偏移，部分36c之下端係位於部分36b上端之下方，且結合部分之形狀係呈曲柄狀。並且，在包含部分36b之中心軸及部分36c之中心軸此兩者之平面，結合部分之最小寬度係大於整個貫通孔之最小寬度。
在裝置1中係藉由積層體ML1及ML2而構成記憶體部。並且在本實施形態中，雖然係顯示構成記憶體部之積層體係積層體ML1及ML2此兩者之例，但本發明不限定於此，例如記憶體部亦可係沿Z方向排列3個以上之積層體而構成。
在記憶體部中矽柱42作為通道，電極膜16及18作為閘極電極，記憶體膜40之電荷捕獲膜作為電荷蓄積膜，藉此在電極膜16及18與矽柱42之交叉部分形成記憶體電晶體。又，在記憶體部之上方，矽柱42作為通道，選擇閘極電極23作為閘極電極，記憶體膜40作為閘極絕緣膜，藉此在選擇閘極電極23與矽柱42之交叉部分形成選擇電晶體。藉此，在U字形柱45之兩端部設置1對選擇電晶體，在此1對選擇電晶體間串聯連接複數個記憶體電晶體，構成記憶體串。
接著，說明本實施形態之非揮發性半導體記憶裝置之製造方法。
圖3至圖15係例示本實施形態之非揮發性半導體記憶裝置之製造方法之步驟剖面圖，各圖(a)係顯示與位元線延伸之方向正交之剖面(XZ剖面)，各圖(b)係顯示與選擇閘極電極延伸之方向正交之剖面(YZ剖面)。
首先，如圖3(a)及(b)所示，準備矽基板11，在此矽基板11之上層部分形成元件分離膜12。接著，在矽基板11之上面形成矽氧化膜13。此後，在矽氧化膜13上堆積例如多晶矽而形成導電膜14。並且，在導電膜14之上面形成沿Y方向延伸之短長方形凹部37。凹部37係形成複數個，呈矩陣狀排列。
接著，如圖4(a)及(b)所示，在導電膜14上之整個面堆積犧牲材，之後藉由回蝕在凹部37內埋入犧牲材51。犧牲材係使用如下之材料，即，在與形成導電膜14、電極膜16及18(參照圖1)之多晶矽、以及形成絕緣膜15及17(參照圖1)之矽氧化物之間能獲得蝕刻選擇比之材料，例如使用矽氮化物。
接著，如圖5(a)、(b)所示，在導電膜14上分別交替積層複數個絕緣膜15及電極膜16，形成積層體ML1。此時，積層體ML1之最下層及最上層係成為絕緣膜15。接著，藉由RIE(Reactive Ion Etching：反應性離子蝕刻)等之方法，在積層體ML1形成沿Z方向延伸之貫通孔36(參照圖1)之部分36a作為第1貫通孔。此時，部分36a係沿X方向及Y方向呈矩陣狀排列，在Y方向相鄰之2條部分36a到達凹部37之兩端部。之後，在整個面堆積犧牲材，回蝕後使其僅殘留於部分36a內，藉此在部分36a內埋入犧牲材52。犧牲材52係與凹部37內之犧牲材51接觸。
接著，如圖6(a)及(b)所示，形成沿X方向延伸之溝槽71，以便連接積層體ML1之凹部37之正上方區域。溝槽71係形成為如下之深度，即，貫通積層體ML1最下層之電極膜16，但未到達導電膜14。藉此，將積層體ML1之電極膜16加工為沿X方向延伸之線狀圖案，在藉由凹部37相互連通之2條部分36a間加以分斷。接著，在溝槽71內埋入絕緣材料72，藉由回蝕等將上面平坦化。
接著，如圖7(a)及(b)所示，在積層體ML1上分別交替積層複數個絕緣膜17及電極膜18，形成積層體ML2。此時，積層體ML2之最下層及最上層係成為絕緣膜17。
接著，如圖8(a)及(b)所示，藉由RIE等方法，在積層體ML2形成沿Z方向延伸之貫通孔36之部分36b作為第2貫通孔。部分36b係形成於部分36a之正上方區域。藉此，部分36b係與部分36a相連通。此時如圖2所示，部分36b之形成位置係以部分36b之中心軸Cb與部分36a之中心軸Ca一致為目標來決定。但是，實際上儘管有程度之差別，但中心軸Cb係偏離中心軸Ca。
因此，在本實施形態中係將部分36b形成為貫通積層體ML2，到達積層體ML1最上層之絕緣膜15之中途。藉此，部分36a與部分36b之結合部分之形狀係呈曲柄狀，形成沿水平方向延伸之部分。並且，使部分36b侵入積層體ML1最上層之絕緣膜15內之深度係設定為如下之深度，即，在包含中心軸Ca及Cb此兩者之剖面，結合部分之最小寬度Wab大於整個貫通孔36之最小寬度Wmin。並且，在此步驟中，雖然在部分36b之下部露出埋入於部分36a內之犧牲材52，但形成部分36b時犧牲材52係既可蝕刻亦可不蝕刻。
接著，如圖9(a)及(b)所示，在積層體ML2上之整個面堆積犧牲材並進行回蝕，藉此在部分36b內埋入犧牲材53。藉此，犧牲材53係與部分36a內之犧牲材52接觸。
接著，如圖10(a)及(b)所示，形成沿X方向延伸之溝槽73，以便連接積層體ML2之凹部37之正上方區域。溝槽73雖然係形成為貫通積層體ML2最下層之電極膜18之深度，但不需要到達積層體ML1最上層之電極膜16。例如，溝槽73係亦可到達溝槽71之上端部。藉此，將積層體ML2之電極膜18加工為沿X方向延伸之線狀圖案，在藉由凹部37相互連通之2條部分36b間加以分斷。接著，在溝槽73內埋入絕緣材料74，藉由回蝕等將上面平坦化。並且，在記憶體部形成3個以上之積層體之情形，係藉由反覆前述圖7~圖10所示之步驟，在積層體ML2之上方進一步形成積層體。
接著，在最上段之積層體亦即積層體ML2上形成光阻膜(未圖示)，反覆進行以此光阻膜作為掩膜之蝕刻、及此光阻膜之縮小，藉此電極膜16及18在積層體ML1及ML2之端部分別形成階差，將積層體ML1及ML2加工為階梯狀。
接著，如圖11(a)及(b)所示，在積層體ML2上形成絕緣膜21，且在絕緣膜21上形成例如包含多晶矽之電極膜54。並且，將電極膜54加工為沿Y方向分斷且沿X方向延伸之條狀圖案。藉此，形成藉由電極膜54形成且沿X方向延伸之選擇閘極電極23。接著，在選擇閘極電極23間埋入絕緣膜75，藉由回蝕等將上面平坦化。
接著如圖12(a)及(b)所示，在選擇閘極電極23及絕緣膜75上形成例如藉由矽氧化物形成之絕緣膜55。並且藉由RIE等，在包含絕緣膜21、電極膜54及絕緣膜55之積層體形成沿Z方向延伸之貫通孔36之部分36c。此時，部分36c係形成於部分36b之正上方區域。藉此，部分36c係與部分36b連通。
貫通孔36之部分36b與部分36c之結合部分係與部分36a與部分36b之結合部分同樣地形成。亦即，部分36c之形成位置係以部分36c之中心軸與部分36b之中心軸一致為目標來決定，但實際上會多少錯位。因此，將部分36c形成為侵入到積層體ML2最上層之絕緣膜17之中途。藉此，部分36b與部分36c之結合部分之形狀係呈曲柄狀，形成沿水平方向延伸之部分。此時，部分36c侵入積層體ML2最上層之絕緣膜17內之深度係設定為如下之深度，即，在包含部分36c之中心軸及部分36b之中心軸此兩者之剖面，結合部分之最小寬度大於整個貫通孔36之最小寬度Wmin(參照圖2)。
接著，如圖13(a)及(b)所示，以貫通孔36之部分36c為中介進行濕式蝕刻，除去埋入貫通孔36之部分36b內之犧牲材53(參照圖12)、埋入部分36a內之犧牲材52(參照圖12)、埋入凹部37內之犧牲材51(參照圖12)。此時，犧牲材52係在自部分36b內除去犧牲材53後，以部分36b為中介藉由蝕刻而予以除去。又，犧牲材51係在自部分36a內除去犧牲材52後，以部分36a為中介藉由蝕刻而予以除去。藉此，內部形成空洞之U字形管38。
接著如圖14(a)及(b)所示，藉由例如CVD法(Chemical Vapor Deposition法：化學氣相沉積法)在U字形管38之內面上，依次成膜藉由矽氧化物形成之阻隔膜、藉由矽氮化物形成之電荷捕獲膜、及藉由矽氧化物形成之隧道膜，而形成積層阻隔膜、電荷捕獲膜及隧道膜之記憶體膜40。接著，在整個面堆積非晶矽並進行回蝕，藉此在凹部37內、貫通孔36之部分36a內、部分36b內、及部分36c之下部內埋入非晶矽56。然後，亦可進行熱處理使非晶矽56結晶化，而成為多晶矽。
接著如圖15(a)及(b)所示，形成譬如自上方分別到達電極膜16及18、選擇閘極電極23之接觸孔(未圖示)。又，在絕緣膜55之上層部分形成沿X方向延伸之溝槽77，且於絕緣膜55上之整個面堆積例如鎢(W)等之金屬。此時，此金屬亦埋入溝槽77內及貫通孔36之未埋入非晶矽56之部分。並且，將該金屬層之上面藉由CMP等加以平坦化，藉此使該金屬殘留於溝槽77內及貫通孔36內，自絕緣膜55之上面上除去。藉此，在絕緣膜55之上層部分埋設藉由金屬形成且沿X方向延伸之源極線30。又，在貫通孔36之部分36c之上部內形成導孔43。並且，絕緣膜55及75成為絕緣膜22。
接著如圖1(a)及(b)所示，在整個面形成例如包含矽氧化物之絕緣膜24，在絕緣膜24內形成接觸孔，在此接觸孔內埋入金屬並將上面平坦化，藉此形成金屬塞44。接著，在絕緣膜24上形成例如包含矽氮化物之絕緣膜25作為阻擋膜，並在其上形成包含矽氧化物之絕緣膜26作為位元線間絕緣膜。並且，在絕緣膜26形成沿Y方向延伸之溝槽79，在整個面堆積例如銅(Cu)等金屬，藉由CMP等加以平坦化。藉此，在溝槽79內埋入金屬，形成沿Y方向延伸之位元線31。藉此，製造非揮發性半導體記憶裝置1。
接著，說明本實施形態之作用效果。
在本實施形態之非揮發性半導體記憶裝置1中，係在記憶體部形成複數段積層體ML1及ML2，並對每個積層體進行貫通孔之加工。亦即，形成積層體ML1後形成貫通孔36之部分36a，形成積層體ML2後形成貫通孔36之部分36b。藉此，可以超過藉由1次加工可以形成之貫通孔深度，增加電極膜之積層數，提高記憶體電晶體之積體度。但是此方法中係有如下之問題，即，若在部分36a與部分36b之間發生錯位，則在部分36a與部分36b之結合部分矽柱42變細，矽柱42之電阻增加。
因此，本實施形態中在圖8(a)及(b)所示之步驟，形成貫通孔36之部分36b時貫通積層體ML2，侵入到積層體ML1最上層之絕緣膜15之中途。藉此，即使部分36b之中心軸Cb偏離部分36a之中心軸Ca之情形，部分36a與部分36b之結合部分之形狀仍呈曲柄狀，可確保水平方向之電流路徑。其結果，可以防止在部分36a與部分36b之結合部分矽柱42之電阻增大。部分36b與部分36c之結合部分亦係同樣。
特別係本實施形態中，由於如圖2所示在包含中心軸Ca及Cb此兩者之剖面，讓結合部分之最小寬度Wab大於整個貫通孔36之最小寬度Wmin，故可以讓結合部分之最小剖面積大於整個貫通孔36之最小剖面積，可以確實地防止以部分36a與部分36b間之位置偏離為起因，矽柱42之電阻增大。
又，在記憶體部形成複數段之積層體時，假設在每一積層體分別形成記憶體膜並形成矽柱，則步驟數增加，製造成本增加。因此，本實施形態中係在各積層體形成之貫通孔內預先埋入犧牲膜，在形成所有積層體後除去犧牲膜，一起形成記憶體膜及矽柱。藉此，可以抑制伴隨積層體之段數增加而步驟數增加，可以抑制製造成本。
但是此情形，在貫通孔36之部分36a與部分36b之間、及部分36b與部分36c之間發生錯位時，在U字形管38之結合部分貫通孔36之剖面積減小。藉此，想要藉由CVD法形成記憶體膜及矽柱時在結合部分發生阻塞，原料氣體不易到達其下部，成膜性降低。
因此本實施形態中，係如前所述將結合部分形成為曲柄狀，藉此確保結合部分之剖面積，讓CVD之原料氣體到達U字形管38之深處。藉此，可以遍及整個U字形管38良好地形成記憶體膜及矽柱。特別係如前所述讓結合部分之最小寬度大於整個貫通孔36之最小寬度，藉此可以確實地得到此種效果。
再者本實施形態中，係在部分36c亦即貫通孔36之由選擇閘極電極23所包圍之部分的內面上亦形成記憶體膜40。藉此，作為選擇電晶體之閘極絕緣膜可以使用記憶體膜40。其結果，構成選擇電晶體之閘極絕緣膜及矽柱亦可與記憶體部之記憶體膜及矽柱同時形成，可以減少步驟數。
另外本實施形態中，係將連接構件41及矽柱42一體無切縫地形成。因此，在貫通孔36之下部不需要矽彼此的接觸。藉此，可以防止以矽彼此之接觸為起因，矽柱42之電阻增大。
另外依照本實施形態，由於藉由連接構件41將矽柱42之下端部之間連接起來而形成1條U字形柱45，故可以將源極線30作為配置於積層體ML2上方之金屬佈線而形成，而非形成於矽基板11中之擴散層。藉此可以降低源極線之電阻，使資料之讀取變得容易。
接著，說明本發明之第2實施形態。
圖16(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
如圖16(a)及(b)所示，在本實施形態之非揮發性半導體記憶裝置2中，在貫通孔36之部分36c之內面上並非形成記憶體膜40而係形成絕緣膜61。藉此，選擇電晶體之閘極絕緣膜並非係藉由記憶體膜40構成而係藉由另一絕緣膜61構成。絕緣膜61例如係矽氧化膜或矽氮化膜等單層膜。
本實施形態相較於前述第1實施形態，雖然需要將絕緣膜61在與形成記憶體膜40不同之步驟形成，但可以讓絕緣膜61之膜構成成為最適於作為選擇電晶體之閘極絕緣膜。本實施形態之前述以外之構成及作用效果與前述第1實施形態同樣。
接著，說明本發明之第3實施形態。
圖17(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
如圖17(a)及(b)所示，在本實施形態之非揮發性半導體記憶裝置3中，係在矽基板11之上層部分形成沿XY平面擴展之雜質擴散層，此雜質擴散層係作為源極線63。另一方面，在上部積層體MLU內未設置源極線。又，在導電膜14內未設置連接構件41(參照圖1)，貫通孔36係貫通導電膜14而到達源極線63。
藉此，在裝置3中係構成有分別藉由1根矽柱42形成且連接於位元線31與源極線63之間的I字形記憶體串。此時，導電膜14係發揮作為各記憶體串之下部選擇閘極電極之作用。另一方面，設置於上部積層體MLU內之選擇閘極電極23係發揮作為上部選擇閘極之作用。
並且，在導電膜14與積層體ML1之間形成例如包含矽氧化物之絕緣膜64。並且，貫通孔36之位於矽氧化膜13、導電膜14及絕緣膜64內之部分36e，係以與位於積層體ML1內之部分36a不同之步驟形成，部分36e與部分36a之結合部分之形狀與其他結合部分同樣係呈曲柄狀。
本實施形態中與前述第1實施形態同樣，亦係將貫通孔36之各部分間之結合部分形成為曲柄狀，藉此即使增加電極膜之積層數而分複數次來形成貫通孔，仍可防止在結合部分矽柱之電阻增大、以及記憶體膜及矽柱之成膜性降低。又，在貫通孔36之整個內面形成記憶體膜，並使用記憶體膜作為選擇電晶體之閘極絕緣膜，藉此可以將選擇電晶體之閘極絕緣膜與記憶體部之電荷蓄積膜在同一步驟形成。本實施形態之前述以外之構成及作用效果係與前述第1實施形態相同。並且，源極線63之形狀係不限定於平面狀，例如亦可係沿X方向延伸之複數條帶狀。
接著，說明本發明之第4實施形態。
圖18(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
如圖18(a)及(b)所示，本實施形態係組合前述第2實施形態與第3實施形態之實施形態。亦即，在本實施形態之非揮發性半導體記憶裝置4中係與前述第3實施形態同樣，在矽基板11內形成藉由雜質擴散層形成之源極線63，形成I字形記憶體串。又，與前述第2實施形態同樣，在貫通孔36之部分36e及部分36c之內面上，亦即作為下部及上部之選擇電晶體之閘極絕緣膜的部分，並非形成記憶體膜40而係形成絕緣膜61。絕緣膜61係例如矽氧化膜或矽氮化膜等單層膜。本實施形態之前述以外之構成係與前述第1實施形態相同。又，本實施形態之前述以外之作用效果係與前述第2及第3實施形態相同。
接著，說明本發明之第5實施形態。
圖19(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖20係例示圖19(a)及(b)所示之非揮發性半導體記憶裝置之貫通孔之結合部分的剖面圖。
如圖19(a)及(b)以及圖20所示，本實施形態之非揮發性半導體記憶裝置5，相較於前述第1實施形態之非揮發性半導體記憶裝置1(參照圖1)，係在積層體ML1與積層體ML2之間設置導電膜66，且在積層體ML2與上部積層體MLU之間設置導電膜67。導電膜66及67係例如藉由多晶矽形成。並且，貫通孔36之部分36a與部分36b之結合部分係配置於導電膜66內，部分36b與部分36c之結合部分係配置於導電膜67內。
前述構造係例如可以藉由下述步驟製造，即，形成積層體ML1後在積層體ML1上成膜多晶矽膜，形成貫通孔36之部分36a並埋入犧牲材，形成積層體ML2後形成部分36b。此時，部分36b係形成為雖然侵入最初成膜之多晶矽膜內，但未穿透此膜。
並且，使用裝置5時向導電膜66及67施加讓矽柱42成為導通狀態之電位。例如，矽柱42之導電型係n-
型之情形施加正電位。藉此，在貫通孔36之結合部分可以更進一步降低矽柱42之電阻值。本實施形態之前述以外之構成、製造方法、動作及效果係與前述第1實施形態相同。
接著，說明本發明之第6實施形態。
圖21(a)及(b)係例示本實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
如圖21(a)及(b)所示，本實施形態之非揮發性半導體記憶裝置6，相較於前述第3實施形態之非揮發性半導體記憶裝置3(參照圖17)係以下幾點不同，即，貫通孔36未貫通導電膜14，在矽基板11內未設置源極線63，在貫通孔36之內面上未形成記憶體膜40而係形成另一絕緣膜68。因此，非揮發性半導體記憶裝置6中雖然構成有I字形記憶體串，但未形成有下部之選擇電晶體，而僅設置有上部之選擇電晶體。
本實施形態之非揮發性半導體記憶裝置6係1次寫入型(OTP：One Time Programmable)之非揮發性記憶體。若說明動作方法之一例，則係藉由1條位元線31及1條選擇閘極電極23選擇1條矽柱42，並選擇1個字元線(電極膜16或18)而施加高電位。藉此，向選擇之矽柱42與選擇之字元線之間施加高電壓，夾在此兩者間之絕緣膜68受到破壞而形成二極體。其結果，向形成於選擇之矽柱42與選擇之字元線之交叉部分之記憶胞寫入資料。並且，藉由檢測在某記憶胞中絕緣膜是否受到破壞，亦即二極體之整流效果是否得到，以讀取資料。並且，在裝置6中由於係進行破壞寫入，故資料寫入只能係1次。
本實施形態之前述以外之構成及作用效果係與前述第3實施形態相同。亦即，在本實施形態中貫通孔之結合部分亦係形成為曲柄狀，使矽柱之電阻增大受到抑制。並且，亦可使絕緣膜68之種類及膜厚在積層體ML1及ML2內、上層積層體MLU內不同。例如，在記憶胞中寫入資料時受到破壞之絕緣膜亦可較選擇電晶體之閘極絕緣膜薄。
以上，雖然參照實施形態說明本發明，但本發明並不限定於前述實施形態。例如，當業者對前述各實施形態適當進行構成要素之追加、刪除或設計變更，或者進行步驟之追加、省略或條件變更，此等只要具備本發明之宗旨即屬於本發明之範圍。
1．．．非揮發性半導體記憶裝置
11．．．矽基板
12．．．元件分離膜
13．．．矽氧化膜
14．．．導電膜
15．．．絕緣膜
16．．．電極膜
17．．．絕緣膜
18．．．電極膜
21．．．絕緣膜
22．．．絕緣膜
23．．．選擇閘極電極
24．．．絕緣膜
25．．．絕緣膜
26．．．絕緣膜
30．．．源極線
31．．．位元線
36．．．貫通孔
36a．．．貫通孔之部分
36aS．．．36a之側面
36aU．．．36a之上端
36b．．．貫通孔之部分
36bL．．．36b之下端
36bS．．．36b之側面
36c．．．貫通孔之部分
37．．．凹部
38．．．U字形管
40．．．記憶體膜
41．．．連接構件
42．．．矽柱
43．．．導孔
44．．．金屬塞
45．．．U字形柱
51、52．．．犧牲材
53．．．犧牲材
54．．．電極膜
55．．．絕緣膜
56．．．非晶矽
61、64．．．絕緣膜
63．．．源極線
66、67．．．導電膜
68、75．．．絕緣膜
71．．．溝槽
72、74．．．絕緣材料
73．．．溝槽
77．．．溝槽
79．．．溝槽
A、B．．．交點
Ca、Cb．．．中心軸
ML1．．．積層體
ML2．．．積層體
MLU．．．上部積層體
Wmin．．．貫通孔之最小寬度
Wab．．．結合部之最小寬度
圖1(a)及(b)係例示本發明之第1實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖2係例示圖1(a)及(b)所示之非揮發性半導體記憶裝置之貫通孔之結合部分的剖面圖。
圖3(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法的剖面圖。
圖4(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖5(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖6(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖7(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖8(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖9(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖10(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖11(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖12(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖13(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖14(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖15(a)及(b)係例示第1實施形態之非揮發性半導體記憶裝置之製造方法之剖面圖。
圖16(a)及(b)係例示本發明之第2實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖17(a)及(b)係例示本發明之第3實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖18(a)及(b)係例示本發明之第4實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖19(a)及(b)係例示本發明之第5實施形態之非揮發性半導體記憶裝置之剖面圖，係顯示其相互正交之剖面。
圖20係例示圖19(a)及(b)所示之非揮發性半導體記憶裝置之貫通孔之結合部分的剖面圖。
圖21(a)及(b)係例示本發明之第6實施形態之非揮發性半導體記憶裝置的剖面圖，係顯示其相互正交之剖面。
1．．．非揮發性半導體記憶裝置
11．．．矽基板
12．．．元件分離膜
13．．．矽氧化膜
14．．．導電膜
15．．．絕緣膜
16．．．電極膜
17．．．絕緣膜
18．．．電極膜
21．．．絕緣膜
22．．．絕緣膜
23．．．選擇閘極電極
24．．．絕緣膜
25．．．絕緣膜
26．．．絕緣膜
30．．．源極線
31．．．位元線
36．．．貫通孔
36a．．．貫通孔之部分
36b．．．貫通孔之部分
36c．．．貫通孔之部分
37．．．凹部
38．．．U字形管
40．．．記憶體膜
41．．．連接構件
42．．．矽柱
43．．．導孔
44．．．金屬塞
45．．．U字形柱
71．．．溝槽
73．．．溝槽
79．．．溝槽
ML1．．．積層體
ML2．．．積層體
MLU．．．上部積層體
Claims (20)
- 一種非揮發性半導體記憶裝置，其特徵係具備：第1積層體，其係複數個絕緣膜及電極膜分別交替積層；第2積層體，其係設置於前述第1積層體上，且複數個絕緣膜及電極膜分別交替積層；貫通孔，其係沿前述第1及第2積層體之積層方向延伸，貫通前述第1及第2積層體；絕緣層，其係形成於前述貫通孔之內面上；及半導體柱，其係埋設於前述貫通孔之內部；且前述貫通孔之形成於前述第2積層體內之第2部分的中心軸，係自前述貫通孔之形成於前述第1積層體內之第1部分的中心軸向與前述積層方向交叉之方向偏移，前述第2部分之下端係位於前述第1部分上端之下方。
- 如請求項1之非揮發性半導體記憶裝置，其中在包含前述第1部分之中心軸及前述第2部分之中心軸此兩者之剖面，前述第1部分與前述第2部分之結合部分之最小寬度係大於前述貫通孔之最小寬度。
- 如請求項1之非揮發性半導體記憶裝置，其係進一步具備設置於前述第2積層體上，並形成有另一貫通孔之上部積層體；且前述上部積層體係具有：第1絕緣膜；設置於前述第1絕緣膜上之選擇閘極電極；設置於前述選擇閘極電極上之第2絕緣膜；及埋設於前述另一貫通孔內部之另一半導體柱；前述另一貫通孔係貫通前述選擇閘極電極，並與前述貫通孔連通；前述另一貫通孔之中心軸，係自前述貫通孔之前述第2部分之中心軸向與前述積層方向交叉之方向偏移，且前述另一貫通孔之下端係位於前述第2部分上端之下方。
- 如請求項3之非揮發性半導體記憶裝置，其中在包含前述第2部分之中心軸及前述另一貫通孔之中心軸此兩者之剖面，前述第2部分與前述另一貫通孔之結合部分之最小寬度係大於整個前述第2部分及前述另一貫通孔之最小寬度。
- 如請求項1之非揮發性半導體記憶裝置，其中前述第1部分及前述第2部分之形狀分別係越朝下越細之錐狀。
- 如請求項1之非揮發性半導體記憶裝置，其中在前述第1及第2積層體積層之前述絕緣膜係藉由矽氧化物形成，前述電極膜係藉由矽形成。
- 如請求項1之非揮發性半導體記憶裝置，其中前述絕緣層係具有：包含矽氧化物之阻隔膜；包含矽氮化物之電荷捕獲膜；及包含矽氧化物之隧道膜。
- 如請求項1之非揮發性半導體記憶裝置，其係進一步具備設置於前述第1積層體與前述第2積層體間之導電膜。
- 如請求項1之非揮發性半導體記憶裝置，其係進一步具備：複數條源極線，此等係設置於前述第2積層體上，沿與前述積層方向交叉之第1方向延伸，連接於一部分前述半導體柱之上端部；複數條位元線，此等係設置於前述第2積層體上，沿與前述積層方向及前述第1方向此兩者交叉之第2方向延伸，連接於剩餘之前述半導體柱之上端部；及連接構件，其係將上端部連接於前述源極線之1條前述半導體柱之下端部，與上端部連接於前述位元線之另1條前述半導體柱之下端部相互連接。
- 一種非揮發性半導體記憶裝置，其特徵係具備：第1積層體，其係複數個絕緣膜及電極膜分別交替積層；第2積層體，其係設置於前述第1積層體上，且複數個絕緣膜及電極膜分別交替積層；貫通孔，其係沿前述第1及第2積層體之積層方向延伸，貫通前述第1及第2積層體；絕緣層，其係形成於前述貫通孔之內面上；及半導體柱，其係埋設於前述貫通孔之內部；且前述貫通孔係具有中心軸相互錯位之複數個部分，前述部分間之結合部分之形狀係曲柄狀。
- 如請求項10之非揮發性半導體記憶裝置，其中在包含在前述結合部分連通之2個前述部分之中心軸此兩者之剖面，前述結合部分之最小寬度係大於前述貫通孔之最小寬度。
- 如請求項10之非揮發性半導體記憶裝置，其係進一步具備設置於前述第2積層體上，並形成有另一貫通孔之上部積層體；且前述上部積層體係具有：第1絕緣膜；設置於前述第1絕緣膜上之選擇閘極電極；設置於前述選擇閘極電極上之第2絕緣膜；及埋設於前述另一貫通孔內部之另一半導體柱；前述另一貫通孔係貫通前述選擇閘極電極，並與前述貫通孔連通；前述貫通孔與前述另一貫通孔間之結合部分之形狀係曲柄狀。
- 如請求項12之非揮發性半導體記憶裝置，其中在包含構成前述貫通孔最上部之前述部分之中心軸、及前述另一貫通孔之中心軸此兩者之剖面，前述貫通孔與前述另一貫通孔之結合部分之最小寬度，係大於整個構成前述最上部之部分及前述另一貫通孔之最小寬度。
- 如請求項10之非揮發性半導體記憶裝置，其中各前述部分之形狀分別係越朝下越細之錐狀。
- 如請求項10之非揮發性半導體記憶裝置，其中在前述第1及第2積層體積層之前述絕緣膜係藉由矽氧化物形成，前述電極膜係藉由矽形成。
- 如請求項10之非揮發性半導體記憶裝置，其中前述絕緣層係具有：包含矽氧化物之阻隔膜；包含矽氮化物之電荷捕獲膜；及包含矽氧化物之隧道膜。
- 如請求項10之非揮發性半導體記憶裝置，其係進一步具備設置於前述第1積層體與前述第2積層體之間之導電膜。
- 如請求項10之非揮發性半導體記憶裝置，其係進一步具備：複數條源極線，此等係設置於前述第2積層體上，沿與前述積層方向相交叉之第1方向延伸，連接於一部分前述半導體柱之上端部；複數條位元線，此等係設置於前述第2積層體上，沿與前述積層方向及前述第1方向此兩者交叉之第2方向延伸，連接於剩餘之前述半導體柱之上端部；及連接構件，其係將上端部連接於前述源極線之1條前述半導體柱之下端部，與上端部連接於前述位元線之另1條前述半導體柱之下端部相互連接。
- 一種非揮發性半導體記憶裝置之製造方法，其特徵係具備：在基板上將複數個絕緣膜及電極膜分別交替積層而形成第1積層體之步驟；在前述第1積層體形成沿前述第1積層體之積層方向延伸之第1貫通孔之步驟；在前述第1貫通孔內埋入犧牲材之步驟；在前述第1積層體上將複數個絕緣膜及電極膜分別交替積層而形成第2積層體之步驟；在前述第2積層體形成沿前述積層方向延伸並與前述第1貫通孔相連通之第2貫通孔之步驟；以前述第2貫通孔為中介進行蝕刻，除去前述犧牲材之步驟；在前述第1及第2貫通孔之內面上形成絕緣層之步驟；及在前述第1及第2貫通孔之內部埋入半導體材料，形成半導體柱之步驟；且前述第2貫通孔係侵入前述第1積層體之內部而形成。
- 如請求項19之非揮發性半導體記憶裝置之製造方法，其係將前述第2貫通孔侵入前述第1積層體之內部之深度設定為如下之深度，即，在包含前述第1貫通孔之中心軸及前述第2貫通孔之中心軸此兩者之剖面，前述第1貫通孔與前述第2貫通孔之結合部分之最小寬度大於整個前述第1及第2貫通孔之最小寬度。
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