TW201709294A - 半導體裝置及其製造方法 - Google Patents

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Abstract

根據實施形態，半導體裝置包括：基板；積層體，其設置於上述基板上；及積層膜，其具有半導體膜及電荷儲存膜。上述積層體具有：複數個電極膜，其介隔空隙而積層；第1絕緣膜，其設置於上述複數個電極膜之最下層之電極膜與上述基板之間，作為金屬氧化膜、碳化矽膜、或碳氮化矽膜；及第2絕緣膜，其設置於上述複數個電極膜之最上層之電極膜之上，作為金屬氧化膜、碳化矽膜、或碳氮化矽膜。上述半導體膜係於上述積層體內沿上述積層體之積層方向延伸，上述電荷儲存膜設置於上述半導體膜與上述電極膜之間。

Description

半導體裝置及其製造方法 [相關申請案]
本申請案享有以美國臨時專利申請案62/203,046號(申請日：2015年8月10日)及美國專利申請案15/003,919號(申請日：2016年l月22日)為基礎申請案之優先權。本申請案藉由參照該等基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體裝置及其製造方法。
於基板上積層有複數個電極膜之構造之三維記憶體元件中，可將上下相鄰之金屬膜之間設為空隙。該空隙可藉由將犧牲膜蝕刻並去除而形成。不作為此時之蝕刻對象之膜必須由適當之材料而形成。
本發明之實施形態提供一種可容易地形成空隙之半導體裝置及其製造方法。
實施形態之半導體裝置包括：基板；積層體，其設置於上述基板上；及積層膜，其具有半導體膜及電荷儲存膜。上述積層體具有：複數個電極膜，其介隔空隙而積層；第1絕緣膜，其設置於上述複數個電極膜中之最下層之電極膜與上述基板之間，作為金屬氧化膜、碳化矽膜、或碳氮化矽膜；及第2絕緣膜，其設置於上述複數個電極膜中之最上層之電極膜之上，作為金屬氧化膜、碳化矽膜、或碳氮化矽膜。上述半導體膜係於上述積層體內沿上述積層體之積層方向延伸， 上述電荷儲存膜設置於上述半導體膜與上述電極膜之間。
1‧‧‧記憶體單元陣列
2‧‧‧階梯構造部
10‧‧‧基板
20‧‧‧半導體膜
20a‧‧‧覆蓋膜
20b‧‧‧半導體膜
30‧‧‧記憶體膜
31‧‧‧穿隧絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧阻擋絕緣膜
34‧‧‧第1阻擋膜
35‧‧‧第2阻擋膜
40‧‧‧空隙
40a‧‧‧端部
40b‧‧‧空隙之與柱狀部外周相鄰之部分
41‧‧‧絕緣膜
42‧‧‧絕緣膜
43‧‧‧絕緣膜
44‧‧‧空隙
45‧‧‧遮罩層
47‧‧‧絕緣膜
50‧‧‧芯膜
63‧‧‧絕緣膜
64‧‧‧犧牲膜
65‧‧‧狹縫
70‧‧‧電極膜
71‧‧‧第1犧性膜
72‧‧‧第2犧牲膜/絕緣膜
81‧‧‧半導體區域
83‧‧‧絕緣膜
85‧‧‧通孔(插頭)
100‧‧‧積層體
110‧‧‧覆蓋膜
110a‧‧‧狹縫
111‧‧‧抗蝕劑膜
111a‧‧‧狹縫
120‧‧‧絕緣層
130‧‧‧犧牲層
131‧‧‧空腔
BG‧‧‧後閘極
BL‧‧‧位元線
Cb‧‧‧接觸部
CL‧‧‧柱狀部
LI‧‧‧導電部
MC‧‧‧記憶體單元
MH‧‧‧記憶體孔
SL‧‧‧源極層
ST‧‧‧狹縫
STD‧‧‧漏極側選擇電晶體
STS‧‧‧源極側選擇電晶體
X、Y、Z‧‧‧方向
圖1係實施形態之半導體裝置之模式俯視圖。
圖2係實施形態之半導體裝置之記憶體單元陣列之模式立體圖。
圖3係實施形態之半導體裝置之記憶體單元陣列之模式剖視圖。
圖4係圖3之一部分之放大剖視圖。
圖5係實施形態之半導體裝置之階梯構造部之模式剖視圖。
圖6~圖19係表示實施形態之半導體裝置之製造方法之模式剖視圖。
圖20係實施形態之半導體裝置之記憶體單元陣列之模式剖視圖。
圖21~圖27B係表示實施形態之半導體裝置之製造方法之模式剖視圖。
圖28係實施形態之半導體裝置之記憶體單元陣列之模式剖視圖。
圖29~圖34係表示實施形態之半導體裝置之製造方法之模式剖視圖。
圖35係實施形態之半導體裝置之記憶體單元陣列之模式剖視圖。
圖36A~圖44係表示實施形態之半導體裝置之製造方法之模式剖視圖。
以下，參照附圖，對實施形態進行說明。此外，於各附圖中，對相同要素標註相同符號。
於實施形態中，作為半導體裝置，例如，對具有三維構造之記憶體單元陣列之半導體記憶裝置進行說明。
圖1係例示實施形態之半導體裝置之平面佈局之模式圖。
實施形態之半導體裝置具有記憶體單元陣列1及階梯構造部2，該階梯構造部2設置於記憶體單元陣列1之外側之區域。記憶體單元陣列1及階梯構造部2設置於相同之基板上。
首先，對記憶體單元陣列1進行說明。
圖2係記憶體單元陣列1之模式立體圖。
於圖2中，將相對於基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(積層方向)。
如圖2所示，記憶體單元陣列1具有：基板10；積層體100，其設置於基板10之主面上；複數個柱狀部CL；複數個導電部LI；及上層配線，其設置於積層體100之上。於圖2中，作為上層配線，表示例如位元線BL與源極層SL。
柱狀部CL形成為於積層體100內沿積層方向(Z方向)延伸之圓柱或橢圓柱狀。導電部LI於上層配線與基板10之間，於積層體100之積層方向(Z方向)及X方向擴展，且將積層體100於Y方向上分離。
複數個柱狀部CL例如鋸齒地排列。或者，複數個柱狀部CL亦可沿著X方向及Y方向而正方格子地排列。
於積層體100上，設置有複數個位元線(例如金屬膜)BL。複數個位元線BL於X方向上相互分離，各位元線BL沿Y方向延伸。
柱狀部CL之上端經由接觸部Cb而與位元線BL連接。自藉由導電部LI而於Y方向上分離之各區域(區塊)一個一個地選擇出之複數個柱狀部CL連接於共用之l根位元線BL。
圖3係積層體100、柱狀部CL、及導電部LI之模式剖視圖。圖3所示之Y方向及Z方向與圖2所示之Y方向及Z方向對應。
積層體100具有積層於基板10之主面上之複數個電極膜70。複數 個電極膜70介隔空隙40而以特定週期於相對於基板10之主面垂直之方向(Z方向)上積層。
電極膜70為金屬膜，例如為包含鎢作為主成分之鎢膜。
於基板10之主面與最下層之電極膜70之間，設置有絕緣膜41。絕緣膜41與基板10之主面(表面)及最下層之電極膜70相接。
於最上層之電極膜70上設置有絕緣膜42，於該絕緣膜42上設置有絕緣膜43。最上層之電極膜70與絕緣膜42相接。
圖4係圖3中之一部分之放大剖視圖。
柱狀部CL為具有記憶體膜30、半導體膜20、絕緣性之芯膜50之積層膜。半導體膜20於積層體100內沿積層方向(Z方向)管狀地延伸。記憶體膜30設置於電極膜70與半導體膜20之間，且自外周側包圍半導體膜20。芯膜50設置於管狀之半導體膜20之內側。
半導體膜20之上端經由圖2所示之接觸部Cb而與位元線BL電性連接。
記憶體膜30具有穿隧絕緣膜31、電荷儲存膜32、阻擋絕緣膜33。電荷儲存膜32、穿隧絕緣膜31、及半導體膜20沿積層體100之積層方向連續地延伸。於電極膜70與半導體膜20之間，自電極膜70側起依序設置有阻擋絕緣膜33、電荷儲存膜32、及穿隧絕緣膜31。
穿隧絕緣膜31與半導體膜20相接。電荷儲存膜32設置於阻擋絕緣膜33與穿隧絕緣膜31之間。
半導體膜20、記憶體膜30、及電極膜70構成記憶體單元MC。於圖4中用虛線模式地表示1個記憶體單元MC。記憶體單元MC具有電極膜70隔著記憶體膜30包圍半導體膜20之周圍之垂直型電晶體構造。
於該垂直型電晶體構造之記憶體單元MC中，半導體膜20作為通道而發揮功能，電極膜70作為控制閘極而發揮功能。電荷儲存膜32作為儲存自半導體膜20注入之電荷之資料記憶層而發揮功能。
實施形態之半導體記憶裝置為如下之非易失性半導體記憶裝置，即，可電性地自由地進行資料之刪除、寫入，且即便切斷電源亦可保存記憶內容。
記憶體單元MC例如為電荷捕獲型之記憶體單元。電荷儲存膜32係於絕緣性之膜中具有多數個捕獲電荷之捕獲位置之膜，例如，包含氮化矽膜。或者，電荷儲存膜32亦可為由絕緣體包圍周圍之浮動電極。
穿隧絕緣膜31於自半導體膜20向電荷儲存膜32注入電荷時，或將儲存於電荷儲存膜32之電荷向半導體膜20擴散時成為電位障壁。穿隧絕緣膜31例如包含氧化矽膜。
阻擋絕緣膜33防止儲存於電荷儲存膜32之電荷向電極膜70擴散。又，阻擋絕緣膜33抑制刪除動作時之來自電極膜70之電子之反向穿隧效應(back tunneling)。
阻擋絕緣膜33具有第1阻擋膜34及第2阻擋膜35。第1阻擋膜34例如為氧化矽膜，且與電荷儲存膜32相接。第2阻擋膜35設置於第1阻擋膜34與電極膜70之間，且與電極膜70相接。
第2阻擋膜35係介電常數較氧化矽膜更高之膜，例如為金屬氧化膜。例如，第2阻擋膜35為氧化鋯膜、氧化鉿膜、或氧化鋁膜。此外，於本說明書中，所謂金屬氧化膜，係指包含金屬氧化物作為主成分之膜，例如並不排除包含起因於成膜方法等之其他元素。
如圖2所示，於柱狀部CL之上端部設置有漏極側選擇電晶體STD，於下端部設置有源極側選擇電晶體STS。例如最下層之電極膜70作為源極側選擇電晶體STS之控制閘極而發揮功能。例如最上層之電極膜70作為漏極側選擇電晶體STD之控制閘極而發揮功能。
如圖1所示，於漏極側選擇電晶體STD與源極側選擇電晶體STS之間，設置有複數個記憶體單元MC。該等複數個記憶體單元MC、漏 極側選擇電晶體STD、及源極側選擇電晶體STS經由半導體膜20而串聯連接，且構成1個記憶體串。該記憶體串於相對於X-Y面平行之面方向上例如鋸齒地配置，複數個記憶體單元MC於X方向、Y方向及Z方向上三維地設置。
於將積層體100於Y方向上分離之導電部LI之Y方向之兩側壁，如圖3所示，設置有絕緣膜63。絕緣膜63設置於積層體100與導電部LI之間。
導電部LI係例如包含鎢作為主成分之金屬膜。該導電部LI之上端與設置於積層體100之上之圖2所示之源極層SL連接。導電部LI之下端如圖3所示，與基板10相接。又，半導體膜20之下端與基板10相接。基板10例如為摻雜著雜質且具有導電性之矽基板。因此，半導體膜20之下端可經由基板10及導電部LI，而與源極層SL電性連接。
於導電部LI之下端所到達之基板10之表面，如圖3所示，形成有半導體區域81。與複數個導電部LI對應而設置有複數個半導體區域81。複數個半導體區域81包含p型之半導體區域81與n型半導體區域81。p型之半導體區域81於刪除動作時，經由基板10而將電洞供給至半導體膜20。於讀出動作時，自導電部LI經由n型半導體區域81、及基板10而將電子供給至半導體膜20。
藉由對隔著絕緣膜41而設置於基板10之表面(主面)上之最下層之電極膜70賦予之電位控制，而對半導體區域81與半導體膜20之下端之間之基板10之表面誘發通道，從而可於半導體區域81與半導體膜20之下端之間流通電流。
最下層之電極膜70作為用以對基板10之表面誘發通道之控制閘極而發揮功能，絕緣膜41作為閘極絕緣膜而發揮功能。由於基板10之表面與最下層之電極膜70之間並非空隙，而係介電常數較空氣更高之絕緣膜41，故可實現最下層之電極膜70與基板10之表面之電容耦合之 高速驅動。
例如，絕緣膜41為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。絕緣膜41中所使用之金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中之至少任一者。
另一方面，於積層方向(Z方向)上相鄰之記憶體單元之控制閘極(電極膜70)之間形成有空隙40。因此，可抑制於積層方向上相鄰之電極膜70間之電容耦合引起之臨限值變動等相鄰單元間干擾。
其次，對階梯構造部2進行說明。
於積層體100中，於最上層之電極膜70之上設置有絕緣膜42及絕緣膜43。絕緣膜42、43為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。絕緣膜42、43中所使用之金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(Zr㊣O)、及氧化鉿(HfO)中之至少任一者。絕緣膜42與絕緣膜43包含相同之材料。或者，絕緣膜42與絕緣膜43亦可為不同之材料。
圖5係階梯構造部2之模式剖視圖。
於階梯構造部2亦設置有包含複數個電極膜70之積層體100。然而，於階梯構造部2中，於電極膜70之間設置有絕緣膜72，並非空隙40。絕緣膜72例如為包含氧化矽作為主成分之氧化矽膜。
包含該等複數個電極膜70及複數個絕緣膜72之積層體100之一部分如圖5所示加工為階梯狀。
層間絕緣膜83覆蓋階梯構造部2。於階梯構造部2之上設置有複數個通孔(插頭)85。各通孔85貫通層間絕緣膜83及各段之絕緣膜72，到達各段之電極膜70。
通孔73由包含金屬之導電膜形成，各通孔73與各段之電極膜70電性連接。各通孔73與設置於積層體100之上之未圖示之上層配線連接。
階梯構造部2之各層之電極膜70與記憶體單元陣列1之各層之電極膜70一體地連接。因此，記憶體單元陣列1之電極膜70經由階梯構造部2之通孔85而與上層配線連接。該上層配線例如與形成於基板10之表面之控制電路連接，該控制電路控制記憶體單元陣列1之動作。
其次，參照圖6~圖17，對實施形態之記憶體單元陣列1之形成方法進行說明。
如圖6所示，於基板10上形成積層體100。基板10例如為半導體基板，為矽基板。
於基板10之主面(表面)形成絕緣膜41，於該絕緣膜41之上，交替地積層第1犧牲膜71與第2犧牲膜72。重複將第1犧牲膜71與第2犧牲膜72交替地積層之步驟，於基板10上形成複數個第1犧牲膜71與複數個第2犧牲膜72。例如，第1犧牲膜71為氮化矽膜，第2犧牲膜72為氧化矽膜。
於絕緣膜41上形成最下層之第1犧牲膜71，於該最下層之第1犧牲膜71上形成最下層之第2犧牲膜72。
於最上層之第1犧牲膜71上形成絕緣膜42。最上層之第1犧牲膜71形成於最上層之第2犧牲膜72與絕緣膜42之間。
絕緣膜41及絕緣膜42由上述之材料形成。
其次，如圖7所示，於積層體100形成複數個記憶體孔MH。記憶體孔MH由使用未圖示之遮罩之RIE(Reactive Ion Etching，反應性離子蝕刻)法形成。記憶體孔MH貫通積層體100，到達基板10。
將複數個第1犧牲膜(氮化矽膜)71及複數個第2犧牲膜(氧化矽膜)72例如藉由使用包含氟之氣體之RIE法，不切換氣體地連續地蝕刻。如此可實現高產能處理。
於記憶體孔MH之側面及底部，如圖8所示形成記憶體膜30，於該記憶體膜30之內側，如圖9所示形成覆蓋膜20a。
如圖10所示，於積層體100之上表面上形成遮罩層45，藉由RIE法，將形成於記憶體孔MH之底部之覆蓋膜20a及記憶體膜30去除。該RIE時，形成於記憶體孔MH之側面之記憶體膜30由覆蓋膜20a覆蓋而被保護。因此，形成於記憶體孔MH之側面之記憶體膜30不受RIE之損害。
將遮罩層45去除之後，如圖11所示，於記憶體孔MH內形成半導體膜20b。半導體膜20b形成於覆蓋膜20a之側面、及基板10露出之記憶體孔MH之底部。
覆蓋膜20a及半導體膜20b例如作為非晶矽膜而形成之後，藉由熱處理結晶化為多晶矽膜。覆蓋膜20a與半導體膜20b一同構成上述半導體膜20之一部分。
於半導體膜20b之內側，如圖12所示，形成芯膜50，由此，形成柱狀部CL。
圖12所示之堆疊於絕緣膜42上之各膜係藉由CMP(Chemical Mechanical Polishing，化學機械拋光)或回蝕而去除。其後，如圖13所示，於絕緣膜42上形成絕緣膜43。絕緣膜43覆蓋構成柱狀部CL之積層膜之上端。絕緣膜43由上述材料形成。
且，藉由使用未圖示之遮罩之RIE法，於包含絕緣膜43、42、犧牲膜71、72、及絕緣膜41之積層體100形成複數個狹縫ST形成。如圖13所示，狹縫ST貫通積層體100而到達基板10。與形成記憶體孔MH時同樣地，複數個第1犧牲膜(氮化矽膜)71及複數個第2犧牲膜(氧化矽膜)72例如藉由使用含氟之氣體之RIE法而連續地被蝕刻。
於露出於狹縫ST之底部之基板10中，藉由離子注入法而注入雜質，於狹縫ST之底部之基板10之表面，形成p型或n型半導體區域81。
其次，藉由通過狹縫ST而供給之蝕刻液，將第1犧牲膜71去除。 藉由第1犧牲膜71之去除，如圖14所示，於上下相鄰之第2犧牲膜72之間形成空隙44。
例如，利用包含磷酸之蝕刻液，而將作為氮化矽膜之第1犧牲膜71去除。
相對於第2犧牲膜(氧化矽膜)72、絕緣膜(金屬氧化膜、SiC膜、或SiCN膜)41、42、43、及基板(矽基板)10，第1犧牲膜(氮化矽膜)71之蝕刻選擇比高出許多。即，第2犧牲膜72、絕緣膜41、42、43、及基板10相對於磷酸具有較高之蝕刻耐性，不被蝕刻而保留。
例如，若將由電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成之SiN相對於磷酸之蝕刻速率設為1，則SiC、SiCN、TaO、ZrO、及HfO相對於磷酸之蝕刻速率為1/30以下。
又，由於設置於柱狀部CL之最外周之阻擋膜35為金屬氧化膜，故藉由通過空隙44滲入而來之磷酸所引起之柱狀部CL之側面之蝕刻得到抑制。
進而，由於柱狀部CL之上端由絕緣膜43覆蓋，故亦可抑制來自柱狀部CL之上端側之蝕刻。
介隔空隙44而積層之複數個第2犧牲膜72由柱狀部CL支持。又，柱狀部CL之下端由基板10支持，上端由絕緣膜42、43支持。
將第1犧牲膜71去除之後，於空隙44形成電極膜70。例如，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成電極膜70。通過狹縫ST而來源氣體滲入至空隙44，於空隙44堆疊電極膜70。
如圖15所示，於第2犧牲膜72之間形成電極膜70。第2犧牲膜72與電極膜70交替地積層，而形成包含複數個電極膜70與複數個第2犧牲膜72之積層體100。
其次，藉由通過狹縫ST而供給之蝕刻液，將第2犧牲膜72去除。藉由第2犧牲膜72之去除，如圖16所示，於上下相鄰之電極膜70之間 形成空隙40。
例如，利用包含氫氟酸之蝕刻液，而將作為氧化矽膜之第2犧牲膜72去除。
相對於電極膜70、絕緣膜41、42、43、及基板10，而第2犧牲膜72之蝕刻選擇比高出許多。即，電極膜70、絕緣膜41、42、43、及基板10具有相對於氫氟酸較高之蝕刻耐性，不被蝕刻而保留。
例如，若將由電漿CVD法而形成之SiO2相對於氫氟酸之蝕刻速率設為1，則SiC、SiCN、TaO、ZrO、及HfO相對於磷酸之蝕刻速率為1/30以下。
又，由於設置於柱狀部CL之最外周之阻擋膜35為金屬氧化膜，故藉由通過空隙40滲入而來之氫氟酸所引起之柱狀部CL之側面之蝕刻得到抑制。
進而，由於柱狀部CL之上端由絕緣膜43覆蓋，故來自柱狀部CL之上端側之蝕刻亦可得到抑制。
介隔空隙40而積層之複數個電極膜70由柱狀部CL支持。
形成空隙40之後，如圖17所示，於狹縫ST之側面及底部形成絕緣膜63。
覆蓋範圍低之絕緣膜63封閉空隙40之狹縫ST側之開口。空隙40內不由絕緣膜63填埋。
利用RIE法將形成於狹縫ST之底部之絕緣膜63去除之後，於狹縫ST內，如圖3所示埋入導電部LI。導電部LI之下端經由半導體區域81而與基板10連接。然後，形成圖2所示之位元線BL、或源極層SL等。
亦於圖5所示之階梯構造部2之積層體100形成未圖示之狹縫，藉由該狹縫而將第1犧牲膜71去除，形成電極膜70。
於形成於階梯構造部2之積層體100之狹縫內填埋例如抗蝕劑膜之狀態下，對記憶體單元陣列1之第2犧牲膜72進行蝕刻。因此，不於 階梯構造部2之積層體100之電極膜70間形成空隙，而絕緣膜(氧化矽膜)72保留。
電極膜70並不限定於藉由犧牲膜之置換而形成，亦可於形成記憶體孔MH之前積層於基板10上。
即，作為積層體100，將電極膜70與犧牲膜(氧化矽膜)72於基板10上交替地積層。如圖18所示，於基板10之主面上形成絕緣膜41，於該絕緣膜41上形成最下層之電極膜70。於該最下層之電極膜70之上，犧牲膜72與電極膜70交替地積層。於最上層之電極膜70上形成絕緣膜42，於該絕緣膜42上形成絕緣膜43。
相對於該積層體100，形成記憶體孔MH及柱狀部CL，進而如圖18所示形成狹縫ST。
然後，藉由通過狹縫ST而供給之蝕刻液，將第2犧牲膜72去除。藉由第2犧牲膜72之去除，如圖19所示，於上下相鄰之電極膜70之間形成空隙40。
例如，利用包含氫氟酸之蝕刻液，將作為氧化矽膜之第2犧牲膜72去除。電極膜70、絕緣膜(金屬氧化膜、SiC膜、或SiCN膜)41、42、43、及基板10不被蝕刻而保留。
此後，於狹縫ST內，形成絕緣膜63及導電部LI。
於對圖18所示之記憶體單元陣列之犧牲膜72進行蝕刻之步驟時，圖5所示之階梯構造部2之犧牲膜(絕緣膜)72不被蝕刻而保留。
以下，對實施形態之半導體裝置中之記憶體單元陣列之其他例進行說明。
圖20係與圖3相同之模式剖視圖。
於圖20所示之例中，導電部LI之側面與積層體100之間亦被空隙化。於導電部LI之側面與積層體100之間，形成有沿著積層方向及紙面深度方向(圖2中之X方向)延伸之狹縫65。狹縫65與空隙40相連。
於絕緣膜43上設置有絕緣膜47，該絕緣膜47之一部分封閉狹縫65之上端。藉由例如形成覆蓋範圍低之氧化矽膜作為絕緣膜47，而防止狹縫65內由絕緣膜47填埋。
上下相鄰之電極膜70之導電部LI側之端部彼此不經由絕緣膜之表面而相連。因此，可防止由於該絕緣膜之表面產生之遷移所引起之電極膜70間之短路。
其次，參照圖21~圖27B，對圖20所示之記憶體單元陣列之形成方法進行說明。
作為積層體100，將電極膜70與犧牲膜(氧化矽膜)72交替地積層於基板10上。如圖21所示，於基板10之主面上形成絕緣膜41，於該絕緣膜41上形成最下層之電極膜70。於該最下層之電極膜70之上，犧牲膜72與電極膜70交替地積層。於最上層之電極膜70上形成絕緣膜42，於該絕緣膜42上形成絕緣膜43。
相對於該積層體100，形成記憶體孔MH及柱狀部CL，進而形成狹縫，於該狹縫內形成犧牲膜64及導電部LI。
犧牲膜64形成於狹縫之側面及底部，將底部之犧牲膜64去除之後，於狹縫內埋入導電部LI。於導電部LI之側面形成犧牲膜64。
犧牲膜64例如為BSG(Boron-Silicate Glass，硼矽玻璃)膜、或氮化矽膜。或者，犧牲膜64為形成於導電部LI之側面之氧化矽膜與形成於該氧化矽膜之側面之氮化矽膜之積層膜。
於積層體100之上表面上，如圖22B所示，形成覆蓋膜110。圖22A係圖22B之俯視圖。覆蓋膜110覆蓋導電部LI之上端及犧牲膜64之上端。導電部LI之上端及犧牲膜64之上端與覆蓋膜110相接。
覆蓋膜110為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。覆蓋膜110中所使用之金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中之至少任一者。
於覆蓋膜110之上，如圖23A所示，形成抗蝕劑膜111。於該抗蝕劑膜111選擇性地形成狹縫111a，於該狹縫111a之底部露出覆蓋膜110之一部分。
圖23B係圖23A中之A-A'剖視圖。
狹縫111a沿著相對於導電部LI延伸之方向(圖2之X方向)交叉之方向(圖2之Y方向)延伸。
利用將該抗蝕劑膜111作為遮罩之蝕刻，如圖24A所示，於覆蓋膜110形成狹縫110a。
圖24B係圖24A中之A-A'剖視圖。
狹縫110a沿著相對於導電部LI延伸之方向(圖2之X方向)交叉之方向(圖2之Y方向)延伸。複數個狹縫110a於導電部LI延伸之方向相互隔開而排列。於狹縫110a之底部，露出導電部LI之一部分及犧牲膜64之一部分。
然後，將犧牲膜64蝕刻而去除。自露出於狹縫110a之犧牲膜64之上端由蝕刻液而進行之蝕刻進展。
於犧牲膜64為氮化矽膜之情況下，可利用包含磷酸之蝕刻液將氮化矽膜去除。於犧牲膜64為氧化矽膜或BSG膜之情況下，可利用包含氫氟酸之蝕刻液將該等膜去除。
相對於導電部LI、電極膜70、絕緣膜41、42、43、覆蓋膜110、及基板10，犧牲膜64之蝕刻選擇比高出許多。即，導電部LI、電極膜70、絕緣膜41、42、43、覆蓋膜110、及基板10具有相對於磷酸及氫氟酸較高之蝕刻耐性，不被蝕刻而保留。
將犧牲膜64去除，如圖25B所示，於導電部LI之側面與積層體100之間形成狹縫65。
圖25B係圖25A之A-A'剖視圖，表示無覆蓋膜110之狹縫110a之下方之積層體100之截面。
圖26係圖25A之B-B'剖視圖，表示由覆蓋膜110覆蓋之區域之積層體100之截面。
蝕刻自於覆蓋膜110之狹縫110a露出之犧牲膜64之上端側向深度方向進展，並且由蝕刻液引起之犧牲膜64之腐蝕亦於導電部LI延伸之方向(X方向)上進展。
如圖25A及圖26所示，導電部LI之上表面之一部分與選擇性地保留之覆蓋膜110相接。藉由狹縫65之形成而導電部LI失去來自積層體100之支持，導電部LI之上端與下端分別由覆蓋膜110與基板10支持，導電部LI不會倒塌。
於電極膜70間之犧牲膜72為與導電部LI之側面之犧牲膜64相同之材料之情況下，於犧牲膜64之蝕刻時，亦可繼續將犧牲膜72去除。於該情況下，有柱狀部CL之上部長時間曝露於蝕刻液中，導致被蝕刻之虞。藉由調整犧牲膜64之蝕刻時之時間，可於至少柱狀部CL之周圍保留電極膜70間之犧牲膜72。
電極膜70間之犧牲膜72可於形成狹縫65之後，藉由通過該狹縫65而供給之蝕刻液去除。藉由犧牲膜72之去除，如圖27B所示，於上下相鄰之電極膜70之間，形成通向狹縫65之空隙40。
圖27B係圖27A之A-A'剖視圖。
例如，利用包含氫氟酸之蝕刻液，將作為氧化矽膜之犧牲膜72去除。覆蓋膜110、電極膜70、絕緣膜41、42、43、及基板10不被蝕刻而保留。
於形成空隙40之後，如圖20所示，將覆蓋範圍低之絕緣膜47形成於覆蓋膜110上及絕緣膜43上，利用該絕緣膜47之一部分封閉狹縫65之上端。
其次，圖28係記憶體單元陣列之又一例之模式剖視圖。
圖28所示之記憶體單元陣列亦與上述實施形態相同，具有基板 10、介隔空隙40而積層之複數個電極膜70、複數個柱狀部CL、及複數個導電部LI。
於最下層之電極膜70之下方設置有後閘極BG。於最下層之電極膜70與後閘極BG之間設置有空隙40。後閘極BG為導電性或半導電性之膜，例如為包含矽作為主成分之矽膜。
與柱狀部CL之積層膜相同之積層膜亦設置於後閘極BG之下方。記憶體膜30設置於後閘極BG之下表面，與該記憶體膜30之下表面相接而設置有半導體膜20，與該半導體膜20之下表面相接而設置有芯膜50。
柱狀部CL之記憶體膜30與設置於後閘極BG之下表面之記憶體膜30連續地一體地設置。柱狀部CL之半導體膜20與設置於後閘極BG之下表面之半導體膜20連續地一體地設置。柱狀部CL之芯膜50與設置於後閘極BG之下表面之芯膜50連續地一體地設置。
於基板10上設置有絕緣層120，於該絕緣層120之上表面上，亦設置有與柱狀部CL之積層膜相同之積層膜。於絕緣層120之上表面設置有記憶體膜30，於該記憶體膜30上設置有半導體膜20，於該半導體膜20上設置有芯膜50。
於絕緣層120上之芯膜50與設置於後閘極BG之下表面之芯膜50之間設置有空腔部131。
導電部LI之下端與設置於後閘極BG之下表面之半導體膜20相接。因此，柱狀部CL之半導體膜(第1半導體膜)20可經由設置於後閘極BG之下表面之半導體膜(第2半導體膜)20，而與導電部LI電性連接。
藉由賦予至後閘極BG之電位控制，而對設置於後閘極BG之下表面之半導體膜(第2半導體膜)20誘發通道，從而可於柱狀部CL之半導體膜(第1半導體膜)20與導電部LI之間流通電流。設置於後閘極BG與 第2半導體膜20之間、且與後閘極BG及第2半導體膜20相接之記憶體膜30作為閘極絕緣膜而發揮功能。
其次，參照圖29~圖34，對圖28所示之記憶體單元陣列之形成方法進行說明。
如圖29所示，於基板10上形成絕緣層120，於該絕緣層120上形成犧牲層130。例如，絕緣層120為氧化矽膜，犧牲層130為氮化矽膜。
於犧牲層130上形成後閘極BG，於該後閘極BG之上，犧牲膜72與電極膜70交替地積層。後閘極BG例如為包含矽作為主成分之矽膜。
於後閘極BG之上表面，形成最下層之犧牲膜72。重複將犧牲膜72與電極膜70交替地積層之步驟，而於基板10上形成複數個犧牲膜72與複數個電極膜70。例如，犧牲膜72為氧化矽膜，電極膜70為鎢膜。
於最上層之電極膜70上形成絕緣膜42。最上層之電極膜70形成於最上層之犧牲膜72與絕緣膜42之間。
與上述實施形態相同，絕緣膜42為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。
其次，如圖30所示，於包含後閘極BG、複數個犧牲膜72、複數個電極膜70、及絕緣膜42之積層體100形成複數個記憶體孔MH。記憶體孔MH由使用未圖示之遮罩之RIE法而形成。記憶體孔MH貫通積層體100，到達犧牲層130。
其次，藉由通過記憶體孔MH而供給之蝕刻液或蝕刻氣體，將犧牲層130去除。藉由犧牲層130之去除，如圖31所示，於後閘極BG與絕緣層120之間形成空腔131。
例如，利用包含磷酸之蝕刻液，將作為氮化矽膜之犧牲層130去除。
相對於絕緣層120、後閘極BG、電極膜70、犧牲膜72、及絕緣膜42，犧牲層130之蝕刻選擇比高出許多。即，絕緣層120、後閘極BG、電極膜70、犧牲膜72、及絕緣膜42具有相對於磷酸較高之蝕刻耐性，不被蝕刻而保留。
於記憶體孔MH之側面、空腔131之上表面及下表面，如圖32所示，形成構成柱狀部CL之積層膜。空腔131之上表面為後閘極BG之下表面。空腔131之上表面為絕緣層120之上表面。
首先，於記憶體孔MH之側面及後閘極BG之下表面連續地一體地形成記憶體膜30。此時，亦於絕緣層120之上表面堆疊記憶體膜30。於該記憶體膜30之內側，依次形成半導體膜20及芯膜50。
於設置於後閘極BG之下表面之積層膜與設置於絕緣層120之上表面之積層膜之間保留空腔131。或者，空腔131亦可由積層膜封閉。
圖32所示之絕緣膜42上所堆疊之各膜係藉由CMP或回蝕而去除。然後，如圖33所示，於絕緣膜42上形成絕緣膜43。絕緣膜43覆蓋構成柱狀部CL之積層膜之上端。
與上述實施形態同樣地，絕緣膜43為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。
然後，藉由使用未圖示之遮罩之RIE法，於包含絕緣膜43、42、電極膜70、犧牲膜72、及後閘極BG之積層體100形成複數個狹縫ST。狹縫ST貫通積層體100，到達設置於後閘極BG之下表面之記憶體膜30。
藉由通過該狹縫ST而供給之蝕刻液，將犧牲膜72去除。藉由犧牲膜72之去除，如圖34所示，於上下相鄰之電極膜70之間形成空隙44。
例如，利用包含氫氟酸之蝕刻液，將作為氧化矽膜之犧牲膜72去除。
相對於電極膜70、絕緣膜42、43、及後閘極BG，犧牲膜72之蝕刻選擇比高出許多。即，電極膜70、絕緣膜42、43、及後閘極BG具有相對於氫氟酸較高之蝕刻耐性，不被蝕刻而保留。
又，由於設置於柱狀部CL之最外周之阻擋膜35為金屬氧化膜，故藉由通過空隙40滲入而來之氫氟酸所引起之柱狀部CL之側面之蝕刻得到抑制。同樣地，由於狹縫ST之底部之記憶體膜30之最表面為阻擋膜35(金屬氧化膜)，故由氫氟酸所引起之狹縫ST底部之記憶體膜30之蝕刻得到抑制。
介隔空隙40而積層之複數個電極膜70由柱狀部CL支持。
形成空隙40之後，於狹縫ST之側面及底部，形成圖28所示之絕緣膜63。覆蓋範圍低之絕緣膜63封閉空隙40之狹縫ST側之開口。空隙40內不由絕緣膜63填埋。
利用RIE法將堆疊於狹縫ST之底部之絕緣膜63及記憶體膜30去除，使半導體膜20露出於狹縫ST之底部。然後，於狹縫ST內埋入導電部LI。導電部LI之下端與後閘極BG之下方之半導體膜20相接。
圖35係表示實施形態之記憶體單元陣列之又一例之模式剖視圖。
於圖35所示之記憶體單元陣列中，導電部LI之側面與積層體100之間亦被空隙化。於導電部LI之側面與積層體100之間，形成有沿著積層方向及紙面深度方向(圖2中之X方向)延伸之狹縫65。狹縫65與空隙40相連。
於絕緣膜43上設置有絕緣膜47，該絕緣膜47之一部分封閉狹縫65之上端。例如藉由形成覆蓋範圍低之氧化矽膜作為絕緣膜47，而防止狹縫65內由絕緣膜47填埋。
上下相鄰之電極膜70之導電部LI側之端部彼此不經由絕緣膜之表面而相連。因此，可防止由於該絕緣膜之表面產生之遷移所引起之電 極膜70間之短路。
其他之要素與上述圖28所示之記憶體單元陣列相同，省略其詳細之說明。
其次，參照圖36A~圖40B，對圖35所示之記憶體單元陣列之形成方法進行說明。
圖29~圖33所示之步驟與上述實施形態相同地進行。圖33之步驟之後，於狹縫ST之側面及底部，形成圖36B所示之犧牲膜64。
利用RIE法將堆疊於狹縫ST之底部之犧牲膜64及記憶體膜30去除，使半導體膜20露出於狹縫ST之底部。且，於狹縫ST內埋入導電部LI。導電部LI之下端與後閘極BG之下方之半導體膜20相接。於導電部LI之側面形成有犧牲膜64。
犧牲膜64例如為BSG(Boron-Silicate Glass，硼矽酸鹽)膜、或氮化矽膜。或者，犧牲膜64為形成於導電部LI之側面之氧化矽膜、與形成於該氧化矽膜之側面之氮化矽膜之積層膜。
於積層體100之上表面上，如圖36B所示，形成覆蓋膜110。覆蓋膜110覆蓋導電部LI之上端及犧牲膜64之上端。導電部LI之上端及犧牲膜64之上端與覆蓋膜110相接。
覆蓋膜110為金屬氧化膜、碳化矽膜(SiC膜)、或碳氮化矽膜(SiCN膜)。覆蓋膜110中所使用之金屬氧化膜例如包含氧化鉭(TaO)、氧化鋯(ZrO)、及氧化鉿(HfO)中之至少任一者。
於覆蓋膜110之上，如圖36A所示，形成抗蝕劑膜111。於該抗蝕劑膜111選擇性地形成狹縫111a，覆蓋膜110之一部分露出於該狹縫111a之底部。
圖36B係圖36A中之A-A'剖視圖。
狹縫111a沿著與導電部LI延伸之方向(圖2之X方向)交叉之方向(圖2之Y方向)延伸。
藉由將該抗蝕劑膜111作為遮罩之蝕刻，如圖37A所示，於覆蓋膜110形成狹縫110a。
圖37B係圖37A中之A-A'剖視圖。
狹縫110a沿著與導電部LI延伸之方向(圖2之X方向)交叉之方向(圖2之Y方向)延伸。複數個狹縫110a於導電部LI延伸之方向相互隔開而排列。於狹縫110a之底部，導電部LI之一部分及犧牲膜64之一部分露出。
然後，將犧牲膜64蝕刻而去除。從露出於狹縫110a之犧牲膜64之上端利用蝕刻液而進行之蝕刻進展。
於犧牲膜64為氮化矽膜之情況下，可利用包含磷酸之蝕刻液將氮化矽膜去除。於犧牲膜64為氧化矽膜或BSG膜之情況下，可利用包含氫氟酸之蝕刻液將該等膜去除。
相對於導電部LI、電極膜70、絕緣膜42、43、覆蓋膜110、後閘極BG、及狹縫ST之底部之半導體膜20，犧牲膜64之蝕刻選擇比高出許多。即，導電部LI、電極膜70、絕緣膜42、43、覆蓋膜110、後閘極BG、及狹縫ST之底部之半導體膜20具有相對於磷酸及氫氟酸較高之蝕刻耐性，不被蝕刻而保留。
將犧性膜64去除，如圖38B所示，於導電部LI之側面與積層體100之間形成狹縫65。
圖38B係圖38A之A-A'剖視圖，表示無覆蓋膜110之狹縫110a之下方之積層體100之截面。
圖39係圖38A之B-B'剖視圖，表示由覆蓋膜110覆蓋之區域之積層體100之截面。
蝕刻自露出於覆蓋膜110之狹縫110a之犧牲膜64之上端側向深度方向進展，並且由蝕刻液引起之犧牲膜64之腐蝕亦於導電部LI延伸之方向(X方向)進展。
如圖38A及圖39所示，導電部LI之上表面之一部分與選擇性地保留之覆蓋膜110相接。藉由狹縫65之形成而導電部LI失去來自積層體100之支持，導電部LI之上端與下端分別由覆蓋膜110與後閘極BG之下方之積層膜支持，導電部LI不會倒塌。
於電極膜70間之犧牲膜72為與導電部LI之側面之犧牲膜64相同之材料之情況下，於犧牲膜64之蝕刻時，亦可繼續將犧牲膜72去除。於該情況下，有柱狀部CL之上部長時間曝露於蝕刻液中，導致被蝕刻之虞。藉由調整犧牲膜64之蝕刻時之時間，可於至少柱狀部CL之周圍保留電極膜70間之犧牲膜72。
電極膜70間之犧牲膜72可於形成狹縫65之後，藉由通過該狹縫65而供給之蝕刻液去除。藉由犧牲膜72之去除，如圖40B所示，於上下相鄰之電極膜70之間，形成通向狹縫65之空隙40。
圖40B係圖40A之A-A'剖視圖。
例如，利用包含氫氟酸之蝕刻液，將作為氧化矽膜之犧牲膜72去除。覆蓋膜110、電極膜70、絕緣膜42、43、後閘極BG、及狹縫65之底部之半導體膜20不被蝕刻而保留。
形成空隙40之後，如圖35所示，將覆蓋範圍低之絕緣膜47形成於覆蓋膜110上及絕緣膜43上，由該絕緣膜47之一部分封閉狹縫65之上端。
其次，參照圖41A~圖44，對電極膜70間之空隙40之形成方法之其他例進行說明。
圖41A~圖44所示之製程可應用於上述實施形態中之使用第1犧牲膜71與第2犧牲膜72之製程。
如圖41A所示，於包含複數個第1犧牲膜71及複數個第2犧牲膜72之積層體100形成柱狀部CL之後，於該積層體100形成狹縫ST。
然後，藉由通過狹縫ST之蝕刻將第1犧牲膜71去除，如圖41B所 示，於複數個第2犧牲膜72間形成空隙44。
例如，使用包含磷酸之蝕刻液，將作為氮化矽膜之第1犧牲膜71去除。
將第1犧牲膜71去除之後，如圖42A所示，擴大空隙44中之狹縫ST側之開口端44a之高度。對保留之第2犧牲膜72中之狹縫ST側之端部72a之上表面及下表面選擇性地進行蝕刻，使該第2犧牲膜72之端部72a之厚度較第2犧性膜72之與柱狀部CL之外周相鄰之部分72b之厚度更薄。
由於蝕刻液係藉由狹縫ST供給，故藉由蝕刻時間之適當之控制，可使狹縫ST側之端部72a之蝕刻較遠離狹縫ST之部分72b更加進展。
然後，如圖42B所示，於空隙44形成電極膜70。該電極膜70中之狹縫ST側之端部70a之厚度較電極膜70之與柱狀部CL之外周相鄰之部分70b之厚度更厚。此處之厚度表示積層體100之積層方向之厚度。
其次，藉由通過狹縫ST之蝕刻將第2犧牲膜72去除，如圖43A所示，於複數個電極膜70間形成空隙40。
例如，使用包含氫氟酸之蝕刻液，將作為氧化矽膜之第2犧牲膜72去除。
空隙40之狹縫ST側之端部40a之高度(電極膜70間距離)較空隙40之與柱狀部CL之外周相鄰之部分40b之高度(電極膜70間距離)更窄。
其次，如圖43B所示，於狹縫ST之側面形成絕緣膜63。此時，存在絕緣膜40之來源氣體亦進入至通到狹縫ST之空隙40內，絕緣膜40亦堆疊於空隙40之情況。然而，由於空隙40之狹縫ST側之端部40a狹窄，故於空隙40內由絕緣膜63填埋之前，空隙40之狹縫ST側之端部40a封閉。圖41A~圖43B所示之製程及構造確實地維持電極膜70間之空隙40。
當於狹縫ST之側面形成絕緣膜63時，存在亦於空隙40之內壁較薄地形成絕緣膜63之情況。即，於電極膜70中之與空隙40相鄰之上表面及下表面形成絕緣膜63。電極膜63之上表面及下表面不露出於空隙40，由絕緣膜63覆蓋而被保護。
然後，於狹縫ST內，如圖44所示，埋入導電部LI。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或實施形態之變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
10‧‧‧基板
20‧‧‧半導體膜
20a‧‧‧覆蓋膜
20b‧‧‧半導體膜
30‧‧‧記憶體膜
40‧‧‧空隙
41‧‧‧絕緣膜
42‧‧‧絕緣膜
43‧‧‧絕緣膜
50‧‧‧芯膜
63‧‧‧絕緣膜
70‧‧‧電極膜
81‧‧‧半導體區域
100‧‧‧積層體
CL‧‧‧柱狀部
LI‧‧‧導電部
Y、Z‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其包括：基板；積層體，其設置於上述基板上，且具有：複數個電極膜，其介隔空隙而積層；第1絕緣膜，其設置於上述複數個電極膜之最下層之電極膜與上述基板之間，且為金屬氧化膜、碳化矽膜、或碳氮化矽膜；及第2絕緣膜，其設置於上述複數個電極膜之最上層之電極膜之上，且為金屬氧化膜、碳化矽膜、或碳氮化矽膜；及積層膜，其具有：半導體膜，其於上述積層體內沿上述積層體之積層方向延伸；及電荷儲存膜，其設置於上述半導體膜與上述電極膜之間。
  2. 如請求項1之半導體裝置，其中上述金屬氧化膜包含氧化鉭、氧化鋯、及氧化鉿之至少任一者。
  3. 如請求項1之半導體裝置，其中上述積層膜包含設置於最外側之金屬氧化膜。
  4. 如請求項1之半導體裝置，其中上述第1絕緣膜與上述基板之表面及上述最下層之電極膜相接。
  5. 如請求項1之半導體裝置，其中上述第1絕緣膜及上述第2絕緣膜相對於磷酸之蝕刻速率為氮化矽膜相對於磷酸之蝕刻速率之1/30以下，上述第1絕緣膜及上述第2絕緣膜相對於氫氟酸之蝕刻速率為氧化矽膜相對於氫氟酸之蝕刻速率之1/30以下。
  6. 如請求項1之半導體裝置，其中上述半導體膜之下端與上述基板相接， 且該半導體裝置進而包括導電部，該導電部於上述積層體內沿上述積層方向延伸，且具有與上述基板相接之下端。
  7. 如請求項6之半導體裝置，其中於上述導電部之側面與上述積層體之間，形成有與上述空隙相連且沿上述積層方向延伸之狹縫。
  8. 如請求項6之半導體裝置，其進而包括設置於上述導電部之側面與上述積層體之間之第3絕緣膜。
  9. 如請求項8之半導體裝置，其中上述電極膜之上述導電部側之端部之上述積層方向之厚度，較上述電極膜之與上述積層膜相鄰之部分之厚度更厚，上述第3絕緣膜封閉上述空隙中之上述導電部側之端部。
  10. 如請求項1之半導體裝置，其進而包括設置於上述電極膜之與上述空隙相鄰之上表面及下表面之第4絕緣膜。
  11. 一種半導體裝置，其包括：基板；積層體，其設置於上述基板上，且具有：複數個電極膜，其介隔空隙而積層；後閘極，其設置於上述複數個電極膜之最下層之電極膜與上述基板之間；及第1絕緣膜，其設置於上述複數個電極膜之最上層之電極膜之上，且為金屬氧化膜、碳化矽膜、或碳氮化矽膜；積層膜，其具有：第1半導體膜，其於上述積層體內沿上述積層體之積層方向延伸；及電荷儲存膜，其設置於上述第1半導體膜與上述電極膜之間；導電部，其於上述積層體內沿上述積層體之積層方向延伸；第2半導體膜，其設置於上述後閘極之下，且連接於上述第1半導體膜及上述導電部；及 閘極絕緣膜，設置於上述後閘極與上述第2半導體膜之間。
  12. 如請求項11之半導體裝置，其中上述金屬氧化膜包含氧化鉭、氧化鋯、及氧化鉿中之至少任一者。
  13. 如請求項11之半導體裝置，其中上述後閘極包含矽作為主成分。
  14. 如請求項11之半導體裝置，其中上述積層膜包含設置於最外側之金屬氧化膜。
  15. 如請求項11之半導體裝置，其中於上述導電部之側面與上述積層體之間，形成有與上述空隙相連且沿上述積層方向延伸之狹縫。
  16. 如請求項11之半導體裝置，其進而包括設置於上述導電部之側面與上述積層體之間之第2絕緣膜。
  17. 如請求項16之半導體裝置，其中上述電極膜之上述導電部側之端部之上述積層方向之厚度，較上述電極膜之與上述積層膜相鄰之部分之厚度更厚，上述第2絕緣膜封閉上述空隙中之上述導電部側之端部。
  18. 如請求項11之半導體裝置，其進而包括設置於上述電極膜之與上述空隙相鄰之上表面及下表面之第3絕緣膜。
  19. 一種半導體裝置之製造方法，其特徵在於包括如下步驟：於基板上形成作為金屬氧化膜、碳化矽膜、碳氮化矽膜、或半導體膜之基底膜；於上述基底膜上形成具有交替地積層之複數個第1層及複數個第2層之積層體；形成於上述積層體內沿上述積層體之積層方向延伸之孔；於上述孔之側面，形成包含電荷儲存膜及半導體膜之積層膜；於上述積層體上，形成覆蓋上述積層體膜之上端且作為金屬 氧化膜、碳化矽膜、或碳氮化矽膜之絕緣膜；形成貫通上述絕緣膜及上述積層體之槽；及藉由通過上述槽供給之蝕刻液，一面將上述基底膜及上述絕緣膜保留，一面將上述複數個第2層去除而於上述複數個第1層之間形成空隙。
  20. 如請求項19之半導體裝置之製造方法，其中上述第2層包含氧化矽作為主成分，上述蝕刻液包含氫氟酸。
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