JP2020043273A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ワード線における信号速度を向上させること。【解決手段】実施形態の半導体記憶装置１は、積層体Ｌｍを貫通するように積層体Ｌｍの積層方向に延びる複数のピラー５１と、積層体Ｌｍを貫通するように積層体Ｌｍの積層方向に延びるスリットＳＴと、を備え、絶縁層３５のスリットＳＴ側の端部は、絶縁層３５の本体３５ｂと、スリットＳＴに面する本体３５ｂの上面寄りの端部３５ｅからスリットＳＴに向かって延びる本体３５ｂより薄い第１の薄層３５ｔと、スリットＳＴに面する本体３５ｂの下面寄りの端部３５ｅからスリットＳＴに向かって延びる本体３５ｂより薄い第２の薄層３５ｔと、を有し、絶縁層３５は、本体３５ｂと第１の薄層３５ｔと第２の薄層３５ｔとに囲まれたエアギャップ層３５ｇをスリットＳＴ側の端部に内包する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
３次元不揮発性メモリでは、高さ方向に延びるピラーの側面に複数のメモリセルが、ピラーの高さ方向に沿って配列されている。３次元不揮発性メモリでは、ピラーの高さ方向に沿って積層されたワード線における信号速度の向上が望まれる。
米国特許第９，９２９，１６９号明細書 米国特許第９，９２９，０４３号明細書 米国特許出願公開第２０１７／００４７３４１号明細書
一つの実施形態は、ワード線における信号速度を向上させることができる半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置は、基板上に絶縁層と導電層とが交互に複数積層されてなる積層体と、前記積層体を貫通するように前記積層体の積層方向に延びる複数のピラーと、前記ピラーの高さ方向に配列される複数のメモリセルと、前記ピラーが配置される領域の外側に、前記積層体を貫通するように前記積層体の積層方向に延びるスリットと、を備え、前記絶縁層の前記スリット側の端部は、前記絶縁層の本体と、前記スリットに面する前記本体の上面寄りの端部から前記スリットに向かって延びる前記本体より薄い第１の薄層と、前記スリットに面する前記本体の下面寄りの端部から前記スリットに向かって延びる前記本体より薄い第２の薄層と、を有し、前記第１の薄層の前記本体との接続端と前記第２の薄層の前記本体との接続端とは、前記積層体の積層方向に離間し、前記第１の薄層の前記スリットに向かって延びる先端部と前記第２の薄層の前記スリットに向かって延びる先端部とは、互いに接しており、前記絶縁層は、前記本体と前記第１の薄層と前記第２の薄層とに囲まれたエアギャップ層を前記スリット側の端部に内包する。
図１は、実施形態にかかる半導体記憶装置のいずれかの導電層に沿う断面図および柱状構造近傍の拡大図である。 図２は、実施形態にかかる半導体記憶装置の積層方向の断面図であって、図１のＡ−Ａ’線の位置における断面図である。 図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図８は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図９は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
図１〜図９を用いて、実施形態の半導体記憶装置について説明する。
［半導体記憶装置の構成例］
図１は、実施形態にかかる半導体記憶装置１のいずれかの導電層２５に沿う断面図および柱状構造５０近傍の拡大図である。ただし、図１において、ビット線ＢＬは２本のみ示されている。図２は、実施形態にかかる半導体記憶装置１の積層方向の断面図であって、図１のＡ−Ａ’線の位置における断面図である。
図１および図２に示すように、実施形態の半導体記憶装置１は、シリコン基板等の半導体基板１０上に、例えば、３次元構造を有するＮＡＮＤ型フラッシュメモリとして形成されている。半導体基板１０は、表層部にｎウェル１１を有し、ｎウェル１１内にｐウェル１２を有する。ただし、半導体記憶装置１は、半導体基板１０等の基板の直上ではなく、ソース線として機能する導電層上に形成されていてもよい。
半導体基板１０上には、複数の絶縁層３５と複数の導電層２５とが交互に積層された積層体Ｌｍが形成されている。絶縁層３５は例えばＳｉＯ２層等であり、導電層２５は例えばＷ層等である。
積層体Ｌｍは、複数のスリットＳＴにより分割されている。積層体Ｌｍを分割するスリットＳＴは、積層体Ｌｍを貫通するように積層体Ｌｍの積層方向に延びる。スリットＳＴ内には、例えば絶縁層３６が埋め込まれている。
２つのスリットＳＴに挟まれた積層体Ｌｍの領域には、積層体Ｌｍを貫通するように積層体Ｌｍの積層方向に延びる複数の柱状構造５０が行列状に設けられている。柱状構造５０は、上面視で例えば略円形に形成される。ただし、柱状構造５０は、上面視で例えば略楕円形に形成されていてもよい。複数の柱状構造５０は、上面視で例えば千鳥状のパターンで配置されている。ただし、複数の柱状構造５０は、上面視で例えば正方格子状のパターンで配置されていてもよい。
柱状構造５０は、ピラーとしてのコア部５１を備える。コア部５１の側壁上には、コア部５１の側壁を包み込むように複数の層が形成されている。これらの層は、コア部５１の側から順に、チャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５である。チャネル層５２はコア部５１の底面も覆っている。コア部５１は例えばＳｉＯ２等を主成分とする。チャネル層５２は例えばポリシリコン層等であり、電荷蓄積層５４は例えばＳｉＮ層等であり、トンネル絶縁層５３及びブロック絶縁層５５は例えばＳｉＯ２層等である。ただし、電荷蓄積層５４は、周囲を絶縁層で覆われた導電性を有する浮遊ゲートであってもよい。
２つのスリットＳＴに挟まれた積層体Ｌｍの両端部、つまり、スリットＳＴに近接する絶縁層３５は、層中にエアギャップ層３５ｇを内包する。具体的には、絶縁層３５のスリットＳＴ側の端部は、本体３５ｂと、本体３５ｂよりも薄い２つの薄層３５ｔ，３５ｔとを有する。本体３５ｂは、スリットＳＴに面する端部３５ｅを有する。２つの薄層３５ｔ，３５ｔは、本体３５ｂの端部３５ｅからスリットＳＴに向かって延びている。一方の薄層３５ｔの本体３５ｂとの接続端は、本体３５ｂの端部３５ｅの上面寄りに接続され、もう一方の薄層３５ｔの本体３５ｂとの接続端は、本体３５ｂの端部３５ｅの下面寄りに接続されている。これにより、２つの薄層３５ｔ，３５ｔの本体３５ｂとの接続端は、本体３５ｂを挟んで、積層体Ｌｍの積層方向に所定距離、隔てられている。２つの薄層３５ｔ，３５ｔのスリットＳＴに向かって延びる先端部は互いに接している。２つの薄層３５ｔ，３５ｔの先端部は面で接していてもよく、または、点で接していてもよい。また、薄層３５ｔ，３５ｔの先端部はスリットＳＴ内に進入することなく、積層体Ｌｍの積層方向に隣り合う導電層２５に挟まれた位置で互いに接している。
これらの構成により、本体３５ｂの端部３５ｅと２つの薄層３５ｔ，３５ｔとに囲まれたエアギャップ層３５ｇが構成される。また、２つの薄層３５ｔ，３５ｔの先端部が互いに接していることにより、積層体Ｌｍの積層方向に隣り合う２つの絶縁層３５の間隔は、スリットＳＴ側に向かって広がっている。これにより、積層体ＬｍのスリットＳＴ側の導電層２５は、スリットＳＴ側に向かって広がる絶縁層３５間の空間を占めることになり、積層体Ｌｍ中央付近の柱状構造５０が設けられた領域の導電層２５より厚くなっている。
図２には更に、エアギャップ層３５ｇの拡大透視平面図が示されている。図２の拡大透視平面図に示すように、薄層３５ｔ，３５ｔの本体３５ｂとの接続端である本体３５ｂの端部３５ｅは、上面視で、スリットＳＴに近接する柱状構造５０の列の外周に沿う円弧が連なる波型の形状を有している。つまり、本体３５ｂの端部３５ｅは、各柱状構造５０の外周から略等しい距離を保って配置されている。また、薄層３５ｔ，３５ｔの先端部同士が接することで形成されるエアギャップ層３５ｇの閉塞端３５ｃは、上面視で、スリットＳＴの縁に沿う略直線状の形状を有している。
なお、図２の例では、最上層および最下層の絶縁層３５はエアギャップ層３５ｇを有さないこととなっているが、有していてもよい。
半導体記憶装置１は、また、絶縁層３５と導電層２５との積層体Ｌｍの上方に、半導体基板１０の主面に対して略水平な方向に延在する導電層２７を備える。積層体Ｌｍと導電層２７との間には絶縁層３４が介在している。柱状構造５０が備えるチャネル層５２と導電層２７とは、絶縁層３４を貫通するコンタクト２８により接続されている。より具体的には、複数本存在する導電層２７のうち、所定の導電層２７が所定の柱状構造５０のチャネル層５２と接続される。
［半導体記憶装置の機能］
次に、引き続き、図１および図２を用い、半導体記憶装置１の３次元ＮＡＮＤ型フラッシュメモリとしての機能について説明する。
柱状構造５０が有するチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、及びブロック絶縁層５５は、少なくとも一部がメモリセルＭＣとして機能する。チャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、及びブロック絶縁層５５はメモリセルＭＣを構成するメモリ層Ｍであるともいえる。メモリセルＭＣは、積層された複数の導電層２５の各高さ位置に配置される。すなわち、柱状構造５０には、柱状構造５０の高さ方向に沿って複数のメモリセルＭＣが配列されている。これらのメモリセルＭＣは、１本のコア部５１の側面に連なるメモリストリングとして機能する。
積層された導電層２５のうち、少なくとも柱状構造５０の側面と接する部分とその近傍は、メモリセルＭＣに接続されるワード線ＷＬとして機能する。個々のメモリセルＭＣは、同じ高さにあるワード線ＷＬにそれぞれ対応付けられている。
なお、複数の導電層２５のうち、最上層と最下層の導電層２５は、選択ゲート線ＳＧＬとして機能する。選択ゲート線ＳＧＬは、後述する１つのビット線ＢＬに共通に接続されるメモリストリングのうち、所定のメモリストリングを選択する際に使用される。また、選択ゲート線ＳＧＬに対応付けられたチャネル層５２、トンネル絶縁層５３、電荷蓄積層５４、およびブロック絶縁層５５は、選択トランジスタＳＧとして機能する。選択トランジスタＳＧがオンまたはオフすることで、所定のメモリストリングが選択された状態または非選択の状態となる。
これらマトリクス状に配置されるメモリセルＭＣの外側のスリットＳＴは、後述するように、半導体記憶装置１の製造処理時に使用される構成である。製造処理が終了した状態において、上述のように、スリットＳＴには例えば絶縁層３６が埋め込まれている。ただし、スリットＳＴは、製造処理に使用した後、スリットＳＴにライナー状の絶縁層を介してプレート状の導電層を埋め込んで、例えば、半導体記憶装置１におけるソース線コンタクトとして用いられてもよい。メモリセルＭＣの上方に配置される導電層２７は、ビット線ＢＬとして機能する。
ところで、スリットＳＴの近傍のワード線ＷＬ及び選択ゲート線ＳＧＬは、スリットＳＴに沿って帯状に延びる帯状部としての低抵抗帯ＷＬｓを有する。低抵抗帯ＷＬｓには柱状構造５０が存在せず、低抵抗帯ＷＬｓのワード線ＷＬ及び選択ゲート線ＳＧＬは、上面視で帯状の広い面積を有する。換言すれば、低抵抗帯ＷＬｓには柱状構造５０が存在せず、ワード線ＷＬ及び選択ゲート線ＳＧＬにおける電流の流れを阻害するものがない。このため、低抵抗帯ＷＬｓのワード線ＷＬ及び選択ゲート線ＳＧＬは比較的、低抵抗となっている。
一方、積層体Ｌｍ中央付近のワード線ＷＬ及び選択ゲート線ＳＧＬは、柱状構造５０が点在する網目状の高抵抗帯ＷＬｄを有する。高抵抗帯ＷＬｄは、密に配置された柱状構造５０のために網目状に分断され、上面視で纏まった広い面積を有さない。換言すれば、高抵抗帯ＷＬｄでは、密に配置された柱状構造５０が、ワード線ＷＬ及び選択ゲート線ＳＧＬにおける電流の流れを阻害する要因となり得る。このため、高抵抗帯ＷＬｄのワード線ＷＬ及び選択ゲート線ＳＧＬは比較的、高抵抗となっている。
低抵抗帯ＷＬｓおよび高抵抗帯ＷＬｄにおける上面視での単位区画ＵＣあたりのワード線ＷＬ及び選択ゲート線ＳＧＬの面積を比較すれば、低抵抗帯ＷＬｓが高抵抗帯ＷＬｄよりも低抵抗を有することがいっそう理解しやすくなる。つまり、低抵抗帯ＷＬｓの上面視での単位区画ＵＣあたりのワード線ＷＬ及び選択ゲート線ＳＧＬの面積は、高抵抗帯ＷＬｄの上面視での単位区画ＵＣあたりのワード線ＷＬ及び選択ゲート線ＳＧＬの面積よりも広くなっている。
［半導体記憶装置の動作］
引き続き、図１および図２を用いて、半導体記憶装置１の動作例について説明する。
メモリセルＭＣに“０”データ（例えば“Ｈ”レベルデータ）を書き込むときは、接続されるワード線ＷＬに書き込み電圧を印加する。一方、メモリセルＭＣは、ソース線である半導体基板１０およびビット線ＢＬに接続されるチャネル層５２を含む。そしてこのとき、チャネル層５２に例えば接地電位が供給され、電子の流れるチャネルが形成される。チャネル層５２にチャネルが形成されると、チャネル中の電子がトンネル絶縁層５３を抜けて電荷蓄積層５４に注入され蓄積される。これにより、メモリセルＭＣの閾値電圧Ｖｔｈが上昇し、“０”データが書き込まれる。
メモリセルＭＣに“１”データ（例えば“Ｌ”レベルデータ）を書き込むときは、チャネル層５２のチャネルをフローティング状態とし、電子を電荷蓄積層５４に注入させないことで、“１”データが書き込まれる。
メモリセルＭＣからデータを読み出すときは、接続されるワード線ＷＬに読み出し電圧を印加する。読み出し電圧は、“１”データを有しているメモリセルＭＣがオンし、“０”データを有しているメモリセルＭＣはオンしない電圧である。また、読み出し対象のメモリセルＭＣが属するメモリストリング中の他のメモリセルＭＣに接続されるワード線ＷＬに比較的高い電圧を印加して、他のメモリセルＭＣを全てオンにする。この状態で、ビット線ＢＬにセル電流が流れれば“１”データが読み出されたことを意味し、ビット線ＢＬにセル電流が流れなければ“０”データが読み出されたことを意味する。
上記のような半導体記憶装置１の動作において、比較的、低抵抗の低抵抗帯ＷＬｓには、高抵抗帯ＷＬｄに比べ優先的に電流（信号）が流れ得る。このように、低抵抗帯ＷＬｓは、高速で信号の授受が行われるハイウェイとして機能する。
［半導体記憶装置の製造処理］
次に、図３〜図９を用いて、半導体記憶装置１の製造処理例について説明する。図３〜図９は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。図３〜図６までの各図において、上段は製造途中の半導体記憶装置１における特に柱状構造５０およびその近傍の平面図であり、図３〜図９までの各図において、下段は製造途中の半導体記憶装置１の断面図である。
図３に示すように、ｎウェル１１、ｐウェル１２等が形成された半導体基板１０のｐウェル１２上に、絶縁層３５ｉと犠牲層４５とが交互に積層された積層体Ｌｍｔを形成する。絶縁層３５ｉは、ＳｉＯ２等からなる薄層３５ｔ、ＳｉＮ等からなる薄層４５ｔ、及び薄層３５ｔがこの順に積層された積層構造を有する。犠牲層４５はＳｉＮ等の絶縁層であって、後に導電層２５と置き換わる層である。
なお、図３の例において、最上層および最下層は、薄層４５ｔを有さない絶縁層３５となっているが、薄層４５ｔが介在された絶縁層３５ｉであってもよい。
次に、図４に示すように、絶縁層３５ｉと犠牲層４５との積層構造を貫通させ、半導体基板１０に到達するメモリホールＭＨを形成する。メモリホールＭＨは、柱状構造５０の形成予定領域に形成される。メモリホールＭＨは、スリットＳＴが形成される予定の領域には形成されない。
次に、図５に示すように、メモリホールＭＨ内に絶縁材料のデポジションを行って、メモリホールＭＨの内壁にブロック絶縁層５５を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、ブロック絶縁層５５上に電荷蓄積層５４を形成する。また、メモリホールＭＨ内に絶縁材料のデポジションを行って、電荷蓄積層５４上にトンネル絶縁層５３を形成する。また、メモリホールＭＨ内に半導体材料のデポジションを行って、トンネル絶縁層５３上およびメモリホールＭＨの底部にチャネル層５２を形成する。これにより、メモリホールＭＨ内にメモリ層Ｍが形成される。
また、メモリ層Ｍが形成される過程でメモリホールＭＨ近傍の薄層４５ｔが酸化される。これにより、メモリホールＭＨの無いスリットＳＴの形成予定領域とその周辺領域を除き、絶縁層３５ｉは層厚方向の全体がＳｉＯ２等からなる絶縁層３５に変質する。これにより、薄層４５ｔを含まない絶縁層３５の本体３５ｂが形成される。このとき、薄層４５ｔの酸化による絶縁層３５への変質はメモリ層Ｍの外縁部から外側へ向かって広がるように起きるため、絶縁層３５の本体３５ｂの端部３５ｅは、図５上段の一部分に模式的に示すように、上面視で、柱状構造５０の列の外周に沿う円弧が連なる波型の形状となる。
次に、図６に示すように、メモリホールＭＨ内が略完全に埋まるよう絶縁材料のデポジションまたは塗布を行って、チャネル層５２で囲まれた領域にコア部５１を形成する。以上により、柱状構造５０が形成される。
次に、図７に示すように、柱状構造５０が形成された領域の外周部に、絶縁層３５端部の薄層３５ｔ，４５ｔ，３５ｔ、及び犠牲層４５の複数層を貫通させ、半導体基板１０に到達するスリットＳＴを形成する。
次に、図８に示すように、スリットＳＴを介して犠牲層４５及び薄層４５ｔを除去する。薄層４５ｔが除去されることにより、絶縁層３５のスリットＳＴに面する本体３５ｂの端部３５ｅからは、互いに所定距離隔てられた薄層３５ｔ，３５ｔがスリットＳＴに向かって突出することとなる。これにより、図８上段の拡大図に示すように、絶縁層３５の端部は、断面視において、本体３５ｂの端部３５ｅを底面とし、スリットＳＴ側に向かって開放された薄層３５ｔ，３５ｔを両端部とするＵ字形の構造を有することとなるはずである。しかし、薄層４５ｔは犠牲層４５等と比較して薄く、薄層４５ｔが除去された後の空隙に隔てられた薄層３５ｔ，３５ｔ間の距離も小さい。このため、これらの薄層３５ｔ，３５ｔ間に、薄層４５ｔ除去のために使用した薬液乾燥時における表面張力や空隙形成後の静電力が働き、薄層３５ｔ，３５ｔの先端部同士が付着してＵ字形の開放部が閉じた形状となる。これにより、絶縁層３５の両端部にエアギャップ層３５ｇが内包されることとなる。このとき、薄層３５ｔ，３５ｔの延びる距離が充分に長ければ、薄層３５ｔ，３５ｔの先端部は面で接することとなり、薄層３５ｔ，３５ｔの延びる距離が短ければ、点で接することとなる。また、薄層３５ｔ，３５ｔの先端部同士が接することで形成されるエアギャップ層３５ｇの閉塞端３５ｃは、上面視で、スリットＳＴの縁に沿う略直線状の形状となる。
また、犠牲層４５が除去された絶縁層３５間には空隙４５ｇが生じる。空隙４５ｇに隣接する絶縁層３５の薄層３５ｔ，３５ｔ同士が閉じた形状を有することにより、スリットＳＴ近傍の空隙４５ｇは、柱状構造５０近傍の空隙４５ｇよりも広がった状態となっている。
次に、図９に示すように、スリットＳＴを介して空隙４５ｇに導電材料を充填する。これにより、絶縁層３５間に積層される導電層２５が形成される。一方、絶縁層３５が内包するエアギャップ層３５ｇは、薄層３５ｔ，３５ｔの先端部同士が接することで形成された閉塞端３５ｃにより端部が閉じられている。このため、エアギャップ層３５ｇ内は導電材料で充填されない。
図８および図９における手順を導電層２５のリプレースなどと呼ぶことがある。リプレースに用いられた後、スリットＳＴ内には例えば絶縁層３６（図２参照）が埋め込まれる。または、スリットＳＴに導電層等を埋め込んで、ソース線コンタクト等として活用してもよい。
これ以降、柱状構造５０の上方に、ビット線ＢＬとなる導電層２７等が形成され、所定の柱状構造５０のチャネル層５２にコンタクト２８を介して接続される。
以上により、実施形態の半導体記憶装置１が製造される。
実施形態の半導体記憶装置１によれば、絶縁層３５のスリットＳＴに面した本体３５ｂの端部３５ｅから延びる薄層３５ｔ，３５ｔの、本体３５ｂとの接続端は所定距離離間され、先端部が閉じた構造を有する。
薄層３５ｔ，３５ｔの先端部が閉じた構造を有することにより、スリットＳＴ側の絶縁層３５はエアギャップ層３５ｇを含むこととなる。エアギャップ層３５ｇが介在されるワード線ＷＬの領域は、信号が多く行き交う低抵抗帯ＷＬｓである。低抵抗帯ＷＬｓとなっているワード線ＷＬ間にエアギャップ層３５ｇを介在させ、ワード線ＷＬの線間容量を低減させることで、ワード線ＷＬのＲＣ（Ｒｅｓｉｓｔａｎｃｅ−Ｃａｐａｃｉｔａｎｃｅ）遅延を低減させ、ワード線ＷＬにおける信号速度の向上を図ることができる。
薄層３５ｔ，３５ｔの先端部が閉じた構造を有することにより、積層体Ｌｍの積層方向に隣り合う絶縁層３５の間隔がスリットＳＴ側に向けて広がり、スリットＳＴ側のワード線ＷＬが、柱状構造５０間のワード線ＷＬよりも厚くなる。これにより、低抵抗帯ＷＬｓの抵抗を更に下げることができる。
薄層３５ｔ，３５ｔの先端部が閉じた構造を有することにより、リプレース時の間口となるスリットＳＴ近傍の空隙４５ｇが広がった形状を有する。これにより、空隙４５ｇが導電層２５で完全に充填される前に間口が塞がってしまうことが抑制される。よって、導電層２５の埋め込み不足が抑制され、ワード線ＷＬ全体の抵抗値を下げることができる。
以上のように、実施形態の半導体記憶装置１によれば、先端部が閉じた構造の薄層３５ｔ，３５ｔという非常にシンプルな構造により、エアギャップ層３５ｇを有する絶縁層３５が得られる。また、スリットＳＴ側の間口の広がった絶縁層３５が得られる。さらには、スリットＳＴ側のワード線ＷＬが厚膜化された構造が得られる。また、表面張力や静電力を利用した簡便な製造処理により、絶縁層３５にエアギャップ層３５ｇを設け、また、絶縁層３５のスリットＳＴ側の間口を広げ、さらには、スリットＳＴ側のワード線ＷＬを厚膜化することができる。
なお、実施形態の半導体記憶装置１では、ワード線ＷＬの線間容量の低減がより有効に働く低抵抗帯ＷＬｓ部分、つまり、スリットＳＴ近傍の絶縁層３５にエアギャップ層３５ｇを内包させている。例えば、積層体Ｌｍの中央部分である柱状構造５０が密集する領域の絶縁層３５には、敢えてエアギャップ層を介在させないことで、より堅固な構造を維持しつつ、ワード線ＷＬにおける信号速度の向上を図ることができる。
また、実施形態の半導体記憶装置１では、薄層３５ｔ，３５ｔの先端部はスリットＳＴ内に進入することなく、積層体Ｌｍの積層方向に隣り合う導電層２５に挟まれた位置で互いに接している。すなわち、エアギャップ層３５ｇ全体も導電層２５に挟まれた領域内に位置することとなる。このように、エアギャップ層３５ｇ全体が、スリットＳＴ内に進入することなく導電層２５に挟まれた領域内に留まることで、エアギャップ層３５ｇ全体をワード線ＷＬの線間容量の低減に役立てることができる。
また、実施形態の半導体記憶装置１では、絶縁層３５の本体３５ｂの端部３５ｅは、上面視で、柱状構造５０の列の外周に沿う円弧が連なる波型の形状となっている。これにより、積層体Ｌｍの積層方向に対するエアギャップ層３５ｇの強度を増すことができる。つまり、積層体Ｌｍの積層方向にエアギャップ層３５ｇが押し潰されてしまうことを抑制することができる。
また、実施形態の半導体記憶装置１では、エアギャップ層３５ｇを構成する薄層３５ｔ，３５ｔの先端部が、例えば面接触する。これにより、薄層３５ｔ，３５ｔ間によりいっそう表面張力や静電力が働きやすくなり、薄層３５ｔ，３５ｔ同士の付着を強化し、より確実にエアギャップ層３５ｇを内包する絶縁層３５を構成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…半導体基板、２５…導電層、３５…絶縁層、３５ｇ…エアギャップ層、５０…柱状構造、５１…コア部、５２…チャネル層、５３…トンネル絶縁層、５４…電荷蓄積層、５５…ブロック絶縁層、ＢＬ…ビット線、ＭＣ…メモリセル、ＳＧ…選択トランジスタ、ＳＧＬ…選択ゲート線、ＷＬ…ワード線、ＷＬｄ…高抵抗帯、ＷＬｓ…低抵抗帯。

Claims (5)

  1. 基板上に絶縁層と導電層とが交互に複数積層されてなる積層体と、
    前記積層体を貫通するように前記積層体の積層方向に延びる複数のピラーと、
    前記ピラーの高さ方向に配列される複数のメモリセルと、
    前記ピラーが配置される領域の外側に、前記積層体を貫通するように前記積層体の積層方向に延びるスリットと、を備え、
    前記絶縁層の前記スリット側の端部は、
    前記絶縁層の本体と、
    前記スリットに面する前記本体の上面寄りの端部から前記スリットに向かって延びる前記本体より薄い第１の薄層と、
    前記スリットに面する前記本体の下面寄りの端部から前記スリットに向かって延びる前記本体より薄い第２の薄層と、を有し、
    前記第１の薄層の前記本体との接続端と前記第２の薄層の前記本体との接続端とは、前記積層体の積層方向に離間し、
    前記第１の薄層の前記スリットに向かって延びる先端部と前記第２の薄層の前記スリットに向かって延びる先端部とは、互いに接しており、
    前記絶縁層は、
    前記本体と前記第１の薄層と前記第２の薄層とに囲まれたエアギャップ層を前記スリット側の端部に内包する、
    半導体記憶装置。
  2. 前記第１の薄層および前記第２の薄層の前記先端部同士は、前記積層体の積層方向に隣り合う前記導電層に挟まれた位置で互いに接している、
    請求項１に記載の半導体記憶装置。
  3. 前記スリット側の前記導電層は前記ピラー間の前記導電層よりも厚くなっている、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記スリット側の前記導電層は前記スリットに沿って帯状に延びる帯状部を有する、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
  5. 前記スリット側の前記導電層の上面視での単位区画あたりの面積は、前記ピラー間の前記導電層の上面視での単位区画あたりの面積より大きい、
    請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
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