JP2016058454A - 半導体記憶装置 - Google Patents

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Abstract

【課題】加工精度を向上させた半導体記憶装置を提供する。
【解決手段】素子形成領域１０と、素子形成領域の外側のエッジシール２１、２２と、を備える。エッジシールは、導電層３１および絶縁層３２を含む積層体３０と、積層体内で導電層および絶縁層に亘る溝４０と、を備える。
【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリ（以下、ＢｉＣＳメモリともいう）が知られている。
特開２００７−２６６１４３号公報
加工精度を向上させた半導体記憶装置を提供する。
本実施形態にかかる半導体記憶装置によれば、素子形成領域と、前記素子形成領域の外側のエッジシールと、を備える。前記エッジシールは、導電層および絶縁層を含む積層体と、前記積層体内で前記導電層および前記絶縁層に亘る溝と、を備える。
第１実施形態に係る半導体記憶装置の一部を示すレイアウト図である。 第１実施形態に係る素子形成領域の一部を示す斜視図である。 第１実施形態に係る第１，第２エッジシール及びその近傍を示す断面図である。 第１実施形態の変形例に係る半導体記憶装置の一部を示すレイアウト図である。 第２実施形態に係る第１，第２エッジシール及びその近傍を示す断面図である。
ＢｉＣＳメモリはメモリセルアレイを備える。メモリセルアレイは、半導体基板の上方に積層された複数の層を含む。各層は複数のメモリセルを含む。ＢｉＣＳメモリの製造工程においては、半導体基板（ウエハ）の上方にメモリセルアレイが形成される。その後、半導体基板が個々のチップへとダイシングされる。
しかしながら、例えばメモリセルが複数層に配置された構造では、ダイシングによる物理的衝撃を受けると、例えば積層構造の界面部分に亀裂が生じる場合がある。これにより、チップに割れ、欠けが生じる場合がある。さらに、そのような割れ、欠けからメモリセルアレイ内に水分が侵入してしまう場合がある。
以下に述べる実施形態の半導体記憶装置は、素子形成領域と、素子形成領域の外側のエッジシールと、を備える。エッジシールは、積層体と溝とを備える。積層体は、導電層および絶縁層を含む。溝は、積層体内で、導電層および絶縁層に亘っている。
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
＜第１実施形態＞
本実施形態の半導体記憶装置について、図１〜図３を用いて説明する。
（１）ＢｉＣＳメモリの配置例
図１を用いて、本実施形態に係る半導体記憶装置の半導体基板上における各要素の配置の例について説明する。図１及び以降の各図において、半導体基板の第１面としての上面は、半導体記憶装置の各種構成が配置される面である。
図１に示されるように、ＢｉＣＳメモリ（半導体記憶装置）１は、半導体基板Ｓｕｂの上方に、素子形成領域１０と外縁部２０とを含む。ＢｉＣＳメモリ１は、例えば上面視で矩形状を有し、マトリクス状に配列される。半導体基板Ｓｕｂの各ＢｉＣＳメモリ１間にはダイシングライン（スクライブライン）５が配置される。個々のＢｉＣＳメモリ１は、半導体基板Ｓｕｂがダイシングライン５に沿って切断されることで、チップに切り出される。本明細書において、ＢｉＣＳメモリ１は、ダイシング前の半導体基板Ｓｕｂに配列された状態、及びダイシング後のチップに切り出された状態の両方を指す。ＢｉＣＳメモリ１に、ダイシング前あるいはダイシング後の半導体基板Ｓｕｂが含まれてもよい。
素子形成領域１０は、例えば上面視で矩形状を有する。素子形成領域１０は、メモリセルアレイ１２と周辺回路１１とを含む。メモリセルアレイ１２は複数のメモリセルを含む。メモリセルは、後述のように３次元にマトリクス状に配置される。周辺回路１１は、後述する各種駆動回路等を含む。外縁部２０は、上面視で例えば枠形状を有し、素子形成領域１０を取り囲む。外縁部２０は、第１，第２エッジシールとしてのエッジシール（ガードリング）２１，２２を含む。エッジシール２１，２２は、ダイシング時の物理的衝撃から素子形成領域１０を保護する。
（２）メモリセルアレイの構成例
図２を用いて、ＢｉＣＳメモリ１のメモリセルアレイ１２の構成例について説明する。図２において、層間の絶縁層は省略されている。図２において、各層が積層される方向は、積層方向Ｖと表示される。
［シリコン柱と電極］
図２に示されるように、ＢｉＣＳメモリ１はメモリセルアレイ１２を含む。メモリセルアレイ１２は、複数のシリコン柱ＳＰを含む。
複数のシリコン柱ＳＰは、半導体基板Ｓｕｂの上方にマトリクス状に配列される。複数のシリコン柱ＳＰは積層方向Ｖに延びる。シリコン柱ＳＰの側壁には、図示しないメモリ膜が設けられる。シリコン柱ＳＰの底部は、バックゲートＢＧ内に達する。カラム方向Ｃに並ぶ２つのシリコン柱ＳＰの底部は、バックゲートＢＧ内で互いに連結される。シリコン柱ＳＰは、連結された状態において、全体としてＵ字形状を有する。
バックゲートＢＧ上方のシリコン柱ＳＰの周囲には、複数のコントロールゲートＣＧ（ワード線ＷＬ）が配置される。メモリセルアレイ１２は複数の層を含み、コントロールゲートＣＧはこれら複数層に配置される。図２においては４層に配置されたコントロールゲートＣＧが示されているが、この例に限られない。上記各層において、コントロールゲートＣＧは例えば複数設けられ、それぞれがロウ方向Ｒに延びる。
最上層のコントロールゲートＣＧの上方であって、シリコン柱ＳＰの上端部の周囲には、複数の選択ゲートＳＧが配置される。各選択ゲートＳＧはロウ方向Ｒに延びる。選択ゲートＳＧは、ソース側選択ゲートＳＧＳと、ドレイン側選択ゲートＳＧＤとを含む。
バックゲートＢＧ、コントロールゲートＣＧ及び選択ゲートＳＧは、例えばポリシリコン等を含む。各ゲートＢＧ，ＣＧ，ＳＧの層間には、図示しない層間絶縁層が配置される。層間絶縁層は、例えば酸化シリコン等を含む。以上のように、例えば酸化シリコンとポリシリコンとは、積層方向Ｖに交互に配置される。このような構造は、例えばＯＰＯＰ積層構造と称される。
［各種トランジスタ］
メモリセルとしてのメモリセルトランジスタＭＴｒは、シリコン柱ＳＰ及びメモリ膜のコントロールゲートＣＧに囲まれた部分と、かかるコントロールゲートＣＧとを含む。メモリセルトランジスタＭＴｒは、メモリ膜の少なくとも一部に電荷を保持できる。シリコン柱ＳＰは、これらのメモリセルトランジスタＭＴｒのチャネル及びソース／ドレイン拡散層として機能する。
ソース側選択ゲートトランジスタＳＧＳＴｒは、シリコン柱ＳＰ及びメモリ膜のソース側選択ゲートＳＧＳに囲まれた部分と、かかるソース側選択ゲートＳＧＳとを含む。ドレイン側選択ゲートトランジスタＳＧＤＴｒは、シリコン柱ＳＰ及びメモリ膜のドレイン側選択ゲートＳＧＤに囲まれた部分と、かかるドレイン側選択ゲートＳＧＤとを含む。バックゲートトランジスタＢＴｒは、シリコン柱ＳＰの連結部と、その周囲のメモリ膜と、バックゲートＢＧとを含む。
以上の構成により、ソース側選択ゲートトランジスタＳＧＳＴｒとドレイン側選択ゲートトランジスタＳＧＤＴｒとの間に、複数のメモリセルトランジスタＭＴｒとバックゲートトランジスタＢＴｒとの電流経路が直列接続される。メモリストリングＭＳは、これらのトランジスタＭＴｒ，ＳＧＳＴｒ，ＳＧＤＴｒ，ＢＴｒを含む。
［配線構造］
複数の層に配置されたワード線ＷＬのロウ方向Ｒにおける端部は、全体として階段状になっている。ワード線ＷＬは、配線ＷおよびコンタクトＣＴを介して、ワード線駆動回路１３に接続される。
バックゲートＢＧ、ソース側選択ゲートＳＧＳ、及びドレイン側選択ゲートＳＧＤのそれぞれは、配線Ｗ及びコンタクトＣＴを介して、バックゲート駆動回路１８、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５に接続される。
ソース側選択ゲートＳＧＳの上方には、複数のソース線ＳＬがロウ方向Ｒに延びる。各ソース線ＳＬは、コンタクトＣＴを介してメモリストリングＭＳの一端に接続される。ソース線ＳＬは、配線Ｗ及びコンタクトＣＴを介してソース線駆動回路１７に接続される。
ドレイン側選択ゲートＳＧＤの上方には、複数のビット線ＢＬが、コンタクトＣＴを介して、ソース線ＳＬよりも上層に配置される。各ビット線ＢＬはカラム方向Ｃに延びる。各ビット線ＢＬは、コンタクトＣＴを介してメモリストリングＭＳの他端に接続される。ビット線ＢＬは、配線Ｗ及びコンタクトＣＴを介してセンスアンプ４に接続される。
ワード線駆動回路１３、バックゲート駆動回路１８、ソース側選択ゲート線駆動回路１４、ドレイン側選択ゲート線駆動回路１５、およびソース線駆動回路１７は、メモリセルアレイ１２の外側の領域に配置され、制御回路１９に接続される。これらの回路１３〜１９は、上述の周辺回路１１に含まれる。
図２において、各種駆動回路１３〜１７に接続される配線Ｗは全て、同じ積層レベルの配線層（例えば配線層Ｍ１）に配置される。配線層Ｍ１，Ｍ２・・・等は、メモリセルアレイ１２の上方の積層レベルに位置する。配線Ｗが、これらの異なる積層レベルの配線層に配置されてもよい。「積層レベル」とは、積層膜等の半導体基板Ｓｕｂからの高さ位置（積層方向Ｖにおける位置）のことである。各配線層Ｍ１，Ｍ２・・・等が有する積層レベルは、配線層レベルとも称される。例えば、配線層Ｍ０レベルは、メモリセルアレイ１２の下方の積層レベルを指す。より具体的には、配線層Ｍ０レベルは、最下層のコントロールゲートＣＧより下方の積層レベルを指す。
（３）エッジシールの構成例
図３を用いて、ＢｉＣＳメモリ１のエッジシール２１，２２の構成の例について説明する。
図３に示されるように、ＢｉＣＳメモリ１の外縁部２０には、エッジシール２１，２２が配置される。エッジシール２２は素子形成領域１０の外側に配置され、エッジシール２１はエッジシール２２の外側に配置される。エッジシール２１の外側であって、ＢｉＣＳメモリ１外には、ダイシングライン５が配置される。
エッジシール２１は、積層体３０を備える。積層体３０は、複数の導電層３１および複数の絶縁層３２を含む。導電層３１と絶縁層３２とは、積層方向Ｖに交互に配置される。導電層３１は、例えばポリシリコン等を含む。絶縁層３２は、例えば酸化シリコン等を含む。以上のように、積層体３０はＯＰＯＰ積層構造を有する。積層体３０は、例えばメモリセルアレイ１２と同じ積層レベルに配置される。積層体３０は、上面視で例えば枠形状を有し、素子形成領域１０を取り囲む。ただし、積層体３０が一部途切れる部分を有していてもよい。
エッジシール２１は、積層体３０内に配置される溝４０を備える。「溝４０が積層体３０内に配置される」とは、溝４０の両側面が、導電層３１と絶縁層３２とにより取り囲まれていることをいう。溝４０は、積層体３０内で半導体基板Ｓｕｂの上面と交わる方向に延びる。かかる方向は、例えば積層体３０が積層される方向（積層方向Ｖ）と一致する。溝４０は、少なくとも導電層３１および絶縁層３２の複数層に亘って延びる。あるいは、溝４０は、積層体３０の最上層より上方に延びていてもよく、また、積層体３０の最下層より下方に延びていてもよい。積層体３０の上方には、絶縁膜４１が配置される。絶縁膜４１は、溝４０の開口を覆う。溝４０内は少なくとも一部が空洞になっている。ただし、溝４０内の側壁および底面の少なくとも一部の面上を、絶縁膜４１が覆っていてもよい。溝４０内が空洞になった構造は、例えばエアギャップ構造と称される。溝４０は、上面視で例えば枠形状を有し、素子形成領域１０を取り囲む。ただし、溝４０が一部途切れる部分を有していてもよい。溝４０は、積層体３０内に１つ以上配置される。
エッジシール２２は、金属層５１，５２を備える。金属層５１は、例えば積層体３０が配置される積層レベルより下方の配線層Ｍ０レベルに配置される。配線層Ｍ０レベルは、便宜上、１または複数の配線層レベルの総称として用いられる。図３においては、金属層５１が積層方向Ｖに並んで２層（５１ａ，５１ｂ）位置する例が示される。ただし、金属層５１は、１層であってもよく、あるいは３層以上であってもよい。また、図３に示されるように、金属層５１は、同一の配線層レベルに複数配置されてもよい。金属層５２は、例えば積層体３０が配置される積層レベルより上方の配線層Ｍ１，Ｍ２・・・レベル等のいずれか１層または複数層に配置される。つまり、金属層５２は積層方向Ｖに並んで１層以上、例えば２層（５２ａ，５２ｂ）配置される。金属層５２は、同一の配線層レベルに複数配置されてもよい。金属層５１，５２は、上面視で例えば枠形状を有し、素子形成領域１０を取り囲む。金属層５１，５２が同一の配線層レベルに複数配置されるときは、金属層５１，５２は素子形成領域１０を多重（例えば図３では３重）に取り囲む。ただし、金属層５１，５２が一部途切れる部分を有していてもよい。また、エッジシール２２は、金属層５１，５２のいずれか一方のみを備えていてもよい。
エッジシール２２は、金属柱６０を備える。金属柱６０は例えば導電材を含む。金属柱６０は、半導体基板Ｓｕｂの上面と交わる方向、すなわち、例えば積層方向Ｖに延びる。金属柱６０は、例えば部分６１〜６３を含む。部分６１は、金属層５１ａと金属層５１ｂとの間の部分である。部分６３は、金属層５１ｂと金属層５２ａとの間の部分である。部分６２は、金属層５２ａと金属層５２ｂとの間の部分である。あるいは、部分６１が金属層５１ａより下方の部分を含んでいてもよく、部分６２が金属層５２ｂより上方の部分を含んでいてもよい。金属柱６０は、例えば枠状の金属層５１，５２に沿って複数点在する。
エッジシール２１，２２は、ガードリング、またはシールリングとも称され、あるいは、クラックストッパとも称される。
図中、金属層５２の上方であって、ＢｉＣＳメモリ１の上面側に配置される構成は、上層配線ＵＷおよびパッシベーション膜Ｐである。パッシベーション膜Ｐは、例えばポリイミド（ＰＩ）等を含み、ＢｉＣＳメモリ１の上面を保護する。図中、ダイシングライン５に配置される構成は、テストパターンＴＰおよび配線ＴＷである。テストパターンＴＰおよび配線ＴＷは、例えばＢｉＣＳメモリ１の電気的特性等を試験する際に用いられる。
（４）ＢｉＣＳメモリの製造方法
図２および図３を参照しながら、本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態によれば、エッジシール２１は、メモリセルアレイ１２が形成される工程にて形成される。エッジシール２２は、メモリセルアレイ１２周辺のコンタクトＣＴおよび配線Ｗが形成される工程にて形成される。
［積層体の形成工程］
エッジシール２１の積層体３０は、メモリセルアレイ１２の各種ゲートＢＧ，ＣＧ，ＳＧ及びそれらの間の層間絶縁層となる、種々の層を積層する工程にて形成される。
かかる積層工程の少なくとも一部、あるいは全工程において、素子形成領域１０内に導電層が形成される工程では、外縁部２０に導電層３１に相当する層が形成される。素子形成領域１０内に絶縁層が形成される工程では、外縁部２０に絶縁層３２に相当する層が形成される。これにより、外縁部２０には、積層体３０に相当する構造が形成される。導電層３１に相当する層とは、例えば後述する溝形成工程を経て、導電層３１となる層である。絶縁層３２に相当する層とは、例えば後述する溝形成工程を経て、絶縁層３２となる層である。積層体３０に相当する構造は、後の工程を経て、積層体３０となる構造である。
以上により、積層体３０に相当する構造は、コントロールゲートＣＧ及び層間絶縁層の一部または全体と、同じ構成の層を含む。あるいは、積層体３０に相当する構造は、上記コントロールゲートＣＧに相当する層に加え、各種ゲートＢＧ，ＳＧ及び層間絶縁層と、同じ構成の層を含む。
その後、各種ゲートＣＧ，ＳＧ及び層間絶縁層に相当する層が、フォトリソグラフィ及びエッチング技術を用いてパターニングされる。パターニングは、少なくとも、各種ゲートＣＧ，ＳＧのロウ方向の端部の形状を形成することを含む。パターニングが、外縁部２０の積層体３０に相当する構造を、素子形成領域１０を取り囲む形状に加工することを含んでいてもよい。各種ゲートＣＧ，ＳＧ並びに層間絶縁層に相当する層、および積層体３０に相当する構造の端部周辺等、パターニングによって生じた空隙は、絶縁膜等により埋め込まれる。
［溝の形成工程］
エッジシール２１の溝４０は、上記の各種トランジスタＭＴｒ，ＳＧＳＴｒ，ＳＧＤＴｒを、各層において互いに分離する工程にて形成される。かかる分離工程では、例えばフォトリソグラフィ及びエッチング技術により、各種ゲートＣＧ，ＳＧ及びそれらの間の層間絶縁層となる種々の層がパターニングされ、これらの各層に溝が形成される。
上記の分離工程において、外縁部２０の積層体３０に相当する構造に対しても、例えばフォトリソグラフィ及びエッチング技術により、溝４０が形成される。かかる溝４０は、積層方向Ｖにおいて、素子形成領域１０内に形成される溝に応じた長さを有する。
より具体的には、溝４０は、少なくとも積層体３０内の複数層に亘って延びるよう形成されてもよい。あるいは、溝４０は、積層体３０内の最上層から最下層までの全体に亘って延びるよう形成されてもよい。さらに、溝４０は、積層体３０の上面より上方に延びるよう、また、積層体３０の下面より下方に延びるよう、形成されてもよい。
その後、素子形成領域１０内で、溝が絶縁材で充填される工程が行われる。この充填工程と並行して、外縁部２０では、絶縁膜４１によって溝４０の開口を塞ぐ工程が施される。これにより、溝４０内の少なくとも一部は空洞のまま維持される。
絶縁膜４１を形成する際に溝４０内を空洞のまま維持する方法は、いくつかある。例えば、絶縁膜４１によって溝４０内が充填されない程度に、溝４０の幅を狭くしておくことができる。また、例えば、溝４０内が絶縁膜４１で充填されないような、ステップカバレッジに調整された形成条件で、絶縁膜４１を形成することができる。これにより、溝４０内が空洞、つまり、エアギャップを有することとなる。ただし、溝４０内の一部に絶縁膜４１が形成されてもよい。
あるいは、溝４０の開口を覆う膜の形成は、上記充填工程ではなく、他の膜を形成する工程を行う際に行われてもよい。かかる膜形成工程は、上記溝４０の形成工程より後に行われる工程であればよい。この場合、溝４０の開口を覆う膜は、絶縁膜の他、導電膜、または、その他の膜であってよい。
以上のように、エッジシール２１は、例えばメモリセルアレイ１２が形成される工程にて形成されるが、電気的には機能しないダミーの構成である。
［金属層および金属柱の形成工程］
エッジシール２２の金属層５１，５２、及び金属柱６０は、メモリセルアレイ１２周辺の配線Ｗ及びコンタクトＣＴが形成される工程にて形成される。
すなわち、金属層５１は、素子形成領域１０において、配線層Ｍ０に配線Ｗが形成される工程にて形成される。金属柱６０の部分６１は、素子形成領域１０において、配線層Ｍ０中で異なるレベルに位置する複数の配線Ｗを接続するコンタクトＣＴが形成される工程にて形成される。
金属柱６０の部分６３は、素子形成領域１０において、例えば配線層Ｍ０レベルと配線層Ｍ１レベルとを接続するコンタクトＣＴが形成される工程にて形成される。
金属層５２は、素子形成領域１０において、配線層Ｍ１，Ｍ２・・・等に配線Ｗが形成される工程にて形成される。金属柱６０の部分６２は、素子形成領域１０において、配線層Ｍ１，Ｍ２・・・中で異なるレベルに位置する複数の配線Ｗを接続するコンタクトＣＴが形成される工程にて形成される。
以上により、素子形成領域１０を取り囲む金属層５１，５２が形成される。また、金属層５１，５２に沿って複数点在する金属柱６０が形成される。
以上のように、エッジシール２２は、例えばメモリセルアレイ１２周辺のコンタクトＣＴおよび配線Ｗが形成される工程にて形成されるが、電気的には機能しないダミーの構成である。
（５）本実施形態にかかる効果
本実施形態によれば、以下の１つまたは複数の効果を奏する。
（Ａ）本実施形態によれば、エッジシール２１は、導電層３１および絶縁層３２を含む積層体３０を備える。これにより、ダイシングによる物理的衝撃からメモリセルアレイ１２を保護することができる。
例えば、比較例として平面ＮＡＮＤメモリについて説明する。平面ＮＡＮＤメモリでは、メモリセルアレイ内にメモリセルが２次元に配列される。メモリセルは、例えば半導体基板の上面に沿って、平面的に配列される。平面ＮＡＮＤメモリは、外縁部において、例えば金属層と金属柱とを含むエッジシールを含む。
しかしながら、メモリセルが３次元に配列される３次元ＮＡＮＤメモリでは、積層方向の厚みが増す。また、積層構造の界面部分に亀裂が生じ易い。このため、３次元ＮＡＮＤメモリに、上記金属層と金属柱とを含むエッジシールを適用しても、充分な強度が得られない場合がある。
本実施形態によれば、ＢｉＣＳメモリ１は、積層体３０を含むエッジシール２１を備える。これにより、ＢｉＣＳメモリ１の外縁部２０での強度が増す。よって、ダイシング時の物理的衝撃で、ＢｉＣＳメモリ１に割れ、欠けや膜剥がれ等の物理的ダメージが生じるのを抑制することができる。ダイシングは、また、水などの液体を半導体基板Ｓｕｂ上に流しながら行われる。本実施形態によれば、ダメージ箇所からメモリセルアレイ１２内への水分の侵入も抑制することができる。
（Ｂ）本実施形態によれば、エッジシール２１は、積層体３０内で導電層３１および絶縁層３２に亘る溝４０を備える。これにより、ダイシングによるＢｉＣＳメモリ１の割れ、欠けが更に抑制される。例えばＢｉＣＳメモリ１の端部等の、エッジシール２１の外側で、半導体基板Ｓｕｂに沿って延びる亀裂が生じたとしても、かかる亀裂が溝４０を超えてＢｉＣＳメモリ１内部に延びることを抑制できる。このように、溝４０が、外縁部２０外側で発生した割れ、欠けのストッパとして機能する。溝４０の本数を増やせば、かかるストッパとしての機能は更に高まる。
（Ｃ）本実施形態によれば、エッジシール２１は、メモリセルアレイ１２が形成される工程にて形成される。これにより、エッジシール２１の形成工程を、メモリセルアレイ１２を形成する工程の中に容易に組み込むことができる。エッジシール２１とメモリセルアレイ１２とを共通のフローで一括形成できるので、工程数を増やす必要もない。よって、製造工程の煩雑化や製造コストの増大を抑えることができる。
（６）本実施形態にかかる変形例
上述の実施形態では、第１，第２エッジシールが、素子形成領域１０を取り囲む枠形状を有する。一方、変形例では、第１，第２エッジシールが外縁部２０の一部にのみ配置される点が、上述の実施形態とは異なる。
図４（ａ）の変形例１においては、第１，第２エッジシールとしてのエッジシール２１ａ，２２ａは、メモリセルアレイ１２が配置される側の外縁部２０に配置される。素子形成領域１０内において、メモリセルアレイ１２は、例えば３辺が、外縁部２０に隣接する。エッジシール２１ａは、例えばメモリセルアレイ１２が隣接する外縁部２０の３辺に配置され、周辺回路１１側の外縁部２０には配置されない。
変形例１によれば、エッジシール２１ａ，２２ａが周辺回路１１側に配置されないので、その分の面積を削減することができる。よって、重要度の高いメモリセルアレイ１２を保護しつつ、ＢｉＣＳメモリ１ａのチップ面積を抑えることができる。
図４（ｂ）の変形例２においては、第１，第２エッジシールとしてのエッジシール２１ｂ，２２ｂは、外縁部２０の交点Ｎに配置される。外縁部２０は、例えば矩形状に配置され、４つの交点Ｎで４辺が交わることにより、素子形成領域１０を取り囲むよう閉じられている。エッジシール２１ｂ，２２ｂは、例えばこれらの各交点Ｎを含むＬ字型に配置される。
外縁部２０の交点Ｎは、ダイシングライン５が交差する部分の近傍に位置する。このように、ダイシングライン５が交差する部分は、異なる方向へのダイシングが重ねて行われる。よって、ダイシングによる物理的衝撃をより受けやすく、チップに割れ、欠けの発生しやすい部分である。
変形例２によれば、チップに割れ、欠けの発生しやすい部分である交点Ｎ近傍での強度を高めることができる。また、それ以外の領域にエッジシール２１ｂ，２２ｂが配置されないので、その部分のＢｉＣＳメモリ１ｂのチップ面積を削減することができる。
＜第２実施形態＞
以下に、本実施形態に係る半導体記憶装置について、図５を用いて説明する。
本実施形態に係る半導体記憶装置としてのＢｉＣＳメモリ１ｓでは、第１エッジシールが第２エッジシールに内包されるよう配置される点が、上述の実施形態とは異なる。
図５に示されるように、第２エッジシールとしてのエッジシール２２ｓは、金属層５１，５２、および金属柱６１ｓ，６２ｓを備える。金属柱６１ｓは、金属層５１の近傍に配置される。金属柱６２ｓは、金属層５２の近傍に配置される。すなわち、エッジシール２２ｓは、金属層５１および金属柱６１ｓと、金属層５２および金属柱６２ｓとに分割されて、外縁部２０に配置される。
より具体的には、金属柱６１ｓは、金属層５１ａから金属層５１ｂまで亘る。あるいは、金属柱６１ｓが金属層５１ａより下方の部分を含んでいてもよく、金属層５１ｂより上方の部分を含んでいてもよい。金属柱６２ｓは、金属層５２ａから金属層５２ｂまで亘る。あるいは、金属柱６２ｓが金属層５２ａより下方の部分を含んでいてもよく、金属層５２ｂより上方の部分を含んでいてもよい。
金属層５１および金属柱６１ｓと、金属層５２および金属柱６２ｓとの間には、第１エッジシールとしてのエッジシール２１ｓが配置される。エッジシール２１ｓは、導電層３１および絶縁層３２を含む積層体３０と、積層方向Ｖに延びる溝４０とを備える。
このように、エッジシール２１ｓは、エッジシール２２ｓの金属層５１および金属柱６１ｓと、金属層５２および金属柱６２ｓとの間に内包されるよう配置される。すなわち、エッジシール２１ｓは、エッジシール２２ｓの金属層５１および金属柱６１ｓと、金属層５２および金属柱６２ｓとに上下から挟まれるよう配置される。
本実施形態によれば、上述の実施形態の効果のほか、以下の効果を奏する。
本実施形態によれば、エッジシール２１ｓがエッジシール２２ｓに内包されることで、エッジシール２１ｓ，２２ｓの占める面積を削減できる。よって、外縁部２０の面積を削減することができる。よって、ＢｉＣＳメモリ１ｓのチップ面積を抑えることができる。
＜他の実施形態＞
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上記の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
上述の実施形態および変形例では、外縁部２０が、第１エッジシールと共に、第２エッジシールも含む例について説明したが、これに限られない。外縁部が、第２エッジシールを含まなくともよい。また例えば、メモリセルアレイ側や外縁部が交点を有する側に第１，第２エッジシールが共に配置され、それ以外の領域には、いずれか一方のみが配置されてもよい。
上述の実施形態および変形例では、第１エッジシールが、積層体と溝とを含む例について説明したが、これに限られない。第１エッジシールが、積層体および溝のいずれか一方のみを含んでいてもよい。また例えば、メモリセルアレイ側や外縁部が交点を有する側に積層体および溝が共に配置され、それ以外の領域には、いずれか一方のみが配置されてもよい。
上記実施形態では、メモリストリングＭＳが、一対のシリコン柱ＳＰが連結されたＵ字型であるとしたが、これに限られない。例えば、メモリストリングが、連結部を有さないＩ字状に構成されていてもよい。
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
上述の実施形態等では、メモリセルの記憶方式は２値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、及びＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有している。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有している。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有している。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられている。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
１ ＢｉＣＳメモリ（半導体記憶装置）
１０ 素子形成領域
２１，２１ａ，２１ｂ，２１ｓ エッジシール（第１エッジシール）
２２，２２ａ，２２ｂ，２２ｓ エッジシール（第２エッジシール）
３０ 積層体
３１ 導電層
３２ 絶縁層
４０ 溝
Ｓｕｂ 半導体基板

Claims (6)

  1. 素子形成領域と、
    前記素子形成領域の外側のエッジシールと、を備え、
    前記エッジシールは、
    導電層および絶縁層を含む積層体と、
    前記積層体内で前記導電層および前記絶縁層に亘る溝と、を備える
    ことを特徴とする半導体記憶装置。
  2. 前記エッジシールは、
    前記素子形成領域を取り囲む外縁部の少なくとも一部に配置される
    ことを特徴とする請求項１の半導体記憶装置。
  3. 前記素子形成領域内にはメモリセルアレイが配置され、
    前記エッジシールは、前記メモリセルアレイが配置される側の前記外縁部に配置される
    ことを特徴とする請求項２の半導体記憶装置。
  4. 前記外縁部は、
    少なくとも１つの交点を有し、前記交点により前記素子形成領域を取り囲むよう閉じられており、
    前記エッジシールは、前記交点に配置される
    ことを特徴とする請求項２または３の半導体記憶装置。
  5. 前記エッジシールは第１エッジシールであり、
    前記素子形成領域の外側の第２エッジシールを備え、
    前記第２エッジシールは、金属層および金属柱を備え、
    前記第１エッジシールは、前記第２エッジシールに内包されるよう配置される
    ことを特徴とする請求項１から４のいずれか１項の半導体記憶装置。
  6. 前記素子形成領域内にはメモリセルアレイが配置され、
    前記エッジシールは、前記メモリセルアレイが形成される工程にて形成される
    ことを特徴とする請求項１から５のいずれか１項の半導体記憶装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019024087A (ja) * 2017-07-21 2019-02-14 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、記憶装置、及び電子機器
JP2019186468A (ja) * 2018-04-16 2019-10-24 株式会社ディスコ ウエーハの加工方法
US10559586B2 (en) 2017-06-28 2020-02-11 Toshiba Memory Corporation Semiconductor memory device
JP2020031204A (ja) * 2018-08-17 2020-02-27 キオクシア株式会社 半導体基板および半導体装置
US11587942B2 (en) 2018-05-23 2023-02-21 Kioxia Corporation Semiconductor memory device
US11800709B2 (en) 2018-08-17 2023-10-24 Kioxia Corporation Semiconductor substrate and semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
US9673214B2 (en) * 2015-10-07 2017-06-06 Kabushiki Kaisha Toshiba Semiconductor device
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
US10396090B2 (en) * 2016-05-23 2019-08-27 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10636806B2 (en) 2016-05-23 2020-04-28 SK Hynix Inc. Semiconductor device and manufacturing method thereof
JP2019054102A (ja) 2017-09-14 2019-04-04 東芝メモリ株式会社 記憶装置およびその製造方法
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same
JP2020141094A (ja) * 2019-03-01 2020-09-03 キオクシア株式会社 半導体記憶装置
US11069631B2 (en) * 2019-10-07 2021-07-20 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
US11289429B2 (en) 2019-10-07 2022-03-29 Sandisk Technologies Llc Three-dimensional memory die containing stress-compensating slit trench structures and methods for making the same
KR20220068059A (ko) * 2020-11-18 2022-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8680653B2 (en) * 2007-11-12 2014-03-25 Infineon Technologies Ag Wafer and a method of dicing a wafer
US8541832B2 (en) * 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101581431B1 (ko) * 2009-09-04 2015-12-30 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
JP5523912B2 (ja) * 2010-04-19 2014-06-18 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US8810001B2 (en) * 2011-06-13 2014-08-19 Mediatek Inc. Seal ring structure with capacitor
US8692245B2 (en) * 2011-08-21 2014-04-08 Nanya Technology Corp. Crack stop structure and method for forming the same
US8963282B2 (en) * 2011-09-14 2015-02-24 Nanya Technology Corp. Crack stop structure and method for forming the same
KR101936752B1 (ko) * 2012-05-29 2019-01-10 삼성전자주식회사 반도체 소자
KR20150064520A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9343322B2 (en) * 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
US9543379B2 (en) * 2014-03-18 2017-01-10 Nxp Usa, Inc. Semiconductor device with peripheral breakdown protection
JP2016058454A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体記憶装置
US9466667B2 (en) * 2014-09-10 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9673084B2 (en) * 2014-12-04 2017-06-06 Globalfoundries Singapore Pte. Ltd. Isolation scheme for high voltage device
US9437543B2 (en) * 2015-01-22 2016-09-06 Sandisk Technologies Llc Composite contact via structure containing an upper portion which fills a cavity within a lower portion

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559586B2 (en) 2017-06-28 2020-02-11 Toshiba Memory Corporation Semiconductor memory device
JP2019024087A (ja) * 2017-07-21 2019-02-14 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、記憶装置、及び電子機器
JP7224124B2 (ja) 2017-07-21 2023-02-17 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、記憶装置、及び電子機器
US11678490B2 (en) 2017-07-21 2023-06-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
US11985828B2 (en) 2017-07-21 2024-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP2019186468A (ja) * 2018-04-16 2019-10-24 株式会社ディスコ ウエーハの加工方法
KR20190120701A (ko) * 2018-04-16 2019-10-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
KR102629098B1 (ko) 2018-04-16 2024-01-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
US11587942B2 (en) 2018-05-23 2023-02-21 Kioxia Corporation Semiconductor memory device
JP2020031204A (ja) * 2018-08-17 2020-02-27 キオクシア株式会社 半導体基板および半導体装置
JP7288300B2 (ja) 2018-08-17 2023-06-07 キオクシア株式会社 半導体基板および半導体装置
US11800709B2 (en) 2018-08-17 2023-10-24 Kioxia Corporation Semiconductor substrate and semiconductor device

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