CN110838515A - 半导体晶片及半导体装置 - Google Patents

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Abstract

实施方式提供一种能够提升从改性部分扩展的劈开的直进性的半导体晶片及半导体装置。实施方式的半导体晶片具备多个半导体芯片区域及分割区域。多个半导体芯片区域具有半导体元件。分割区域设置在相邻的半导体芯片区域间。第1层叠体设置在分割区域上，包含交替层叠的多个第1材料膜及多个第2材料膜。

Description

半导体晶片及半导体装置
[相关申请]
本申请享有以日本专利申请2018-153574号(申请日：2018年8月17日)及日本专利申请2018-221676号(申请日：2018年11月27日)为基础申请的优先权。本申请通过参照该等基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体晶片及半导体装置。
背景技术
激光切割技术是使用激光对半导体晶片的内部进行改性并以改性部分为起点将半导体晶片劈开的方法。然而，因从改性部分扩展的劈开的直进性弱，所以存在位于半导体晶片的切割线上的材料膜不呈直线分割而是分割线蜿蜒的情况。利用激光进行改性后，当通过研削步骤使半导体晶片变薄时，存在材料膜的分割线更大幅度地蜿蜒而裂痕到达半导体芯片内部的器件区域的情况。
发明内容
实施方式提供一种能够提升从改性部分扩展的劈开的直进性的半导体晶片及半导体装置。
实施方式的半导体晶片具备多个半导体芯片区域及分割区域。多个半导体芯片区域具有半导体元件。分割区域设置在相邻的半导体芯片区域间。第1层叠体设置在分割区域上，包含交替层叠的多个第1材料膜及多个第2材料膜。
附图说明
图1是表示依据第1实施方式的半导体晶片的一例的概略俯视图。
图2是沿图1的2-2线的剖视图。
图3是例示柱状部CL的示意剖视图。
图4是例示柱状部CL的示意剖视图。
图5是表示第1实施方式的半导体晶片的制造方法的一例的剖视图。
图6是继图5之后表示半导体晶片的制造方法的一例的剖视图。
图7是继图6之后表示半导体晶片的制造方法的一例的剖视图。
图8是继图7之后表示半导体晶片的制造方法的一例的剖视图。
图9是继图8之后表示半导体晶片的制造方法的一例的剖视图。
图10是继图9之后表示半导体晶片的制造方法的一例的剖视图。
图11是表示第1实施方式的半导体晶片的切割方法的一例的立体图。
图12是继图11之后表示切割方法的立体图。
图13是继图11之后表示切割方法的立体图。
图14是继图11之后表示切割方法的立体图。
图15是继图12之后表示切割方法的立体图。
图16是继图12之后表示切割方法的立体图。
图17是继图15之后表示切割方法的立体图。
图18是表示第1实施方式的半导体晶片的端部的剖视图。
图19是表示依据第1实施方式的变化例1的半导体晶片的构成例的剖视图。
图20是表示依据第1实施方式的变化例2的半导体晶片的构成例的剖视图。
图21是表示作为使用本实施方式的半导体存储装置的NAND型闪速存储器的存储单元阵列的电路构成的一例的电路图。
图22是使用本实施方式的半导体存储装置的芯片区域Rchip的剖视图。
图23是使用本实施方式的半导体存储装置的包含切割区域Rd的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下实施方式中，半导体衬底的上下方向表示以设置半导体元件的面为上时的相对方向，存在与依据重力加速度的上下方向而不同的情况。附图是示意图或概念图，各部分的比率等未必与实际相同。在说明书及附图中，对与已有附图相同的要素标附相同符号并适当省略详细说明。
(第1实施方式)
图1是表示依据第1实施方式的半导体晶片的一例的概略俯视图。半导体晶片W具备多个芯片区域Rchip及多个切割区域Rd。芯片区域Rchip及切割区域Rd是半导体晶片W的正面(第1面)F1上的区域。在作为半导体芯片区域的芯片区域Rchip，设置有晶体管、存储单元阵列等半导体元件(在图1中未图示)。半导体元件经由半导体制程形成在半导体晶片W上。作为分割区域的切割区域Rd是相邻芯片区域Rchip间的线状的区域，是通过切割进行切断的区域。切割区域Rd也称作切割线。根据本实施方式，通过照射激光而在切割区域Rd的衬底10内部形成改性层，以该改性层为起点将半导体晶片W劈开。由此，使半导体晶片W单片化为各芯片区域Rchip而成为半导体芯片。
图2是沿图1的2-2线的剖视图。半导体晶片W具备衬底10、控制电路11、层叠体ST_chip、ST_d、层间绝缘膜20、钝化膜30、保护环40及金属膜50。在本实施方式中，半导体晶片W具备例如NAND型闪速存储器等半导体存储装置。半导体存储装置的存储单元阵列例如为三维地配置有存储单元的立体型存储单元阵列。另外，在图2中，为了便于观察，将存储单元阵列简化表示为层叠体ST_chip。此外，以下例示硅作为半导体，但也可使用硅以外的半导体。
衬底10例如为硅衬底等半导体衬底。衬底10表示半导体制程前的衬底，半导体晶片W表示经由半导体制程后的衬底。因此，半导体晶片W表示具有半导体元件及层间绝缘膜等的衬底10。
控制电路11作为半导体元件的一部分设置在衬底10上。控制电路11设置在层叠体ST_chip下，对层叠体ST_chip(即，存储单元阵列)进行控制。控制电路11例如由CMOS(Complementary Metal Oxide Semiconductor，互补金氧半导体)电路所构成。
作为第2层叠体的层叠体ST_chip设置在衬底10的芯片区域Rchip上。层叠体ST_chip是使导电膜21与第1绝缘膜22交替层叠而构成，在其内部具有柱状部CL。在层叠体ST_chip与柱状部CL的交点位置构成存储单元MC。柱状部CL及存储单元MC的详细构成将参照图3及图4在下文进行说明。
导电膜21使用例如钨等导电性金属，作为第1材料膜的第1绝缘膜22使用例如氧化硅膜等绝缘材料。导电膜21各自作为字线发挥功能。第1绝缘膜22设置在沿层叠体ST_chip的层叠方向(Z方向)相邻的导电膜21间，将各导电膜21电性地分离。
作为第1层叠体的层叠体ST_d设置在衬底10的切割区域Rd上。层叠体ST_d是使第1绝缘膜22与第2绝缘膜23交替层叠而构成，未设置柱状部CL。作为第2材料膜的第2绝缘膜23使用与第1绝缘膜22不同的材料例如氮化硅膜等绝缘材料。
层间绝缘膜20设置在层叠体ST_chip与层叠体ST_d之间，将层叠体ST_d的四周被覆。层间绝缘膜20使用例如TEOS(TetraEthOxySilane，正硅酸乙酯)膜等绝缘材料。
钝化膜30在芯片区域Rchip中设置在层叠体ST_chip上。钝化膜30使用例如聚酰亚胺等绝缘材料。
保护环40设置在芯片区域Rchip与切割区域Rd之间，从层叠体ST_chip、ST_d的最上层至最下层在Z方向延伸。保护环40以将切割区域Rd切断时产生的裂痕不会向芯片区域Rchip扩大的方式保护芯片区域Rchip侧的半导体元件。因此，保护环40以包围芯片区域Rchip的整个四周的方式设置在整个切割区域Rd。保护环40使用例如钨、铜、铝、钛、钽等金属材料的单层或其中的多种材料的层叠。
金属膜50设置在切割区域Rd的层叠体ST_d及层间绝缘膜20上。金属膜50作为形成器件时的对准标记或芯片区域Rchip中的焊垫发挥功能。金属膜50使用例如铝等金属材料。
图3是例示柱状部CL的示意剖视图。图4是例示柱状部CL的示意剖视图。存储器孔MH沿Z轴方向从层叠体ST_chip的上端贯通层叠体ST_chip，设置至嵌入式源极层(图22的31)。多个柱状部CL分别包含半导体主体210、存储器膜220及核心层230。存储器膜220在半导体主体210与导电膜21之间具有电荷捕获部。从各耙指(finger)分别各选一个而成的多个柱状部CL共通地连接至1根位线BL。如图7所示，各柱状部CL设置在芯片区域Rchip。
如图4所示，X-Y平面上的存储器孔MH的形状例如为圆或椭圆。在导电膜21与第1绝缘膜22之间，也可设置构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为氧化硅膜或金属氧化物膜。金属氧化物的一例为氧化铝。在导电膜21与第1绝缘膜22之间及导电膜21与存储器膜220之间，也可设置障壁膜21b。障壁膜21b在导电膜21为钨时选择例如氮化钛与钛的层叠结构膜。阻挡绝缘膜21a抑制电荷从导电膜21向存储器膜220侧反向穿隧。障壁膜21b提升导电膜21与阻挡绝缘膜21a的密接性。
半导体主体210的形状例如为具有底的筒状。半导体主体210包含例如硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体210例如为无掺杂多晶硅。此外，半导体主体210也可为p型硅。半导体主体210成为漏极侧选择晶体管、源极侧选择晶体管及存储单元MC各个的通道。
存储器膜220中，阻挡绝缘膜21a以外的部分设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的导电膜21之间具有存储区域，在Z轴方向层叠。存储器膜220包含例如覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223各个在Z轴方向延伸。
覆盖绝缘膜221设置在绝缘膜22与电荷捕获膜222之间。覆盖绝缘膜221包含例如氧化硅。覆盖绝缘膜221保护电荷捕获膜222在将牺牲膜(未图示)替换为导电膜21时(替换步骤)不会被蚀刻。覆盖绝缘膜221也可在替换步骤中从导电膜21与存储器膜220之间除去。在该情况下，如图2及图3所示，在导电膜21与电荷捕获膜222之间，设置例如阻挡绝缘膜21a。此外，在不利用替换步骤形成导电膜21的情况下，也可以无覆盖绝缘膜221。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222包含例如氮化硅，在膜中具有捕获电荷的捕获点。电荷捕获膜222中夹在成为字线WL的导电膜21与半导体主体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部有无电荷或电荷捕获部中所捕获的电荷量发生变化。由此，存储单元MC能够保存信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223包含例如氧化硅或氧化硅及氮化硅。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位障壁。例如，从半导体主体210向电荷捕获部注入电子时(写入动作)及从半导体主体210向电荷捕获部注入空穴时(抹除动作)，电子及空穴分别穿过(穿隧)隧道绝缘膜223的电位障壁。
核心层230嵌埋筒状的半导体主体210的内部空间。核心层230的形状例如为柱状。核心层230包含例如氧化硅，为绝缘性。
这样，本实施方式的半导体晶片W在芯片区域Rchip具有控制电路11及层叠体ST_chip(存储单元阵列)，在切割区域Rd具有层叠体ST_d。切割区域Rd的层叠体ST_d在图1的平面布局中，以包围芯片区域Rchip的四周的方式沿切割区域Rd设置在其整体。
如图2所示，层叠体ST_d从切割区域Rd上的材料膜(层间绝缘膜20)之上到下设置在整个Z方向。通过这样使切割区域Rd残留层叠体ST_d，从衬底10内的改性部分的劈开沿层叠体ST_d或者沿层叠体ST_d与层间绝缘膜20的界面扩展。因此，切割区域Rd中的分割线不会大幅度偏离层叠体ST_d而会在维持直进性的状态下沿层叠体ST_d形成。即，劈开会在Z方向上的半导体晶片W的厚度方向维持直进性的状态下扩展，而且在半导体晶片W的XY平面内也维持直进性的状态下扩展。其结果，能够抑制分割线蜿蜒至芯片区域Rchip，从而能够抑制半导体芯片的龟裂。
此外，切割区域Rd的层叠体ST_d分为下部层叠体ST_b及上部层叠体ST_t而形成。在相对于切割区域Rd的延伸方向为垂直方向的截面上，下部层叠体ST_b及上部层叠体ST_t均在侧面具有斜度。下部层叠体ST_b及上部层叠体ST_t的侧面分别随着朝向层叠方向的上方向(从下层向上层)而宽度变窄。此处的“宽度”是相对于层叠体ST_d的层叠方向为大致垂直方向(X或Y方向)的宽度。
芯片区域Rchip的层叠体ST_chip虽相对于层叠体ST_d在平面布局上不同，但在分为下部层叠体与上部层叠体而形成的方面相同。此外，层叠体ST_chip的下部层叠体及上部层叠体的侧面分别具有与层叠体ST_d的下部层叠体ST_b及上部层叠体ST_t相同的斜度。这样，层叠体ST_d与层叠体ST_chip虽在平面图案上不同，但具有相同的层叠结构。其原因在于层叠体ST_d及ST_chip是同时形成的。通过使层叠体ST_d及ST_chip同时形成，能够缩短制程。
另外，层叠体ST_chip及ST_d在制造步骤中最初以第1绝缘膜22(例如，氧化硅膜)与第2绝缘膜23(例如，氮化硅膜)的层叠体的形式形成。即，层叠体ST_chip及ST_d最初由相同的材质所构成。然而之后层叠体ST_chip的第2绝缘膜23置换为作为字线WL发挥功能的导电膜21(例如，钨)。因此，存在作为完成品，层叠体ST_chip及层叠体ST_d成为不同材质的情况。但是，层叠体ST_d的第2绝缘膜23也可与层叠体ST_chip的第2绝缘膜23同样地置换为导电膜21(例如，钨)。在该情况下，层叠体ST_chip及层叠体ST_d虽在平面布局上不同，但在Z方向的层叠结构或材质方面成为相同构成。
其次，对本实施方式的半导体晶片的制造方法进行说明。
图5～图10是表示第1实施方式的半导体晶片的制造方法的一例的剖视图。首先，在衬底10的正面F1上形成控制电路11。控制电路11例如为由晶体管等所构成的CMOS电路。控制电路11为层间绝缘膜(未图示)所被覆。层间绝缘膜经平坦化。
接着，在控制电路11的上方，使第1绝缘膜22与第2绝缘膜23交替层叠。第1绝缘膜22使用例如氧化硅。第2绝缘膜23使用例如氮化硅。由此，如图5所示，在芯片区域Rchip形成层叠体ST_chip的下部，在切割区域Rd形成下部层叠体ST_b。此处，当层叠体ST_chip所包含的第1绝缘膜22与第2绝缘膜23的数量变多时，存储器孔的纵横比变大。因此，存储器孔及柱状部CL在层叠体ST_chip的下部及上部分为多次形成。层叠体ST_d与层叠体ST_chip同时形成，因此，层叠体ST_d也在下部层叠体ST_b及上部层叠体ST_t分为多次形成。在图5中，在层叠体ST_chip的下部形成存储器孔，形成柱状部CL的下部。
接着，为了在层叠体ST_chip形成柱状部CL，使用微影技术及蚀刻技术而形成存储器孔。形成存储器孔时或其后，使用微影技术及蚀刻技术将层叠体ST_d与层叠体ST_chip之间的第1绝缘膜22及第2绝缘膜23除去，使层叠体ST_d与层叠体ST_chip之间分离。由此，获得图5所示的结构。
接着，在层叠体ST_d及层叠体ST_chip上堆积层间绝缘膜20。层间绝缘膜20使用例如TEOS膜等绝缘膜。接着，使层间绝缘膜20平坦化直至层叠体ST_d及层叠体ST_chip的上表面露出。层间绝缘膜20残留在层叠体ST_d与层叠体ST_chip之间的槽。由此，获得图6所示的结构。
接着，在层叠体ST_chip及层叠体ST_d的下部上，再使第1绝缘膜22与第2绝缘膜23交替层叠。由此，如图7所示，在芯片区域Rchip形成层叠体ST_chip的上部，在切割区域Rd形成上部层叠体ST_t。
接着，使用微影技术及蚀刻技术在层叠体ST_chip的上部形成柱状部CL而形成存储器孔。进而在存储器孔内形成柱状部CL的上部。
形成存储器孔时或其后，使用微影技术及蚀刻技术将层叠体ST_d的上部与层叠体ST_chip的上部之间的第1绝缘膜22及第2绝缘膜23除去而将层叠体ST_d与层叠体ST_chip之间分离。由此，获得图7所示的结构。
接着，在层叠体ST_d及层叠体ST_chip上堆积层间绝缘膜20。接着，使层间绝缘膜20平坦化直至层叠体ST_d及层叠体ST_chip的上表面露出。层间绝缘膜20残留在层叠体ST_d与层叠体ST_chip之间的槽。由此，获得图8所示的结构。
接着，形成狭缝(未图示)，如图9所示，经由狭缝将第2绝缘膜23置换为导电膜21。导电膜21使用例如钨等导电性金属。导电膜21作为字线WL发挥功能。接着，将金属膜50堆积在层叠体ST_d及层叠体ST_chip上。金属膜50使用例如铝等金属。金属膜50作为对准标记或焊垫发挥功能。对准标记是用于微影步骤等中的位置对准。焊垫在组装步骤中经打线接合，用以与半导体封装体的外部电连接。
接着，使用微影技术及蚀刻技术对金属膜50进行加工，将芯片区域Rchip的金属膜50除去，使金属膜50残留在切割区域Rd。此时，也使层叠体ST_chip的导电膜21残留。
接着，使钝化膜30形成在层叠体ST_chip、ST_d上。钝化膜30使用例如聚酰亚胺等绝缘膜。接着，在芯片区域Rchip与切割区域Rd之间形成防护环40。保护环40使用例如钨、铜、铝、钛、钽等金属材料的单层或其中的多种材料的层叠。
接着，将切割区域Rd中的钝化膜30除去。由此，获得图2所示的半导体晶片W。
其次，对切割步骤进行说明。
图11～图17是表示第1实施方式的半导体晶片W的切割方法的一例的立体图或剖视图。首先，如图11所示，在半导体晶片W的表面贴附切割用的保护带110。
接着，如图12及图13所示，使用激光振荡器120从半导体晶片W的背面(第2面)F2对与切割区域Rd对应的部分照射激光光束121。由此，如图13所示，在半导体晶片W的内部形成改性层LM。改性层LM形成在切割区域Rd内的衬底10即可，但优选为形成在层叠体ST_d的正下方或其附近。另外，在图13以后，对半导体晶片W的构成进行简化表示，并省略层叠体ST_chip的图示。
图14是表示照射激光光束121时的情况的立体图。激光振荡器120一面如箭头A所示向Y方向移动一面脉冲照射激光光束121。由此，改性层LM在Y方向断续地形成，沿切割区域Rd大致平行地形成。此种改性层LM虽断续地形成但在Y方向相连而大致成为层状。改性层LM可为单层也可为在Z方向形成在不同位置(高度)的多层。
接着，如图15所示，对半导体晶片W的背面F2进行研削及/或研磨。通过利用磨石130进行研磨，不仅使半导体晶片W薄化，而且如图16所示，劈开从改性层LM在Z方向扩展。
此处，层叠体ST_d是设置在切割区域Rd的层间绝缘膜20。通过这样使层叠体ST_d残留在切割区域Rd，当从衬底10内的改性层LM的劈开到达层叠体ST_d时，该劈开沿层叠体ST_d或者层叠体ST_d与层间绝缘膜20的界面扩展。即，层叠体ST_d诱导切割区域Rd的劈开。因此，切割区域Rd中的分割线不会大幅度偏离层叠体ST_d而会沿层叠体ST_d形成。其结果，能够抑制裂痕到达芯片区域Rchip，从而能够抑制半导体芯片的裂痕。
接着，在具有接着层的切割带136上接着半导体晶片W的背面F2，并将切割带136利用环135固定。接着，如图17所示，将切割带136从下方利用上推构件140上推，由此，拉伸切割带136(使其延伸)。由此，与切割带136一起将半导体晶片W向外方向拉伸。此时，半导体晶片W沿改性层LM(即，沿切割线)经劈开而单片化为多个半导体芯片。
另外，在所述例中，在激光照射后对半导体晶片W的背面F2进行研磨。然而，也可在对半导体晶片W的背面F2进行研磨后进行激光照射。
图18是表示第1实施方式的半导体芯片的端部的剖视图。半导体芯片C具备衬底10、控制电路11、层叠体ST_chip、ST_d、层间绝缘膜20、钝化膜30、防护环40及金属膜50。这些构成如参照图2所说明的那样。不过，半导体芯片C是通过所述激光切割法从半导体晶片W单片化而成，因此，在切割区域Rd经劈开而成。
半导体芯片C具有第1面F1、位于该第1面F1的相反侧的第2面F2、及连接第1面F1与第2面F2之间的侧面F3。在第1面F1上设置有构成控制电路11的半导体元件(CMOS等)。
半导体芯片C在切割区域Rd经劈开，因此，作为分割区域的切割区域Rd位于第1面F1的外缘E。在外缘E，侧面F3具有切割步骤中的改性层LM及劈开面。此外，在切割区域Rd残留使第1绝缘膜22与第2绝缘膜23交替层叠而构成的层叠体ST_d。因此，在层叠体ST_d的侧面F3出现因劈开而经分割的层叠体ST_d。侧面F4与侧面F3连续。
层叠体ST_d也可残留在半导体芯片C的第1面F1的整个外缘。在该情况下，层叠体ST_d以沿侧面F3包围半导体芯片C的方式设置。另一方面，根据切割区域Rd的劈开，也有在层间绝缘膜20与层叠体ST_d的交界部B发生劈开而层叠体ST_d未残留在侧面F3的情况。因此，层叠体ST_d出现在侧面F3的至少一部分即可。
半导体芯片C的其他构成与半导体晶片W的相应构成相同即可。由此，半导体芯片C也能够获得本实施方式的效果。
(变化例1)
图19是表示依据第1实施方式的变化例1的半导体晶片的构成例的剖视图。在变化例1中，下部层叠体ST_b的截面形状与第1实施方式不同。在相对于切割区域Rd的延伸方向的垂直截面上，下部层叠体ST_b的宽度(相对于Z方向为大致垂直方向的宽度)成为第1宽度Wb。第1绝缘膜22与第2绝缘膜23形成为大致相等的第1宽度Wb。
上部层叠体ST_t具有与第1实施方式相同的截面形状。即，在相对于切割区域Rd的延伸方向为垂直方向的截面上，上部层叠体ST_t的宽度(相对于Z方向为大致垂直方向的宽度)为大于第1宽度Wb的第2宽度Wt。作为层叠体ST_d整体，成为蘑菇型。
这样，即便层叠体ST_d的一部分的形状不同，只要层叠体ST_d设置在层间绝缘膜20的整个Z方向，则能够获得本实施方式的效果。
另外，下部层叠体ST_b也可通过不同于层叠体ST_chip的步骤形成。在该情况下，追加微影步骤、蚀刻步骤及绝缘膜22、23的堆积步骤。当然，上部层叠体ST_t也可通过不同于层叠体ST_chip的步骤形成。在该情况下，整个层叠体ST_d可以大致相等的宽度(第1宽度Wb或第2宽度Wt)形成。
(变化例2)
图20是表示依据第1实施方式的变化例2的半导体晶片的构成例的剖视图。在变化例2中，将层叠体ST_d的第2绝缘膜23置换为导电膜21。即，层叠体ST_d的材料与层叠体ST_chip的材料为相同材料(例如，钨)。层叠体ST_d的第2绝缘膜23在层叠体ST_chip的第2绝缘膜23置换为导电膜21时同时进行置换。变化例2的其他构成可与第1实施方式的相应构成相同。
这样，层叠体ST_d即便具有导电膜21来代替第2绝缘膜23，也能够诱导从改性层LM的劈开。因此，变化例2能够获得与第1实施方式相同的效果。此外，变化例2也可与变化例1组合。
图21是表示作为使用所述实施方式的半导体存储装置的NAND型闪速存储器的存储单元阵列的电路构成的一例的电路图。存储单元阵列包含多个区块BLK。区块BLK包含例如4个串单元SU0、SU1、SU2、SU3。以后，在记作串单元SU的情况下，表示串单元SU0～SU3的各个。
各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0、BL1、…、BLm(m为0以上的整数)相连。以后，在记作位线BL的情况下，表示位线BL0～BLm的各个。此外，各NAND串NS例如包含存储单元晶体管MT0、MT1、MT2、…、MT47、虚设晶体管DLT及DUT、存储单元晶体管MT48、MT49、MT50、…、MT95以及选择栅极晶体管ST1及ST2。以后，在记作存储单元晶体管MT的情况下，表示存储单元晶体管MT0～MT95的各个。
存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性地存储数据。虚设晶体管DLT及DUT的各个例如为与存储单元晶体管MT相同的构成，是不会用于存储数据的存储单元晶体管。选择栅极晶体管ST1及ST2的各个用于在各种动作时选择串单元SU。
在各NAND串NS，选择栅极晶体管ST1的漏极与对应的位线BL连接。在选择栅极晶体管ST1的源极与虚设晶体管DUT的漏极之间，串联连接有存储单元晶体管MT48～MT95。虚设晶体管DUT的源极与虚设晶体管DLT的漏极连接。在虚设晶体管DLT的源极与选择栅极晶体管ST2的漏极之间，串联连接有存储单元晶体管MT0～MT47。
在同一区块BLK，存储单元晶体管MT0～MT95的各个的控制栅极分别与字线WL0～WL95共通连接。虚设晶体管DUT的控制栅极与虚设字线WLDU共通连接。虚设晶体管DLT的控制栅极与虚设字线WLDL共通连接。串单元SU0～SU3的各个所包含的选择栅极晶体管ST1的栅极分别与选择栅极线SGD0～SGD3共通连接。选择栅极晶体管ST2的栅极与选择栅极线SGS共通连接。
对位线BL0～BLm分别分配不同的行地址。位线BL在多个区块BLK间与对应的NAND串NS的选择栅极晶体管ST1共通连接。字线WL0～WL95以及虚设字线WLDU及WLDL的各个是逐区块BLK地进行设置。源极线SL是在多个区块BLK间共有。
在1个串单元SU内与共通的字线WL连接的多个存储单元晶体管MT称作单元组CU。单元组CU与存储单元晶体管MT所存储的数据的比特数相应地改变存储容量。例如，单元组CU分别在各存储单元晶体管MT存储1比特数据的情况下存储1页数据，在存储2比特数据的情况下存储2页数据，在存储3比特数据的情况下存储3页数据。
图22是使用本实施方式的半导体存储装置的芯片区域Rchip的剖视图。图22更详细地表示芯片区域Rchip中的存储单元阵列的结构。另外，此处省略导电膜间的层间绝缘膜。此外，在图22中，将相互正交且与半导体衬底10的主面平行的2方向设为X方向及Y方向，将相对于该等X方向及Y方向(XY面)正交的方向设为Z方向(层叠方向)。
存储单元阵列包含半导体衬底10、导电膜21、22、38、存储器支柱MH及接触插塞BLC。半导体衬底10的主面与XY面对应。在半导体衬底10的上方，介隔层间绝缘膜22层叠有多个导电膜21。导电膜21形成为沿XY面的平板状，作为源极线SL发挥功能。另外，也可在半导体衬底10上且源极线SL的下设置图23所示的控制电路11。不过，在图22中，省略控制电路11的图示。
在导电膜21上，沿YZ面的多个狭缝SLT在X方向排列。导电膜21上且相邻的狭缝SLT间的结构体与例如1个串单元SU对应。具体来说，在导电膜21上且相邻的狭缝SLT间，从下层依序交替地设置有导电膜21与层间绝缘膜22。该等导电膜21中在Z方向相邻的导电膜介隔层间绝缘膜22进行层叠。导电膜21及层间绝缘膜22分别形成为沿XY面的平板状。
最下层的导电膜21作为选择栅极线SGS发挥功能。选择栅极线SGS上的48个导电膜21从下层依序分别作为字线WL0～WL47发挥功能。下部层叠体ST_chip_b的最上层的导电膜21及上部层叠体ST_chip_t的最下层的导电膜21分别作为虚设字线WLDL及WLDU发挥功能。虚设字线WLDU上的48个导电膜21从下层依序分别作为字线WL48～WL95发挥功能。上部层叠体ST_chip_t的最上层的导电膜21作为选择栅极线SGD发挥功能。
多个存储器支柱MH例如在Y方向呈锯齿状排列(未图示)，分别作为1个NAND串NS发挥功能。各存储器支柱MH以从选择栅极线SGD的上表面到达导电膜21的上表面的方式穿过导电膜21及层间绝缘膜22而设置。此外，各存储器支柱MH包含下部支柱LMH、上部支柱UMH、及下部支柱LMH与上部支柱UMH间的接合部JT。
上部支柱UMH设置在下部支柱LMH上，下部支柱LMH与上部支柱UMH之间经由接合部JT而接合。即，在导电膜31上设置下部支柱LMH，在下部支柱LMH上经由接合部JT设置上部支柱UMH。例如，接合部JT的外径大于下部支柱LMH与接合部JT的接触部分的外径，大于上部支柱UMH与接合部JT的接触部分的外径。设置有接合部JT的接合层的Z方向上的间隔(虚设字线WLDL与WLDU之间的间隔)宽于字线WL0～WL47、WL48～WL95中相邻的字线间的间隔。
存储器支柱MH具有例如阻挡绝缘膜40、电荷储存膜(也称作电荷蓄积层)41、隧道绝缘膜42、及半导体层43。具体来说，在用以形成存储器支柱MH的存储器孔的内壁设置阻挡绝缘膜40。在阻挡绝缘膜40的内壁设置电荷储存膜41。在电荷储存膜41的内壁设置隧道绝缘膜42。进而，在隧道绝缘膜42的内侧设置半导体层43。另外，存储器支柱MH也可设为在半导体层43的内部设置有核心绝缘膜的结构。
在此种存储器支柱MH的构成中，存储器支柱MH与选择栅极线SGS交叉的部分作为选择栅极晶体管ST2发挥功能。存储器支柱MH与字线WL0～WL47交叉的部分分别作为存储单元晶体管MT0～MT47发挥功能。各存储单元晶体管MT0～MT47是存储数据或者能够存储数据的存储单元。存储器支柱MH与虚设字线WLDL、WLDU交叉的部分分别作为虚设晶体管DLT及DUT发挥功能。各虚设晶体管DLT及DUT是不存储数据的存储单元。存储器支柱MH与字线WL48～WL95交叉的部分分别作为存储单元晶体管MT48～MT95发挥功能。各存储单元晶体管MT48～MT95是存储数据或者能够存储数据的存储单元。进而，存储器支柱MH与选择栅极线SGD交叉的部分作为选择栅极晶体管ST1发挥功能。
半导体层43作为存储单元晶体管MT、虚设晶体管DLT、DUT、及选择栅极晶体管ST1、ST2的通道层发挥功能。在半导体层43的内部形成NAND串NS的电流路径。
电荷储存膜41具有在存储单元晶体管MT中储存从半导体层43注入的电荷的功能。电荷储存膜41包含例如氮化硅膜。
隧道绝缘膜42在从半导体层43注入电荷至电荷储存膜41时或电荷储存膜41中所储存的电荷向半导体层43扩散时作为电位障壁发挥功能。隧道绝缘膜42包含例如氧化硅膜。
阻挡绝缘膜40防止电荷储存膜41中所储存的电荷向字线WL0～WL95扩散。阻挡绝缘膜40包含例如氧化硅膜及氮化硅膜。
在比存储器支柱MH的上表面更靠上方，介隔层间绝缘膜设置导电膜38。导电膜38形成为在X方向延伸的线状，作为位线(或者配线层)BL发挥功能。多个导电膜38在Y方向排列(未图示)，导电膜38与和各串单元SU对应的1个存储器支柱MH电连接。具体来说，在各串单元SU，在各存储器支柱MH内的半导体层43上设置接触插塞BLC，在接触插塞BLC上设置1个导电膜38。接触插塞BLC包含导电膜。
另外，存储单元阵列11的构成并不限定于所述构成。例如，各区块BLK所包含的串单元SU可设定为任意个数。此外，各NAND串NS所包含的存储单元晶体管MT、虚设晶体管DLT及DUT、及选择栅极晶体管ST1及ST2的各个也可设定为任意个数。
此外，字线WL、虚设字线WLDL及WLDU、及选择栅极线SGD及SGS的根数分别根据存储单元晶体管MT、虚设晶体管DLT及DUT、及选择栅极晶体管ST1及ST2的个数而变更。选择栅极线SGS也可由分别设置在多层的多个导电膜所构成。选择栅极线SGD也可由分别设置在多层的多个导电膜所构成。
其他存储单元阵列11的构成例如在2009年3月19日提出申请的美国专利申请12/407,403号“三维层叠非易失性半导体存储器”中有记载。此外，在2009年3月18日提出申请的美国专利申请12/406,524号“三维层叠非易失性半导体存储器”、2010年3月25日提出申请的美国专利申请12/679,991号“非易失性半导体存储装置及其制造方法”、2009年3月23日提出申请的美国专利申请12/532,030号“半导体存储器及其制造方法”中分别有记载。在本申请说明书中通过参照援用这些专利申请的整体。
图23是使用所述实施方式的半导体存储装置的包含切割区域Rd的剖视图。图23更详细地表示切割区域Rd中的层叠结构。另外，图23的层叠体ST_chip的字线WL的层数虽然看起来与图22的层叠体ST_chip不同，但分别具有相同的层数。
层叠体ST_d与芯片区域Rchip的层叠体ST_chip同样地进行层叠。即，在切割区域Rd，在衬底10的上方，交替地设置有层间绝缘膜(第1绝缘膜)22与第2绝缘膜23。另外，在芯片区域Rchip，第2绝缘膜23已置换为导电膜21，因此，未设置第2绝缘膜23，但在切割区域Rd，第2绝缘膜23与导电膜21残留在同一层。
最下层的第2绝缘膜23与器件区域Rchip的选择栅极线SGS对应，为同层(同一层)。在最下层的第2绝缘膜23上，其他多个第2绝缘膜23从下层依序分别与字线WL0～WL47对应，作为同层(同一层)而层叠。进而在其上，与虚设字线WLDL对应地设置有同层(同一层)的第2绝缘膜23。这样，与选择栅极线SGS、字线WL0～WL47及虚设字线WLDL的各个同层(同一层)的第2绝缘膜23是作为切割区域Rd的下部层叠体ST_b设置。
在下部层叠体ST_b上，与虚设字线WLDU对应的第2绝缘膜23是作为同层(同一层)设置。在与虚设字线WLDU对应的第2绝缘膜23的上，多个第2绝缘膜23从下层依序分别与字线WL48～WL95对应，作为同层(同一层)而层叠。进而在其上，与选择栅极线SGD对应地设置有同层(同一层)的第2绝缘膜23。与选择栅极线SGD对应的第2绝缘膜23成为层叠体ST_d的最上层。这样，与虚设字线WLDU、字线WL48～WL95及选择栅极线SGD的各个同层(同一层)的第2绝缘膜23是作为切割区域Rd的上部层叠体ST_b进行设置。
在下部层叠体ST_b与上部层叠体ST_t之间，设置有与芯片区域Rchip的接合部JT对应的间隙GP。间隙GP的Z方向的宽度(厚度)大于(厚于)下部层叠体ST_b及上部层叠体ST_t中第2绝缘膜23间的间隔(层间绝缘膜22的厚度)。此外，在间隙GP，设置有与层间绝缘膜22相同的材料。
存在字线WL、虚设字线WLDL及WLDU、及选择栅极线SGD及SGS的根数分别根据存储单元晶体管MT、虚设晶体管DLT及DUT、及选择栅极晶体管ST1及ST2的个数而变更的情况。在该情况下，伴随于此，在芯片区域Rchip及切割区域Rd，导电膜21及第2绝缘膜23的层叠数也发生变更。例如，选择栅极线SGS、SGD也可由分别设置在多层的多个导电膜21所构成。在该情况下，在切割区域Rd，与选择栅极线SGS、SGD对应的第2绝缘膜23也分别由多层所构成。
进而，在芯片区域Rchip及切割区域Rd，在层叠体ST_chip及ST_d的上方，经由接触插塞BLC设置有位线BL。在层叠体ST_chip的上方设置有钝化膜30。即，层叠体ST_chip及ST_d在上下方向上位于比位线BL更靠下方。在钝化膜30的内部，包含设置在位线BL的更上方的电极层(未图示)。在钝化膜30的表面，也可形成外部连接用的焊垫电极(未图示)。钝化膜30也可为无机绝缘膜与聚酰亚胺等有机绝缘膜的层叠结构。
层叠体ST_d的侧面具有与层叠体ST_chip的端部侧面的斜度相同的斜度。其原因在于层叠体ST_d及ST_chip是通过同一层叠步骤进行层叠且通过同一蚀刻步骤进行加工而成。
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提示的，并不意图限定发明的范围。这些实施方式可以其他各种形态实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨内，同样地包含在权利要求所记载的发明及其均等范围内。
[符号的说明]
W 半导体晶片
10 衬底
11 控制电路
ST_chip、ST_d 层叠体
20 层间绝缘膜
21 导电膜
22 第1绝缘膜
23 第2绝缘膜
30 钝化膜
40 保护环
50 金属膜
Rchip 芯片区域
Rd 切割区域
CL 柱状部

Claims (17)

1.一种半导体晶片，其特征在于具备：
多个半导体芯片区域，具有半导体元件；
分割区域，设置在相邻的所述半导体芯片区域间；及
第1层叠体，设置在所述分割区域，包含交替层叠的多个第1材料膜及多个第2材料膜。
2.根据权利要求1所述的半导体晶片，其特征在于
所述多个第1材料膜是氧化硅膜；
所述多个第2材料膜是氮化硅膜或第1导电膜。
3.根据权利要求1所述的半导体晶片，其特征在于
所述半导体元件具备：
第2层叠体，包括交替层叠的多个第1材料膜及多个第2导电膜；及
柱状部，以贯通所述第2层叠体的方式设置，在与所述第2导电膜交叉的位置具有存储单元晶体管。
4.根据权利要求2所述的半导体晶片，其特征在于所述第1导电膜及所述第2导电膜为相同材料。
5.根据权利要求1所述的半导体晶片，其特征在于
所述第1层叠体包含第1下部层叠体、及设置在所述第1下部层叠体上的第1上部层叠体；
所述第1下部层叠体的最上部的所述第2材料膜与所述第1上部层叠体的最下部的所述第2材料膜之间的第1绝缘膜的厚度，大于所述第1下部层叠体或所述第1上部层叠体所包含的所述第1材料膜的厚度。
6.根据权利要求3所述的半导体晶片，其特征在于
所述第2层叠体包含第2下部层叠体、及设置在所述第2下部层叠体上的第2上部层叠体；
所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间的第2绝缘膜的厚度，大于所述第2下部层叠体或所述第2上部层叠体所包含的所述第1材料膜的厚度；
所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间的所述柱状部的直径，宽于所述第2下部层叠体的上部的所述柱状部的直径及所述第2上部层叠体的下部的直径。
7.根据权利要求1至6中任一项所述的半导体晶片，其特征在于所述第1层叠体设置在整个所述分割区域。
8.一种半导体装置，其特征在于具备：
半导体衬底，具有第1面、位于该第1面的相反侧的第2面、及将所述第1面的外缘与所述第2面的外缘连结的第1侧面；
第1层叠体，设置在所述第1面，包含交替层叠的多个第1材料膜及多个第2材料膜，且具有与所述第1侧面连续的第2侧面；及
半导体元件，位于比所述第1层叠体更靠所述半导体衬底的内侧，设置在所述第1面。
9.根据权利要求8所述的半导体装置，其特征在于
所述多个第1材料膜是氧化硅膜；
所述多个第2材料膜是氮化硅膜或第1导电膜。
10.根据权利要求8所述的半导体装置，其特征在于
所述半导体元件具备：
第2层叠体，包括交替层叠的多个第1材料膜及多个第2导电膜；及
柱状部，以贯通所述第2层叠体的方式设置，在与所述第2导电膜交叉的位置具有存储单元晶体管。
11.根据权利要求10所述的半导体装置，其特征在于所述第1导电膜及所述第2导电膜为相同材料。
12.根据权利要求8所述的半导体装置，其特征在于
所述第1层叠体包含第1下部层叠体、及设置在所述第1下部层叠体上的第1上部层叠体；
所述第1下部层叠体的最上部的所述第2材料膜与所述第1上部层叠体的最下部的所述第2材料膜之间的第1绝缘膜的厚度，大于所述第1下部层叠体或所述第1上部层叠体所包含的所述第1材料膜的厚度。
13.根据权利要求10所述的半导体装置，其特征在于
所述第2层叠体包含第2下部层叠体、及设置在所述第2下部层叠体上的第2上部层叠体；
所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间的第2绝缘膜的厚度，大于所述第2下部层叠体或所述第2上部层叠体所包含的所述第1材料膜的厚度；
所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间的所述柱状部的直径，宽于所述第2下部层叠体的上部的所述柱状部的直径及所述第2上部层叠体的下部的直径。
14.根据权利要求8或13所述的半导体装置，其特征在于所述第1层叠体设置在所述第1面的所述外缘的整周。
15.一种半导体装置，其特征在于具备：
半导体衬底，具有第1面、位于该第1面的相反侧的第2面、及将所述第1面的外缘与所述第2面的外缘连结的第1侧面；
第1层叠体，设置在所述第1面，包含交替层叠的多个第1氧化硅膜及多个氮化硅膜，并且具有与所述第1侧面连续的第2侧面；及
半导体元件，包含第2层叠体及柱状部，
所述第2层叠体位于比所述第1层叠体更靠所述半导体衬底的内侧，设置在所述第1面，包含交替层叠的多个第2氧化硅膜及多个第2导电膜，
所述柱状部以贯通所述第2层叠体的方式设置，在与所述第2导电膜交叉的位置具有存储单元晶体管；且
所述第1层叠体包含第1下部层叠体、及设置在所述第1下部层叠体上的第1上部层叠体，进一步包含第1绝缘膜，所述第1绝缘膜位在所述第1下部层叠体的最上部的所述氮化硅膜与所述第1上部层叠体的最下部的所述氮化硅膜之间，并且所述第1绝缘膜厚于所述第1氧化硅膜，
所述第2层叠体包含第2下部层叠体、及设置在所述第2下部层叠体上的第2上部层叠体，进一步包含第2绝缘膜，所述第2绝缘膜位在所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间，并且所述第2绝缘膜厚于所述第2氧化硅膜，所述第2下部层叠体的最上部的所述第2导电膜与所述第2上部层叠体的最下部的所述第2导电膜之间的所述柱状部的直径宽于所述第2下部层叠体的上部的所述柱状部的直径及所述第2上部层叠体的下部的直径。
16.根据权利要求10或15所述的半导体装置，其特征在于
所述半导体元件还具备位线，该位线设置在沿所述第2层叠体的层叠方向比所述第2层叠体的最上部的所述导电膜远离所述衬底的位置，与所述柱状部电连接。
17.根据权利要求10或15所述的半导体装置，其特征在于还具备第1选择栅极，该第1选择栅极与位于所述第1层叠体的最上层的所述第2材料膜设置在同层，且是位于所述第2层叠体的最上部的所述第2导电膜。
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