CN117750761A

CN117750761A - 半导体存储装置

Info

Publication number: CN117750761A
Application number: CN202311026994.XA
Authority: CN
Inventors: 菅野裕士
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-09-20
Filing date: 2023-08-15
Publication date: 2024-03-22
Also published as: US20240099002A1; JP2024044009A

Abstract

本发明的实施方式提供一种提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：第1半导体层；第1配线层，设置在所述第1半导体层的上方；第2配线层，与所述第1配线层相邻而配置；第1存储器柱，通过所述第1配线层，且一端连接于所述第1半导体层；第2存储器柱，通过所述第2配线层，且一端连接于所述第1半导体层；及第1部件，设置在所述第1配线层与所述第2配线层之间。所述第1部件包含：第1导电体，与所述第1半导体层相接；第1绝缘体，至少设置在所述第1配线层与所述第1导电体之间、及所述第2配线层与所述第1导电体之间；及多个第2绝缘体，设置在所述第1导电体与所述第1半导体层之间。

Description

半导体存储装置

相关申请案的参考

本申请案享受以日本专利申请案第2022-149301号(申请日：2022年9月20日)为基础申请案的优先权。本申请案通过参考所述基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not-AND：与非)型闪存。

发明内容

本发明所要解决的问题在于提供一种提高可靠性的半导体存储装置。

实施方式的半导体存储装置包含：第1半导体层，设置在半导体衬底的上方，沿第1方向延伸；第1配线层，设置在所述第1半导体层的上方，沿所述第1方向延伸；第2配线层，在与所述第1方向交叉的第2方向上，与所述第1配线层相邻而配置，且沿所述第1方向延伸；第1存储器柱，沿与所述第1方向及所述第2方向交叉的第3方向延伸，通过所述第1配线层，且一端连接于所述第1半导体层；第2存储器柱，沿所述第3方向延伸，通过所述第2配线层，且一端连接于所述第1半导体层；及第1部件，设置在所述第1配线层与所述第2配线层之间，沿所述第1方向及所述第3方向延伸。所述第1部件包含：第1导电体，沿所述第1方向及所述第3方向延伸，与所述第1半导体层相接；第1绝缘体，至少设置在所述第1配线层与所述第1导电体之间、及所述第2配线层与所述第1导电体之间；及多个第2绝缘体，在所述第3方向上，设置在所述第1导电体与所述第1半导体层之间。

附图说明

图1是表示第1实施方式的半导体存储装置的全体构成的框图。

图2是第1实施方式的半导体存储装置具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置具备的存储单元阵列的块BLK0及BLK1的俯视图。

图4是图3中的区域RA的放大图。

图5是沿着图4的I-I’线的剖视图。

图6是沿着图5的IV-IV’的剖视图。

图7是沿着图4的II-II’线的剖视图。

图8是沿着图4的III-III’线的剖视图。

图9是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图10是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图11是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图12是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图13是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图14是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图15是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图16是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图17是表示第1实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图18是图3中的区域RA的放大图。

图19是沿着图18的V-V’的剖视图。

图20是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图21是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图22是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图23是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图24是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图25是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图26是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图27是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

图28是表示第2实施方式的半导体存储装置具备的存储单元阵列的制造步骤中的存储单元阵列的平面及剖面的图。

具体实施方式

以下，参考附图对实施方式进行说明。在所述说明时，对具有大致相同的功能及构成的构成要件标注相同符号。另外，以下所示的各实施方式例示用来将所述实施方式的技术性思想具体化的装置或方法，实施方式的技术性思想不将构成零件的材质、形状、构造、配置等特定于下述内容。实施方式的技术性思想能在权利要求范围内施加各种变更。

1.第1实施方式

对第1实施方式的半导体存储装置1进行说明。以下，作为半导体存储装置1，列举在半导体衬底上方三维积层着存储单元晶体管的三维积层型NAND型闪存为例进行说明。

1.1构成

1.1.1半导体存储装置的全体构成

首先，参考图1，对半导体存储装置1的全体构成的一例进行说明。图1是表示半导体存储装置1的全体构成的框图。另外，图1中，通过箭头线表示各构成要件的连接的一部分，但是构成要件间的连接不限定于这些。

如图1所示，半导体存储装置1包含存储器核心部10及外围电路部20。

存储器核心部10包含存储单元阵列11、行解码器12及感测放大器13。

存储单元阵列11是三维排列着非易失性存储单元晶体管的区域。存储单元阵列11包含多个块BLK。在图1的示例中，存储单元阵列11包含块BLK0～BLK3。块BLK例如是一并抹除数据的多个存储单元晶体管的集合。块BLK包含与行及列建立对应的多个存储单元晶体管。各块BLK包含多个串单元SU。在图1的示例中，块BLK包含4个串单元SU0、SU1、SU2及SU3。串单元SU例如包含在写入动作或读出动作中一并选择的多个NAND串NS的集合。串单元SU包含多个NAND串NS。NAND串NS包含串联连接的多个存储单元晶体管的集合。另外，存储单元阵列11内的块BLK的个数及块BLK内的串单元SU的个数为任意。稍后叙述存储单元阵列11的细节。

行解码器12是进行行地址的解码的电路。行解码器12接收与从外部控制器输入的行地址相关的信息。行解码器12基于与行地址相关的信息的解码结果，选择存储单元阵列11的行方向的配线(字线及选择栅极线)。行解码器12对所选择的行方向的配线供给电压。

感测放大器13是进行数据的写入及读出的电路。感测放大器13在读出数据时，从任一个块BLK的存储单元晶体管读出数据。另外，感测放大器13在写入数据时，对存储单元阵列11供给基于写入数据的电压。

外围电路部20包含序列发生器21及电压产生电路22。

序列发生器21控制半导体存储装置1全体的动作。更具体而言，序列发生器21在写入动作、读出动作及抹除动作时，控制电压产生电路22、行解码器12及感测放大器13等。

电压产生电路22产生用于写入动作、读出动作及抹除动作的电压，并将其供给到行解码器12及感测放大器13等。

1.1.2存储单元阵列的电路构成

接着，参考图2，对存储单元阵列11的电路构成的一例进行说明。图2是存储单元阵列11的电路图。

如图2所示，块BLK例如包含4个串单元SU0～SU3。串单元SU内的多个NAND串NS连接到多个位线BL中的任一个。在图2的示例中，串单元SU包含n+1个NAND串NS。而且，n+1个NAND串NS分别连接于n+1根位线BL0～BLn(n为1以上的整数)。

各NAND串NS包含多个存储单元晶体管MC、以及选择晶体管ST1及ST2。在图2的示例中，NAND串NS包含8个存储单元晶体管MC0～MC7。

存储单元晶体管MC是非易失地存储数据的存储器元件。存储单元晶体管MC包含控制栅极及电荷存储层。存储单元晶体管MC可为对电荷存储层使用绝缘体的MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金属-氧化物-氮化物-氧化物-硅)型，也可为对电荷存储层使用导电体的FG(Floating Gate：浮动栅极)型。以下，对存储单元晶体管MC为MONOS型的情况进行说明。

选择晶体管ST1及ST2是开关元件。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。

NAND串NS内的选择晶体管ST2、存储单元晶体管MC0～MC7及选择晶体管ST1的电流路径串联连接。选择晶体管ST1的漏极连接于位线BL。选择晶体管ST2的源极连接于源极线SL。

相同块BLK的存储单元晶体管MC0～MC7的控制栅极分别共通连接于字线WL0～WL7。更具体而言，例如，块BLK包含4个串单元SU0～SU3。而且，各串单元SU各自包含多个存储单元晶体管MC0。块BLK内的多个存储单元晶体管MC0的控制栅极共通连接于1根字线WL0。存储单元晶体管MC1～MC7也同样。

串单元SU内的多个选择晶体管ST1的栅极共通连接于1根选择栅极线SGD。更具体而言，串单元SU0内的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD0。串单元SU1内的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD1。串单元SU2内的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD2。串单元SU3内的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD3。

块BLK内的多个选择晶体管ST2的栅极共通连接于选择栅极线SGS。另外，与选择栅极线SGD同样，选择栅极线SGS也可按照每个串单元SU设置。

字线WL0～WL7、选择栅极线SGD0～SGD3及选择栅极线SGS分别连接于行解码器12。

位线BL共通连接于各块BLK的多个串单元SU中的每一个的1个NAND串NS。各位线BL连接于感测放大器13。

源极线SL例如在多个块BLK之间共用。

在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MC的集合例如表述为“单元组CU”。换句话说，单元组CU是在写入动作或读出动作中一并选择的多个存储单元晶体管MC的集合。页是在单元组CU中一并写入(或一并读出)的数据的单位。例如，在存储单元晶体管MC存储1位数据的情况下，单元组CU的存储容量为1页。另外，单元组CU基于存储单元晶体管MC存储的数据的位数，可能会具有2页以上的存储容量。

1.1.3存储单元阵列的平面构成

接着，参考图3及图4，对存储单元阵列11的平面构成的一例进行说明。图3是存储单元阵列11的块BLK0及BLK1的俯视图。图4是图3中的区域RA的放大图。图3及图4的示例表示出作为选择栅极线SGD发挥功能的配线层的上表面。另外，在图3及图4的示例中，省略层间绝缘膜。在以下说明中，将与半导体衬底大致平行且部件SLT延伸的方向设为X方向。将与半导体衬底大致平行且与X方向交叉的方向设为Y方向。将与半导体衬底大致垂直且与X方向及Y方向交叉的方向设为Z方向。另外，在Z方向上，将各部件的朝向半导体衬底侧的面表述为“底面”。另外，将与底面对应的面表述为“上表面”。

如图3所示，存储单元阵列11包含单元区域及WL连接区域。单元区域是配置存储单元晶体管MC的区域。WL连接区域是字线WL以及选择栅极线SGD及SGS、与接触插塞的连接区域。字线WL以及选择栅极线SGD及SGS各自经由设置在WL连接区域的接触插塞，连接到行解码器12。在WL连接区域不配置存储单元晶体管MC。在图3的示例中，在X方向上的中央部配置着单元区域。而且，在X方向上的2个端部配置着WL区域。另外，单元区域与WL连接区域的配置为任意。例如，也可在X方向上的中央部设置WL连接区域。

存储单元阵列11包含多个部件SLT。部件SLT在X方向延伸。多个部件SLT排列配置在Y方向上。部件SLT按照每个块BLK将设置在各块BLK的多个配线层分离。在排列于Y方向的部件SLT之间配置块BLK。在图3的示例中，在排列于Y方向的3个部件SLT之间分别配置着块BLK0及BLK1。各块BLK介隔部件SLT排列配置在Y方向上。

在各块BLK中设置着多个配线层。多个配线层在Z方向上隔开而积层。在图3的示例中，从下层起依序积层着分别作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能的10层配线层。例如，10层配线层在WL连接区域中，沿X方向阶梯状引出。以下，在WL连接区域中，将阶梯状引出的区域表述为“平台”。在各配线层的平台之上设置着接触插塞。另外，在WL连接区域中，各配线层也可不阶梯状引出。

在各块BLK中设置着多个部件SHE。部件SHE沿X方向延伸。多个部件SHE排列配置在Y方向上。部件SHE包含绝缘材料。例如，部件SHE包含氧化硅(SiO)，作为绝缘材料。部件SHE按照每个串单元SU将作为选择栅极线SGD发挥功能的配线层分离。在图3的示例中，在块BLK内设置着3个部件SHE。由此，作为选择栅极线SGD发挥功能的配线层在Y方向上分离为4个。例如，在各块BLK中分离为4个的配线层从纸面左侧起依序分别作为选择栅极线SGD0、SGD1、SGD2及SGD3发挥功能。也就是说，从纸面左侧起依序设置着串单元SU0、SU1、SU2及SU3。

接着，对单元区域及部件SLT的构成的细节进行说明。图4表示出块BLK0的串单元SU3、块BLK1的串单元SU0、及设置在它们之间的部件SLT。

如图4所示，在单元区域中设置着多个存储器柱MP。1个存储器柱MP与1个NAND串NS对应。稍后叙述存储器柱MP的构造的细节。例如，存储器柱MP具有沿Z方向延伸的圆柱形状。存储器柱MP贯通(通过)在Z方向积层的多个配线层。在图4所示的示例中，各块BLK内的多个存储器柱MP朝向X方向排列成6列的交错配置。另外，存储器柱MP的排列能任意设计。

部件SLT例如包含接触插塞LI及间隔件SP。接触插塞LI例如具有在X方向延伸的线形状。接触插塞LI用于连接源极线SL与设置在存储单元阵列11的上方的配线。接触插塞LI的底面与作为源极线SL发挥功能的配线层相接。接触插塞LI由导电材料构成。例如，接触插塞LI包含钨。间隔件SP设置在接触插塞LI的侧面。换句话说，接触插塞LI在XY平面中的俯视时由间隔件SP包围。接触插塞LI与和所述接触插塞LI在Y方向上相邻的块BLK之间由间隔件SP隔开及绝缘。间隔件SP由绝缘材料构成。例如，间隔件SP包含氧化硅作为绝缘材料。另外，部件SLT也可不包含接触插塞LI。

另外，本实施方式的部件SLT包含多个虚拟柱DP。虚拟柱DP具有在Z方向延伸的圆柱形状。例如，多个虚拟柱DP在X方向上隔开，排列配置成一列。虚拟柱DP与接触插塞LI及间隔件SP的底面相接。换句话说，虚拟柱DP配置在接触插塞LI及间隔件SP的下层。

虚拟柱DP是为了在形成与存储器柱MP对应的孔(以下，表述为“存储器孔”)时，减少Y方向上的块BLK端部与块BLK中央部处的存储器柱MP(存储器孔)的图案密度的偏差而配置。在加工存储器孔时，一并加工与虚拟柱DP对应的孔(以下，表述为“虚拟孔”)。例如，位于部件SLT的形成区域的两端的2个存储器柱MP1及MP2的间隔大于块BLK内的存储器柱MP1及MP3的间隔。因此，在用来加工存储器孔的光刻步骤及蚀刻步骤中，有位于块BLK的端部的存储器柱MP1及MP2的XY平面中的最长直径(以下，表述为“长径”)的尺寸相对于位于块BLK中央部的存储器柱MP3的长径偏移的情况。另外，在存储器柱MP1及MP2与存储器柱MP3中，有存储器孔的深度(高度)不同的情况。通过配置虚拟柱DP(虚拟孔)，而降低图案的疏密差，减少块BLK端部与块BLK中央部处的存储器柱MP的形状的偏差。

例如，将同层(作为源极线SL发挥功能的半导体层)中的存储器柱MP及虚拟柱DP的长径分别设为D1及D2。长径D1与长径D2存在D1＜D2的关系。

1.1.4存储单元阵列的剖面构成

接着，参考图5～图8，对存储单元阵列11的剖面构成的一例进行说明。图5是沿着图4的I-I’线的剖视图。图6是沿着图5的IV-IV’的剖视图。图7是沿着图4的II-II’线的剖视图。图8是沿着图4的III-III’线的剖视图。

如图5所示，在半导体衬底100上设置着绝缘层101。例如，绝缘层101包含氧化硅。另外，也可在设置着绝缘层101的区域，也就是半导体衬底100与半导体层102之间，设置行解码器12或感测放大器13等电路。

在绝缘层101之上设置着作为源极线SL发挥功能的半导体层102。半导体层102在X方向及Y方向延伸。半导体层102例如包含3层半导体层102a、102b及102c。在绝缘层101之上设置着半导体层102a。在半导体层102a之上设置着半导体层102b。在半导体层102b之上设置着半导体层102c。半导体层102b例如通过置换(replace)设置在半导体层102a与半导体层102c之间的绝缘层而形成。半导体层102a～102c例如包含硅。另外，半导体层102a～102c例如包含磷(P)作为n型半导体的杂质。

在半导体层102之上设置着绝缘层103。例如，绝缘层103包含氧化硅。

在绝缘层103之上，例如逐层交替积层着10层配线层104与9层绝缘层105。例如，配线层104从下层起作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能。另外，也可分别设置多个作为选择栅极线SGS及SGD发挥功能的配线层104。例如，使用氮化钛(TiN)/钨(W)的积层构造，作为配线层104的导电材料。所述情况下，氮化钛以覆盖钨的方式形成。氮化钛例如在通过CVD(Chemical Vapor Deposition：化学气相沉积法)将钨成膜时，具有作为用来抑制钨氧化的势垒层、或用来提高钨的密接性的密接层的功能。另外，配线层104能包含氧化铝(AlO)等高介电常数材料。所述情况下，高介电常数材料以覆盖导电材料的方式形成。例如，在各配线层104中，以与设置在配线层104的上下的绝缘层及存储器柱MP的侧面相接的方式设置高介电常数材料。然后，以与高介电常数材料相接的方式设置氮化钛。然后，以与氮化钛相接，埋入配线层104的内部的方式设置钨。例如，在设置着氧化铝作为高介电常数材料的情况下，存储单元晶体管MC也表述为MANOS(Metal-Aluminum-Nitride-Oxide-Silicon：金属-铝-氮化物-氧化物-硅)型。

在最上层的配线层104，也就是作为选择栅极线SGD发挥功能的配线层104之上，设置着绝缘层106。例如，绝缘层106包含氧化硅。

在存储单元阵列11的单元区域中设置着多个存储器柱MP。例如，存储器柱MP具有在Z方向延伸的大致圆柱形状。存储器柱MP贯通10层配线层104。存储器柱MP的底面到达半导体层102a的内部。另外，存储器柱MP也可为在Z方向上连结着多个柱的构造。

接着，对存储器柱MP的内部构成进行说明。存储器柱MP包含积层体110、半导体层111、核心层112及盖膜113。积层体110具有从存储器柱MP的外侧起依序积层着阻挡绝缘膜、电荷存储层及隧道绝缘膜的构成。在存储器柱MP的侧面的一部分及底面设着积层体110。更具体而言，在与半导体层102b相同的层及其附近，去除存储器柱MP的侧面的积层体110。以与积层体110的侧面及底面、以及半导体层102b相接的方式设置着半导体层111。半导体层111是形成存储单元晶体管MC以及选择晶体管ST1及ST2的沟道的区域。半导体层111的内部由核心层112埋入。在存储器柱MP的上部，在半导体层111及核心层112的上端设置着盖膜113。盖膜113的侧面与积层体110相接。例如，半导体层111及盖膜113包含硅。例如，核心层112包含氧化硅。在盖膜113之上设置着导电体140。导电体140电连接于作为位线BL发挥功能的配线层。例如，导电体140包含钨或铜(Cu)。

参考图6，表示存储器柱MP的沿着XY平面的剖面构造的一例。图6表示包含配线层104的层中的存储器柱MP的剖面构造。

如图6所示，在包含配线层104的剖面中，核心层112例如设置在存储器柱MP的中央部。半导体层111包围核心层112的侧面。积层体110包围半导体层111。更具体而言，积层体110包含隧道绝缘膜110a、电荷存储层110b及阻挡绝缘膜110c。隧道绝缘膜110a包围半导体层111的侧面。电荷存储层110b包围隧道绝缘膜110a的侧面。阻挡绝缘膜110c包围电荷存储层110b的侧面。配线层104包围阻挡绝缘膜110c的侧面。

例如，隧道绝缘膜110a及阻挡绝缘膜110c各自包含氧化硅。电荷存储层110b具有存储电荷的功能。例如，电荷存储层110b包含氮化硅。

如图5所示，通过将存储器柱MP与作为字线WL0～WL7发挥功能的配线层104组合，而构成存储单元晶体管MC0～MC7。同样地，通过将存储器柱MP与作为选择栅极线SGD发挥功能的配线层104组合，而构成选择晶体管ST1。通过将存储器柱MP与作为选择栅极线SGS发挥功能的配线层104组合，而构成选择晶体管ST2。由此，各存储器柱MP能作为1个NAND串NS发挥功能。

部件SLT在X方向及Z方向延伸。部件SLT贯通(通过)配线层104以及绝缘层103及105。部件SLT的下端到达半导体层102a的内部。以包围部件SLT的侧面的方式设置着绝缘体130。绝缘体130作为间隔件SP发挥功能。绝缘体130在与半导体层102b相同的层及其附近，能具有朝部件SLT的外侧伸出的形状。例如，绝缘体130包含氧化硅。

在部件SLT的内部设置着导电体131。导电体131作为接触插塞LI发挥功能。导电体131的侧面与绝缘体130相接。

如图7及图8所示，导电体131的底面的一部分与半导体层102a相接。

如图5及图8所示，在部件SLT的下端设置着多个绝缘体120。绝缘体120相当于虚拟柱DP。例如，绝缘体120包含氧化硅。例如，绝缘体130与绝缘体120能由相同材料构成。

如图5所示，绝缘体120的上表面与绝缘体130及导电体131相接。位于绝缘体130及导电体131的下层的绝缘体120是在间隔件SP及接触插塞LI的制造步骤中被去除一部分的虚拟柱DP的残存部分。

例如，将绝缘体120的上表面的长径设为D2。而且，将与绝缘体120的上表面相同高度处的存储器柱MP的长径设为D1。于是，如图4中所说明，长径D1与长径D2存在D1＜D2的关系。

例如，将从半导体层102a的底面(朝向半导体衬底100的面)到存储器柱MP的积层体110的高度(距离)设为H1。将从半导体层102a的底面到绝缘体120的高度(距离)设为H2。于是，高度H1与高度H2存在H1＞H2的关系。也就是说，距离H2短于距离H1。

另外，如图8所示，将从半导体层102a的底面到导电体131的高度设为H3。于是，高度H2与高度H3存在H2＜H3的关系。

另外，绝缘体120的底面也可到达绝缘层101。也就是说，虚拟柱DP也可贯通(通过)半导体层102a。

1.2存储单元阵列的制造方法

接着，参考图9～图17，对存储单元阵列11的制造方法的一例进行说明。图9～图17是表示存储单元阵列11的制造步骤中的存储单元阵列11的平面及剖面的图。以下，对在以牺牲层形成相当于配线层104的构造后，去除牺牲层后由导电材料埋入而形成配线层104的方法(以下，表述为“置换”)进行说明。

如图9所示，在半导体衬底100之上形成绝缘层101。在绝缘层101之上形成半导体层102a。在半导体层102a之上依序形成绝缘层150、151及152。绝缘层150～152在后述步骤中被置换为半导体层102b。例如，绝缘层150及150包含氧化硅。例如，绝缘层151包含氮化硅。绝缘层151使用能充分获得与绝缘层150及152的蚀刻选择比的材料。也就是说，绝缘层151选择膜的组成与绝缘层150及152不同的材料。在绝缘层152之上形成半导体层102c。在半导体层102c之上形成绝缘层103。在绝缘层103之上逐层交替积层10层牺牲层153与9层绝缘层105。牺牲层153在后述步骤中被置换为配线层104。例如，对牺牲层153使用氮化硅。在最上层的牺牲层153之上形成绝缘层106。

接着，一并形成存储器孔MH与虚拟孔DH。虚拟孔DH设置在形成部件SLT的区域。存储器孔MH及虚拟孔DH的底面到达半导体层102a的内部。虚拟孔DH的长径D2大于存储器孔MH的长径D1。因此，从虚拟孔DH的表面到底面的深度比存储器孔MH深。换句话说，Z方向上的虚拟孔DH的底面的高度位置低于存储器孔MH的底面的高度位置。

如图10所示，形成覆盖存储器孔MH的掩模部件154。更具体而言，例如，使用等离子CVD等埋入特性相对不佳的成膜方法将掩模部件154成膜。例如，掩模部件154包含氧化硅。然后，去除虚拟孔DH上的掩模部件154。另外，掩模部件154不限定于绝缘材料。例如，也可使用抗蚀剂等。

如图11所示，由绝缘体120埋入虚拟孔DH。例如，绝缘体120可使用ALD(AtomicLayer Deposition：原子层沉积)等埋入特性相对良好的成膜方法形成，也可使用涂布方法形成。

如图12所示，去除绝缘层106之上的掩模部件154及绝缘体120。由此，存储器孔MH成为开口的状态。另外，由绝缘体120形成虚拟柱DP。所述阶段中的虚拟柱DP的上表面的高度位置到达绝缘层106。

如图13所示，形成存储器柱MP。更具体而言，依序将积层体110、半导体层111及核心层112成膜并埋入存储器孔MH。接着，去除存储器柱MP上部的半导体层111及核心层112，将盖膜113成膜。接着，去除绝缘层106之上的积层体110及盖膜113。

接着，以覆盖存储器柱MP及虚拟柱DP的方式形成绝缘层106。

如图14所示，形成狭缝SST。狭缝SST与部件SLT对应。狭缝SST在X方向延伸。狭缝SST的底面到达绝缘层152的上表面。在加工狭缝SST时，绝缘体120也被加工到狭缝SST的底面为止。

如图15所示，在狭缝SST的侧面形成绝缘层155。例如，绝缘层155包含氧化硅。

接着，通过湿蚀刻去除绝缘层150～152。此时，位于与绝缘层150～152相同层的存储器柱MP的积层体110及绝缘体120的上部也被除去。

如图16所示，形成半导体层102b。更具体而言，例如，通过CVD将半导体层102b成膜。由此，埋入去除绝缘层150～152及积层体110后的区域。接着，例如，通过湿蚀刻，去除在狭缝SST的侧面及绝缘层106之上成膜的半导体层102b。接着，通过湿蚀刻去除狭缝SST的侧面的绝缘层155。

接着，通过置换形成配线层104。更具体而言，首先，通过湿蚀刻去除牺牲层153。接着，例如，通过CVD依序将氮化钛及钨成膜，埋入去除牺牲层153后的区域。接着，去除狭缝SST内及绝缘层106上剩余的氮化钛及钨。由此，形成配线层104。

如图17所示，形成部件SLT。更具体而言，例如，在狭缝SST的侧面形成绝缘体130。接着，由导电体131埋入狭缝SST内部。由此，形成部件SLT。

1.3本实施方式的效果

如果为本实施方式的构成，那么能提供能够提高可靠性的半导体存储装置。以下，对本效果进行详述。

例如，在块BLK的端部形成部件SLT。因此，在块BLK的中央部与端部中，存储器孔MH的图案密度不同。因此，在存储器孔MH的加工中，在块BLK的中央部与端部，存储器孔MH的尺寸或深度产生偏差。也就是说，在块BLK的中央部与端部中，存储器柱MP的形状不同。如果存储器柱MP的形状产生偏差，那么存储单元晶体管MC的特性会产生偏差。因此，错误写入或错误读出等的可能性变高。因此，半导体存储装置的可靠性降低。另外，因存储器柱MP的形状偏差，半导体存储装置的良率降低的可能性变高。

对此，如果为本实施方式的构成，那么能在形成部件SLT的区域形成虚拟柱DP。通过一并执行存储器孔MH及虚拟孔DH的加工，能减少存储器孔MH的图案密度的偏差。因此，能减少存储器柱MP的形状的偏差。因此，能减少因存储单元晶体管MC的特性的偏差引起的错误写入或错误读出。因此，能提高半导体存储装置的可靠性。此外，能抑制半导体存储装置的良率降低。

此外，如果为本实施方式的构成，那么能使虚拟柱DP的长径大于存储器柱MP的长径。由此，能进一步减少块BLK的中央部与端部处的存储器孔MH的图案密度的偏差。

2.第2实施方式

接着，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的虚拟柱DP的配置进行说明。以下，以与第1实施方式不同的点为中心进行说明。

2.1存储单元阵列的平面构成

首先，参考图18，对存储单元阵列11的平面构成的一例进行说明。图18是第1实施方式的图3中的区域RA的放大图。图18的示例表示出作为选择栅极线SGD发挥功能的配线层的上表面。另外，在图18的示例中，省略层间绝缘膜。

如图18所示，存储器柱MP的配置与第1实施方式的图4相同。

本实施方式中，多个虚拟柱DP沿X方向交错配置成2列。本实施方式的虚拟柱DP作为设置在间隔件SP的侧面的突出部PT(绝缘体120)而残存。突出部PT在间隔件SP的侧面，具有朝Y方向弯曲而突出的形状。也就是说，突出部PT具有圆弧形状。例如，突出部PT(绝缘体120)与间隔件SP(绝缘体130)能由相同材料构成。

在图18的示例中，在块BLK0(的配线层104)与间隔件SP(绝缘体130)之间沿X方向隔开配置着多个突出部PT。同样地，在块BLK1(的配线层104)与间隔件SP(绝缘体130)之间沿X方向隔开配置着多个突出部PT。而且，多个突出部PT沿X方向交错配置成2列。

例如，将同层中的存储器柱MP及虚拟柱DP的长径分别设为D1及D3。存储器柱MP的长径D1与长径D3存在D1＞D3的关系。换句话说，具有圆弧形状的突出部PT的曲率大于存储器柱MP的圆周的曲率。

将块BLK内的存储器柱MP间的距离设为L1。另外，将存储器柱MP与突出部PT的距离设为L2。距离L1与距离L2存在L1＜L2的关系。

将间隔件SP的Y方向的宽度设为W1。将间隔件SP与突出部PT合计而得的Y方向的宽度设为W2。宽度W1与宽度W2存在W1＜W2的关系。将不包含突出部PT的部件SLT的Y方向的宽度设为W3。将包含突出部PT的部件SLT的Y方向的宽度设为W4。宽度W3与宽度W4存在W3＜W4的关系。

2.2存储单元阵列的剖面构成

接着，参考图19，对存储单元阵列11的剖面构成的一例进行说明。图19是沿着图18的V-V’的剖视图。

如图19所示，存储器柱MP的构成与第1实施方式相同。

导电体131的底面与半导体层102a相接。在导电体131的侧面设置着绝缘体130。在绝缘体130的侧面，作为突出部PT，残存着绝缘体120(虚拟柱DP)。在图19的示例中，在部件SLT的纸面左侧的侧面设置着绝缘体120。另外，与第1实施方式同样，也可在部件SLT的下端残存着多个绝缘体120(虚拟柱DP的一部分)。

2.3存储单元阵列的制造方法

接着，参考图20～图28，对存储单元阵列11的制造方法的一例进行说明。图20～图28是表示存储单元阵列11的制造步骤中的存储单元阵列11的平面及剖面的图。

如图20所示，与第1实施方式同样，在形成绝缘层106后，一并形成存储器孔MH与虚拟孔DH。存储器孔MH及虚拟孔DH的底面到达半导体层102a。本实施方式的虚拟孔DH的长径小于存储器孔MH的长径。因此，虚拟孔DH的距离表面的深度比存储器孔MH浅。换句话说，Z方向上的虚拟孔DH的底面的高度位置高于存储器孔MH的底面的高度位置。

如图21所示，形成覆盖存储器孔MH的掩模部件154。此时，将掩模部件154的去除区域的Y方向的宽度设为W5。以虚拟孔DH完全露出的方式设定宽度W5。因此，宽度W5大于部件SLT的Y方向的宽度W4。另外，块BLK端部的存储器孔MH与虚拟孔DH的距离L2大于存储器孔MH之间的距离L1。因此，减少掩模部件154的去除区域的位置在存储器孔MH上偏移的可能性。

如图22所示，与第1实施方式同样，由绝缘体120埋入虚拟孔DH。

如图23所示，与第1实施方式同样，去除绝缘层106之上的掩模部件154及绝缘体120。由此，存储器孔MH成为开口的状态。另外，形成由绝缘体120埋入的虚拟柱DP。

如图24所示，与第1实施方式同样，形成存储器柱MP。接着，以覆盖存储器柱MP及虚拟柱DP的方式形成绝缘层106。

如图25所示，与第1实施方式同样，形成狭缝SST。此时，狭缝SST的Y方向的宽度设为不包含部件SLT的突出部PT的宽度W3。狭缝SST在X方向延伸。狭缝SST的底面到达绝缘层152的上表面。位于狭缝SST的加工区域的绝缘体120也被加工到狭缝SST的底面为止。

如图26所示，与第1实施方式同样，在狭缝SST的侧面形成绝缘层155。接着，通过湿蚀刻去除绝缘层150～152。此时，位于与绝缘层150～152相同层的存储器柱MP的积层体110及绝缘体120也被除去。位于绝缘层103及牺牲层153与绝缘层155之间的绝缘体120(突出部PT)、及位于与半导体层102a相同层的绝缘体120残存。另外，也可去除位于与半导体层102a相同层的绝缘体120。

如图27所示，形成半导体层102b。更具体而言，例如，通过CVD将半导体层102b成膜。由此，埋入去除绝缘层150～152及积层体110后的区域。接着，例如，通过湿蚀刻，去除在狭缝SST的侧面及绝缘层106之上成膜的半导体层102b。接着，通过湿蚀刻去除狭缝SST的侧面的绝缘层155。此时，位于狭缝SST的侧面的绝缘体120(突出部PT)残存。另外，位于与半导体层102a相同层的绝缘体120被除去。

接着，与第1实施方式同样，通过置换形成配线层104。

如图28所示，形成部件SLT。更具体而言，例如，在狭缝SST的侧面形成绝缘体130。接着，由导电体131埋入狭缝SST内部。由此，形成部件SLT。

2.4本实施方式的效果

如果为本实施方式的构成，那么能获得与第1实施方式同样的效果。

此外，如果为本实施方式的构成，那么能在块BLK与块BLK之间，将多个虚拟柱DP排列成2个交错配置。由此，能进一步减少块BLK的中央部与端部处的存储器柱MP的图案密度的偏差。

此外，如果为本实施方式的构成，那么能使虚拟柱DP的长径小于存储器柱MP的长径。换句话说，能使设置在部件SLT上的突出部PT的曲率大于存储器柱MP的曲率。由此，能使虚拟柱DP与存储器柱MP之间的距离L2大于存储器柱MP之间的距离L1。由此，在存储单元阵列11的制造步骤中，在加工覆盖存储器孔MH的掩模部件154时，能减少存储器孔MH露出的可能性。因此，能抑制因存储器柱MP的制造不良引起的半导体存储装置1的良率降低。

3.变化例等

所述实施方式的半导体存储装置包含：第1半导体层(102)，设置在半导体衬底的上方，沿第1方向(X方向)延伸；第1配线层(104)，设置在所述第1半导体层的上方，沿所述第1方向延伸；第2配线层(104)，在与所述第1方向交叉的第2方向(Y方向)上，与所述第1配线层相邻配置，沿所述第1方向延伸；第1存储器柱(MP)，沿与所述第1方向及所述第2方向交叉的第3方向(Z方向)延伸，通过所述第1配线层，且一端连接于所述第1半导体层；第2存储器柱(MP)，沿所述第3方向延伸，通过所述第2配线层，且一端连接于所述第1半导体层；及第1部件(SLT)，设置在所述第1配线层与所述第2配线层之间，沿所述第1方向及所述第3方向延伸。所述第1部件包含：第1导电体(131)，沿所述第1方向及所述第3方向延伸，与所述第1半导体层相接；第1绝缘体(130)，至少设置在所述第1配线层与所述第1导电体之间、及所述第2配线层与所述第1导电体之间；及多个第2绝缘体(120)，在所述第3方向上，设置在所述第1导电体与所述第1半导体层之间。

通过应用所述实施方式，能提供能够提高可靠性的半导体存储装置。

所述实施方式中的“连接”也包含在其间介隔例如晶体管或电阻等其它装置而间接连接的状态。

虽已说明本发明的若干个实施方式，但是所述实施方式是作为示例提示的，并未意欲限定发明的范围。所述新颖的实施方式能以其它各种方式实施，在不脱离发明的主旨的范围内，能进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求范围所记载的发明及其均等的范围内。

[符号说明]

1半导体存储装置

10存储器核心部

11存储单元阵列

12行解码器

13感测放大器

20外围电路部

21序列发生器

22电压产生电路

100半导体衬底

101,103,105,106,150～152,155绝缘层

102,102a～102c,111半导体层

104配线层

110积层体

110a隧道绝缘膜

110b电荷存储层

110c阻挡绝缘膜

112核心层

113盖膜

120,130绝缘体

131,140导电体

153牺牲层

154掩模部件

BL,BL0～BLn位线

BLK,BLK0～BLK3块

DH虚拟孔

LI接触插塞

MC,MC0～MC7存储单元晶体管

MH存储器孔

MP,MP1～MP3存储器柱

NS NAND串

SGD,SGD0～SGD3,SGS选择栅极线

SHE,SLT部件

SL源极线

SP间隔件

ST1,ST2选择晶体管

SU,SU0～SU3串单元

WL,WL0～WL7字线。

Claims

1.一种半导体存储装置，具备：

第1半导体层，设置在半导体衬底的上方，沿第1方向延伸；

第1配线层，设置在所述第1半导体层的上方，沿所述第1方向延伸；

第2配线层，在与所述第1方向交叉的第2方向上，与所述第1配线层相邻而配置，且沿所述第1方向延伸；

第1存储器柱，沿与所述第1方向及所述第2方向交叉的第3方向延伸，通过所述第1配线层，且一端连接于所述第1半导体层；

第2存储器柱，沿所述第3方向延伸，通过所述第2配线层，且一端连接于所述第1半导体层；及

第1部件，设置在所述第1配线层与所述第2配线层之间，沿所述第1方向及所述第3方向延伸；且

所述第1部件包含：

第1导电体，沿所述第1方向及所述第3方向延伸，与所述第1半导体层相接；

第1绝缘体，至少设置在所述第1配线层与所述第1导电体之间、及所述第2配线层与所述第1导电体之间；及

多个第2绝缘体，在所述第3方向上，设置在所述第1导电体与所述第1半导体层之间。

2.根据权利要求1所述的半导体存储装置，其中

所述多个第2绝缘体在所述第1方向上隔开配置成一列。

3.根据权利要求1所述的半导体存储装置，其中

所述第2绝缘体的长径大于所述第1存储器柱的长径。

4.根据权利要求1所述的半导体存储装置，其中

所述第1半导体层包含：

第2半导体层；

第3半导体层，设置在所述第2半导体层之上；及

第4半导体层，设置在所述第3半导体层之上；且

所述第1导电体与所述第2半导体层相接。

5.根据权利要求4所述的半导体存储装置，其中

所述第2绝缘体设置在与所述第2半导体层相同层。

6.根据权利要求4所述的半导体存储装置，其中

所述第1绝缘体还设置在所述第3半导体层及所述第4半导体层、与所述第1导电体之间。

7.根据权利要求4所述的半导体存储装置，其中

从所述第2半导体层的朝向所述半导体衬底的面到所述第2绝缘体的距离，比从所述第2半导体层的所述面到所述第1存储器柱的距离短。

8.一种半导体存储装置，具备：

第1半导体层，设置在半导体衬底的上方，沿第1方向延伸；

所述第1部件包含：

第1绝缘体，至少设置在所述第1配线层与所述第1导电体之间、及所述第2配线层与所述第1导电体之间；

多个第1突出部，在所述第1配线层与所述第1绝缘体之间，在所述第1方向上隔开而设置；及

多个第2突出部，在所述第2配线层与所述第1绝缘体之间，在所述第1方向上隔开而设置。

9.根据权利要求8所述的半导体存储装置，其中

所述多个第1突出部及所述多个第2突出部在所述第1方向上排列成2列交错配置。

10.根据权利要求8所述的半导体存储装置，其中

所述第1突出部具有弯曲的形状；

所述第1突出部的曲率大于所述第1存储器柱的曲率。

11.根据权利要求8所述的半导体存储装置，还具备：

第3存储器柱，沿所述第3方向延伸，通过所述第1配线层，一端连接于所述第1半导体层，且与所述第1存储器柱相邻；且

从所述多个第1突出部中与所述第1存储器柱相邻的第1突出部到所述第1存储器柱的距离，比从所述第1存储器柱到所述第3存储器柱的距离长。

12.根据权利要求8所述的半导体存储装置，其中

所述第1绝缘体与所述多个第1突出部由相同材料构成。