JP2023102122A

JP2023102122A - 半導体装置

Info

Publication number: JP2023102122A
Application number: JP2022002502A
Authority: JP
Inventors: 謙小宮; Ken Komiya
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2022-01-11
Filing date: 2022-01-11
Publication date: 2023-07-24
Also published as: US20230225122A1

Abstract

【課題】メモリセルの不良を抑制しセル密度を高める。【解決手段】半導体装置は第１方向に積層された第１電極膜を含む積層体を備える。柱状部は積層体内に第１方向に延伸する。第１および第２分離部は、積層体内において第１電極膜を分離する。第３および第４分離部は、積層体内において第１電極膜のうちの上部の１以上の第１電極膜のみを第３方向に分離し、第１および第２分離部の間において第３方向に並ぶ。柱状部は、第１分離部と第３分離部との間に設けられた第１および第２柱状部を含む。柱状部は、第３分離部と第４分離部との間に設けられた第３および第４柱状部を含む。第２柱状部は、第１方向から見て第１柱状部に隣接する。第４柱状部は、第１方向から見て第３柱状部に隣接する。第１および第２柱状部の第１間隔は、第３および第４柱状部の第２間隔と異なる。【選択図】図６

Description

本実施形態は、半導体装置に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを三次元的に配列した立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイにおいて、メモリホールの密度をできるだけ高めるために、隣接するメモリホール間の間隔は次第に狭くなってきている。

しかし、隣接するメモリホール間の間隔が狭くなると、メモリセルアレイの形成時に、絶縁膜と犠牲膜とが積層された積層体のうち犠牲膜を金属膜に置換する工程（リプレース工程）において、金属膜の材料の埋込み性が悪化し、金属膜の材料がメモリホールの周囲に行き渡らない場合がある。この場合、メモリホールと金属膜との間にボイドが残ってしまうため、メモリセルの不良が増大する。

特開２０１９－１６１０１０号公報

メモリセルアレイのセル密度を高めつつ、メモリセルの不良を抑制することができる半導体装置を提供する。

本実施形態による半導体装置は、第１方向に積層され互いに隔離された複数の第１電極膜を含む積層体を備える。複数の柱状部は、積層体内に第１方向に延伸するように設けられた半導体部を含む。第１分離部は、積層体内において第１方向および第１方向に交差する第２方向に延伸し、複数の第１電極膜を、第１方向および第２方向と交差する第３方向に分離する。第２分離部は、第３方向で第１分離部に隣接し、積層体内において第１方向および第２方向に延伸し、複数の第１電極膜を第３方向に分離する。少なくとも第３および第４分離部は、積層体内において第１方向および第２方向に延伸し、複数の第１電極膜のうちの上部の１以上の第１電極膜のみを第３方向に分離し、第１分離部および第２分離部の間において、第１分離部から第２分離部へ向かって第３方向に並ぶ。複数の柱状部は、第１分離部と、第１分離部と第３方向で隣接する第３分離部との間に設けられた第１柱状部および第２柱状部を含む。複数の柱状部は、第３分離部と、第３分離部に隣接する第４分離部との間に設けられた第３柱状部および第４柱状部を含む。第２柱状部は、第１方向から見て第１柱状部に隣接する。第４柱状部は、第１方向から見て第３柱状部に隣接する。第１柱状部と第２柱状部との間の第１間隔は、第３柱状部と第４柱状部との間の第２間隔と異なる。

第１実施形態に係る半導体装置を例示する模式斜視図。図１中の積層体を示す模式平面図。３次元構造のメモリセルを例示する模式断面図。３次元構造のメモリセルを例示する模式断面図。メモリセルアレイと階段部分との境界部の構成例を示す平面図。第１実施形態によるメモリセルアレイの一部の構成例を示す平面図。リプレース工程の一例を示す断面図。図７に続く、リプレース工程の一例を示す断面図。図８に続く、リプレース工程の一例を示す断面図。図９に続く、リプレース工程の一例を示す断面図。第２実施形態によるメモリセルアレイの一部の構成例を示す平面図。第３実施形態によるメモリセルアレイの一部の構成例を示す平面図。第４実施形態によるメモリセルアレイの一部の構成例を示す平面図。第５実施形態によるメモリセルアレイの一部の構成例を示す平面図。第６実施形態によるメモリセルアレイの一部の構成例を示す平面図。第７実施形態によるメモリセルアレイの一部の構成例を示す平面図。第８実施形態によるメモリセルアレイの一部の構成例を示す平面図。第９実施形態によるメモリセルアレイの一部の構成例を示す平面図。第９実施形態の変形例１によるメモリセルアレイの一部の構成例を示す平面図。第９実施形態の変形例２によるメモリセルアレイの一部の構成例を示す平面図。第１０実施形態によるメモリセルアレイの一部の構成例を示す平面図。上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。メモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、第１実施形態に係る半導体装置（例えば、半導体記憶装置１００ａ）を例示する模式斜視図である。図２は、図１中の積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図３及び図４のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。

図１～図４に示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。

半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥ（板状部４）と、複数の柱状部ＣＬとを含む。

基体部１は、基板１０、層間絶縁膜１１、導電層１２及び半導体部１３を含む。層間絶縁膜１１は、基板１０上に設けられている。導電層１２は、層間絶縁膜１１上に設けられている。半導体部１３は、導電層１２上に設けられている。

基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ_２）を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、埋込みソース層ＢＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを絶縁する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａの一部は、トランジスタＴｒと電気的に接続される。導電層１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３が複数の層によって構成され、その一部は、アンドープシリコンを含んでいてもよい。また、導電層１２および半導体部１３のいずれか一方が省略されてもよい。

導電層１２および半導体部１３は、メモリセルアレイ（図２の２ｍ）の共通ソースラインとして機能する。導電層１２および半導体部１３は、一体の導電膜として電気的に接続されており、総称して埋込みソース層ＢＳＬとも呼ぶ。

積層体２は、基板１０の上方に設けられており、導電層１２および半導体部１３（埋込みソース層ＢＳＬ）に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁膜２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁膜２２は、例えば、シリコン酸化物を含む。絶縁膜２２は、電極膜２１同士を絶縁する。よって、電極膜２１は、Ｚ方向（第１方向）に積層され互いに隔離され、電気的に分離されている。電極膜２１及び絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でよい。

電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁膜２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁膜２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。

半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。

積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｚ方向から見た平面視において、Ｘ方向に延びている。また、深いスリットＳＴは、積層体２の上端から基体部１にかけて積層体２をＺ方向に貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられた配線である（図２）。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜（図示せず）によって積層体２と電気的に絶縁され、かつ、深いスリットＳＴ内に埋め込まれ埋込みソース層ＢＳＬと電気的に接続された導電膜で構成されている。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。深いスリットＳＴは、積層体２内においてＺ方向に延伸し、複数の電極膜２１をＹ方向に電気的に分離する。

一方、浅いスリットＳＨＥは、Ｚ方向から見た平面視において、Ｘ方向に延びている。浅いスリットＳＨＥは、縦断面において、積層体２の上端から積層体２の途中まで積層体２内にＺ方向に延伸している。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域にある１つまたは複数の電極膜２１を貫通し、この上部領域にある電極膜２１のみをＹ方向に電気的に分離している。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図２）。板状部４は、例えば、シリコン酸化物である。

図２に示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。複数の浅いスリットＳＨＥは、Ｚ方向から見た平面視において、隣接する深いスリットＳＴ間に設けられ、深いスリットＳＴに対して略平行にＸ方向に延伸している。

図２に示す２つのスリットＳＴによって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。複数の浅いスリットＳＨＥは、スリットＳＴ間のブロック内に設けられている。浅いスリットＳＨＥ間の積層体２または深いスリットＳＴと浅いスリットＳＨＥとの間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。

図３に示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び埋込みソース層ＢＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、積層体２内にＺ方向に延伸するように設けられた半導体部であり、例えば、シリコン単結晶、または、ポリシリコン、アモルファスシリコンを含む。半導体ボディ２１０は、埋込みソース層ＢＳＬと電気的に接続されている。電荷蓄積部材としてのメモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている。

図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。

カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３及び図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図５は、メモリセルアレイ２ｍと階段部分２ｓとの境界部の構成例を示す平面図である。メモリセルアレイ２ｍには、複数の柱状部ＣＬがメモリホールＭＨ内に設けられている。尚、図５は、縮尺が異なるが、図２の破線枠Ｂ５の平面レイアウトを示している。

複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の積層方向（Ｚ軸方向）に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて延伸している。複数の柱状部ＣＬは、図３および図４に示すように、それぞれ、半導体柱としての半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、積層体２内においてその積層方向（Ｚ方向）に延びており、半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、図１のコンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、メモリセルアレイ２ｍに設けられている。

メモリセルアレイ２ｍ以外の階段部分２ｓにおいて、タップ領域Ｔａｐ、階段領域ＳＳＡが設けられている。タップ領域Ｔａｐは、階段領域ＳＳＡに対して深いスリットＳＴを挟んでＹ方向に隣接するブロックＢＬＫに設けられている。タップ領域Ｔａｐは、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡも、Ｘ方向においてセル領域同士の間に設けられていてもよい。階段領域ＳＳＡは、複数のコンタクトプラグＣＣが設けられる領域である。階段領域ＳＳＡは、階段領域ＳＳＡを挟んでＸ方方向に隣接する複数のブロックＢＬＫの各ワード線ＷＬを電気的に接続するブリッジ領域を含んでいてもよい。タップ領域Ｔａｐは、コンタクトプラグＣ４が設けられる領域である。コンタクトプラグＣＣ、Ｃ４のそれぞれは、例えば、Ｚ軸方向に延びる。コンタクトプラグＣＣは、それぞれ、例えば、電極膜２１（即ち、ワード線ＷＬ）と電気的に接続される。コンタクトプラグＣ４は、トランジスタＴｒへの電源供給等のために、例えば、配線１１ａと電気的に接続される。コンタクトプラグＣＣ、Ｃ４には、例えば、銅、タングステン等の低抵抗金属が用いられる。浅いスリットＳＨＥは、メモリセルアレイ２ｍをＸ方向に延び、ドレイン側選択ゲートＳＧＤをフィンガごとに電気的に分離している。

コンタクトプラグＣＣの周囲には、複数の絶縁体柱ＨＲが設けられている。絶縁体柱ＨＲのそれぞれは、積層体２内に設けられたホール内に設けられている。絶縁体柱ＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。絶縁体柱ＨＲには、例えば、シリコン酸化膜等の絶縁物を用いている。また、絶縁体柱ＨＲのそれぞれは、柱状部ＣＬと同じ構造であってもよい。絶縁体柱ＨＲのそれぞれは、例えば、タップ領域Ｔａｐおよび階段領域ＳＳＡに設けられている。絶縁体柱ＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。絶縁体柱ＨＲは、柱状部ＣＬよりも大きな径（Ｘ方向またはＹ方向における幅）を有する。

図６は、第１実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。図６は、互いに隣接する２つのスリットＳＴ間における柱状部ＣＬ（メモリホールＭＨ）の平面レイアウトを示している。即ち、図６は、１ブロックにおける柱状部ＣＬ（メモリホールＭＨ）の配置を示している。

本実施形態では、Ｚ方向から見た平面視において、隣接する柱状部ＣＬ間の間隔は、スリットＳＴからの距離に応じて異なる。例えば、隣接するスリットＳＴ間の端部（ブロックの両端部）において、スリットＳＴに最も近いフィンガＦ１、Ｆ５およびスリットＳＴから２番目に近いフィンガＦ２、Ｆ４では、隣接する柱状部ＣＬ間の間隔（第１間隔）は、Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５である。同一フィンガＦ１、Ｆ２、Ｆ４、Ｆ５内において、柱状部ＣＬは、略均等に配置されている。従って、同一フィンガＦ１、Ｆ２、Ｆ４、Ｆ５内において、間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５は若干異なっていてもよいが、互いにほぼ等しく略均一であることが好ましい。

スリットＳＴとスリットＳＴにＹ方向に隣接するスリットＳＨＥとの間に設けられた柱状部ＣＬの間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５は、スリットＳＴの中心部で隣接するにスリットＳＨＥ間に設けられた柱状部ＣＬの間隔Ｄｍｈ３と異なる。間隔Ｄｍｈ３は、間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５よりも広い。

尚、柱状部ＣＬ間の間隔Ｄｍｈ１等は、Ｚ方向から見た平面視において、隣接する２つの柱状部ＣＬのうち一方の柱状部ＣＬの端部から他方の柱状部ＣＬの端部までの間隙である。しかし、柱状部ＣＬの径がほぼ等しい場合には、一方の柱状部ＣＬの中心から他方の柱状部ＣＬの中心までの距離でよい。以下、柱状部ＣＬの径がほぼ等しいものとし、柱状部ＣＬ間の間隔は、隣接する２つの柱状部ＣＬのうち一方の柱状部ＣＬの中心から他方の柱状部ＣＬの中心までの距離として説明する。

一方、隣接するスリットＳＴ間の中心部（ブロックの中心部）において、フィンガＦ１、Ｆ２、Ｆ４、Ｆ５よりもスリットＳＴから遠く離れたフィンガＦ３では、隣接する柱状部ＣＬ間の間隔（第２間隔）Ｄｍｈ３は、間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５よりも広い。即ち、スリットＳＴから第１距離だけ離れたフィンガＦ１、Ｆ２、Ｆ４、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５と、第１距離よりも遠い第２距離だけスリットＳＴから離れたフィンガＦ３における柱状部ＣＬ間の間隔Ｄｍｈ３とを比べると、間隔Ｄｍｈ３は、間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５よりも広くなっている。尚、同一フィンガＦ３内において柱状部ＣＬは、略均等に配置されている。従って、同一フィンガＦ３内において、隣接する柱状部ＣＬ間の間隔Ｄｍｈ３は、若干異なっていてもよいが、ほぼ等しく略均一であることが好ましい。

このように、隣接する柱状部ＣＬ間の間隔は、スリットＳＴからの距離が遠いと、広くなっている。これは、Ｚ方向から見た平面視において、スリットＳＴの延伸方向（Ｘ方向）に対して略垂直方向（Ｙ方向）における柱状部ＣＬ間の間隔Ｄ１～Ｄ５が、スリットＳＴからの距離に応じて異なるからである。間隔Ｄ１～Ｄ５は、Ｘ方向に配列された柱状部ＣＬのカラム間の間隔（Ｙ方向の間隔）である。例えば、隣接するスリットＳＴ間の端部において、スリットＳＴに最も近いフィンガＦ１、Ｆ５およびスリットＳＴから２番目に近いフィンガＦ２、Ｆ４では、Ｙ方向に隣接する柱状部ＣＬのカラム間の間隔は、Ｄ１、Ｄ２、Ｄ４、Ｄ５である。間隔Ｄ１、Ｄ２、Ｄ４、Ｄ５は互いに異なっていてもよく、ほぼ等しくてもよい。尚、本実施形態において、スリットＳＴの延伸方向（Ｘ方向）における柱状部ＣＬ間の間隔（Ｙ方向に配列された柱状部ＣＬの行間の間隔）は、ビット線ＢＬの間隔に影響するので、互いにほぼ等しいことが好ましい。

一方、隣接するスリットＳＴ間の中心部において、フィンガＦ１、Ｆ２、Ｆ４、Ｆ５よりもスリットＳＴから遠く離れたフィンガＦ３では、互いにＹ方向に隣接する柱状部ＣＬのカラム間の間隔（Ｙ方向の間隔）は、間隔Ｄ１、Ｄ２、Ｄ４、Ｄ５よりも広い間隔Ｄ３である。即ち、スリットＳＴから第１距離だけ離れたフィンガＦ１、Ｆ２、Ｆ４、Ｆ５における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ２、Ｄ４、Ｄ５と、第１距離よりも遠い第２距離だけスリットＳＴから離れたフィンガＦ３における柱状部ＣＬのカラム間の間隔Ｄ３とを比べると、間隔Ｄ３は、間隔Ｄ１、Ｄ２、Ｄ４、Ｄ５よりも広くなっている。尚、フィンガＦ３内において隣接する柱状部ＣＬのカラム間の間隔Ｄ３はほぼ等しくてよい。柱状部ＣＬのカラム間の間隔は、Ｘ方向に配列された柱状部ＣＬの列（カラム）間の間隔である。

このように、フィンガＦ３における柱状部ＣＬのカラム間の間隔Ｄ３がフィンガＦ１、Ｆ２、Ｆ４、Ｆ５における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ２、Ｄ４、Ｄ５のいずれよりも広い。その結果、フィンガＦ３において互いに隣接する柱状部ＣＬ間の間隔Ｄｍｈ３は、フィンガＦ１、Ｆ２、Ｆ４、Ｆ５において互いに隣接する柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５のいずれよりも広くなっている。

以上のような構成を有する半導体記憶装置１００ａの効果について、製造方法の説明と共に説明する。

メモリセルアレイ２ｍの形成工程では、絶縁膜２２と犠牲膜２１ｃ（図７参照）とが積層された積層体のうち犠牲膜２１ｃを電極膜２１に置換する工程（リプレース工程）がある。

図７～図１０は、リプレース工程の一例を示す断面図である。図７～図１０には、便宜的に、１つのスリットＳＴおよび２つの柱状部ＣＬを並べて示している。

まず、図７に示すように、犠牲膜２１ｃおよび絶縁膜２２を交互に積層した積層体２ａを、図１の基体部１上に形成する。絶縁膜２２には、例えば、シリコン酸化膜が用いられ、犠牲膜２１ｃには、例えば、シリコン窒化膜が用いられる。

次に、リソグラフィ技術及びエッチング技術等を用いて、積層体２ａ内に複数のメモリホールＭＨを形成する。次に、メモリホールＭＨ内に柱状部ＣＬを形成する。

次に、図８に示すように、リソグラフィ技術及びエッチング技術等を用いて、積層体２ａを貫通するスリットＳＴを形成する。

次に、図９に示すように、スリットＳＴを介して、積層体２ａの犠牲膜２１ｃをリン酸溶液などで除去し、Ｚ方向に隣接する絶縁膜２２間に空間Ｈを形成する。空間Ｈ内においては、絶縁膜２２および柱状部ＣＬが露出される。

次に、空間Ｈ内に露出された絶縁膜２２および柱状部ＣＬの表面に、例えば、窒化チタン（ＴｉＮ）等のバリアメタルを成膜する（図示せず）。

次に、図１０に示すように、スリットＳＴを介して、タングステン（Ｗ）等の導電性金属を空間Ｈ内に埋め込む。これにより、Ｚ方向に隣接する絶縁膜２２間の空間Ｈ内に、電極膜２１の導電性金属が埋め込まれる。このように、犠牲膜２１ｃを電極膜２１に置換する工程を、リプレース工程と呼ぶ。

その後、層間絶縁膜、コンタクトプラグ、ビット線ＢＬ等を積層体２上に形成することによって本実施形態による半導体記憶装置１００ａが完成する。

このようなリプレース工程において、隣接する柱状部ＣＬ間の間隔が狭くなると、電極膜２１の材料（例えば、タングステン）がスリットＳＴから空間Ｈの奥まで埋め込まれず、埋込み性が悪化する。この場合、柱状部ＣＬと電極膜２１との間にボイドが残ってしまう。

これに対し、本実施形態によれば、Ｚ方向から見た平面視において、隣接する柱状部ＣＬ間の間隔は、スリットＳＴから離れると広くなっている。例えば、スリットＳＴから比較的近いフィンガＦ１、Ｆ２、Ｆ４、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ２、Ｄｍｈ４、Ｄｍｈ５は、スリットＳＴから比較的遠いフィンガＦ３における柱状部ＣＬ間の間隔Ｄｍｈ３よりも広くなっている。これにより、フィンガＦ３の柱状部ＣＬ間の隙間も、フィンガＦ１、Ｆ２、Ｆ４、Ｆ５のそれよりも広くなる。よって、電極膜２１の材料の埋込み性が改善され、電極膜２１の材料がスリットＳＴから空間Ｈの奥まで充分に埋め込まれる。その結果、柱状部ＣＬと電極膜２１との間にボイドが発生し難くなり、歩留まりの向上につながる。

また、電極膜２１の材料の埋込み性が改善されるので、隣接するスリットＳＴ間の間隔を広げても、柱状部ＣＬと電極膜２１との間にボイドが発生し難くなり、歩留まりの低下が抑制される。このように隣接するスリットＳＴ間の間隔を広げることができるので、柱状部ＣＬの密度を高めることができる。

（第２実施形態）
図１１は、第２実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。図１１は、互いに隣接する２つのスリットＳＴ間における柱状部ＣＬ（メモリホールＭＨ）の平面レイアウトを示している。

第２実施形態では、フィンガＦ３内において、柱状部ＣＬ間の間隔Ｄｍｈ３＿１～Ｄｍｈ３＿３は、スリットＳＴから離れて、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ３内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ３＿３が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ３＿２が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬ間の間隔Ｄｍｈ３＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。

また、フィンガＦ３内において、柱状部ＣＬのカラム間の間隔Ｄ３＿１～Ｄ３＿３は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ３内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ３＿３が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ３＿２が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ３＿１が最も広くなっている。このように、柱状部ＣＬのカラム間の間隔も、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。尚、第２実施形態の製造方法は、第１実施形態の製造方法から容易に理解できるので、ここでは、第２実施形態の製造方法の説明は省略する。

このように、柱状部ＣＬ間の間隔または柱状部ＣＬのカラム間の間隔がスリットＳＴから離れるに従って徐々に広くなっていることによって、リプレース工程における電極膜２１の材料の埋込み性がさらに向上する。

第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。

（第３実施形態）
図１２は、第３実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第３実施形態では、フィンガＦ２、Ｆ４における柱状部ＣＬ間の間隔Ｄｍｈ２、Ｄｍｈ４は、他のフィンガＦ１、Ｆ３、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ３、Ｄｍｈ５よりも広くなっている。即ち、スリットＳＴから２番目に近い、または、スリットＳＴから２番目に遠いフィンガＦ２、Ｆ４の柱状部ＣＬ間の間隔Ｄｍｈ２、Ｄｍｈ４が最も広くなっている。このように、スリットＳＴに一番近いフィンガＦ１、Ｆ５およびスリットＳＴから最も遠いフィンガＦ３以外の中間のフィンガＦ２、Ｆ４の柱状部ＣＬ間の間隔Ｄｍｈ２、Ｄｍｈ４を最も広くてもよい。

また、フィンガＦ２、Ｆ４における柱状部ＣＬのカラム間の間隔Ｄ２、Ｄ４は、他のフィンガＦ１、Ｆ３、Ｆ５における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ３、Ｄ５よりも広くなっている。即ち、スリットＳＴから２番目に近い、または、スリットＳＴから２番目に遠いフィンガＦ２、Ｆ４の柱状部ＣＬのカラム間の間隔Ｄ２、Ｄ４が最も広くなっている。スリットＳＴに一番近いフィンガＦ１、Ｆ５およびスリットＳＴから最も遠いフィンガＦ３以外の中間のフィンガＦ２、Ｆ４の柱状部ＣＬのカラム間の間隔Ｄ２、Ｄ４が最も広くなっている。

このような構成であっても、リプレース工程における電極膜２１の材料は、フィンガＦ２、Ｆ４において通過し易くなり、その結果、埋込み性が向上し得る。

（第４実施形態）
図１３は、第４実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第４実施形態は、第３実施形態に第２実施形態を組み合わせた実施形態である。従って、第４実施形態では、フィンガＦ２内において、柱状部ＣＬ間の間隔Ｄｍｈ２＿１～Ｄｍｈ２＿５は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ２内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ２＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ２＿４が２番目に狭くなっている。さらに、スリットＳＴから離れるに従って、柱状部ＣＬ間の間隔Ｄｍｈ２＿３、Ｄｍｈ２＿２と次第に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬ間の間隔Ｄｍｈ２＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。

フィンガＦ４でも同様である。フィンガＦ４内において、柱状部ＣＬ間の間隔Ｄｍｈ４＿１～Ｄｍｈ４＿５は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ４内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ４＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ４＿４が２番目に狭くなっている。さらに、スリットＳＴから離れるに従って、柱状部ＣＬ間の間隔Ｄｍｈ４＿３、Ｄｍｈ４＿２と次第に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬ間の間隔Ｄｍｈ４＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。

また、フィンガＦ２、Ｆ４内において、柱状部ＣＬのカラム間の間隔Ｄ２＿１～Ｄ２＿５、Ｄ４＿１～Ｄ４＿５は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ２内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ２＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ２＿４が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ２＿１が最も広くなっている。

フィンガＦ４内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ４＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ４＿４が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ４＿１が最も広くなっている。

このように、柱状部ＣＬのカラム間の間隔も、スリットＳＴから離れるに従って（即ち、スリット間の中心部に近づくに従って）広くなっている。

柱状部ＣＬ間の間隔または柱状部ＣＬのカラム間の間隔がスリットＳＴから離れるに従って徐々に広くなっていることによって、リプレース工程における電極膜２１の材料の埋込み性がさらに向上する。

第４実施形態のその他の構成は、第３実施形態の構成と同様でよい。従って、第４実施形態は、第３実施形態と同様の効果を得ることができる。

（第５実施形態）
図１４は、第５実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第５実施形態は、第１実施形態と第３実施形態とを組み合わせた実施形態である。従って、第５実施形態では、フィンガＦ２～Ｆ４における柱状部ＣＬ間の間隔Ｄｍｈ２～Ｄｍｈ４は、フィンガＦ１、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ５のいずれよりも広い。間隔Ｄｍｈ２～Ｄｍｈ４は互いに異なっていてもよく、ほぼ等しくてもよい。また、間隔Ｄｍｈ１、Ｄｍｈ５も互いに異なっていてもよく、ほぼ等しくてもよい。

また、フィンガＦ２～Ｆ４におけるＹ方向における柱状部ＣＬのカラム間の間隔Ｄ２～Ｄ４は、フィンガＦ１、Ｆ５におけるＹ方向における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ５のいずれよりも広い。間隔Ｄ２～Ｄ４は互いに異なっていてもよく、ほぼ等しくてもよい。また、間隔Ｄ１、Ｄ５も互いに異なっていてもよく、ほぼ等しくてもよい。

第５実施形態によれば、Ｚ方向から見た平面視において、スリットＳＴから比較的近いフィンガＦ１、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ５は、スリットＳＴから比較的遠いフィンガＦ２～Ｆ４における柱状部ＣＬ間の間隔Ｄｍｈ２～Ｄｍｈ４よりも広くなっている。また、フィンガＦ１、Ｆ５における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ５は、フィンガＦ２～Ｆ４における柱状部ＣＬのカラム間の間隔Ｄ２～Ｄ４よりも広くなっている。これにより、電極膜２１の材料の埋込み性がさらに改善される。

第５実施形態のその他の構成は、第１または第３実施形態の構成と同様でよい。これにより、第５実施形態は、第１または第３実施形態と同様の効果を得ることができる。

（第６実施形態）
図１５は、第６実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第５実施形態は、第２実施形態と第４実施形態とを組み合わせた実施形態である。図１５は、互いに隣接する２つのスリットＳＴ間における柱状部ＣＬ（メモリホールＭＨ）の平面レイアウトを示している。

第６実施形態では、フィンガＦ２～Ｆ４内において、柱状部ＣＬ間の間隔Ｄｍｈ２＿１～Ｄｍｈ２＿５、Ｄｍｈ３＿１～Ｄｍｈ３＿３、Ｄｍｈ４＿１～Ｄｍｈ４＿５は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ２～Ｆ４内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ２＿５、Ｄｍｈ４＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ２＿４、Ｄｍｈ４＿４が２番目に狭くなっている。スリットＳＴから最も離れ、スリット間のブロックの中心部における柱状部ＣＬ間の間隔Ｄｍｈ３＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）徐々に広くなっている。

また、フィンガＦ２～Ｆ４内において、柱状部ＣＬのカラム間の間隔Ｄ２＿１～Ｄ２＿５、Ｄ３＿１～Ｄ３＿３、Ｄ４＿１～Ｄ４＿５は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ２～Ｆ４内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ２＿５、Ｄ４＿５が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ２＿４、Ｄ４＿４が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ３＿１が最も広くなっている。このように、柱状部ＣＬのカラム間の間隔も、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）徐々に広くなっている。

第６実施形態のその他の構成は、第２または第４実施形態の構成と同様でよい。従って、第６実施形態は、第２または第４実施形態と同様の効果を得ることができる。

（第７実施形態）
図１６は、第７実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第７実施形態では、フィンガＦ１、Ｆ２における柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ５は、他のフィンガＦ２～Ｆ４における柱状部ＣＬ間の間隔Ｄｍｈ２～Ｄｍｈ４よりも広くなっている。即ち、スリットＳＴに最も近い端部のフィンガＦ１、Ｆ５の柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ５が最も広くなっている。スリットＳＴ間のブロック中心部のフィンガＦ２～Ｆ４の柱状部ＣＬ間の間隔Ｄｍｈ２～Ｄｍｈ４は、間隔Ｄｍｈ１、Ｄｍｈ５よりも狭くなっている。即ち、フィンガＦ１、Ｆ５がスリットＳＴから第１距離だけ離れているとすると、スリットＳＴから第１距離よりも遠い第２距離だけ離れたフィンガＦ２～Ｆ４において柱状部ＣＬ間の間隔Ｄｍｈ２～Ｄｍｈ４は、フィンガＦ１、Ｆ５における柱状部ＣＬ間の間隔Ｄｍｈ１よりも狭くなっている。尚、本実施形態において、柱状部ＣＬ間の間隔Ｄｍｈ１～Ｄｍｈ５は各フィンガＦ１～Ｆ５内において略均一である。このように、スリットＳＴに最も近いフィンガＦ１、Ｆ５の柱状部ＣＬ間の間隔Ｄｍｈ１、Ｄｍｈ５が最も広くてもよい。この場合でも、リプレース工程における電極膜２１の材料の埋込み性は向上する。

また、フィンガＦ１、Ｆ５における柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ５は、他のフィンガＦ２～Ｆ４における柱状部ＣＬのカラム間の間隔Ｄ２～Ｄ４よりも広くなっている。即ち、スリットＳＴに最も近いフィンガＦ１、Ｆ５の柱状部ＣＬのカラム間の間隔Ｄ１、Ｄ５が最も広くなっている。尚、本実施形態において、柱状部ＣＬのカラム間の間隔Ｄ１～Ｄ５は各フィンガＦ１～Ｆ５内において略均一である。

このような構成であっても、リプレース工程における電極膜２１の材料は、フィンガＦ１、Ｆ５において通過し易くなり、その結果、埋込み性が向上する。

（第８実施形態）
図１７は、第８実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。第８実施形態は、第７実施形態に第２実施形態を組み合わせた実施形態である。従って、第８実施形態では、フィンガＦ１、Ｆ５内において、柱状部ＣＬ間の間隔Ｄｍｈ１＿１～Ｄｍｈ１＿４、Ｄｍｈ５＿１～Ｄｍｈ５＿４は、スリットＳＴから離れスリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ１内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ１＿４が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ１＿３が２番目に狭くなっている。さらに、スリットＳＴから離れるに従って、柱状部ＣＬ間の間隔は、次第に広くなっている。スリットＳＴから最も離れた柱状部ＣＬ間の間隔Ｄｍｈ１＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。

フィンガＦ５でも同様である。フィンガＦ５内において、柱状部ＣＬ間の間隔Ｄｍｈ５＿１～Ｄｍｈ５＿４は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ５内において、スリットＳＴに最も近い柱状部ＣＬ間の間隔Ｄｍｈ５＿４が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬ間の間隔Ｄｍｈ５＿３が２番目に狭くなっている。さらに、スリットＳＴから離れるに従って、柱状部ＣＬ間の間隔は次第に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬ間の間隔Ｄｍｈ５＿１が最も広くなっている。このように、柱状部ＣＬ間の間隔は、スリットＳＴから離れるに従って（即ち、スリット間のブロックの中心部に近づくに従って）広くなっている。

また、フィンガＦ１、Ｆ５内において、柱状部ＣＬのカラム間の間隔Ｄ１＿１～Ｄ１＿４、Ｄ５＿１～Ｄ５＿４は、スリットＳＴから離れ、スリットＳＴ間のブロック中心に近づくに従って広くなっている。例えば、フィンガＦ１内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ１＿４が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ１＿３が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ１＿１が最も広くなっている。

フィンガＦ５内において、スリットＳＴに最も近い柱状部ＣＬのカラム間の間隔Ｄ５＿４が最も狭くなっている。スリットＳＴに２番目に近い柱状部ＣＬのカラム間の間隔Ｄ５＿３が２番目に狭くなっている。スリットＳＴから最も離れた柱状部ＣＬのカラム間の間隔Ｄ５＿１が最も広くなっている。

第８実施形態のその他の構成は、第７実施形態の構成と同様でよい。従って、第８実施形態は、第７実施形態と同様の効果を得ることができる。

（第９実施形態）
図１８は、第９実施形態によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。上記実施形態では、柱状部ＣＬ間の間隔Ｄｍｈ１～Ｄｍｈ５を変更することによって、柱状部ＣＬ間の隙間を変更している。これに対し、第９実施形態では、Ｚ方向から見た平面視において、柱状部ＣＬ自体の径が、他の実施形態のそれよりも小さくなっている。第９実施形態では、柱状部ＣＬ間の間隔Ｄｍｈ１～Ｄｍｈ５はスリットＳＴからの距離にかかわらずほぼ変わらない。しかし、柱状部ＣＬの径が他の実施形態より小さいので、隣接する２つの柱状部ＣＬのうち一方の柱状部ＣＬの端部から他方の柱状部ＣＬの端部までの隙間Ｄｇ１～Ｄｇ５が広がっている。これにより、リプレース工程における電極膜２１の材料の埋込み性が向上する。

図１８では、フィンガＦ１～Ｆ５の全ての柱状部ＣＬの径が縮小されている。しかし、一部のフィンガの柱状部ＣＬの径を縮小してもよい。例えば、柱状部ＣＬの径は、スリットＳＴからの距離に応じて相違させてもよい。図１９は、第９実施形態の変形例１によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。変形例１では、フィンガＦ３の柱状部ＣＬの径を縮小している。スリットＳＴから遠いフィンガＦ３における柱状部ＣＬの径（第２径）は、スリットＳＴに近いフィンガＦ１、Ｆ２、Ｆ４、Ｆ５における柱状部ＣＬの径（第１径）よりも小さい。即ち、隣接するスリットＳＴ間の端部において柱状部ＣＬの径は第１径であり、隣接するスリットＳＴ間の中心部において柱状部ＣＬの径は第１径よりも小さい第２径である。これにより、フィンガＦ３の隙間Ｄｇ３が他のフィンガＦ１、Ｆ２、Ｆ４、Ｆ５の隙間Ｄｇ１、Ｄｇ２、Ｄｇ４、Ｄｇ５よりも広がる。その結果、第９実施形態の変形例は、第１実施形態と同様の効果を得ることができる。

同様に、図示しないが、例えば、フィンガＦ２、Ｆ４の柱状部ＣＬの径を縮小すれば、隙間Ｄｇ２、Ｄｇ４が広がる。よって、この変形例は、第３実施形態と同様の効果を得ることができる。

例えば、フィンガＦ２～Ｆ４の柱状部ＣＬの径を縮小すれば、隙間Ｄｇ２～Ｄｇ４が広がる。よって、この変形例は、第５実施形態と同様の効果を得ることができる。

例えば、フィンガＦ１、Ｆ５の柱状部ＣＬの径を縮小すれば、隙間Ｄｇ１、Ｄｇ５が広がる。よって、この変形例は、第７実施形態と同様の効果を得ることができる。

さらに、柱状部ＣＬの径は、同一フィンガ内においてもスリットＳＴからの距離に応じて相違させてもよい。例えば、フィンガＦ３の柱状部ＣＬの径は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）縮小する。図２０Ａは、第９実施形態の変形例２によるメモリセルアレイ２ｍの一部の構成例を示す平面図である。変形例２では、フィンガＦ３の柱状部ＣＬの径が、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）縮小している。これにより、隙間Ｄｇ３＿１～Ｄｇ３＿３は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）広がる。隙間Ｄｇ３＿１が最も広く、隙間Ｄｇ３＿２、Ｄｇ３＿３の順番に狭くなっている。隙間Ｄｇ３＿３は、他のフィンガＦ１、Ｆ２、Ｆ４、Ｆ５の隙間Ｄｇ１、Ｄｇ２、Ｄｇ４、Ｄｇ５よりも広くなっている。これにより、この変形例２は、第２実施形態と同様の効果を得ることができる。

同様に、図示しないが、例えば、フィンガＦ２、Ｆ４の柱状部ＣＬの径は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）縮小してもよい。これにより、隙間Ｄｇ２、Ｄｇ４は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）広がる。よって、この変形例は、第４実施形態と同様の効果を得ることができる。

例えば、フィンガＦ２～Ｆ４の柱状部ＣＬの径は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）縮小してもよい。これにより、隙間Ｄｇ２～Ｄｇ４は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）広がる。よって、この変形例は、第６実施形態と同様の効果を得ることができる。

例えば、フィンガＦ１、Ｆ５の柱状部ＣＬの径は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）縮小してもよい。これにより、隙間Ｄｇ１、Ｄｇ５は、スリットＳＴからの距離が遠いほど（スリットＳＴ間のブロックの中心に近いほど）広がる。よって、この変形例は、第８実施形態と同様の効果を得ることができる。

さらに、上記実施形態では、浅いスリットＳＨＥがＸ方向に配列する１列の柱状部ＣＬ（メモリホールＭＨ）上に形成されている。この場合、浅いスリットＳＨＥの下にある柱状部ＣＬにあるメモリセルは、データを格納するメモリセルとしては用いられず、ダミーセルとして存在する。しかし、図示しないが、浅いスリットＳＨＥは、Ｙ方向に隣接する柱状部ＣＬのカラム間に配置されてもよい。この場合、浅いスリットＳＨＥの下にある柱状部ＣＬにあるメモリセルも、データを格納するアクティブなメモリセルとして用いられ得る。このようなメモリセルアレイ２ｍにも、上記実施形態を適用することができる。

上記実施形態では、柱状部ＣＬ（メモリホールＭＨ）は、間隔Ｄｍｈ１～Ｄｍｈ５または隙間Ｄｇ１～Ｄｇ５が、互いに隣接するスリットＳＴからそれらの間の中心部へ向かってスリットＳＴから離れるに従って広がるように配置されている。しかし、図１６に示すように、逆に、柱状部ＣＬは、間隔Ｄｍｈ１～Ｄｍｈ５または隙間Ｄｇ１～Ｄｇ５が、互いに隣接するスリットＳＴ間の中心部からいずれかのスリットＳＴに近づくに従って広がるように配置されていてもよい。

図２０Ｂは、第１０実施形態によるメモリセルアレイの一部の構成例を示す平面図である。第１０実施形態では、フィンガＦ２、Ｆ４内において、同一フィンガ内では、柱状部ＣＬは、間隔Ｄｍｈ１～Ｄｍｈ５または隙間Ｄｇ１～Ｄｇ５が、互いに隣接するスリットＳＴ間の中心部からいずれかのスリットＳＴに近づくに従って次第に広がるように配置されている。このような構成であっても、本実施形態の効果は失われない。尚、第１０実施形態の柱状部ＣＬ間の間隔の傾向は、図１１、図１５、図１７、図２０に示す実施形態に適用してもよい。

尚、上記実施形態は、図１に示すように、周辺回路（ＣＭＯＳ回路）を含む基体部１がメモリセルアレイ２ｍを含む積層体２の下方に設けられた構成であってもよい。また、上記実施形態は、周辺回路（ＣＭＯＳ回路）を含む基体部１とメモリセルアレイ２ｍを含む積層体２とをそれぞれ別々の半導体基板に形成し、それらを貼り合わせた構成であってもよい。

図２１は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００ａは、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。

図２１に示すように、半導体記憶装置１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。

メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。

コマンドレジスタ１０１１は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

アドレスレジスタ１０１２は、半導体記憶装置１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１０１３は、半導体記憶装置１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。

以上で説明した半導体記憶装置１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

図２２は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図２２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

尚、本実施形態に係る半導体記憶装置１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

２ｍメモリセルアレイ、ＳＴ深いスリット、ＳＨＥ浅いスリット、Ｆ１～Ｆ５フィンガ、ＣＬ柱状部、ＭＨメモリホール、Ｄｍｈ１～Ｄｍｈ５柱状部間の間隔

Claims

第１方向に積層され互いに隔離された複数の第１電極膜を含む積層体と、
前記積層体内に前記第１方向に延伸するように設けられた半導体部を含む複数の柱状部と、
前記積層体内において前記第１方向および前記第１方向に交差する第２方向に延伸し、前記複数の第１電極膜を、前記第１方向および前記第２方向と交差する第３方向に分離する第１分離部と、
前記第３方向で前記第１分離部に隣接し、前記積層体内において前記第１方向および前記第２方向に延伸し、前記複数の第１電極膜を前記第３方向に分離する第２分離部と、
前記積層体内において前記第１方向および前記第２方向に延伸し、前記複数の第１電極膜のうちの上部の１以上の第１電極膜のみを前記第３方向に分離し、前記第１分離部および前記第２分離部の間において、前記第１分離部から前記第２分離部へ向かって前記第３方向に並ぶ少なくとも第３および第４分離部と、を備え、
前記複数の柱状部は、前記第１分離部と、前記第１分離部と前記第３方向で隣接する前記第３分離部との間に設けられた第１柱状部および第２柱状部を含み、
前記複数の柱状部は、前記第３分離部と、前記第３分離部に隣接する前記第４分離部との間に設けられた第３柱状部および第４柱状部を含み、
前記第２柱状部は、前記第１方向から見て前記第１柱状部に隣接し、
前記第４柱状部は、前記第１方向から見て前記第３柱状部に隣接し、
前記第１柱状部と前記第２柱状部との間の第１間隔は、前記第３柱状部と前記第４柱状部との間の第２間隔と異なる、半導体装置。
前記第２間隔は、前記第１間隔よりも広い、請求項１に記載の半導体装置。
前記第１分離部と前記第２分離部との間の端部において隣接する前記柱状部間の間隔は前記第１間隔であり、
前記第１分離部と前記第２分離部との間の中心部において隣接する前記柱状部間の間隔は前記第２間隔である、請求項１または請求項２に記載の半導体装置。
前記第１分離部と前記第３分離部との間において隣接する前記柱状部間の間隔は前記第１間隔で略均一であり、
前記第３分離部と前記第４分離部との間において隣接する前記柱状部間の間隔は前記第２間隔で略均一である、請求項１から請求項３のいずれか一項に記載の半導体装置。
前記柱状部間の間隔は、前記第１および第２分離部から離れるに従って広くなっている、請求項１から請求項４のいずれか一項に記載の半導体装置。
前記第１分離部と前記第３分離部との間において隣接する前記柱状部間の間隔は略均一であり、前記第３分離部と前記第４分離部との間において隣接する前記柱状部間の間隔は略均一である、請求項１から請求項５のいずれか一項に記載の半導体装置。
前記第１分離部と前記第３分離部との間において前記第１間隔は、前記第１または第２分離部からの距離に応じて異なり、
前記第３分離部と前記第４分離部との間において前記第２間隔は、前記第１または第２分離部からの距離に応じて異なる、請求項１から請求項３のいずれか一項に記載の半導体装置。
前記第２間隔は、前記第１間隔よりも狭い、請求項１に記載の半導体装置。
前記第１方向から見た平面視において、前記柱状部の径は、前記第１および第２分離部からの距離に応じて異なる、請求項１に記載の半導体装置。