CN115136308A - 半导体存储装置 - Google Patents

Abstract

实施方式的半导体存储装置包含第1到第9导电体层、第1及第2绝缘部件、及第1到第4导柱。第1绝缘部件沿第1方向设置，具有设置于第2及第6导电体层之间的部分与设置于第3及第7导电体层之间的部分。第2绝缘部件在第1绝缘部件的上方沿第1方向设置，具有设置于第4及第8导电体层之间的部分、与设置于第5及第9导电体层之间的部分。第1及第2导柱分别与第2、第3、第6、及第7导电体层接触，隔着第1绝缘部件设置于第3方向。第3及第4导柱分别与第4、第5、第8、及第9导电体层接触，隔着第2绝缘部件设置于第3方向。包含第2导电体层与第6导电体层的剖面中的第1导柱与第2导柱在第3方向上的间隔窄于包含第3导电体层与第7导电体层的剖面中的第1导柱与第2导柱在第3方向上的间隔。包含第4导电体层与第8导电体层的剖面中的第3导柱与第4导柱在第3方向上的间隔宽于包含第5导电体层与第9导电体层的剖面中的第3导柱与第4导柱在第3方向上的间隔。

Description

半导体存储装置

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有一种能够非易失性存储数据的NAND型(Not-AND：与非)闪存。

背景技术文献

专利文献

[专利文献1]日本专利特开2019-046918号公报

发明内容

[发明所要解决的问题]

缩小半导体存储装置的芯片面积。

[解决问题的技术手段]

实施方式的半导体存储装置包含第1到第9导电体层、第1及第2绝缘部件、及第1到第4导柱。第2到第5导电体层设置于第1导电体层的上方，相互分开积层于第1方向。第6到第9导电体层在第1导电体层的上方，分别设置于与第2到第5导电体层相同的层且于第2方向分开。第1绝缘部件沿第1方向设置，具有设置于第2及第6导电体层间的部分与设置于第3及第7导电体层间的部分。第2绝缘部件在第1绝缘部件的上方沿第1方向设置，具有设置于第4及第8导电体层间的部分与设置于第5及第9导电体层间的部分。第1及第2导柱分别与第2、第3、第6、及第7导电体层接触，隔着第1绝缘部件设置于与第1及第2方向中的每个交叉的第3方向。第3及第4导柱分别与第4、第5、第8、及第9导电体层接触，隔着第2绝缘部件设置于第3方向。第1导柱包含沿第1绝缘部件设置且连接于第1导电体层的第1半导体层。第2导柱包含沿第1绝缘部件设置且连接于第1导电体层的第2半导体层。第3导柱包含沿第2绝缘部件设置且连接于第1半导体层的第3半导体层。第4导柱包含沿第2绝缘部件设置且连接于第2半导体层的第4半导体层。包含第2导电体层与第6导电体层的剖面中的第1导柱与第2导柱在第3方向上的间隔窄于包含第3导电体层与第7导电体层的剖面中的第1导柱与第2导柱在第3方向上的间隔。包含第4导电体层与第8导电体层的剖面中的第3导柱与第4导柱在第3方向上的间隔，宽于包含第5导电体层与第9导电体层的剖面中的第3导柱与第4导柱在第3方向上的间隔。

附图说明

图1是表示实施方式的半导体存储装置的构成例的框图。

图2是表示实施方式的半导体存储装置具备的存储单元阵列的电路构成的一例的电路图。

图3是表示实施方式的半导体存储装置具备的存储单元阵列的平面布局的一例的俯视图。

图4是表示实施方式的半导体存储装置具备的存储单元阵列的平面布局的一例的俯视图。

图5是表示实施方式的半导体存储装置具备的存储单元阵列的剖面构造的一例的沿图4的V-V线的剖视图。

图6是表示实施方式的半导体存储装置具备的存储单元阵列的剖面构造的一例的沿图4的VI-VI线的剖视图。

图7是表示实施方式的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图8是表示实施方式的半导体存储装置的存储单元阵列的形成方法的一例的概略图。

图9是表示实施方式的半导体存储装置的存储单元阵列的形成方法的一例的剖视图。

图10是表示实施方式的半导体存储装置的存储单元阵列的形成方法的一例的剖视图。

图11是表示实施方式的比较例的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图12是表示实施方式的比较例的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图13是表示实施方式的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图14是表示实施方式的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图15是表示实施方式的第1变化例的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图16是表示实施方式的第2变化例的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

图17是表示实施方式的第2变化例的半导体存储装置的存储单元阵列的剖面构造的一例的剖视图。

具体实施方式

以下，参考附图对实施方式进行说明。实施方式例示用来将发明的技术思想具体化的装置或方法。附图为示意性或概念性的，各附图的尺寸及比例等未必与现实相同。本发明的技术思想并非由构成要件的形状、构造、配置等特定。

此外，在以下的说明中，对具有大致相同功能及构成的构成要件，附加相同符号。构成参考符号的文字之后的数字由包含相同文字的参考符号参考，且用于区分具有同样的构成的要件彼此。同样地，构成参考符号的数字之后的文字由包含相同数字的参考符号参考，且用于区分具有同样的构成的要件彼此。在无需相互区分包含相同文字或数字的参考符号所示的要件的情况下，所述要件分别由只包含文字或数字的参考符号参考。

[实施方式]

以下，对实施方式的半导体存储装置1进行说明。

[1]构成

[1-1]半导体存储装置1的整个构成

图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1为能够非易失性存储数据的NAND型闪存，能够通过外部的存储器控制器2控制。

如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行译码器模块15、以及感测放大器模块16。

存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失性存储数据的多个存储单元的集合，作为例如数据的抹除单位使用。另外，在存储单元阵列10，设置着多个位线及多个字线。各存储单元与例如1个位线与1个字线建立关联。稍后详细叙述存储单元阵列10的详细构成。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使序列发生器13执行读出动作、写入动作、抹除动作等的指令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如块地址BAd、页面地址PAd、及列地址CAd。例如，块地址BAd、页面地址PAd、及列地址CAd分别使用于选择块BLK、字线、及位线。

序列发生器13控制半导体存储装置1整体的动作。例如，序列发生器13基于保存于指令寄存器11的指令CMD控制驱动器模块14、行译码器模块15、及感测放大器模块16等，执行读出动作、写入动作、及抹除动作等。

驱动器模块14产生读出动作、写入动作、抹除动作等使用的电压。且，驱动器模块14基于例如保存于地址寄存器12的页面地址PAd，对与选择的字线对应的信号线施加产生的电压。

行译码器模块15基于保存于地址寄存器12的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。且，行译码器模块15将例如施加于与选择的字线对应的信号线的电压传送到选择的块BLK内的选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中存储的数据，将判定结果作为读出数据DAT传送到存储器控制器2。

以上说明的半导体存储装置1或存储器控制器2也可通过所述组合构成1个半导体装置。作为这种半导体装置，列举例如像SD^TM卡这样的存储卡、或SSD(solid state drive：固态驱动器)等。

[1-2]存储单元阵列10的电路构成

图2表示实施方式的半导体存储装置1具备的存储单元阵列10的电路构成的一例。各块BLK包含例如4个串单元SU0～SU3，图2表示相同的块BLK中包含的2个串单元SU0及SU1。

如图2所示，各串单元SU包含多个存储器组MG。多个存储器组MG分别与位线BL0～BLm(m为1以上的整数)建立关联。各存储器组MG包含2个NAND串NSa及NSb。NAND串NSa包含存储单元晶体管MCa0～MCa7以及选择晶体管STa1及STa2。NAND串NSb包含存储单元晶体管MCb0～MCb7以及选择晶体管STb1及STb2。

选择晶体管STa1及STb1以及选择晶体管STa2及STb2中的每个用于选择串单元SU及NAND串NS中的每个。存储单元晶体管MCa及MCb各自包含控制栅极及电荷蓄积层，非易失性保存数据。以下，着眼于1个存储器组MG，对存储器组MG内的元件的具体连接状态的一例进行说明。

在NAND串NSa中，存储单元晶体管MCa0～MCa7串联连接。选择晶体管STa1的源极连接于串联连接的存储单元晶体管MCa0～MCa7的一端。串联连接的存储单元晶体管MCa0～MCa7的另一端连接于选择晶体管STa2的漏极。

在NAND串NSb中，存储单元晶体管MCb0～MCb7串联连接。选择晶体管STb1的源极连接于串联连接的存储单元晶体管MCb0～MCb7的一端。串联连接的存储单元晶体管MCb0～MCb7的另一端连接于选择晶体管STb2的漏极。

选择晶体管STa1及STb1各自的漏极连接于与所述存储器组MG建立关联的位线BL。选择晶体管STa2及STb2各自的源极连接于源极线SL。

同一个块BLK中包含的多个选择晶体管STa1中的每个的栅极在每个串单元SU中连接于共通的选择栅极线SGDa。具体来说，串单元SU0中包含的选择晶体管STa1连接于选择栅极线SGDa0。串单元SU1中包含的选择晶体管STa1连接于选择栅极线SGDa1。同样地，未图示的串单元SU2及SU3中包含的选择晶体管STa1分别连接于选择栅极线SGDa2及SGDa3。

同一个块BLK中包含的多个选择晶体管STb1中的每个的栅极在每个串单元SU中连接于共通的选择栅极线SGDb。具体来说，串单元SU0中包含的选择晶体管STb1连接于选择栅极线SGDb0。串单元SU1中包含的选择晶体管STa1连接于选择栅极线SGDb1。同样地，未图示的串单元SU2及SU3中包含的选择晶体管STb1分别连接于选择栅极线SGDb2及SGDb3。

同一个块BLK中包含的存储单元晶体管MCa0～MCa7中的每个的控制栅极分别连接于字线WLa0～WLa7。同一个块BLK中包含的存储单元晶体管MCb0～MCb7中的每个的控制栅极分别连接于字线WLb0～WLb7。

同一个块BLK中包含的选择晶体管STa2中的每个的栅极连接于选择栅极线SGSa。同一个块BLK中包含的选择晶体管STb2中的每个的栅极连接于选择栅极线SGSb。

在以上说明的存储单元阵列10的电路构成中，位线BL由例如被分配了同一列地址的存储器组MG(NAND串NSa及NSb的组)共用。源极线SL在例如多个块BLK间共用。字线WLa及WLb、选择栅极线SGDa及SGDb、以及选择栅极线SGSa、SGSb及SGB中的每个能够独立控制。

此外，在以上的说明中，虽已对选择栅极线SGDa0～SGDa3以及SGDb0～SGDb3相互独立的情况进行例示，但是有在相邻的串单元SU间共用选择栅极线SGD的情况。在所述情况下，可对与选择栅极线SGD对应的1条布线，分配例如选择栅极线SGDa0～SGDa3以及SGDb0～SGDb3中的2种选择栅极线SGD的功能。另外，1种选择栅极线SGD的功能也可分配到2条以上的布线。

[1-3]存储单元阵列10的构造

以下，对实施方式的半导体存储装置1具备的存储单元阵列10的构造的一例进行说明。此外，在以下参考的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于用于形成半导体存储装置1的半导体衬底20的表面垂直的方向。俯视图中，为容易观察附图而适当附加阴影线。附加于俯视图的阴影线未必与附加了阴影线的构成要件的素材或特性有关联。

(存储单元阵列10的平面布局)

图3着眼于选择栅极线SGDa及SGDb表示实施方式的半导体存储装置1具备的存储单元阵列10的平面布局的一例。图3中撷取与依序排列的3个块BLK0～BLK2对应的区域。

如图3所示，存储单元阵列10的区域包含单元区域CA以及替换区域RA1及RA2。另外，存储单元阵列10包含多个存储器沟槽MT、多个存储器导柱MP、及多个替换孔STH。

单元区域CA以及替换区域RA1及RA2中的每个为于Y方向延伸的区域。单元区域CA于X方向上由替换区域RA1及RA2夹着。选择栅极线SGDa及SGDb中的每条具有于X方向延伸的部分，横穿单元区域CA以及替换区域RA1及RA2。选择栅极线SGDa及SGDb于Y方向上交替配置。

各存储器沟槽MT配置于相邻的选择栅极线SGDa及SGDb之间。存储器沟槽MT具有沿X方向延伸的部分，将Y方向上相邻的布线层间分离。在存储器沟槽MT，嵌入例如绝缘体。

各存储器导柱MP作为存储器组MG发挥功能，在单元区域CA内与1个存储器沟槽MT重叠配置。且，各存储器导柱MP将重叠的存储器沟槽MT分断，和与分断的存储器沟槽MT相邻的选择栅极线SGDa及SGDb中的每条接触。存储器导柱MP与选择栅极线SGDa的对向部分作为选择晶体管STa1发挥功能。存储器导柱MP与选择栅极线SGDb的对向部分作为选择晶体管STb1发挥功能。

各存储器导柱MP中，重叠设置至少1个位线BL，且将1个位线BL电连接。在与各块BLK对应的区域中，多个存储器导柱MP配置为例如4列的交错状。且，在相邻的块BLK的边界部分，配置未与存储器导柱MP重叠的存储器沟槽MT。换句话说，存储单元阵列10由未与存储器导柱MP重叠的存储器沟槽MT区分，而分割为块BLK单位。

各替换孔STH于形成积层布线时使用。例如，多个替换孔STH包含：替换孔STH，在替换区域RA1中与排列于第偶数个的存储器沟槽MT重叠配置；及替换孔STH，在替换区域RA2中与排列于第奇数个的存储器沟槽MT重叠配置。各替换孔STH将重叠的存储器沟槽MT分断，和与分断的存储器沟槽MT相邻的选择栅极线SGDa及SGDb中的每条接触。替换孔STH中嵌入了例如绝缘体。

图4着眼于字线WLa及WLb，表示实施方式的半导体存储装置1具备的存储单元阵列10的平面布局的一例。另外，图4中撷取包含块BLK0及BLK1的边界部分的存储器沟槽MT与替换孔STH的区域。

如图4所示，字线WLa及WLb各自具有沿X方向延伸的部分，横穿单元区域CA以及替换区域RA1及RA2。字线WLa及WLb交替配置于Y方向。在字线WLa及WLb之间，配置存储器沟槽MT。

字线WLa及WLb各自具有与存储器导柱MP与替换孔STH中的每个接触的部分。存储器导柱MP与字线WLa的对向部分作为存储单元晶体管MCa发挥功能。存储器导柱MP与字线WLb的对向部分作为存储单元晶体管MCb发挥功能。

另外，字线WLa及WLb各自具有在未图示的区域中，按照每个块BLK，将端部电连接的构造。例如，块BLK内的字线WL通过将字线WL设置为梳形而电连接。不限定于此，块BLK内的字线WL也可通过经由不同的布线层连接线状字线WL的组而电连接。

(存储单元阵列10的剖面构造)

图5是沿图4的V-V线的剖视图，表示包含块BLK0及BLK1的边界部分的存储器沟槽MT与存储器导柱MP的存储单元阵列10的剖面构造的一例。

如图5所示，存储单元阵列10包含例如导电体层21～26、绝缘体层30～37、以及多个接点CV。以下，从下层依序对存储单元阵列10的详细的剖面构造进行说明。

在半导体衬底20上，介隔绝缘体层30设置导电体层21。虽然省略图示，但是在绝缘体层30的内部，设置例如感测放大器模块16等电路。导电体层21形成为例如沿XY平面扩展的板状，作为源极线SL使用。导电体层21包含例如掺杂了磷(P)的硅(Si)。导电体层21可包含多种半导体层，也可包含金属层。

在半导体层21上，介隔绝缘体层31设置导电体层22。导电体层22具有沿例如X方向延伸设置的部分，作为选择栅极线SGS使用。导电体层22包含例如钨(W)。

在导电体层22上，交替积层绝缘体层32与导电体层23。导电体层23具有沿例如X方向延伸设置的部分。积层的多个导电体层23从半导体衬底20侧依序分别作为字线WL0～WL3使用。导电体层23包含例如钨(W)。

在最上层的导电体层23上，设置绝缘体层33。在绝缘体层33上，设置绝缘体层34。在绝缘体层34上，交替积层导电体层24与绝缘体层35。导电体层24具有沿例如X方向延伸设置的部分。积层的多个导电体层24从半导体衬底20侧依序分别作为字线WL4～WL7使用。导电体层24包含例如钨(W)。

在最上层的导电体层24上，介隔绝缘体层35设置导电体层25。导电体层25具有沿例如X方向延伸设置的部分，作为选择栅极线SGD使用。导电体层25包含例如钨(W)。

在导电体层25上，设置绝缘体层36。在绝缘体层36上，介隔绝缘体层37设置导电体层26。导电体层26具有沿例如X方向延伸设置的部分，作为位线BL使用。也就是说，在未图示的区域中，多个导电体层26沿X方向排列。导电体层26包含例如铜(Cu)。

存储器导柱MP中的每个沿Z方向延伸设置，贯通导电体层22～25以及绝缘体层31～36。具体来说，存储器导柱MP各自包含例如于Z方向连结的下部导柱LMP及上部导柱UMP。以下，着眼于相同的存储器导柱MP中包含的一组下部导柱LMP及上部导柱UMP，对下部导柱LMP及上部导柱UMP的构造的一例进行说明。

下部导柱LMP贯通导电体层22及23以及绝缘体层31～33。另外，下部导柱LMP包含核心部件40、半导体层41、及积层膜42。核心部件40沿Z方向延伸设置。核心部件40的上端包含于比导电体层23更上层。核心部件40的下端包含于形成着导电体层21的层内。半导体层41覆盖核心部件40的周围。例如，半导体层41的底部与导电体层21接触。积层膜42除了半导体层41与导电体层21的接触部分以外，还覆盖半导体层41的侧面及底面。

上部导柱UMP贯通导电体层24及25以及绝缘体层34～36。另外，上部导柱UMP包含核心部件50、半导体层51、及积层膜52。核心部件50沿Z方向延伸设置。核心部件50的上端包含于比导电体层25更上层。核心部件50的下端包含于例如形成着绝缘体层34的层内。半导体层51覆盖核心部件50的周围。例如，上部导柱UMP内的半导体层51的底部与下部导柱LMP内的半导体层41的上部接触。积层膜52除了例如半导体层41与半导体层51的接触部分以外，还覆盖半导体层51的侧面及底面。

在存储器导柱MP内的半导体层51上，设置柱状接点CV。1个导电体层26(位线BL)与接点CV接触。与相同的列地址建立关联的存储器组MG所对应的存储器导柱MP经由接点CV连接于共通的导电体层26。

存储器沟槽MT各自将导电体层22及23以及绝缘体层31～33分断。由此，导电体层22被分离为分别与选择栅极线SGSa及SGSb对应的导电体层22a及22b。导电体层23被分离为分别与字线WLa及WLb对应的导电体层23a及23b。导电体层24被分离为分别与字线WLa及WLb对应的导电体层24a及24b。导电体层25被分离为分别与选择栅极线SGDa及SGDb对应的导电体层25a及25b。

另外，存储器沟槽MT各自包含例如于Z方向排列的下部沟槽LMT及上部沟槽UMT。以下，着眼于相同的存储器沟槽MT中包含的一组下部沟槽LMT及上部沟槽UMT，对下部沟槽LMT及上部沟槽UMT的构造的一例进行说明。此外，下部沟槽LMT与上部沟槽UMT可接触，也可分开。

下部沟槽LMT将导电体层22及23以及绝缘体层31～33分断。另外，下部沟槽LMT包含绝缘体层60及61。绝缘体层60形成为沿XZ平面扩展的板状。绝缘体层60的上端包含于比导电体层23更上层。绝缘体层60的下端包含于导电体层21与导电体层22之间的层内。绝缘体层61具有与绝缘体层60不同的组成，设置于绝缘体层60的侧面。绝缘体层60与导电体层22及23之间介隔绝缘体层61而分开。这样，在下部沟槽LMT，设置着至少2种绝缘体层。

上部沟槽UMT将导电体层24及25以及绝缘体层34～36分断。另外，上部沟槽UMT包含绝缘体层70及71。绝缘体层70形成为沿XZ平面扩展的板状。绝缘体层70的上端包含于比导电体层25更上层。绝缘体层70的下端包含于导电体层23与导电体层24之间的层内。绝缘体层71具有与绝缘体层70不同的组成，设置于不同的绝缘体层70的侧面。绝缘体层70与导电体层24及25之间介隔绝缘体层71而分开。这样，在上部沟槽UMT，设置着至少2种绝缘体层。

此外，在以上说明的存储单元阵列10的构造中，包含下部导柱LMP与上部导柱UMP的接合部分的绝缘体层33及34的合计厚度厚于绝缘体层32，且厚于绝缘体层35。换句话说，最上层的导电体层23a与最下层的导电体层24a在Z方向上的间隔宽于相邻的导电体层23a的间隔，且宽于相邻的导电体层24a的间隔。

另外，可在上部导柱UMP与下部导柱LMP之间，设置中继上部导柱UMP与下部导柱LMP的接合部分的构成。在各存储器导柱MP中，只要至少将上部导柱UMP内的半导体层51与下部导柱LMP内的半导体层41之间电连接即可。也可在绝缘体层33与绝缘体层34之间，设置用来形成与上部导柱UMP对应的构造的蚀刻终止层。

图6是沿图4的VI-VI线的剖视图，表示包含存储器导柱MP与替换孔STH的存储单元阵列10的剖面构造的一例。此外，在实施方式的半导体存储装置1中，能将X方向上排列的4条存储器导柱MP视为1组。且，与所述1组存储器导柱MP同样的构造于X方向重复配置。以下，从接近替换孔STH起依序将X方向上排列的4个存储器导柱MP内的各下部导柱LMP分别称为“LMPo1”、“LMPe1”、“LMPo2”、“LMPe2”。从接近替换孔STH起依序将X方向上排列的4个存储器导柱MP内的各上部导柱UMP分别称为“UMPo1”、“UMPe1”、“UMPo2”、“UMPe2”。

如图7所示，下部沟槽LMT分别配置于下部导柱LMPo1及LMPe1之间、与下部导柱LMPo2及LMPe2间之间。在下部导柱LMPe1及LMPo2之间、与下部导柱LMPo1及替换孔STH之间，配置嵌入了绝缘体的孔LAH。

孔LAH通过去除形成的下部沟槽LMT内的一部分绝缘体层而设置。孔LAH用于形成与所述孔LAH相邻的下部导柱LMP。存储单元阵列10中，设置孔LAH与下部沟槽LMT交替排列于X方向的构造。因此，下部导柱LMP配置于相邻的孔LAH及下部沟槽LMT之间的每个。

另外，例如，在沿XZ平面的剖面中，孔LAH具有锥形状，下部沟槽LMT具有倒锥形状。且，配置于相邻的孔LAH及下部沟槽LMT之间的下部导柱LMP具有依循相邻的孔LAH及下部沟槽LMT中的每个的形状。基于孔LAH的形状决定下部导柱LMP的形状(例如下部导柱LMP的斜率)。

上部沟槽UMT分别配置于上部导柱UMPe1及UPMo2之间、与上部导柱UMPo1及替换孔STH间之间。在上部导柱UMPo1及UMPe1之间、与上部导柱UMPo2及UMPe2之间，配置嵌入了绝缘体的孔UAH。

孔UAH通过去除形成的上部沟槽UMT内的一部分绝缘体层而设置。孔UAH用于形成与所述孔UAH相邻的上部导柱UMP。在存储单元阵列10，设置将孔UAH与上部沟槽UMT交替排列于X方向的构造。因此，上部导柱UMP配置于相邻的孔UAH及上部沟槽UMT之间的每个。

另外，例如，在沿XZ平面的剖面中，孔UAH具有锥形状，上部沟槽UMT具有倒锥形状。且，配置于相邻的孔UAH及上部沟槽UMT之间的上部导柱UMP具有依循相邻的孔UAH及上部沟槽UMT中的每个的形状。基于孔UAH的形状决定上部导柱UMP的形状(例如上部导柱UMP的斜率)。

此外，上部沟槽UMT在Z方向上与孔LAH相邻。孔UAH在Z方向上与下部沟槽LMT相邻。也就是说，俯视下，孔UAH及孔LAH于X方向上相互错开配置。同样地，俯视下，上部沟槽UMT及下部沟槽LMT于X方向上相互错开配置。

替换孔STH将存储器沟槽MT(例如孔LAH及上部沟槽UMT)分断。在替换孔STH内，嵌入着绝缘体。替换孔STH内的绝缘体的上端与绝缘体层37接触。替换孔STH内的绝缘体的下端与导电体层21接触。

另外，替换孔STH在未图示的区域中，与导电体层21、22a、22b、23a、23b、24a、24b、25a、25b及26、绝缘体层30～36中的每个接触。也就是说，相邻的导电体层22a及22b之间、相邻的导电体层23a及23b之间、相邻的导电体层24a及24b之间、及相邻的导电体层25a及25b之间中的每个通过存储器沟槽MT内的绝缘体、与将所述绝缘体分断的存储器导柱MP的组而电绝缘。

此外，在实施方式的半导体存储装置1中，将替换孔STH所分断的存储器沟槽MT的X方向的宽度设置得宽于设置于其它区域的存储器沟槽MT。本例中，将与下部导柱LMPo1相邻的孔LAH的X方向的宽度设置得宽于其它孔LAH，将与上部导柱UMPo1相邻的上部沟槽UMT的X方向的宽度设置得宽于其它上部沟槽UMT。且，替换孔STH将宽度较宽的孔LAH及上部沟槽UMT的组分断。

图7表示实施方式的半导体存储装置1的存储单元阵列10的剖面构造的一例。图7(a)对应于与半导体衬底20的表面平行，且包含上部导柱UMP的剖面。图7(b)对应于与半导体衬底20的表面平行，且包含下部导柱LMP的剖面。

如图7(a)所示，上部导柱UMPo1、UMPe1、UMPo2、及UMPe2、以及替换孔STH中的每个与各字线WLa及WLb接触。上部导柱UMP内的积层膜52包含隧道绝缘膜53、绝缘膜54、及阻挡绝缘膜55。

在上部导柱UMP内，核心部件50设置与上部导柱UMP的中央部。半导体层51包围核心部件50的周围。隧道绝缘膜53包围半导体层51的周围。绝缘膜54包围隧道绝缘膜53的周围。阻挡绝缘膜55包围绝缘膜54的周围。核心部件50包含例如氧化硅等绝缘体。半导体层51包含例如硅。隧道绝缘膜53及阻挡绝缘膜55各自包含例如氧化硅。绝缘膜54包含例如氮化硅。

另外，阻挡绝缘膜55与相邻的字线WLa及WLb中的每个接触。例如，上部沟槽UMT将所接触的上部导柱UMP内的绝缘膜54及阻挡绝缘膜55的一部分分断，与隧道绝缘膜53接触。孔UAH将所接触的上部导柱UMP内的绝缘膜54及阻挡绝缘膜55的一部分分断，与隧道绝缘膜53接触。因此，本例中，各上部导柱UMP内，将设置于字线WLa侧的绝缘膜54及阻挡绝缘膜55的组、与设置于字线WLb侧的绝缘膜54及阻挡绝缘膜55的组分离。

如图7(b)所示，下部导柱LMPo1、LMPe1、LMPo2、及LMPe2、以及替换孔STH中的每个与各字线WLa及WLb接触。下部导柱LMP内的积层膜52包含隧道绝缘膜43、绝缘膜44、及阻挡绝缘膜45。

在下部导柱LMP内，核心部件40设置于下部导柱LMP的中央部。半导体层41包围核心部件40的周围。隧道绝缘膜43包围半导体层41的周围。绝缘膜44包围隧道绝缘膜43的周围。阻挡绝缘膜45包围绝缘膜44的周围。核心部件40包含例如氧化硅等绝缘体。半导体层41包含例如硅。隧道绝缘膜43及阻挡绝缘膜45各自包含例如氧化硅。绝缘膜54包含例如氮化硅。

另外，阻挡绝缘膜45与相邻的字线WLa及WLb中的每个接触。例如，下部沟槽LMT将所接触的下部导柱LMP内的绝缘膜44及阻挡绝缘膜45的一部分分断，与隧道绝缘膜43接触。孔LAH将所接触的下部导柱LMP内的绝缘膜44及阻挡绝缘膜45的一部分分断，与隧道绝缘膜43接触。因此，本例中，各下部导柱LMP内，将设置于字线WLa侧的绝缘膜44及阻挡绝缘膜45的组、与设置于字线WLb侧的绝缘膜44及阻挡绝缘膜45的组分离。

以上说明的实施方式的半导体存储装置1中，存储单元晶体管MCa及MCb使用绝缘膜44或54作为电荷蓄积层。存储单元晶体管MCa及MCb、以及选择晶体管STa1、STb1、STa2及STb2共用沟道(半导体层41及51)。排列于Z方向的选择晶体管STa1及STa2以及存储单元晶体管MCa0～MCa7的组对应于NAND串NSa。排列于Z方向的选择晶体管STb1及STb2以及存储单元晶体管MCb0～MCb7的组对应于NAND串NSb。

另外，在与半导体衬底20的表面平行的方向(例如Y方向)上，存储单元晶体管MCa0～MCa7分别与存储单元晶体管MCb0～MCb7对向，选择晶体管STa1及STa2分别与选择晶体管STb1及STb2对向。换句话说，介隔由存储器沟槽MT分割的区域，存储单元晶体管MCa0～MCa7与存储单元晶体管MCb0～MCb7分别相邻，选择晶体管STa1及STa2与选择晶体管STb1及STb2分别相邻。

[2]制造方法

以下，使用图8～图10，以与下部导柱LMP关联的制造步骤作为一例简洁地说明实施方式的半导体存储装置1的存储器导柱MP的形成方法。图8表示实施方式的半导体存储装置1的存储单元阵列10的形成方法的流程的一例。图9及图10表示实施方式的半导体存储装置1的制造中途的存储单元阵列10的剖面构造的一例。图9及图10分别表示与图6及图7同样的区域。

首先，交替积层牺牲部件SM与绝缘体层。且，如图8(1)所示，形成将牺牲部件SM分断的下部沟槽LMT，在下部沟槽LMT内依序形成绝缘体层61及60。此外，图8中，将分断的牺牲部件SM中与字线WLa侧对应的部分表示为“SM1”，与字线WLb侧对应的部分表示为“SM2”。

接下来，如图8(2)所示，形成将下部沟槽LMT分断的孔LAH。通过孔LAH形成的空间只要至少与对应的下部沟槽LMT中设置于Y方向的两侧的绝缘体层61中的每个接触即可。且，如图8(3)所示，经由孔LAH，选择性去除下部沟槽LMT内的绝缘体层61的一部分。在所述步骤中，例如以绝缘体层60与绝缘体层61之间蚀刻选择比变大的条件，执行湿蚀刻。结果，在各孔AH，形成4个凹部RP1。

接下来，如图8(4)所示，在各凹部RP1内形成牺牲部件80。简单来说，首先在孔LAH内形成牺牲部件80。接着，去除残留在孔LAH的区域的牺牲部件80，将凹部RP1的牺牲部件80相互分离。作为牺牲部件80，使用例如多晶硅。接着，如图8(5)所示，在孔LAH内嵌入绝缘体81。作为绝缘体81，使用例如氧化硅膜。

接下来，如图8(6)所示，选择性去除凹部RP1的牺牲部件80。在所述步骤中，以例如在牺牲部件80、与牺牲部件SM及其它绝缘体层中的每个之间蚀刻选择比变大的条件，执行湿蚀刻。结果，与嵌入了绝缘体81的孔LAH相邻形成4个凹部RP1的空间。

接下来，如图8(7)所示，形成包含凹部RP2的存储器孔MH。简单来说，首先，经由凹部RP1选择性去除牺牲部件SM1及SM2的一部分，形成凹部RP2。凹部RP2以至少不与X方向上相邻的凹部RP2接触的方式设置。接着，选择性去除Y方向上相邻的凹部RP2之间的绝缘体层70，形成包含Y方向上相邻的2个凹部RP2的存储器孔MH。

接下来，如图8(8)所示，在凹部RP2形成阻挡绝缘膜45及绝缘膜44。简单来说，首先，在存储器孔MH内依序形成阻挡绝缘膜45及绝缘膜44。接着，去除形成于与下部沟槽LMT交叉的区域的阻挡绝缘膜45及绝缘膜44。结果，将Y方向上相邻的凹部RP2内的阻挡绝缘膜45及绝缘膜44相互分离。

接下来，如图8(9)所示，在存储器孔MH内依序形成隧道绝缘膜43、半导体层41、及核心部件40。由此，在各存储器孔MH内，设置与存储单元晶体管MCa对应的层构造、及与存储单元晶体管MCb对应的层构造。

在与通过以上说明的步骤形成的下部导柱LMP对应的构造体上，也同样形成与上部导柱UMP对应的构造体。此外，在与下部导柱LMP所对应的步骤、及与上部导柱UMP所对应的步骤之间，主要不同点在于孔LAH及孔UAH的配置在俯视下相互错开。

之后，如图9所示，形成例如贯通上部沟槽UMT与孔LAH内的绝缘体81的替换孔STH。替换孔STH如图10所示，以与上部导柱UMP所对应的牺牲部件SM1及SM2、与下部导柱LMP所对应的牺牲部件SM1及SM2中的每个接触的方式形成。

接着，虽然省略图示，但是执行积层布线的置换处理。简单来说，首先经由替换孔STH，选择性去除牺牲部件SM1及SM2。且，在去除牺牲部件SM1及SM2后的空间，经由替换孔STH嵌入导电体。例如，将牺牲部件SM1置换为导电体层23a，将牺牲部件SM2置换为导电体层23b。之后，去除形成于替换孔STH内的导电体，在替换孔STH嵌入绝缘体。结果，形成分别与字线WLa及WLb以及选择栅极线SGSa、SGSb、SGDa及SGDb对应的多个导电体层。

如以上这样，能够形成实施方式的半导体存储装置1的存储器导柱MP。此外，以上说明的存储器导柱MP的制造方法只为一例。例如，在俯视下的孔LAH与孔UAH的配置相反的情况下，替换孔STH以贯通孔UAH内的绝缘体、与下部沟槽LMT内的绝缘体的方式设置。另外，制造方法也能依据存储器导柱MP的构造适当变更。在实施方式的半导体存储装置1中，只要至少孔LAH与孔UAH的配置俯视下相互错开即可。

[3]实施方式的效果

根据以上说明的实施方式的半导体存储装置1，能够缩小半导体存储装置1的芯片面积。以下，对实施方式的半导体存储装置1的详细效果进行说明。

在将存储单元三维积层的半导体存储装置中，为了提高存储密度，考虑使存储器导柱MP分割成2个区域而动作。例如，半导体存储装置通过独立控制与存储器导柱MP接触且分割为2个的字线WL等的积层布线，而能够使1个存储器导柱MP作为2个NAND串NSa及NSb发挥功能。在这种半导体存储装置中，为了分割积层布线，而形成存储器沟槽MT。

作为提高存储密度的方法，也考虑将多个存储器导柱于Z方向连结。所述方法通过连结的多个存储器导柱，能够增加存储单元的积层数。另外，通过将存储器导柱的加工分割成多次，也能够抑制用来形成存储器孔MH的深孔加工的难度。

此外，作为提高存储密度的方法，考虑利用存储器沟槽MT，由1个孔AH形成2个存储器孔MH。所述方法能够比光刻及蚀刻的加工间距更密地配置存储器导柱MP。且，能够组合将多个存储器导柱于Z方向连结、及由1个孔AH形成2个存储器孔MH。以下，简单说明组合所述方法的情况的一例。

图11及图12表示实施方式的比较例的半导体存储装置的存储单元阵列10的剖面构造的一例。图11对应于垂直于半导体衬底20的表面的剖面，表示与图6同样的区域。图12对应于与半导体衬底20的表面平行的剖面，表示与图7同样的区域。

如图11所示，实施方式的比较例的半导体存储装置具有孔LAH与孔UAH于Z方向重叠配置，下部沟槽LMT与上部沟槽UMT于Z方向重叠配置的构造。下部导柱LMP与上部导柱UMP分别沿孔LAH及UAH设置。且，本例子中，下部沟槽LMT及上部沟槽UMT以及孔LAH及UAH各自具有较大的锥度。

另外，如图12(a)所示，在上部沟槽UMT具有锥度的情况下，上部沟槽UMT的宽度在包含上部导柱UMP的下部的剖面中窄于包含上部导柱UMP的上部的剖面。此外，上部导柱UMPo及UMPe的配置能够根据孔UAH的位置及大小而变化。结果，上部导柱UMPo及UMPe的组随着孔UAH越小而越接近，随着上部沟槽UMT越窄而变小。

换句话说，配置于孔UAH的两侧的2个上部导柱UMP的间隔、与配置于相邻的孔UAH之间的2个上部导柱UMP的间隔根据孔UAH的形状变化而变化。例如，在孔UAH的上部，配置于孔UAH的两侧的2个上部导柱UMP的间隔变宽，配置于相邻的孔UAH之间的2个上部导柱UMP的间隔变窄。另一方面，在孔UAH的下部，配置于孔UAH的两侧的2个上部导柱UMP的间隔变窄，配置于相邻的孔UAH之间的2个上部导柱UMP的间隔变宽。

如图12(b)所示，这种间隔的变化也同样发生在下部导柱LMPo及LMPe中。因此，在孔UAH与孔LAH具有同样倾向的锥度的情况下，在上部导柱UMP与下部导柱LMP的接合部分可能产生重叠偏差。重叠偏差通常通过对下层的构造体对准上层的构造体的位置而得到抑制。

然而，在由1个孔AH形成2个存储器孔MH，且孔UAH与孔LAH重叠的情况下，上部导柱UMP的下部的接合位置的偏移方向、与下部导柱LMP的上部的接合位置的偏移方向会产生不一致。这种重叠偏差无法以简单的对位来解决。因此，在实施方式的比较例的半导体存储装置中，为了将下部导柱LMP的沟道与上部导柱UMP的沟道之间连接，需要缓和下部导柱LMP的X方向的间距、与上部导柱UMP的X方向的间距中的每个。结果，在实施方式的变化例的半导体存储装置中，存储单元阵列10的面积变大，芯片面积可能增大。

对此，实施方式的半导体存储装置1具有下部导柱LMP所对应的孔LAH、与上部导柱UMP所对应的孔UAH在俯视下相互错开设置于存储器沟槽MT的延伸方向(例如X方向)的构造。这里，使用图13及图14，对实施方式的半导体存储装置1与比较例同样，具备具有较大的锥度的存储器导柱MP的情况进行说明。

图13及图14表示实施方式的半导体存储装置1的存储单元阵列10的剖面构造的一例。图13对应于与半导体衬底20的表面垂直的剖面，表示与图6同样的区域。图14对应于与半导体衬底20的表面平行的剖面，表示与图7同样的区域。

如图13所示，实施方式的半导体存储装置1具有孔LAH与上部沟槽UMT于Z方向重叠配置，下部沟槽LMT与孔UAH于Z方向重叠配置的构造。也就是说，孔LAH与孔UAH俯视下相互错开配置。换句话说，在实施方式的半导体存储装置1中，下部导柱LMP所对应的孔LAH的间距、与上部导柱UMP所对应的孔UAH的间距之间偏移0.5个间距。由此，上部导柱UMPo倾斜的方向与下部导柱LMPo倾斜的方向相反，上部导柱UMPe倾斜的方向与下部导柱LMPe倾斜的方向相反。

结果，实施方式的半导体存储装置1如图14所示，能够抑制因上部导柱UMP中不均一的间距变化与下部导柱LMP中不均一的间距的变化引起的重叠偏差。且，实施方式的半导体存储装置1能够不缓和下部导柱LMP的X方向的间距与上部导柱UMP的X方向的间距中的每个而配置下部沟槽LMT及上部沟槽UMT以及孔LAH及UAH中的每个。

如以上这样，实施方式的半导体存储装置1中，能够使重叠的富余度比比较例低，能够使存储器导柱MP的间距比比较例低。因此，实施方式的半导体存储装置1能够缩小存储单元阵列10的电路面积，能够缩小半导体存储装置1的芯片面积。

[4]实施方式的变化例

以上说明的实施方式的半导体存储装置1的构成能够进行各种变化。以下，依序对实施方式的第1变化例及第2变化例进行说明。

[4-1]第1变化例

图15表示实施方式的第1变化例的半导体存储装置1的存储单元阵列10的剖面构造的一例，表示与图6同样的区域。如图15所示，实施方式的第1变化例的半导体存储装置1相对于实施方式的半导体存储装置1，下部导柱LMP与上部导柱UMP的接合部分的构造不同。

具体来说，在实施方式的第1变化例的各存储器导柱MP中，核心部件40、半导体层41、及积层膜42中的每个于下部导柱LMP与上部导柱UMP之间连续设置。且，在上部导柱UMP内的半导体层41的上表面，连接着接点CV。实施方式的第1变化例的半导体存储装置1的其它构造与实施方式同样。

这里，简单说明用来形成这种构造的方法的一例。例如，首先，执行与下部导柱LMP对应的图8(1)～(5)的步骤。也就是说，形成与下部导柱LMP对应的凹部RP1，形成孔LAH内由绝缘体81嵌入的构造。接着，执行与上部导柱UMP对应的图8(1)～(5)的步骤。也就是说，形成与上部导柱UMP对应的凹部RP1，形成孔UAH内由绝缘体81嵌入的构造。之后，以下部导柱LMP与上部导柱UMP中的每个为对象，执行图8(6)～(9)的步骤。由此，能够形成下部导柱LMP及上部导柱UMP的沟道连续设置的构造。

如以上这样，实施方式的第1变化例的半导体存储装置1具有下部导柱LMP与上部导柱UMP的接合部分与实施方式不同的构造。即使在这种情况下，实施方式的第1变化例的半导体存储装置1也能够获得与实施方式同样的效果，能够缩小半导体存储装置1的芯片面积。

此外，在实施方式的第1变化例中，只要至少包含1层于下部导柱LMP与上部导柱UMP之间连续形成的层即可。为了改善NAND串NS的特性，优选为在下部导柱LMP与上部导柱UMP之间连续设置沟道(例如半导体层41)。实施方式的比较例的半导体存储装置能够通过以一体的半导体层设置沟道而降低NAND串NS的沟道电阻，能够抑制半导体存储装置1的消耗电力。

[4-2]第2变化例

图16及图17表示实施方式的第2变化例的半导体存储装置1的存储单元阵列10的剖面构造的一例。图16对应于与半导体衬底20的表面垂直的剖面，表示与图6同样的区域。图17对应于与半导体衬底20的表面平行的剖面，表示与图7同样的区域。在实施方式的第2变化例的半导体存储装置1中，与实施方式同样，可将排列于X方向的4个存储器导柱MP视为1组。

如图16所示，实施方式的第2变化例的半导体存储装置1的存储器导柱MP具有将导柱MP1～MP4于Z方向连结的构造。以下，排列于X方向的多个导柱MP1中从替换孔STH数起配置于第奇数个的导柱MP1称为“MP1o”，配置于第偶数个的导柱MP1称为“MP1e”。同样地，多个导柱MP2包含配置于第奇数个的导柱MP2o与配置于第偶数个的导柱MP2e。多个导柱MP3包含配置于第奇数个的导柱MP3o与配置于第偶数个的导柱MP3e。多个导柱MP4包含配置于第奇数个的导柱MP4o与配置于第偶数个的导柱MP4e。

另外，以下，将与设置着导柱MP1的层对应的存储器沟槽MT及孔AH分别称为“MT1”及“AH1”。将与设置着导柱MP2的层对应的存储器沟槽MT及孔AH分别称为“MT2”及“AH2”。将与设置着导柱MP3的层对应的存储器沟槽MT及孔AH分别称为“MT3”及“AH3”。将与设置着导柱MP4的层对应的存储器沟槽MT及孔AH分别称为“MT4”及“AH4”。

在实施方式的第2变化例的半导体存储装置1中，在存储器沟槽MT1上，设置孔AH2。在孔AH2上，设置存储器沟槽MT3上。在存储器沟槽MT3上，设置着孔AH4。也就是说，存储器沟槽MT1、孔AH2、存储器沟槽MT3、及孔AH3排列于Z方向。

另一方面，在孔AH1上，设置存储器沟槽MT2。在存储器沟槽MT2上，设置孔AH3上。在孔AH3上，设置存储器沟槽MT4。也就是说，孔AH1、存储器沟槽MT2、孔AH3、及存储器沟槽MT3排列于Z方向。

另外，导柱MP1o及MP1e设置为依循孔AH1的形状。导柱MP2o及MP2e设置为依循孔AH2的形状。导柱MP3o及MP3e设置为依循孔AH3的形状。导柱MP4o及MP4e设置为依循孔AH4的形状。且，将Z方向上相邻的导柱的沟道(例如半导体层41)电连接。

替换孔STH将孔AH1及AH3以及存储器沟槽MT2及MT4分断。且，在替换孔STH内，与实施方式同样嵌入绝缘体。此外，替换孔STH只要在设置着存储器导柱MP的层中将孔AH及存储器沟槽MT中的任一个分断即可。实施方式的第2变化例的半导体存储装置1的其它构造与实施方式同样。

如以上这样，实施方式的第2变化例的半导体存储装置1具有设置于Z方向上相邻的层的孔AH俯视下相互错开配置于X方向的构造。即使在这种情况下，实施方式的第1变化例的半导体存储装置1与实施方式同样，能够抑制Z方向上相邻的导柱的重叠偏差，能够缩小半导体存储装置1的芯片面积。

此外，为了获得与实施方式同样的效果，只要将至少设置在Z方向上相邻的层的孔AH相互错开配置即可。也就是说，存储器导柱MP也可具有将3个或5个以上的导柱于Z方向连结的构造。

[5]其它

在实施方式中，虽然已对存储器导柱MP内的半导体层41经由存储器导柱MP的底面与导电体层21(源极线SL)电连接的情况进行例示，但是不限定于此。例如，半导体存储装置1中，也可经由存储器导柱MP的侧面连接存储器导柱MP内的半导体层41与源极线SL。也可在上部导柱UMP与下部导柱LMP之间，设置中继上部导柱UMP与下部导柱LMP的接合部分的构成。

在实施方式的半导体存储装置1中，例如包含下侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPe1及LMPo2在X方向上的间隔，窄于包含上侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPe1及LMPo2在X方向上的间隔。另外，包含下侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPe1及UMPo2在X方向上的间隔，宽于包含上侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPe1及UMPo2在X方向上的间隔。

包含下侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPe1及LMPo1在X方向上的间隔宽于包含上侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPe1及LMPo1在X方向上的间隔。另外，包含下侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPe1及UMPo1在X方向上的间隔，窄于包含上侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPe1及UMPo1在X方向上的间隔。

包含下侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPo2及LMPe2在X方向上的间隔，宽于包含上侧的导电体层23a与导电体层23b的剖面中的下部导柱LMPo2及LMPe2在X方向上的间隔。另外，包含下侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPo2及UMPe2在X方向上的间隔，窄于包含上侧的导电体层24a与导电体层24b的剖面中的上部导柱UMPe1及UMPo1在X方向上的间隔。

在实施方式中，虽然已对存储单元晶体管MC的电荷蓄积层为绝缘膜的情况进行说明，但是可使用像半导体或金属这样的导电体作为电荷蓄积层。也就是说，半导体存储装置1也可具备将绝缘膜44及54置换为导电体的浮栅型存储单元晶体管MC。根据存储器导柱MP内的电荷蓄积层的构造设计存储单元晶体管MC的构成。

例如，在各存储器导柱MP中，在Y方向及Z方向这两个方向上，按照每个存储单元晶体管MC，将电荷蓄积层分离的情况下，能够使用绝缘膜及导电体中的任一个作为电荷蓄积层。作为电荷蓄积层使用的导电体也可具有使用半导体、金属、及绝缘体中2种以上的积层构造。另一方面，在各存储器导柱MP中，在Y方向及Z方向这两个方向上未按照每个存储单元晶体管MC将电荷蓄积层分离的情况下，使用绝缘膜作为电荷蓄积层。

此外，与同一存储器组MG对应的隧道绝缘膜及阻挡绝缘膜中的每个不论是否在Y方向及Z方向上按照每个存储单元晶体管MC，将电荷蓄积层分离，都可由NAND串NSa及NSb内的晶体管共用或分离。另外，与同一存储器组MG对应的隧道绝缘膜及阻挡绝缘膜中的每个在存储器导柱MP内于Z方向延伸的情况下，也可按照每个存储单元晶体管MC分离。

此外，存储器导柱MP也可为连结与选择栅极线SGD对应的导柱、和与字线WL对应的导柱的构造。在所述情况下，与选择栅极线SGD对应的导柱所对应的孔AH、与所述导柱于Z方向连接的导柱所对应的孔AH俯视下相互错开设置。存储器导柱MP的配置不限定于4列的交错状，能够设为任意的配置。与各存储器导柱MP重叠的位线BL的个数能够设计为任意个数。

在实施方式中，存储单元阵列10可在字线WL0及选择栅极线SGS之间、与字线WL7及选择栅极线SGD之间中的每条，具有1个以上的伪字线。在设置伪字线的情况下，在存储单元晶体管MC0及选择晶体管ST2之间、与存储单元晶体管MC7及选择晶体管ST1之间中的每个，与伪字线的条数对应设置着伪晶体管。伪晶体管具有与存储单元晶体管MC同样的构造，且为不使用于存储数据的晶体管。在存储器导柱MP在Z方向上连结2个以上的情况下，也可使用导柱的连结部分附近的存储单元晶体管MC作为伪晶体管。

在所述实施方式中，虽然以半导体存储装置1具有在存储单元阵列10下设置感测放大器模块16等电路的构造的情况为例子进行了说明，但是不限定于此。例如，半导体存储装置1也可为将设置着感测放大器模块16等的芯片、与设置着存储单元阵列10的芯片贴合的构造。

在本说明书中“连接”表示电连接，不排除中间介隔其它元件。“电连接”只要能够与电连接的情况同样地进行动作，那么也可介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。“包含设置于相同层的2个导电体层的剖面”对应于例如与半导体衬底20的表面平行，且包含所述2个导电体层的剖面。“俯视”对应于例如从相对于半导体衬底20的表面垂直的方向观察对象物。

虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而例示的，并非意在限定发明的范围。所述新颖的实施方式能用其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨内，同样包含在权利要求书所记载的发明与其均等的范围内。

Claims (11)

1.一种半导体存储装置，具备：

第1导电体层；

第2导电体层、第3导电体层、第4导电体层、及第5导电体层，设置于所述第1导电体层的上方，互相分开积层于第1方向；

第6导电体层、第7导电体层、第8导电体层、及第9导电体层，在所述第1导电体层的上方，分别设置于与所述第2导电体层、所述第3导电体层、所述第4导电体层、及所述第5导电体层相同的层，且于与所述第1方向交叉的第2方向分开；

第1绝缘部件，沿所述第1方向设置，具有设置于所述第2导电体层与所述第6导电体层之间的部分、与设置于所述第3导电体层与所述第7导电体层之间的部分；

第2绝缘部件，在所述第1绝缘部件的上方沿所述第1方向设置，具有设置于所述第4导电体层与所述第8导电体层之间的部分、与设置于所述第5导电体层与所述第9导电体层之间的部分；

第1导柱及第2导柱，分别与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层接触，隔着所述第1绝缘部件设置于与所述第1方向与所述第2方向中的每个交叉的第3方向；及

第3导柱及第4导柱，分别与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层接触，隔着所述第2绝缘部件设置于所述第3方向；且

所述第1导柱包含沿所述第1绝缘部件设置且连接于所述第1导电体层的第1半导体层；

所述第2导柱包含沿所述第1绝缘部件设置且连接于所述第1导电体层的第2半导体层；

所述第3导柱包含沿所述第2绝缘部件设置且连接于所述第1半导体层的第3半导体层；

所述第4导柱包含沿所述第2绝缘部件设置且连接于所述第2半导体层的第4半导体层；

包含所述第2导电体层与所述第6导电体层的剖面中的所述第1导柱与所述第2导柱在所述第3方向上的间隔，窄于包含所述第3导电体层与所述第7导电体层的剖面中的所述第1导柱与所述第2导柱在所述第3方向上的间隔；且

包含所述第4导电体层与所述第8导电体层的剖面中的所述第3导柱与所述第4导柱在所述第3方向上的间隔，宽于包含所述第5导电体层与所述第9导电体层的剖面中的所述第3导柱与所述第4导柱在所述第3方向上的间隔。

2.根据权利要求1所述的半导体存储装置，还具备：

第3绝缘部件，沿所述第1方向设置，具有设置于所述第2导电体层与所述第6导电体层之间的部分、与设置于所述第3导电体层与所述第7导电体层之间的部分，在所述第3方向上介隔所述第1导柱与所述第1绝缘部件相邻；

第4绝缘部件，在所述第3绝缘部件的上方沿所述第1方向设置，具有设置于所述第4导电体层与所述第8导电体层之间的部分、与设置于所述第5导电体层与所述第9导电体层之间的部分，在所述第3方向上介隔所述第3导柱与所述第2绝缘部件相邻；

第5导柱，分别与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层接触，在所述第3方向上介隔所述第3绝缘部件与所述第1导柱相邻；及

第6导柱，分别与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层接触，在所述第3方向上介隔所述第4绝缘部件与所述第3导柱相邻；且

所述第5导柱包含沿所述第3绝缘部件设置且连接于所述第1导电体层的第5半导体层；

所述第6导柱包含沿所述第4绝缘部件设置且连接于所述第5半导体层的第6半导体层；

包含所述第2导电体层与所述第6导电体层的剖面中的所述第1导柱与所述第5导柱在所述第3方向上的间隔，宽于包含所述第3导电体层与所述第7导电体层的剖面中的所述第1导柱与所述第5导柱在所述第3方向上的间隔；且

包含所述第4导电体层与所述第8导电体层的剖面中的所述第3导柱与所述第6导柱在所述第3方向上的间隔，窄于包含所述第5导电体层与所述第9导电体层的剖面中的所述第3导柱与所述第6导柱在所述第3方向上的间隔。

3.根据权利要求2所述的半导体存储装置，还具备：

第5绝缘部件，沿所述第1方向设置，具有设置于所述第2导电体层与所述第6导电体层之间的部分、与设置于所述第3导电体层与所述第7导电体层之间的部分，在所述第3方向上介隔所述第2导柱与所述第1绝缘部件相邻；

第6绝缘部件，在所述第5绝缘部件的上方沿所述第1方向设置，具有设置于所述第4导电体层与所述第8导电体层之间的部分、与设置于所述第5导电体层与所述第9导电体层之间的部分，在所述第3方向上介隔所述第4导柱与所述第2绝缘部件相邻；

第7导柱，分别与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层接触，在所述第3方向上介隔所述第5绝缘部件与所述第2导柱相邻；及

第8导柱，分别与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层接触，在所述第3方向上介隔所述第6绝缘部件与所述第4导柱相邻；且

所述第7导柱包含沿所述第5绝缘部件设置且连接于所述第1导电体层的第7半导体层；

所述第8导柱包含沿所述第6绝缘部件设置且连接于所述第7半导体层的第8半导体层；

包含所述第2导电体层与所述第6导电体层的剖面中的所述第2导柱与所述第7导柱在所述第3方向上的间隔，宽于包含所述第3导电体层与所述第7导电体层的剖面中的所述第2导柱与所述第7导柱在所述第3方向上的间隔；且

包含所述第4导电体层与所述第8导电体层的剖面中的所述第3导柱与所述第8导柱在所述第3方向上的间隔，窄于包含所述第5导电体层与所述第9导电体层的剖面的所述第3导柱与所述第8导柱在所述第3方向上的间隔。

4.根据权利要求2所述的半导体存储装置，其中

与包含所述第1到第4绝缘部件及所述第1到第4导柱的构造同样的构造于所述第3方向上连续排列。

5.根据权利要求2所述的半导体存储装置，其中

所述第1绝缘部件包含与所述第3导柱及所述第4导柱、以及所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层中的每个接触的第1绝缘体；

所述第2绝缘部件包含：第2绝缘体，与所述第3导柱及所述第4导柱中的每个接触；及第3绝缘体，与所述第2绝缘体不同且将所述第1绝缘体与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层中的每个之间绝缘；且

所述第3绝缘部件包含：第4绝缘体，与所述第1导柱及所述第5导柱中的每个接触；及第5绝缘体，与所述第4绝缘体不同且将所述第4绝缘体与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层中的每个之间绝缘；且

所述第4绝缘部件包含与所述第3导柱及所述第6导柱、以及所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层中的每个接触的第6绝缘体。

6.根据权利要求2所述的半导体存储装置，还具备

第6绝缘部件，于所述第1方向延伸设置，将所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层的组、与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层的组之间的区域分断。

7.根据权利要求1所述的半导体存储装置，其中

所述第1导柱还包含分别设置于所述第1半导体层、与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层中的每个之间的第1绝缘膜，

所述第2导柱还包含分别设置于所述2半导体层、与所述第2导电体层、所述第3导电体层、所述第6导电体层、及所述第7导电体层中的每个之间的第2绝缘膜，

所述第3导柱还包含分别设置于所述第3半导体层、与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层中的每个之间的第3绝缘膜，

所述第4导柱还包含分别设置于所述第4半导体层、与所述第4导电体层、所述第5导电体层、所述第8导电体层、及所述第9导电体层中的每个之间的第4绝缘膜，

所述第1导柱与所述第2导电体层交叉的部分作为第1存储单元发挥功能，

所述第1导柱与所述第3导电体层交叉的部分作为第2存储单元发挥功能，

所述第1导柱与所述第6导电体层交叉的部分作为第3存储单元发挥功能，

所述第1导柱与所述第7导电体层交叉的部分作为第4存储单元发挥功能，

所述第2导柱与所述第2导电体层交叉的部分作为第5存储单元发挥功能，

所述第2导柱与所述第3导电体层交叉的部分作为第6存储单元发挥功能，

所述第2导柱与所述第6导电体层交叉的部分作为第7存储单元发挥功能，

所述第2导柱与所述第7导电体层交叉的部分作为第8存储单元发挥功能，

所述第3导柱与所述第4导电体层交叉的部分作为第9存储单元发挥功能，

所述第3导柱与所述第5导电体层交叉的部分作为第10存储单元发挥功能，

所述第3导柱与所述第8导电体层交叉的部分作为第11存储单元发挥功能，

所述第3导柱与所述第9导电体层交叉的部分作为第12存储单元发挥功能，

所述第4导柱与所述第4导电体层交叉的部分作为第13存储单元发挥功能，

所述第4导柱与所述第5导电体层交叉的部分作为第14存储单元发挥功能，

所述第4导柱与所述第8导电体层交叉的部分作为第15存储单元发挥功能，且

所述第4导柱与所述第9导电体层交叉的部分作为第16存储单元发挥功能。

8.根据权利要求1所述的半导体存储装置，还具备：

第1位线，连接于所述第3导柱内的所述第3半导体层；及

第2位线，连接于所述第4导柱内的所述第4半导体层；且

所述第1导电体层作为源极线使用；

所述第2到第9导电体层中的每个作为字线使用。

9.根据权利要求1所述的半导体存储装置，其中

在所述第1半导体层与所述第3半导体层之间，存在界限，

在所述第2半导体层与所述第4半导体层之间，存在界限。

10.根据权利要求1所述的半导体存储装置，其中

所述第1半导体层及所述第3半导体层连续设置，

所述第2半导体层及所述第4半导体层连续设置。

11.根据权利要求1所述的半导体存储装置，还具备：

第10导电体层及第11导电体层，在所述第5导电体层的上方，相互分开积层于所述第1方向；

第12导电体层及第13导电体层，在所述第9导电体层的上方，分别设置于与所述第10导电体层及所述第11导电体层相同的层；

第7绝缘部件，沿所述第1方向设置，具有设置于所述第10导电体层与所述第12导电体层之间的部分、与设置于所述第11导电体层与所述第13导电体层之间的部分；及

第9导柱及第10导柱，分别与所述第10导电体层、所述第11导电体层、所述第12导电体层、及所述第13导电体层接触，在所述第3方向上隔着所述第7绝缘部件设置；且

所述第9导柱包含沿所述第7绝缘部件设置且连接于所述第3半导体层的第9半导体层；

所述第10导柱包含沿所述第7绝缘部件设置且连接于所述第4半导体层的第10半导体层；

包含所述第10导电体层与所述第12导电体层的剖面中的所述第9导柱与所述第10导柱在所述第3方向上的间隔，窄于包含所述第11导电体层与所述第13导电体层的剖面中的所述第9导柱与所述第10导柱在所述第3方向上的间隔。

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