CN111276487A - 半导体存储装置 - Google Patents

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鹿嶋孝之
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Abstract

本发明的实施方式的半导体存储装置包含多个第1导电体层、第2导电体层、第1柱及第2柱。第2导电体层设置在多个第1导电体层的上方。第1柱贯通多个第1导电体层且包含沿第1方向延伸的第1半导体层的一部分。第2柱贯通第2导电体层且包含第1半导体层的另一部分，设置在第1柱上。与衬底平行且包含第2导电体层的截面中的第2柱的截面积小于与衬底平行且包含第1导电体层的截面中的第1柱的截面积。第1半导体层包含与最上层的第1导电体层对向的第1部分、及与第2导电体层对向的第2部分，第1半导体层至少从第1部分到第2部分为连续膜。

Description

半导体存储装置
[相关申请案]
本申请案享有将日本专利申请案2018-228428号(申请日：2018年12月5日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
作为非易失性地存储数据的半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制制造成本的半导体存储装置。
实施方式的半导体存储装置包含多个第1导电体层、第2导电体层、第1柱及第2柱。多个第1导电体层设置在衬底的上方，在第1方向上相互分离地积层。第2导电体层设置在多个第1导电体层的上方。第1柱贯通多个第1导电体层且包含沿第1方向延伸的第1半导体层的一部分。第1柱与第1导电体层的交叉部分作为存储单元晶体管发挥功能。第2柱贯通第2导电体层且包含第1半导体层的另一部分，设置在第1柱上。第2柱与第2导电体层的交叉部分作为选择晶体管发挥功能。与衬底平行且包含第2导电体层的截面中的第2柱的截面积小于与衬底平行且包含第1导电体层的截面中的第1柱的截面积。第1半导体层包含与最上层的第1导电体层对向的第1部分及与第2导电体层对向的第2部分，且至少从第1部分到第2部分为连续膜。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示沿图3的IV-IV线的存储单元阵列的剖面构造的一例的剖视图。
图5是表示沿图4的V-V线的存储器柱的剖面构造的一例的剖视图。
图6是表示沿图4的VI-VI线的存储器柱的剖面构造的一例的剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的一例的流程图。
图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、及图24是表示第1实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图25是表示第2实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图26是用来将第1实施方式中的存储器柱的构造与第2实施方式中的存储器柱的构造进行比较的剖视图。
图27是表示第2实施方式的半导体存储装置的制造方法的一例的流程图。
图28及图29是表示第2实施方式的半导体存储装置的制造工序的一例的存储单元阵列的剖视图。
图30是表示第3实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图31是表示第4实施方式的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
图32是表示沿图31的XXXII-XXXII线的存储器柱的剖面构造的一例的剖视图。
图33是表示第1实施方式的变化例的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。
图34是表示第1实施方式的变化例的半导体存储装置所具备的存储单元阵列的剖面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用来体现发明的技术思想的装置或方法。附图是模式性或概念性的，各附图的尺寸及比率等未必与实际相同。本发明的技术思想并不受构成要素的形状、构造、配置等特定。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的字母后的数字由包含相同字母的参照符号参照，且用于区分具有相同构成的要素。在无需区分由包含相同字母的参照符号表示的要素的情况下，这些要素分别通过仅包含字母的参照符号参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示第1实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪速存储器，由外部的存储器控制器2进行控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失性地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10中设置着多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成将在下文叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA、及列地址CA。例如区块地址BA、页地址PA、及列地址CA分别用于区块BLK、字线、及位线的选择。
序列发生器13控制半导体存储装置1整体的动作。例如序列发生器13基于指令寄存器11中保存的指令CMD而控制驱动器模块14、行解码器模块15、及感测放大器模块16等，从而执行读出动作、写入动作、删除动作等。
驱动器模块14产生用于读出动作、写入动作、删除动作等的电压。而且，驱动器模块14基于例如地址寄存器12中保存的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中保存的区块地址BA，选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15将例如施加到与所选择的字线对应的信号线的电压传输到所选择的区块BLK内选择的字线。
感测放大器模块16在写入动作中，对应于从存储器控制器2接收到的写入数据DAT，对各位线施加所需的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中存储的数据，并将判定结果作为读出数据DAT传输到存储器控制器2。
以上说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为此种半导体装置，例如可列举如SD(secure digital，安全数字)TM卡的存储卡、或SSD(solid state drive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2是抽选存储单元阵列10中所包含的多个区块BLK中的1个区块BLK而例示第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK包含例如4个串单元SU0～SU3。
各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，非易失性地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接在建立关联的位线BL，选择晶体管ST1的源极连接在经串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接在经串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接在源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接在字线WL0～WL7。串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接在选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接在选择栅极线SGS。
在以上说明的存储单元阵列10的电路构成中，位线BL由各串单元SU中分配了同一列地址的NAND串NS共有。源极线SL例如在多个区块BLK间共有。
在1个串单元SU内连接在共用字线WL的多个存储单元晶体管MT的集合例如称为单元组(cell unit)CU。例如将包含分别存储1比特数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU对应于存储单元晶体管MT存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可以设计为任意个数。各区块BLK所包含的串单元SU的个数可以设计为任意个数。
[1-1-3]存储单元阵列10的构造
以下，对实施方式中的存储单元阵列10的构造的一例进行说明。
此外，在以下参照的附图中，X方向与位线BL的延伸方向对应，Y方向与字线WL的延伸方向对应，Z方向与相对于供半导体存储装置1形成的半导体衬底20的表面的铅直方向对应。为了易于对图进行观察，对俯视图适当附加影线。附加到俯视图的影线与附加了影线的构成要素的素材或特性未必相关。在剖视图中，适当地省略绝缘层(层间绝缘膜)、配线、触点等构成要素以使图易于观察。
图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，抽选包含与串单元SU0及SU1对应的构造体的区域进行例示。如图3所示，存储单元阵列10例如包含狭缝SLT及SHE、存储器柱MP、触点CV、以及位线BL。
多个狭缝SLT分别沿Y方向延伸，沿X方向排列。狭缝SHE沿Y方向延伸，配置在相邻的狭缝SLT间。狭缝SLT的宽度例如大于狭缝SHE的宽度。狭缝SLT及SHE分别包含绝缘体。狭缝SLT例如将与字线WL对应的配线层、与选择栅极线SGD对应的配线层、及与选择栅极线SGS对应的配线层分别分断。狭缝SHE将与选择栅极线SGD对应的配线层分断。
由狭缝SLT及SHE隔开的区域与1个串单元SU对应。具体而言，例如于在X方向上相邻的狭缝SLT间设置着串单元SU0及SU1。在该情况下，在串单元SU0及SU1间配置着狭缝SHE。在存储单元阵列10中，例如在X方向上重复配置着相同的布局。
多个存储器柱MP例如在与串单元SU对应的区域配置成错位状。存储器柱MP分别具有形成在存储器孔MH内的部分与形成在SGD孔SH内的部分。SGD孔SH设置在比存储器孔MH更上层，且直径小于存储器孔MH。对应的存储器孔MH与SGD孔SH的组具有在俯视下重叠的部分。在俯视下，对应的存储器孔MH的中心与SGD孔SH的中心可以重叠也可以不重叠。
在对应的存储器孔MH的中心与SGD孔SH的中心不重叠的情况下，重叠的存储器孔MH与SGD孔SH的位置关系例如对应于该存储器柱MP与狭缝SLT及SHE的位置关系而变化。例如狭缝SLT附近的存储器柱MP的SGD孔SH以与狭缝SLT分离的方式配置。同样地，狭缝SHE附近的存储器柱MP的SGD孔SH以与狭缝SHE分离的方式配置。
换句话说，SGD孔SH以靠近X方向上相邻的狭缝SLT及SHE间的中间位置的方式配置。关于存储器孔MH的中心位置与SGD孔SH的中心位置之间的长度，例如对应的存储器柱MP与狭缝SLT及SHE的间隔越近则越长。由此，存储单元阵列10被设计成避免狭缝SHE与SGD孔SH的接触的布局。
多条位线BL分别沿X方向延伸，沿Y方向排列。各位线BL针对每个串单元SU以与至少1个SGD孔SH重叠的方式配置。例如在各SGD孔SH重叠着2条位线BL。于重叠在SGD孔SH的多条位线BL中的1条位线BL与该SGD孔SH之间设置着触点CV。SGD孔SH内的构造体经由触点CV而与对应的位线BL电连接。
此外，以上说明的存储单元阵列10的平面布局仅为一例，并不限定于此。例如，配置在相邻的狭缝SLT间的狭缝SHE的数量可以被设计为任意数量。相邻的狭缝SLT间的串单元SU的个数基于狭缝SHE的数量而变化。存储器柱MP的个数及配置可以被设计为任意的个数及配置。与各存储器柱MP重叠的位线BL的条数可以被设计为任意的条数。
图4是沿图3的IV-IV线的剖视图，表示第1实施方式的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图4所示，存储单元阵列10例如还包含导电体层21～25。导电体层21～25设置在半导体衬底20的上方。
具体而言，在半导体衬底20的上方，隔着绝缘体层设置着导电体层21。虽省略图示，但例如在半导体衬底20与导电体层21之间的绝缘体层设置着感测放大器模块16等电路。导电体层21例如形成为沿XY平面扩展的板状，用作源极线SL。导电体层21例如含有硅(Si)。
在导电体层21的上方，隔着绝缘体层设置着导电体层22。导电体层22例如形成为沿XY平面扩展的板状，用作选择栅极线SGS。导电体层22例如含有硅(Si)。
在导电体层22的上方交替地积层着绝缘体层与导电体层23。导电体层23例如形成为沿XY平面扩展的板状。例如积层的多个导电体层23从半导体衬底20侧依序分别用作字线WL0～WL7。导电体层23例如含有钨(W)。
在最上层的导电体层23的上方，隔着绝缘体层设置着导电体层24。导电体层24例如形成为沿XY平面扩展的板状，用作选择栅极线SGD。最上层的导电体层23与导电体层24的Z方向上的间隔大于相邻的导电体层23间的Z方向上的间隔。换句话说，最上层的导电体层23与导电体层24之间的绝缘体层的厚度比相邻的导电体层23间的绝缘体层的厚度厚。导电体层24例如含有钨(W)。
在导电体层24的上方，隔着绝缘体层设置着导电体层25。例如导电体层25形成为沿X方向延伸的线状，用作位线BL。即，在未图示的区域，多个导电体层25沿Y方向排列。导电体层25例如含有铜(Cu)。
存储器柱MP沿Z方向延伸设置，贯通导电体层22～24。具体而言，存储器柱MP的与存储器孔MH对应的部分贯通导电体层22及23，底部与导电体层21接触。存储器柱MP的与SGD孔SH对应的部分设置在与存储器孔MH对应的部分之上，贯通导电体层24。包含存储器孔MH与SGD孔SH的边界的层包含于最上层的导电体层23与导电体层24之间的层。
另外，存储器柱MP例如包含核心构件30、半导体层31、以及积层膜32及33。核心构件30及半导体层31包含于与存储器孔MH对应的部分及与SGD孔SH对应的部分的各者。积层膜32包含于与存储器孔MH对应的部分。积层膜33包含于与SGD孔SH对应的部分。
核心构件30沿Z方向延伸设置。核心构件30的上端包含于例如比设置着导电体层24的层更上层，核心构件30的下端包含于例如设置着导电体层21的层内。关于与半导体衬底20的表面平行的截面中的核心构件30的截面积，与导电体层24对向的部分小于与导电体层23对向的部分。另外，存储器孔MH与SGD孔SH的边界部分附近的核心构件30的截面积例如小于核心构件30的与导电体层24对向的部分的截面积。核心构件30例如含有氧化硅(SiO2)等绝缘体。
半导体层31覆盖核心构件30。即，半导体层31例如具有呈圆筒状设置在存储器孔MH内的部分、及呈圆筒状设置在SGD孔SH内的部分。设置在存储器孔MH内的半导体层31的侧面的一部分与导电体层21接触。关于与半导体衬底20的表面平行的截面中的半导体层31的外径，与导电体层24对向的部分小于与导电体层23对向的部分。
另外，半导体层31在对应于存储器孔MH的部分与对应于SGD孔SH的部分之间连续地设置。换句话说，至少在与最上层的导电体层23对向的半导体层31的部分和与导电体层24对向的半导体层31的部分之间连续地设置。半导体层31的厚度在与导电体层24对向的部分和与导电体层23对向的部分大致相等。
积层膜32除导电体层21与半导体层31接触的部分以外，覆盖存储器孔MH内的半导体层31的侧面及底面。即，积层膜32包含呈圆筒状设置在存储器孔MH内的部分。
积层膜33覆盖SGD孔SH内的半导体层31的侧面。即，积层膜33包含呈圆筒状设置在SGD孔SH内的部分。另外，积层膜33可以在存储器孔MH与SGD孔SH的边界部分附近具有沿半导体层31的下表面设置的部分。
此外，设置着导电体层24的层中的积层膜33的外径小于设置着导电体层23的层中的积层膜32的外径。另外，积层膜33的膜厚可以设计为比积层膜32的膜厚薄。积层膜32的上表面与积层膜33的底面至少一部分分离。
在存储器柱MP内的半导体层31的上表面设置着柱状的触点CV。图示的区域包含与4根存储器柱MP中的2根存储器柱MP对应的触点CV。在该区域中未连接触点CV的存储器柱MP在未图示的区域连接着触点CV。1个导电体层25、即1条位线BL与触点CV的上表面接触。
狭缝SLT例如形成为沿YZ平面扩展的板状，将导电体层22～24分断。狭缝SLT的上端包含于比存储器柱MP的上表面更上层且比导电体层25更下层。狭缝SLT的下端例如包含于设置着导电体层21的层。狭缝SLT例如含有氧化硅(SiO2)等绝缘体。
狭缝SHE例如形成为沿YZ平面扩展的板状，将导电体层24分断。狭缝SHE的上端包含于比存储器柱MP的上表面更上层且比导电体层25更下层。狭缝SHE各自的下端例如包含于设置着最上层的导电体层23的层与设置着导电体层24的层之间的层。狭缝SHE例如含有氧化硅(SiO2)等绝缘体。
图5是沿图4的V-V线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。更具体而言，图5表示与半导体衬底20的表面平行且包含导电体层23的层中的存储器柱MP的与存储器孔MH对应的部分的剖面构造。
如图5所示，在包含导电体层23的层中，例如核心构件30设置在存储器柱MP的中央部。半导体层31包围核心构件30的侧面。积层膜32包围半导体层31的侧面。具体而言，积层膜32例如包含隧道绝缘膜34、绝缘膜35、及阻挡绝缘膜36。
隧道绝缘膜34包围半导体层31的侧面。绝缘膜35包围隧道绝缘膜34的侧面。阻挡绝缘膜36包围绝缘膜35的侧面。导电体层23包围阻挡绝缘膜36的侧面。隧道绝缘膜34及阻挡绝缘膜36例如分别含有氧化硅(SiO2)。绝缘膜35例如含有氮化硅(SiN)。
图6是沿图4的VI-VI线的剖视图，表示第1实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。更具体而言，图6表示与半导体衬底20的表面平行且包含导电体层24的层中的存储器柱MP的与SGD孔SH对应的部分的剖面构造。
如图6所示，在包含导电体层24的层中，例如核心构件30设置在SGD孔SH的中央部。半导体层31包围核心构件30的侧面。积层膜33包围半导体层31的侧面。具体而言，积层膜33例如包含隧道绝缘膜37、绝缘膜38、及阻挡绝缘膜39。
隧道绝缘膜37包围半导体层31的侧面。绝缘膜38包围隧道绝缘膜37的侧面。阻挡绝缘膜39包围绝缘膜38的侧面。导电体层24包围阻挡绝缘膜39的侧面。隧道绝缘膜37及阻挡绝缘膜39例如分别含有氧化硅(SiO2)。绝缘膜38例如含有氮化硅(SiN)。
在以上说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
即，半导体层31用作存储单元晶体管MT以及选择晶体管ST1及ST2各者的通道。绝缘膜35用作存储单元晶体管MT的电荷蓄积层。由此，存储器柱MP分别作为例如1个NAND串NS发挥功能。
此外，以上说明的存储单元阵列10的构造仅为一例，存储单元阵列10也可以具有其他构造。例如导电体层23的个数可以基于字线WL的条数进行设计。也可以对选择栅极线SGS分配以多层设置的多个导电体层22。在选择栅极线SGS以多层设置的情况下，也可以使用与导电体层22不同的导电体。也可以对选择栅极线SGD分配以多层设置的多个导电体层24。
存储器柱MP与导电体层25之间可以经由2个以上的触点而电连接，也可以经由其他配线而电连接。狭缝SLT内也可以包含多种绝缘体。例如也可以于在狭缝SLT中嵌埋氧化硅之前，形成氮化硅(SiN)作为狭缝SLT的侧壁。也可以在核心构件30的内侧形成空隙。空隙例如可以形成在存储器柱MP的与存储器孔MH对应的部分。
[1-2]半导体存储装置1的制造方法
以下，适当参照图7，对第1实施方式的半导体存储装置1中从与源极线SL对应的积层构造的形成到狭缝SHE的形成为止的一系列制造工序的一例进行说明。图7是表示第1实施方式的半导体存储装置1的制造方法的一例的流程图。图8～图24分别表示第1实施方式的半导体存储装置1的制造工序中的包含与存储单元阵列10对应的构造体的剖面构造的一例。
首先，执行步骤S101的处理，积层源极线部与字线部的牺牲构件。具体而言，如图8所示，在半导体衬底20上依序形成绝缘体层40、导电体层41、牺牲构件42、导电体层43、绝缘体层44、及导电体层22。在导电体层22上交替地积层绝缘体层45及牺牲构件46。在最上层的牺牲构件46上形成绝缘体层47。虽省略图示，但在绝缘体层40内形成与感测放大器模块16等对应的电路。
导电体层41及43以及牺牲构件42的组与源极线部对应。导电体层41及43例如分别含有硅(Si)。牺牲构件42是相对于导电体层41及43各者能够增大蚀刻选择比的材料。绝缘体层44、45及47例如分别含有氧化硅(SiO2)。各牺牲构件46与字线部对应。例如形成牺牲构件46的层数与积层的字线WL的条数对应。牺牲构件46例如含有氮化硅(SiN)。
接着，执行步骤S102的处理，形成存储器孔MH。具体而言，如图9所示，首先，通过光刻法等，形成与存储器孔MH对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成存储器孔MH。
本工序中形成的存储器孔MH贯通绝缘体层44、45及47、牺牲构件42及46、以及导电体层22及43各者，存储器孔MH的底部例如在导电体层41内停止。本工序中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应式离子蚀刻)。
接着，执行步骤S103的处理，在存储器孔MH内形成积层膜32。具体而言，如图10所示，在存储器孔MH的侧面及底面与绝缘体层47的上表面形成积层膜32、即依序形成阻挡绝缘膜36、绝缘膜35、及隧道绝缘膜34。
接着，执行步骤S104的处理，在存储器孔MH内形成牺牲构件48。具体而言，如图11所示，首先，以填埋存储器孔MH内的方式形成牺牲构件48。然后，通过例如CMP(ChemicalMechanical Polishing，化学机械抛光)将形成在存储器孔MH外的牺牲构件48及积层膜32去除。牺牲构件48例如为非晶硅。
接着，通过步骤S105的处理积层选择栅极线部的牺牲构件，继而通过步骤S106的处理形成SGD孔SH。具体而言，如图12所示，首先，依序积层绝缘体层49、牺牲构件50、及绝缘体层51。然后，通过光刻法等，形成与SGD孔SH对应的区域开口的掩模。之后，通过使用所形成的掩模的各向异性蚀刻，形成SGD孔SH。
本工序中形成的SGD孔SH贯通绝缘体层49及51、以及牺牲构件50各者，SGD孔SH的底部例如在形成着绝缘体层47的层内停止。SGD孔SH以如下方式进行加工，即，至少底部位于比最上层的牺牲构件46更上层，且对应的存储器孔MH内的牺牲构件48露出。本工序中的各向异性蚀刻例如为RIE(Reactive Ion Etching)。
接着，执行步骤S107的处理，在SGD孔SH内形成积层膜33。具体而言，如图13所示，在SGD孔SH的侧面及底面与绝缘体层51的上表面形成积层膜33、即依序形成阻挡绝缘膜39、绝缘膜38、及隧道绝缘膜37。
接着，执行步骤S108的处理，使SGD孔SH的底部开口。具体而言，首先，如图14所示，在积层膜33的表面形成保护膜52。保护膜52例如为非晶硅。继而，如图15所示，将例如形成在SGD孔SH外的积层膜33及保护膜52与形成在SGD孔SH底部的积层膜33及保护膜52去除。本工序中，以至少存储器孔MH内的牺牲构件48在SGD孔SH的底部露出的方式进行加工。本工序中使用例如RIE等各向异性蚀刻。
接着，执行步骤S109的处理，将存储器孔MH内的牺牲构件48去除。具体而言，如图16所示，通过例如湿式蚀刻，将存储器孔MH内的牺牲构件48去除。根据用于牺牲构件48的材料与用于保护膜52的材料，可通过本工序将保护膜52也一起去除。
接着，执行步骤S110的处理，形成半导体层31及核心构件30。具体而言，首先，如图17所示，在存储器孔MH及SGD孔SH内连续地形成半导体层31，且存储器孔MH及SGD孔SH内被绝缘体(核心构件30)嵌埋。继而，如图18所示，首先，通过回蚀将形成在SGD孔SH的上部的核心构件30去除，在核心构件30已去除的区域嵌埋与半导体层31相同的半导体构件。然后，通过例如CMP将形成在比绝缘体层51更上层的半导体层31及核心构件30去除。结果，形成核心构件30被半导体层31覆盖的构造。
接着，执行步骤S111的处理，形成狭缝SLT。具体而言，如图19所示，首先，在绝缘体层51及SGD孔SH内的构造体上形成绝缘体层53。然后，通过光刻法等，形成与狭缝SLT对应的区域开口的掩模。之后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SLT。
本工序中形成的狭缝SLT将绝缘体层44、45、47、49、51及53、牺牲构件42、46及50、以及导电体层22及43分别分断，狭缝SLT的底部例如在设置着导电体层41的层内停止。此外，狭缝SLT的底部只要至少到达形成着牺牲构件42的层即可。本工序中的各向异性蚀刻例如为RIE。
接着，执行步骤S112的处理，执行源极线部的置换处理。具体而言，首先，如图20所示，通过经由狭缝SLT的湿式蚀刻将牺牲构件42选择性地去除。此时，经由牺牲构件42已去除的区域，积层膜32的一部分被去除，半导体层31的侧面的一部分露出。牺牲构件42已去除的构造体通过多个存储器柱MP等而维持其立体构造。
继而，如图21所示，在通过例如CVD(Chemical Vapor Deposition)将牺牲构件42去除所得的空间内嵌埋导电体层54。作为导电体层54，例如形成掺杂了磷的多晶硅。然后，通过回蚀处理，将形成在狭缝SLT内部与绝缘体层53的上表面的导电体层54去除。
通过本工序，将存储器柱MP内的半导体层31与导电体层41、54及43的组之间电连接。导电体层41、54及43的组与使用图4说明的导电体层21对应，用作源极线SL。
接着，执行步骤S113的处理，执行字线部与选择栅极线部的置换处理。具体而言，如图22所示，首先，将狭缝SLT内露出的导电体层41、54及43的表面氧化，形成未图示的氧化保护膜。之后，通过例如利用热磷酸的湿式蚀刻，将牺牲构件46及50选择性地去除。牺牲构件46及50已去除的构造体通过多个存储器柱MP等而维持其立体构造。
然后，在通过例如CVD将牺牲构件46及50去除所得的空间内嵌埋导电体。之后，通过回蚀处理，将形成在狭缝SLT内部与绝缘体层53的上表面的该导电体去除。由此，形成与字线WL0～WL7分别对应的多个导电体层23、及与选择栅极线SGD对应的导电体层24。本工序中形成的导电体层23及24也可以包含障壁金属。在该情况下，在牺牲构件46及50去除后形成导电体时，例如，在使作为障壁金属的氮化钛(TiN)成膜后，形成钨(W)。另外，也可以经由积层膜32及33中的阻挡绝缘膜36及39并且经由成为存储单元晶体管MT或选择晶体管ST1的阻挡绝缘膜的绝缘体而在牺牲构件46及50已去除的空间内嵌埋导电体。
接着，执行步骤S114的处理，在狭缝SLT内形成绝缘体55。具体而言，如图23所示，首先，在绝缘体层53上形成绝缘体55，狭缝SLT内被绝缘体55嵌埋。之后，通过例如CMP将形成在狭缝SLT外的绝缘体55去除。结果，形成狭缝SLT被绝缘体55嵌埋的构造。绝缘体55例如含有氧化硅(SiO2)。
接着，执行步骤S115的处理，形成狭缝SHE。具体而言，如图24所示，首先，通过光刻法等，形成与狭缝SHE对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SHE。
本工序中形成的狭缝SHE将导电体层24分断，狭缝SHE的底部例如在形成着绝缘体层49的层内停止。狭缝SHE的底部也可以在不对NAND串NS的特性产生影响的范围内到达绝缘体层47。本工序中的各向异性蚀刻例如为RIE。
之后，在绝缘体层53上形成绝缘体56，狭缝SHE内被绝缘体56嵌埋。形成在狭缝SHE外的绝缘体56通过例如CMP被去除。结果，形成狭缝SHE被绝缘体56嵌埋的构造。绝缘体56例如含有氧化硅(SiO2)。
通过以上说明的第1实施方式的半导体存储装置1的制造工序，分别形成存储器柱MP、连接在存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD。此外，以上说明的制造工序仅为一例，可以在各制造工序之间插入其他处理，也可以在不产生问题的范围内替换制造工序的顺序。
[1-3]第1实施方式的效果
根据以上说明的第1实施方式的半导体存储装置1，能够抑制半导体存储装置1的制造成本。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。
在存储单元三维地积层而成的半导体存储装置中，积层例如用作字线WL的板状的配线，在贯通该积层配线的存储器柱内形成用来作为存储单元晶体管MT发挥功能的构造体。另外，在半导体存储装置中，与例如字线WL同样地，形成存储器柱贯通的板状的选择栅极线SGD，并将选择栅极线SGD适当进行分割，由此实现页单位的动作。为了增大此种半导体存储装置的每单位面积的存储容量，优选提高存储器柱的配置密度。
然而，在单纯地提高存储器柱的配置密度的情况下，难以将用来分割选择栅极线SGD的狭缝SHE与高密度地排列的存储器柱MP不重叠地形成。在狭缝SHE与存储器柱MP接触的情况下，选择晶体管ST1的特性变动增大，动作可能变得不稳定。因此，狭缝SHE与存储器柱MP优选分离地配置。
对此，第1实施方式的半导体存储装置1具有存储器柱MP分成2个部分(与存储器孔MH对应的部分及与SGD孔SH对应的部分)形成的构造。而且，在第1实施方式的半导体存储装置1中，设计为SGD孔SH的直径小于存储器孔MH的直径，且对应于与狭缝SLT及SHE的位置关系，对应的存储器孔MH与SGD孔SH之间的位置关系发生变化。
由此，在第1实施方式的半导体存储装置1中，能够形成高密度地配置着与存储器孔MH对应的构造且与SGD孔SH对应的构造与狭缝SHE分离的构造。结果，第1实施方式的半导体存储装置1能够增大每单位面积的存储容量，例如能够对于1片硅晶片形成更多的半导体存储装置1。因此，第1实施方式的半导体存储装置1能够抑制半导体存储装置1的制造成本。
另外，在第1实施方式的半导体存储装置1的制造工序中，以分开工序形成存储器孔MH内的积层膜32与SGD孔SH内的积层膜33。即，在第1实施方式的半导体存储装置1中，能够使存储单元晶体管MT所使用的绝缘膜的层构造与选择晶体管ST1所使用的绝缘膜的层构造成为不同的构造。例如，因为选择晶体管ST1不用于数据的存储，所以能够使积层膜33中所包含的各绝缘膜(隧道绝缘膜37、绝缘膜38、及阻挡绝缘膜39)的膜厚比积层膜32薄。
结果，在第1实施方式的半导体存储装置1中，能够减小SGD孔SH的直径，能够提高存储器孔MH及SGD孔SH的布局的自由度。而且，在第1实施方式的半导体存储装置1中，也能够抑制积层膜33的形成成本。
而且，在第1实施方式的半导体存储装置1的制造工序中，通过相同的制造工序一次形成存储器孔MH内的半导体层31与SGD孔SH内的半导体层31。即，在第1实施方式的半导体存储装置1中，连续地形成存储器孔MH内的半导体层31与SGD孔SH内的半导体层31。
由此，第1实施方式的半导体存储装置1相比于以分开工序形成存储器孔MH内的半导体层31与SGD孔SH内的半导体层31的情况，能够减小NAND串NS的通道电阻。另外，第1实施方式的半导体存储装置1也能够消除以分开工序形成存储器孔MH内的半导体层31与SGD孔SH内的半导体层31的情况下可能产生的不良的产生。
如上所述，第1实施方式的半导体存储装置1能够抑制因存储器柱MP所导致的不良的产生，且能够抑制制造工序的增加。因此，第1实施方式的半导体存储装置1的制造方法能够提高半导体存储装置1的良率，且能够抑制制造成本。
[2]第2实施方式
第2实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1，存储器柱MP内的半导体层31的构造不同。以下，对第2实施方式的半导体存储装置1说明与第1实施方式不同的方面。
[2-1]存储单元阵列10的构造
图25表示第2实施方式的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图25所示，第2实施方式的存储单元阵列10的构造相对于第1实施方式中使用图4说明的存储单元阵列10的构造，存储器柱MP的构造不同。
具体而言，在第2实施方式的存储器柱MP中，存储器孔MH与SGD孔SH的边界部分的核心构件30及半导体层31的构造不同。第2实施方式的半导体层31具有设置在SGD孔SH内的积层膜33的底面的部分。另外，根据对应的存储器孔MH与SGD孔SH的位置关系，半导体层31可能与存储器孔MH内的积层膜32的上表面接触。
以下，使用图26，对第1实施方式的存储器柱MP的构造与第2实施方式的存储器柱MP的构造的详细差异进行说明。图26分别表示第1实施方式及第2实施方式的存储器柱MP的详细的剖面构造。此外，以下，将SGD孔SH内的构造体的底部称为连接部BP。
如图26所示，在第1实施方式的存储器柱MP中，连接部BP的积层膜33(隧道绝缘膜37、绝缘膜38、及阻挡绝缘膜39)具有朝向SGD孔SH内的中央部延伸的部分。而且，存储器柱MP内的半导体层31具有沿该部分内缩的部分。本构造中的积层膜33的底部是依序积层着阻挡绝缘膜39、绝缘膜38、隧道绝缘膜37的构造，且在积层膜33的底部，仅阻挡绝缘膜39与半导体层31接触。
另一方面，在第2实施方式的存储器柱MP中，连接部BP的积层膜33不具有朝向例如SGD孔SH内的中央部延伸的部分。因此，存储器柱MP内的半导体层31与第1实施方式相比，不具有于连接部BP内缩的部分。本构造中的积层膜33的底部是例如隧道绝缘膜37、绝缘膜38、及阻挡绝缘膜39分别与半导体层31接触。
并不限定于此，在第2实施方式的存储器柱MP中，只要至少半导体层31不具有于连接部BP内缩的部分即可。另外，在第2实施方式的存储器柱MP中，存储器孔MH内的积层膜32与SGD孔SH内的积层膜33之间优选在Z方向上分离。
基于以上说明的积层膜33及半导体层31的构造，例如第1实施方式中的核心构件30形成具有沿连接部BP的积层膜33内缩的部分的构造。另一方面，第2实施方式中的核心构件30形成不具有沿连接部BP的积层膜33内缩的部分的构造。第2实施方式的半导体存储装置1的其他构成因为与第1实施方式的半导体存储装置1的构成相同，所以省略说明。
[2-2]半导体存储装置1的制造方法
以下，适当参照图27，对第2实施方式的半导体存储装置1中从与源极线SL对应的积层构造的形成到狭缝SHE的形成为止的一系列制造工序的一例进行说明。图27是表示第2实施方式的半导体存储装置1的制造方法的一例的流程图。图28及图29分别表示第2实施方式的半导体存储装置1的制造工序中包含与存储单元阵列10对应的构造体的剖面构造的一例。
如图27所示，第2实施方式的半导体存储装置1的制造方法是将第1实施方式中使用图7说明的制造方法中的步骤S109的处理替换为步骤S201及S202的处理。
具体而言，首先，与第1实施方式同样地，依序执行步骤S101～S108的处理。结果，与第1实施方式中参照的图15同样地，形成SGD孔SH的底部开口的构造体。
接着，执行步骤S201的处理，执行积层膜33的凹槽处理。具体而言，如图28所示，通过例如CDE(Chemical Dry Etching，化学干式蚀刻)，将露出的积层膜33的一部分去除。本工序中，优选将设置在比保护膜52的底面更下层的积层膜33去除，只要至少去除设置在保护膜52的底部的积层膜33即可。
接着，执行步骤S202的处理，去除存储器孔MH内的牺牲构件48。具体而言，如图29所示，通过例如湿式蚀刻将存储器孔MH内的牺牲构件48去除。与第1实施方式同样地，根据牺牲构件48所使用的材料与保护膜52所使用的材料，可通过本工序将保护膜52也一起去除。本工序中，使用相对于绝缘体层49的蚀刻选择比低的条件。
然后，与第1实施方式同样地，依序执行步骤S110～S115的处理。结果，形成图25及图26所示的第2实施方式中的导电体层21～24、存储器柱MP、以及狭缝SLT及SHE的构造。其他第2实施方式的半导体存储装置1的制造方法的详细情况因为与第1实施方式的半导体存储装置1的制造方法相同，所以省略说明。
[2-3]第2实施方式的效果
如上所述，在第2实施方式的半导体存储装置1中，以不具有内缩的构造的方式形成存储器柱MP内的半导体层31。即，在第2实施方式的半导体存储装置1中，连接部BP的半导体层31的曲率的大幅的变化得到抑制。
由此，第2实施方式的半导体存储装置1可相比于第1实施方式更稳定地形成半导体层31。因此，第2实施方式的半导体存储装置1可相比于第1实施方式提高良率，能够抑制半导体存储装置1的制造成本。
[3]第3实施方式
第3实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1，存储器孔MH内的半导体层31与导电体层21的连接构造不同。以下，对第3实施方式的半导体存储装置1说明与第1实施方式不同的方面。
[3-1]存储单元阵列10的构造
图30表示第3实施方式的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图30所示，第3实施方式的存储单元阵列10的构造相对于第1实施方式中使用图4说明的存储单元阵列10的构造，存储器柱MP的构造不同。
具体而言，在第1实施方式的存储器柱MP中，导电体层21与半导体层31的侧面接触，与此相对，在第3实施方式的存储器柱MP中，导电体层21与半导体层31的底面接触。因此，在第3实施方式的存储器柱MP的制造工序中，将积层膜32的底部的一部分去除，在积层膜32已去除的部分形成半导体层31。第3实施方式的半导体存储装置1的其他构成因为与第1实施方式的半导体存储装置1的构成相同，所以省略说明。
[3-2]第3实施方式的效果
如上所述，在第3实施方式的半导体存储装置1中，在存储器柱MP的底部将半导体层31与导电体层21之间电连接。在此种构造中，半导体存储装置1也能够与第1实施方式同样地形成NAND串NS的电流路径。第4实施方式的半导体存储装置1的其他效果与第1实施方式的半导体存储装置1相同。
[4]第4实施方式
第4实施方式的半导体存储装置1相对于第1实施方式的半导体存储装置1，选择晶体管ST1的构造不同。以下，对第4实施方式的半导体存储装置1说明与第1实施方式不同的方面。
[4-1]存储单元阵列10的构造
图31表示第4实施方式的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图31所示，第4实施方式中的存储单元阵列10的构造相对于第1实施方式中使用图4说明的存储单元阵列10的构造，存储器柱MP的构造不同。
具体而言，在第1实施方式的存储器柱MP中，在SGD孔SH内形成着积层膜33，与此相对，在第4实施方式的存储器柱MP中，形成着单层的栅极绝缘膜60代替积层膜33。栅极绝缘膜60用作选择晶体管ST1的栅极绝缘膜60。栅极绝缘膜60的膜厚可以与第1实施方式的积层膜33的膜厚相同，也可以比存储器孔MH内的积层膜32的膜厚薄。
图32是沿图31的XXII-XXII线的剖视图，表示第4实施方式的半导体存储装置1中的存储器柱MP的剖面构造的一例。更具体而言，图32表示与半导体衬底20的表面平行且包含导电体层24的层中的存储器柱MP的与SGD孔SH对应的部分的剖面构造。
如图32所示，在包含导电体层24的层中，例如核心构件30设置在SGD孔SH的中央部。半导体层31包围核心构件30的侧面。栅极绝缘膜60包围半导体层31的侧面。栅极绝缘膜60例如使用与积层膜32中的隧道绝缘膜34相同的材料形成。栅极绝缘膜60例如含有氧化硅(SiO2)。第4实施方式的半导体存储装置1的其他构成因为与第1实施方式的半导体存储装置1的构成相同，所以省略说明。
[4-2]第4实施方式的效果
如上所述，在第4实施方式的半导体存储装置1中，在SGD孔SH内以单层设置着栅极绝缘膜60。如此，即使在SGD孔SH内的栅极绝缘膜60不具有电荷蓄积层的构造中，SGD孔SH内的构造体与选择栅极线SGD的交叉部分也能够作为不用于数据的存储的选择晶体管ST1进行动作。第4实施方式的半导体存储装置1的其他效果与第1实施方式的半导体存储装置1相同。
[5]其他变化例等
实施方式的半导体存储装置包含多个第1导电体层、第2导电体层、第1柱及第2柱。多个第1导电体层设置在衬底的上方，在第1方向上相互分离地积层。第2导电体层设置在多个第1导电体层的上方。第1柱贯通多个第1导电体层且包含沿第1方向延伸的第1半导体层的一部分。第1柱与第1导电体层的交叉部分作为存储单元晶体管发挥功能。第2柱贯通第2导电体层且包含第1半导体层的另一部分，设置在第1柱上。第2柱与第2导电体层的交叉部分作为选择晶体管发挥功能。与衬底平行且包含第2导电体层的截面中的第2柱的截面积小于与衬底平行且包含第1导电体层的截面中的第1柱的截面积。第1半导体层包含与最上层的第1导电体层对向的第1部分及与第2导电体层对向的第2部分，且至少从第1部分到第2部分为连续膜。由此，能够抑制半导体存储装置的制造成本。
所述实施方式能够适当进行组合。例如第2实施方式能够与第3实施方式及第4实施方式各者组合。第3实施方式能够与第4实施方式组合。
在所述实施方式中，例示了对应的存储器孔MH与SGD孔SH的位置关系相应于与狭缝SLT及SHE的位置关系而变化的情况，但并不限定于此。图33表示第1实施方式的变化例的半导体存储装置1所具备的存储单元阵列10的平面布局的一例。如图33所示，在存储单元阵列10的平面布局中，对应的存储器孔MH的中心与SGD孔SH的中心也可以不错开。
在第1实施方式的变化例的半导体存储装置1中，通过形成为SGD孔SH的直径小于存储器孔MH的直径，能够形成狭缝SLT及SHE与SGD孔SH之间分离的构造。半导体存储装置1即使为如第1实施方式的变化例的构造，也能够获得与所述实施方式相同的效果。
在所述实施方式中，对SGD孔SH贯通的导电体层24为1层的情况进行了例示，但并不限定于此。图34表示第1实施方式的变化例的半导体存储装置1所具备的存储单元阵列10的剖面构造的一例。如图34所示，在存储单元阵列10的剖面构造中，SGD孔SH也可以贯通多个导电体层24。更具体而言，各存储器柱MP的与SGD孔SH对应的部分例如贯通4层导电体层24。
这些导电体层24从下层依序用作例如选择栅极线SGDa、SGDb、SGDc及SGDd。例如在各存储器柱MP中，SGD孔SH与选择栅极线SGDa交叉的部分作为选择晶体管ST1a发挥功能，SGD孔SH与选择栅极线SGDb交叉的部分作为选择晶体管ST1b发挥功能，SGD孔SH与选择栅极线SGDc交叉的部分作为选择晶体管ST1c发挥功能，SGD孔SH与选择栅极线SGDd交叉的部分作为选择晶体管ST1d发挥功能。选择栅极线SGDa、SGDb、SGDc及SGDd可以独立被控制，也可以一起被控制。如此，在半导体存储装置1中也可以设置多层选择栅极线SGD。
在所述实施方式中，存储单元阵列10的构造也可以为其他构造。例如，存储器柱MP也可以为多个柱在Z方向上连结而成的构造。在该情况下，存储器柱MP也可以为例如贯通导电体层24(选择栅极线SGD)及多个导电体层23(字线WL)的柱与贯通多个导电体层23(字线WL)及导电体层22(选择栅极线SGS)的柱连结而成的构造。另外，存储器柱MP也可以包含多个贯通多个导电体层23的柱。
在所述实施方式中，以半导体存储装置1具有在存储单元阵列10下设置着感测放大器模块16等电路的构造的情况为例子进行了说明，但并不限定于此。例如，半导体存储装置1也可以为在半导体衬底20上形成着存储单元阵列10及感测放大器模块16的构造。在该情况下，存储器柱MP例如形成为第3实施方式中说明的构造。另外，半导体存储装置1也可以为设置着感测放大器模块16等的芯片与设置着存储单元阵列10的芯片贴合而成的构造。
在所述实施方式中，对字线WL与选择栅极线SGS相邻、字线WL与选择栅极线SGD相邻的构造进行了说明，但并不限定于此。例如，也可以在最上层的字线WL与选择栅极线SGD之间设置着虚设字线。同样地，也可以在最下层的字线WL与选择栅极线SGS之间设置着虚设字线。另外，在为多个柱连结的构造的情况下，也可以将连结部分附近的导电体层用作虚设字线。
在所述实施方式中用于说明的附图中，例示了存储器孔MH或SGD孔SH等的截面积不依存于积层位置而为固定的情况，但并不限定于此。例如，存储器孔MH或SGD孔SH可以具有锥形状，也可以具有中间部分鼓起的形状。同样地，狭缝SLT及SHE可以具有锥形状，也可以具有中间部分鼓起的形状。
本说明书中，所谓“连接”表示电连接，并不排除例如在其间介隔其他元件的情况。所谓“连续地设置”表示通过相同的制造工序来形成。在某一构成要素中连续地设置的部分不形成边界。“连续地设置”与从某一膜或层中的第1部分到第2部分为连续膜的含义相同。“膜厚”例如表示形成在存储器孔MH或SGD孔SH内的构成要素的内径与外径间的差。“内径”及“外径”分别表示与半导体衬底20平行的截面中的内径及外径。
本说明书中，所谓“对向的部分”是与在与半导体衬底20的表面平行的方向上近接的2个构成要素的部分对应。例如，与导电体层23对向的半导体层31的部分与形成着该导电体层23的层中所含的半导体层31的部分对应。“厚度大致相等”表示通过相同的制造工序所形成的层(膜)，也包含基于成膜位置的不均。
本说明书中，“柱状”表示设置在半导体存储装置1的制造工序中所形成的孔内的构造体。形成在存储器孔MH及SGD孔SH内的构造体也可以分别称为“柱”。即，在所述实施方式中，存储器柱MP具有在与存储器孔MH对应的柱上形成着与SGD孔SH对应的柱的构造。
虽然对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意欲限定发明的范围。这些新颖的实施方式能够通过其他各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。

Claims (20)

1.一种半导体存储装置，其具备：
多个第1导电体层，设置在衬底的上方，在第1方向上相互分离地积层；
第2导电体层，设置在所述多个第1导电体层的上方；
第1柱，贯通所述多个第1导电体层而设置，且所述第1柱包含沿所述第1方向延伸的第1半导体层的一部分，所述第1柱与所述第1导电体层的交叉部分作为存储单元晶体管发挥功能；及
第2柱，贯通所述第2导电体层且设置在所述第1柱上，且所述第2柱包含所述第1半导体层的另一部分，所述第2柱与所述第2导电体层的交叉部分作为选择晶体管发挥功能；
与所述衬底平行且包含所述第2导电体层的截面中的所述第2柱的截面积小于与所述衬底平行且包含所述第1导电体层的截面中的所述第1柱的截面积，且
所述第1半导体层包含与最上层的第1导电体层对向的第1部分及与所述第2导电体层对向的第2部分，所述第1半导体层至少从所述第1部分到所述第2部分为连续膜。
2.根据权利要求1所述的半导体存储装置，其中所述最上层的第1导电体层与所述第2导电体层之间的所述第1方向上的间隔大于相邻的第1导电体层间的所述第1方向上的间隔。
3.根据权利要求1所述的半导体存储装置，其中在俯视下，所述第1柱的中心与所述第2柱的中心不重叠。
4.根据权利要求1所述的半导体存储装置，其中所述第1柱还包含所述第1半导体层与所述多个第1导电体层之间的第1积层膜，
所述第2柱还包含所述第1半导体层与所述第2导电体层之间的第2积层膜，且
所述第1积层膜与所述第2积层膜之间至少一部分分离。
5.根据权利要求1所述的半导体存储装置，其中所述第1柱还包含所述第1半导体层与所述多个第1导电体层之间的第1积层膜，
所述第2柱还包含所述第1半导体层与所述第2导电体层之间的第2积层膜，且
所述第2积层膜的膜厚比所述第1积层膜的膜厚薄。
6.根据权利要求4所述的半导体存储装置，其中所述第1积层膜包含第1电荷蓄积层、所述第1电荷蓄积层与所述第1半导体层之间的第1隧道绝缘膜、及所述第1电荷蓄积层与所述多个第1导电体层之间的第1阻挡绝缘膜，且
所述第2积层膜包含第2电荷蓄积层、所述第2电荷蓄积层与所述第1半导体层之间的第2隧道绝缘膜、及所述第2电荷蓄积层与所述第2导电体层之间的第2阻挡绝缘膜。
7.根据权利要求6所述的半导体存储装置，其中所述第2隧道绝缘膜的底面、所述第2阻挡绝缘膜的底面、及所述第2电荷蓄积层的底面与所述第1半导体层接触。
8.根据权利要求1所述的半导体存储装置，其中所述第1柱还包含所述第1半导体层与所述多个第1导电体层之间的第1积层膜，
所述第2柱还包含所述第1半导体层与所述第2导电体层之间的栅极绝缘膜，且
所述第1积层膜具有电荷蓄积层，所述栅极绝缘膜不具有电荷蓄积层。
9.根据权利要求8所述的半导体存储装置，其中所述第1积层膜包含第1电荷蓄积层、所述第1电荷蓄积层与所述第1半导体层之间的第1隧道绝缘膜、及所述第1电荷蓄积层与所述多个第1导电体层之间的第1阻挡绝缘膜。
10.根据权利要求9所述的半导体存储装置，其中所述栅极绝缘膜是由与所述第1隧道绝缘膜相同的材料所形成的单层膜。
11.根据权利要求8所述的半导体存储装置，其中所述栅极绝缘膜的膜厚比所述第1积层膜的膜厚薄。
12.根据权利要求8所述的半导体存储装置，其中所述第1积层膜与所述栅极绝缘膜之间至少一部分分离。
13.根据权利要求1所述的半导体存储装置，其中所述第1柱还包含所述第1半导体层与所述多个第1导电体层之间的第1积层膜，
所述第2柱还包含所述第1半导体层与所述第2导电体层之间的第2积层膜或栅极绝缘膜，且
所述第1积层膜与所述第2积层膜或栅极绝缘膜在所述第1方向上分离。
14.根据权利要求1所述的半导体存储装置，其中所述第1柱及所述第2柱还包含由所述第1半导体层覆盖的第1绝缘体层，所述第1绝缘体层跨及所述第1柱及所述第2柱而沿所述第1方向延伸。
15.根据权利要求1所述的半导体存储装置，其还具备：
第3导电体层，设置在与所述第2导电体层相同的层中且与所述第2导电体层分离；
所述第2导电体层与所述第3导电体层之间的绝缘体；
第3柱，贯通所述多个第1导电体层而设置，且所述第3柱包含沿所述第1方向延伸的第2半导体层的一部分，所述第3柱与所述第1导电体层的交叉部分作为存储单元晶体管发挥功能；
第4柱，贯通所述第3导电体层且设置在所述第3柱上，且所述第4柱包含所述第2半导体层的另一部分，所述第4柱与所述第3导电体层的交叉部分作为选择晶体管发挥功能；
与所述衬底平行且包含所述第3导电体层的截面中的所述第4柱的截面积小于与所述衬底平行且包含所述第1导电体层的截面中的所述第3柱的截面积，
所述第2半导体层包含与最上层的第1导电体层对向的第3部分及与所述第3导电体层对向的第4部分，所述第2半导体层至少从所述第3部分到所述第4部分为连续膜，
在所述第1柱与所述第3柱之间未设置贯通所述多个第1导电体层的柱，且
所述第2柱及所述第4柱分别与所述绝缘体分离。
16.根据权利要求15所述的半导体存储装置，其中所述多个第1导电体层、所述第2导电体层、所述第3导电体层及所述绝缘体分别沿与所述第1方向交叉的第2方向延伸。
17.根据权利要求16所述的半导体存储装置，其中在俯视下，所述第1柱的中心与所述第2柱的中心、及所述第3柱的中心与所述第4柱的中心在与所述第1方向及第2方向交叉的第3方向上错开。
18.根据权利要求17所述的半导体存储装置，其中在俯视下，所述第2柱与所述第4柱隔着所述绝缘体而相互对向，所述第2柱的中心相对于所述第1柱的中心在所述第3方向上向与所述第4柱对向的一侧的相反侧偏移，且所述第4柱的中心相对于所述第3柱的中心在所述第3方向上向与所述第2柱对向的一侧的相反侧偏移。
19.根据权利要求1所述的半导体存储装置，其还具备所述衬底与所述多个第1导电体层之间的第4导电体层，且所述第1半导体层的侧面与所述第4导电体层接触。
20.根据权利要求1所述的半导体存储装置，其还具备所述衬底与所述多个第1导电体层之间的第4导电体层，且所述第1半导体层的底面与所述第4导电体层接触。
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