CN110880512B - 半导体存储器装置及半导体存储器装置的制造方法 - Google Patents

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Abstract

实施方式提供一种能够增大每单位面积的存储容量的半导体存储器装置及半导体存储器装置的制造方法。实施方式的半导体存储器装置包含多个第1导电体层、第2导电体层、第1半导体层、第2半导体层、及积层体。多个第1导电体(23)在第1方向上相互隔开地配置，且分别沿与第1方向交叉的第2方向延伸。第2导电体层24相对于多个第1导电体层中的最上层向上方隔开地配置。第1半导体层(31)沿第1方向延伸。积层体32在第2方向上配置在第1半导体层与多个第1导电体层之间及第1半导体层与第2导电体层之间，且包含电荷蓄积层。第2半导体层33配置在积层体与第2导电体层间。第1半导体层至少从与第1导电体层的最上层对向的部分至与第2导电体层对向的部分为止为连续膜。

Description

半导体存储器装置及半导体存储器装置的制造方法
[相关申请]
本申请享有以日本专利申请2018-166072号(申请日：2018年9月5日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储器装置及半导体存储器装置的制造方法。
背景技术
已知有能够将数据非易失地存储的NAND(Not AND，与非)型闪速存储器。
发明内容
实施方式提供一种能够增大每单位面积的存储容量的半导体存储器装置及半导体存储器装置的制造方法。
实施方式的半导体存储器装置包含多个第1导电体层、第2导电体层、第1半导体层、第2半导体层、及积层体。多个第1导电体在第1方向上相互隔开地配置，且分别沿与第1方向交叉的第2方向延伸。第2导电体层相对于多个第1导电体层中的最上层向上方隔开地配置。第1半导体层沿第1方向延伸。积层体在第2方向上配置在第1半导体层与多个第1导电体层之间及第1半导体层与第2导电体层之间，且包含电荷蓄积层。第2半导体层配置在积层体与第2导电体层间。第1半导体层至少从与第1导电体层的最上层对向的部分至与第2导电体层对向的部分为止为连续膜。
附图说明
图1是表示第1实施方式的半导体存储器装置的构成例的框图。
图2是表示第1实施方式的半导体存储器装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的半导体存储器装置所具备的存储单元阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的半导体存储器装置所具备的存储单元阵列的截面结构的一例的剖视图。
图5是表示第1实施方式的半导体存储器装置中的存储器柱的截面结构的一例的剖视图。
图6是表示第1实施方式的半导体存储器装置中的存储器柱的截面结构的一例的剖视图。
图7是表示第1实施方式的半导体存储器装置的制造方法的一例的流程图。
图8是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图9是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图10是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的平面布局图。
图11是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图12是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图13是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图14是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图15是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图16是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图17是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图18是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图19是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图20是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图21是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图22是表示第1实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图23是表示第2实施方式的半导体存储器装置的制造方法的一例的流程图。
图24是表示第2实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图25是表示第2实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图26是表示第2实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图27是表示第3实施方式的半导体存储器装置所具备的储单元阵列的截面结构的一例的剖视图。
图28是表示第3实施方式的半导体存储器装置的制造方法的一例的流程图。
图29是表示第3实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图30是表示第3实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图31是表示第3实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图32是表示第3实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图33是表示第4实施方式的半导体存储器装置所具备的存储单元阵列的截面结构的一例的剖视图。
图34是表示第4实施方式的半导体存储器装置的制造方法的一例的流程图。
图35是表示第4实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图36是表示第4实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图37是表示第4实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图38是表示第4实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
图39是表示第4实施方式的半导体存储器装置的制造工序的一例的存储单元阵列的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用来使发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、结构、配置等特定。
此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字母后的数字用于将通过包含相同字母的参照符号被参照且具有相同构成的要素彼此区别。在无须将以包含相同字母的参照符号表示的要素相互区别的情况下，这些要素分别通过只包含字母的参照符号被参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储器装置1进行说明。
[1-1]半导体存储器装置1的构成
[1-1-1]半导体存储器装置1的整体构成
半导体存储器装置1例如是能够将数据非易失地存储的NAND型闪速存储器。半导体存储器装置1例如由外部的存储器控制器2控制。图1表示第1实施方式的半导体存储器装置1的构成例。
如图1所示，半导体存储器装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够将数据非易失地存储的多个存储单元的集合，例如用作数据的删除单位。
另外，在存储单元阵列10设置着多条位线及多条字线。各存储单元例如与1条位线与1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
指令寄存器11保存半导体存储器装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储器装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。
定序器13控制半导体存储器装置1整体的动作。例如，定序器13基于指令寄存器11中保存的指令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于地址寄存器12中保存的页地址PAd，对选择字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中保存的块地址BA，选择对应的存储单元阵列10内的1个块BLK。而且，行解码器模块15例如将施加至选择字线对应的信号线的电压传输至所选择的块BLK内的选择字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储单元中存储的数据，并将判定结果作为读出数据DAT传输至存储器控制器2。
半导体存储器装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，半导体存储器装置1与存储器控制器2之间的通信使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
指令锁存使能信号CLE是表示半导体存储器装置1接收到的输入输出信号I/O为指令CMD的信号。地址锁存使能信号ALE是表示半导体存储器装置1接收到的信号I/O为地址信息ADD的信号。写入使能信号WEn是对半导体存储器装置1命令输入输出信号I/O的输入的信号。读出使能信号REn是对半导体存储器装置1命令输入输出信号I/O的输出的信号。
就绪/忙碌信号RBn是向存储器控制器2通知半导体存储器装置1是受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙碌状态的信号。输入输出信号I/O例如是8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。
以上说明的半导体存储器装置1及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举SDTM卡之类的存储卡或SSD(solid statedrive，固态驱动器)等。
[1-1-2]存储单元阵列10的电路构成
图2是第1实施方式的半导体存储器装置1所具备的存储单元阵列10的电路构成的一例，抽取存储单元阵列10中包含的多个块BLK中的1个块BLK进行表示。
如图2所示，块BLK例如包含4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。
多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷蓄积层，将数据非易失地保存。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接在选择晶体管ST1及ST2间。在同一个块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。
在各NAND串NS中，选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。在同一个块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。
在各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。在同一个块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上说明的存储单元阵列10的电路构成中，位线BL例如在与每一个块BLK对应的多个NAND串NS间共通连接。源极线SL例如在多个块BLK间共通连接。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT存储的数据的比特数，可具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储器装置1所具备的存储单元阵列10的电路构成并不限定于以上说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数分别可设计为任意的个数。各块BLK所包含的串单元SU的个数可设计为任意的个数。
[1-1-3]存储单元阵列10的结构
以下，对第1实施方式中的存储单元阵列10的结构的一例进行说明。
此外，在以下参照的附图中，X方向对应于字线WL的延伸方向。Y方向对应于位线BL的延伸方向。Z方向对应于相对于形成半导体存储器装置1的半导体衬底20的表面的铅直方向。
另外，在以下参照的剖视图中，为了使图易懂，适当省略绝缘体层(层间绝缘膜)、配线、接点等构成要素。另外，在俯视图中，为了使图易懂，适当附加影线。俯视图中附加的影线未必与附加有影线的构成要素的原材料或特性有关。
图3是第1实施方式的半导体存储器装置1所具备的存储单元阵列10的平面布局的一例，抽取与串单元SU0及SU1的各个对应的结构体进行表示。
如图3所示，在形成存储单元阵列10的区域中，例如包含多个狭缝SLT、SHE及SHEW与多条位线BL。
狭缝SLT是将下述对应字线WL的导电体与对应选择栅极线SGS的导电体的各个分断的狭缝。狭缝SHE及SHE分别是将下述对应选择栅极线SGS的导电体分断的狭缝。狭缝SLT、SHE及SHEW分别包含绝缘体。
多个狭缝SLT分别沿X方向延伸，且沿Y方向排列。于在Y方向上相邻的狭缝SLT间配置沿X方向延伸的狭缝SHE。另外，对于多个狭缝SLT的各个，例如重叠有沿X方向延伸的狭缝SHEW。
狭缝SHEW的宽度比狭缝SHE的宽度宽。另外，狭缝SHEW的宽度比狭缝SLT的宽度宽。在俯视下与狭缝SHEW重叠的狭缝SLT包含在该狭缝SHEW的区域内。
本例中，1个串单元SU对应于与在Y方向上相邻的狭缝SLT及SHE间对应的结构体。
具体来说，例如串单元SU0及SU1分别沿X方向延伸，且沿Y方向排列。串单元SU0及SU1配置于在Y方向上相邻的2个狭缝SLT间。换句话说，串单元SU0及SU1配置于在Y方向上相邻的2个狭缝SHEW间。狭缝SHE配置在串单元SU0及SU1间。
各串单元SU包含多个存储器柱MP。各个存储器柱MP例如作为1个NAND串NS发挥功能。多个存储器柱MP例如沿着X方向呈错位状配置。
在串单元SU0及SU1的各个中，配置在狭缝SHE的附近的存储器柱MP例如具有与狭缝SHE重叠的部分。存储器柱MP也可与狭缝SHEW重叠地配置，只要不与狭缝SLT重叠即可。
多条位线BL分别沿Y方向延伸，且沿X方向排列。例如，各位线BL以针对每个串单元SU与至少1个存储器柱MP重叠的方式配置。例如，对于各存储器柱MP，重叠有2条位线BL。
在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间设置着接点CP。各存储器柱MP经由接点CP与对应的位线BL电连接。
此外，设置在相邻的狭缝SLT间的串单元SU的个数可设计为任意的个数。图3所示的存储器柱MP的个数及配置仅为一例，存储器柱MP可设计为任意的个数及配置。与各存储器柱MP重叠的位线BL的条数可设计为任意的条数。
图4是沿着图3的IV-IV线的剖视图，表示第1实施方式的半导体存储器装置1所具备的存储单元阵列10的截面结构的一例。
如图4所示，在形成存储单元阵列10的区域中，例如包含导电体层21～25、存储器柱MP、接点CP、以及狭缝SLT、SHE及SHEW。
具体来说，在半导体衬底20上介隔绝缘体层设置导电体层21。虽省略图示，但在半导体衬底20与导电体层21之间的绝缘体层，例如设置着感测放大器模块16等电路。导电体层21例如形成为沿着XY平面扩展的板状，用作源极线SL。导电体层21例如包含硅(Si)。
在导电体层21的上方，介隔绝缘体层设置导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，用作选择栅极线SGS。导电体层22例如包含硅(Si)。
在导电体层22的上方，绝缘体层与导电体层23交替地积层。导电体层23例如形成为沿着XY平面扩展的板状。经积层的多个导电体层23例如从半导体衬底20侧依次分别用作字线WL0～WL7。导电体层23例如包含钨(W)。
在最上层的导电体层23的上方，介隔绝缘体层设置导电体层24。导电体层24例如形成为沿着XY平面扩展的板状，用作选择栅极线SGD。导电体层24例如包含钨(W)。
在导电体层24的上方，介隔绝缘体层设置导电体层25。例如，导电体层25形成为沿着Y方向延伸的线状，用作位线BL。也就是说，在未图示的区域中，多个导电体层25沿着X方向排列。导电体层25例如包含铜(Cu)。
存储器柱MP(指由虚线包围的区域)沿着Z方向延伸地设置，例如贯通导电体层22～24。存储器柱MP的上端例如包含在设置着导电体层24的层与设置着导电体层25的层之间的层。存储器柱MP的下端例如包含在设置着导电体层21的层。
另外，存储器柱MP例如包含核心部件30、半导体层31、积层膜32以及半导体层33及34。
核心部件30沿着Z方向延伸地设置。核心部件30的上端例如包含在比设置着导电体层24的层靠上的层。核心部件30例如包含氧化硅(SiO2)等绝缘体。
另外，在核心部件30的内侧形成着空间SP。空间SP沿Z方向延伸地设置。空间SP的上端例如包含在设置着最上层的导电体层23的层与设置着导电体层24的层之间的层。空间SP的下端例如包含在比设置着导电体层22的层靠下的层。
换句话说，空间SP与分别设置着导电体层22及23的多个层交叉。也就是说，核心部件30在与分别设置着导电体层22及23的多个层交叉的部分设置成圆筒状。
因此，核心部件30中，设置着导电体层24的层中的外径比设置着导电体层22或23的层中的外径小。此外，在本说明书中，所谓“外径”，例如表示与半导体衬底20平行的截面中的外径，所谓“内径”，例如表示与半导体衬底20平行的截面中的内径。
核心部件30由半导体层31覆盖。半导体层31例如经由存储器柱MP的侧面中未被存储器柱(MP)下端的积层膜32覆盖的半导体层31的部分而与导电体层21直接接触。设置着导电体层24的层中的半导体层31的外径比设置着导电体层22或23的层中的半导体层31的外径小。
在半导体层31中，通过导电体层23的部分与通过导电体层24的部分之间连续地设置。此外，在本说明书中，所谓“连续地设置”，表示通过相同的制造工序形成。在某构成要素中连续地设置的部分不形成边界。另外，“连续地设置”与从某个膜或层中的第1部分至第2部分为止为连续膜的含义相同。
另外，设置着导电体层24的层中的半导体层31的厚度例如与设置着导电体层22或23的层中的半导体层31的厚度大致相等。半导体层31例如为多晶硅(Si)。此外，在本说明书中，所谓“厚度”，例如表示该构成要素的内径及外径间的差。
半导体层31的侧面及底面除了所述导电体层21与半导体层31直接接触的部分以外，由积层膜32覆盖。设置着导电体层24的层中的积层膜32的外径比设置着导电体层22或23的层中的积层膜32的外径小。
另外，设置着导电体层24的层中的积层膜32的厚度例如与设置着导电体层22或23的层中的积层膜32的厚度大致相等。在积层膜32中，通过导电体层23的部分与通过导电体层24的部分之间连续地设置。
积层膜32的侧面具有在形成着导电体层24的层中由半导体层33覆盖的部分。半导体层33例如设置成圆筒状。设置着半导体层33的层与设置着导电体层24的层重叠。
半导体层33的至少侧面的一部分与导电体层24接触，经由该接触部分与导电体层24电连接。当然，半导体层33与导电体层24的接触部分的面积越大则越能获得良好的电连接，所以较佳。
存储器柱MP包含半导体层33的外径与积层膜32的外径之间连续地变化的部分。此外，在本说明书中，所谓“外径连续地变化”，例如表示在相同的接触孔内设置着分别与该接触孔的内壁相接的第1及第2构成要素的情况下，第1及第2构成要素的边界部分与该接触孔的内壁相接。
半导体层33例如为掺杂有硼(B)的硅(Si)。此外，半导体层33中掺杂的杂质并不限定于硼，也可使用磷(P)或砷(As)等其它杂质。
半导体层33中掺杂的杂质的浓度例如为1019(atoms/cm3)以上。此外，半导体层33中掺杂的杂质的优选浓度例如为将近1021(atoms/cm3)。关于半导体层33与导电体层24之间的接触电阻，半导体层33中掺杂的杂质的浓度越高则越能变小。
在半导体层31及积层膜32的上表面设置着半导体层34。半导体层34例如用作保护形成在存储器柱MP内的结构的盖部件。半导体层34也可利用与半导体层31相同的材料形成。半导体层34例如为多晶硅(Si)。
图5表示与半导体衬底20的表面平行且包含导电体层23的截面中的存储器柱MP的截面结构的一例。
如图5所示，在包含导电体层23的层中，在存储器柱MP的中央部形成空间SP。核心部件30包围空间SP。半导体层31包围核心部件30的侧面。积层膜32包围半导体层31的侧面。积层膜32例如包含隧道氧化膜35、绝缘膜36及阻挡绝缘膜37。
隧道氧化膜35包围半导体层31的侧面。绝缘膜36包围隧道氧化膜35的侧面。阻挡绝缘膜37包围绝缘膜36的侧面。导电体层23包围阻挡绝缘膜37的侧面。
隧道氧化膜35例如包含氧化硅(SiO2)。绝缘膜36例如包含氮化硅(SiN)。阻挡绝缘膜37例如包含氧化硅(SiO2)。
图6表示在包含导电体层24的层中与狭缝SHE接触的存储器柱MP的截面结构的一例。
如图6所示，在包含导电体层24的层中，在存储器柱MP的中央部设置核心部件30。半导体层31包围核心部件30的侧面。积层膜32包围半导体层31的侧面。半导体层33包围积层膜32的侧面。半导体层33的侧面由导电体层24及狭缝SHE包围。
此外，图6中例示出半导体层33的侧面的一部分与狭缝SHE接触的情况，但半导体层33也可不与狭缝SHE接触。在各存储器柱MP中，至少半导体层33覆盖积层膜32，且将半导体层33与导电体层24之间电连接即可。
返回至图4，在半导体层34上设置着柱状的接点CP。在图示的区域中，示出4根存储器柱MP中的2根存储器柱MP对应的接点CP。在该区域中未连接接点CP的存储器柱MP，在未图示的区域中连接接点CP。
1个导电体层25、也就是1条位线BL接触于接点CP的上表面。存储器柱MP与导电体层25之间可经由2个以上的接点而电连接，也可经由其它配线而电连接。
狭缝SHE及SHEW的各个例如形成为沿着Z方向延伸的板状，将导电体层24分断。狭缝SHE及SHEW各自的上端例如包含在设置着导电体层24的层与设置着导电体层25的层之间的层。狭缝SHE及SHEW各自的下端例如包含在设置着最上层的导电体层23的层与设置着导电体层24的层之间的层。
在狭缝SHE内与狭缝SHEW内分别设置着绝缘体。该绝缘体例如包含氧化硅(SiO2)等绝缘体。
狭缝SLT例如形成为沿着Z方向延伸的板状，将导电体层22及23与狭缝SHEW分断。狭缝SLT的上端例如包含在包含狭缝SHE的上端的层与设置着导电体层25的层之间的层。狭缝SLT的下端例如包含在设置着导电体层21的层。
在狭缝SLT内设置着绝缘体。该绝缘体例如包含氧化硅(SiO2)等绝缘体。此外，狭缝SLT内也可包括多种绝缘体。例如，也可在将氧化硅填埋于狭缝SLT之前，形成氮化硅(SiN)作为狭缝SLT的侧壁。
在以上说明的存储器柱MP的构成中，例如存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层24交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31用作存储单元晶体管MT以及选择晶体管ST1及ST2各自的通道。半导体层33用作选择晶体管ST1的栅极电极。绝缘膜36用作存储单元晶体管MT的电荷蓄积层。
此外，以上说明的存储单元阵列10的结构仅为一例，存储单元阵列10也可具有其它结构。例如，导电体层23的个数基于字线WL的条数设计。也可对选择栅极线SGS分配设置成多层的多个导电体层22。在选择栅极线SGS设置成多层的情况下，也可使用与导电体层22不同的导电体。
[1-2]半导体存储器装置1的制造方法
图7是表示第1实施方式的半导体存储器装置1的制造方法的一例的流程图。图8～图26分别表示第1实施方式的半导体存储器装置1的制造工序中的包含对应存储单元阵列10的结构体的截面结构或平面布局的一例。
以下，适当参照图7，对第1实施方式的半导体存储器装置1中的从形成对应源极线SL的积层结构到形成狭缝SLT为止的一连串制造工序的一例进行说明。此外，在以下的说明中，所谓“晶片”，表示在半导体存储器装置1的制造过程中形成在半导体衬底20上的结构体。
首先，执行步骤S101的处理，将与源极线SL、字线WL以及选择栅极线SGS及SGD分别对应的多个牺牲部件积层。
具体来说，首先，如图8所示，在半导体衬底20上形成绝缘体层40、导电体层41、牺牲部件42、导电体层43、绝缘体层44、及导电体层45。接着，在导电体层45上交替地积层绝缘体层46及牺牲部件47，并在最上层的牺牲部件47上依次形成绝缘体层48及牺牲部件49。
牺牲部件42对应于源极线SL。导电体层41及43的各个例如包含硅(Si)。牺牲部件42是相对于导电体层41及43的各个能够增大蚀刻选择比的材料。
导电体层45例如为多晶硅(Si)。导电体层45例如对应于利用图4所说明的导电体层22，用作选择栅极线SGS。绝缘体层46及48的各个例如包含氧化硅(SiO2)。
各牺牲部件47例如对应于字线WL。也就是说，形成牺牲部件47的层数对应于积层的字线WL的条数。牺牲部件49对应于选择栅极线SGD。牺牲部件47及49的各个例如包含氮化硅(SiN)。
接着，执行步骤S102的处理，如图9所示，形成狭缝SHE及SHEW部。此外，所谓狭缝SHE及SHEW部，表示狭缝SHE及SHEW与形成在狭缝SHE及SHEW内的绝缘体的组。
具体来说，首先，通过光刻法等，形成与狭缝SHE及SHEW对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SHE及SHEW。
本工序中形成的狭缝SHE及SHEW分别将牺牲部件49分断，狭缝SHE及SHEW各自的底部例如在绝缘体层48内停止。本工序中的各向异性蚀刻例如为RIE(Reactive IonEtching，反应离子蚀刻)。
然后，在晶片上整面形成绝缘体50，将狭缝SHE内及狭缝SHEW内利用绝缘体50填埋。形成在狭缝SHE及SHEW外的绝缘体50例如通过CMP(Chemical Mechanical Polishing，化学机械研磨)去除。
结果，形成狭缝SHE内与狭缝SHEW内分别由绝缘体50填埋的结构。绝缘体50例如包含氧化硅(SiO2)。
接着，执行步骤S103的处理，形成存储孔MH。
具体来说，首先，通过光刻法等，形成与存储器柱MP对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成存储孔MH。
如图10所示，存储孔MH例如呈错位状配置。所形成的多个存储孔MH中包含与狭缝SHE重叠的存储孔。
此外，在第1实施方式的制造方法的说明中，对存在与狭缝SHE重叠的存储孔MH且不存在与狭缝SHEW重叠的存储孔MH的情况进行了例示。存储孔MH只要不与在之后的制造工序中形成的狭缝SLT重叠，则也容许与狭缝SHEW重叠。
本工序中形成的存储孔MH例如贯通牺牲部件49、绝缘体层48、多个牺牲部件47、多个绝缘体层46、导电体层45、绝缘体层44、导电体层43、及牺牲部件42的各个。
而且，存储孔MH的底部例如在设置着导电体层41的层内停止。与狭缝SHE重叠的存储孔MH削除了狭缝SHE的一部分。本工序中的各向异性蚀刻例如为RIE。
接着，如图11所示，形成半导体膜51、虚设核心52、及氧化膜53。
具体来说，首先，执行步骤S104的处理，在晶片的上表面与存储孔MH的内壁及底面形成半导体膜51。半导体膜51例如为无掺杂的非晶硅。本工序中形成的半导体膜51的膜厚例如对应于利用图4所说明的半导体层33的厚度。
然后，执行步骤S105的处理，在存储孔MH内形成虚设核心52。具体来说，首先，在晶片上形成与虚设核心52对应的绝缘体，将存储孔MH内填埋。接着，对该绝缘体执行回蚀处理，将形成在半导体膜51的上表面的绝缘体去除，且将该绝缘体在存储孔MH内加工成所需高度。
结果，形成在存储孔MH内使虚设核心52凹入的结构。虚设核心52的上表面包含在形成着牺牲部件49的层，且配置在利用图4所说明的半导体层33的上表面的附近。虚设核心52例如包含氮化硅(SiN)。
然后，执行步骤S106的处理，对半导体膜51执行氧化处理。在本工序中，使半导体膜51中在晶片上露出的部分选择性地氧化，形成氧化膜53。也就是说，在本工序中，在存储孔MH内形成在虚设核心52的侧面及底面的半导体膜51的氧化得到抑制。
接着，如图12所示，在存储孔MH的侧面形成掺杂有杂质的半导体层33。
具体来说，首先，执行步骤S107的处理，对虚设核心52执行回蚀处理。在本工序中，例如以虚设核心52的上表面包含在形成着牺牲部件49的层且位于绝缘体层48的附近的方式进行加工。
然后，执行步骤S108的处理，对半导体膜51执行离子注入处理。在本工序中，对存储孔MH内露出的半导体膜51注入杂质(例如硼)，然后执行热处理。结果，半导体膜51中注入有杂质的部分再结晶化，在存储孔MH的侧面形成掺杂有杂质的半导体层33。
接着，执行步骤S109的处理，将半导体膜51及虚设核心52去除。
具体来说，首先，如图13所示，例如通过湿蚀刻，将虚设核心52(氮化硅)去除。然后，例如通过湿蚀刻，将位于存储孔MH的半导体膜51(非晶硅)选择性地去除。
在本工序的湿蚀刻中，使用能够在半导体膜51与半导体层33之间增大蚀刻选择比的蚀刻溶液。因此，作为步骤S108中掺杂到半导体层33中的杂质，选择能够在本工序中增大蚀刻选择比的材料。
接着，执行步骤S110的处理，形成存储器柱MP。
具体来说，首先，如图14所示，例如将积层膜32(阻挡绝缘膜37、绝缘膜36及隧道氧化膜35)以及半导体层31依序形成在晶片的上表面与存储孔MH的内壁的各个。
此时，核心部件30由于存储孔MH上部的内径因半导体层33及氧化膜53而变小，所以例如在形成着牺牲部件49的层中封闭。结果，在核心部件30的内侧形成利用图4所说明的空间SP。
然后，将形成在晶片上部的核心部件30去除，而形成在存储孔MH内的核心部件30凹入。然后，将半导体层31填埋至核心部件30凹入的部分。
由此，如图15所示，形成以下结构：核心部件30的上表面位于设置着牺牲部件49的层内且较半导体层33的上表面更靠上层，并且由半导体层31覆盖。
接着，如图16所示，形成在存储孔MH内的上部设置着半导体层34的结构。
具体来说，首先，将形成在晶片的上表面的半导体层31、积层膜32及氧化膜53去除，而形成在存储孔MH内的结构体的上部凹入。然后，在晶片的上表面形成半导体层34，并对半导体层34执行回蚀处理。
这样一来，形成在存储孔MH内在半导体层31、积层膜32、及氧化膜53的上表面设置着半导体层34的结构。通过本工序形成在存储孔MH内的结构体对应于利用图4所说明的存储器柱MP的结构。
接着，执行步骤S111的处理，形成选择栅极线SGD。
具体来说，首先，如图17所示，例如通过湿蚀刻将牺牲部件49去除。在本蚀刻中，使用能够在绝缘体50与牺牲部件49之间增大蚀刻选择比的蚀刻溶液。
然后，在晶片的上表面形成导电体层24，将去除牺牲部件49后的区域利用导电体层24填埋。接着，对导电体层24执行回蚀处理，形成导电体层24(选择栅极线SGD)。
在本工序中，导电体层24的上表面例如设置在包含半导体层33的上表面的层与包含导电体层24的底面的层之间的层。并不限定于此，导电体层24只要至少与半导体层33接触且与半导体层34分离即可。
然后，在晶片的上表面形成绝缘体层54，将由狭缝SHE及SHEW以及存储器柱MP与导电体层24所形成的阶差部分利用绝缘体层54填埋。然后，例如通过CMP使绝缘体层54的上表面平坦化。
接着，执行步骤S112的处理，如图18所示，形成狭缝SLT。
具体来说，首先，通过光刻法等，在绝缘体层54上形成要形成狭缝SLT的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SLT。
本工序中形成的狭缝SLT将绝缘体层54、狭缝SHEW(绝缘体50)、导电体层24、绝缘体层48、多个牺牲部件47、多个绝缘体层46、导电体层45、绝缘体层44、导电体层43、及牺牲部件42的各个分断。而且，狭缝SLT的底部例如在设置着导电体层41的层内停止。
此外，在本工序中，优选狭缝SLT的底部在设置着导电体层41的层内停止，但狭缝SLT的底部只要至少到达形成着牺牲部件42的层即可。本工序中的各向异性蚀刻例如为RIE。
接着，执行步骤S113的处理，执行源极线SL的置换处理。
具体来说，首先，通过经由狭缝SLT进行的湿蚀刻将牺牲部件42选择性地去除。接着，如图19所示，经由去除牺牲部件42后的区域，将设置在存储器柱MP的侧面的积层膜32的一部分去除。
去除牺牲部件42后的结构体例如通过多个存储器柱MP维持其立体结构。通过本工序，存储器柱MP内的半导体层31在去除牺牲部件42后的层露出。
然后，如图20所示，例如通过CVD(Chemical Vapor Deposition，化学气相沉积)，将导电体层55填埋至去除牺牲部件42后的空间内。作为导电体层55，例如形成掺杂有磷的多晶硅。然后，通过回蚀处理，将形成在狭缝SLT内部与晶片的上表面的导电体层55去除。
通过本工序，将存储器柱MP内的半导体层31与导电体层41、55及43的组电连接。导电体层41、55及43的组例如对应于利用图4所说明的导电体层21，用作源极线SL。
接着，执行步骤S114的处理，如图21所示，执行字线WL的置换处理。
具体来说，首先，使在狭缝SLT内露出的导电体层41、55及43(例如多晶硅)的表面氧化，形成未图示的氧化保护膜。然后，例如通过利用热磷酸的湿蚀刻将牺牲部件47去除。去除牺牲部件47后的结构体例如通过多个存储器柱MP维持其立体结构。
然后，例如通过CVD，将导电体层23填埋至去除牺牲部件57后的空间。然后，通过回蚀处理，将形成在狭缝SLT内部与晶片的上表面的导电体层23去除。由此，将形成在不同的配线层间的导电体层23分离。
结果，形成与字线WL0～WL7分别对应的多个导电体层23。本工序中形成的导电体层23也可包含障壁金属。这种情况下，在例如成膜氮化钛(TiN)作为障壁金属之后，例如形成钨(W)。
接着，执行步骤S115的处理，如图22所示，在狭缝SLT内形成绝缘体56。具体来说，首先，在晶片的上表面形成绝缘体56，将绝缘体56填埋至狭缝SLT内。然后，例如通过CMP使晶片的上表面平坦化。绝缘体56例如包含氧化硅(SiO2)。
通过以上说明的制造工序，形成存储器柱MP与连接于存储器柱MP的源极线SL、选择栅极线SGS及SGD、以及字线WL的各个。
此外，以上说明的制造工序仅为一例，也可在各制造工序之间插入其它处理。所述制造工序中形成的非晶硅例如通过之后的制造工序中的热处理而变化为多晶硅。
[1-3]第1实施方式的效果
以下，对第1实施方式的半导体存储器装置1的效果的详情进行说明。
在存储单元三维地积层而成的半导体存储器装置中，例如用作字线WL的板状的配线积层，在贯通(通过)该积层配线的存储器柱内形成用来作为存储单元晶体管MT发挥功能的结构体。
而且，在这种半导体存储器装置中，例如形成与字线WL同样地供存储器柱通过的板状的选择栅极线SGD，通过将选择栅极线SGD适当分割而实现以页为单位的动作。为了增大半导体存储器装置的每单位面积的存储容量，优选提高存储器柱的配置密度。
然而，在单纯提高存储器柱的配置密度的情况下，难以不与高密度地排列的存储器柱MP重叠地形成分割选择栅极线SGD的狭缝SHE。此外，此处，通常，狭缝SHE例如在形成存储器柱MP之后形成。
然而，这种情况下，如果狭缝SHE与存储器柱MP重叠地设置，则有可能选择晶体管ST1与选择栅极线SGD的接触面积产生偏差。也就是说，基于选择晶体管ST1与选择栅极线SGD的接触面积，选择晶体管ST1的特性有可能产生偏差。
与此相对，根据第1实施方式的半导体存储器装置1，容许分割选择栅极线SGD的狭缝SHE与存储器柱MP重叠，且在存储器柱MP内设置圆筒状的半导体层33。
半导体层33是掺杂有高浓度的杂质(例如硼)的硅，用作选择晶体管ST1的栅极电极。而且，半导体层33与对应的选择栅极线SGD(导电体层24)电连接。
在第1实施方式的半导体存储器装置1的制造工序中，存储器柱MP在形成狭缝SHE之后形成。也就是说，形成在存储器柱MP内的半导体层33不会受狭缝SHE加工时的影响，因此可抑制每个存储器柱MP的偏差。
换句话说，在第1实施方式的半导体存储器装置1的制造方法中，能够使各选择晶体管ST1中包围半导体层31(通道)及积层膜32的半导体层33(栅极电极)的面积均匀。
结果，第1实施方式的半导体存储器装置1容许狭缝SHE与存储器柱MP重叠，且能够抑制选择晶体管ST1的特性偏差。因此，第1实施方式的半导体存储器装置能够增大每单位面积的存储容量。
此外，第1实施方式中说明的用作选择栅极线SGD的栅极电极的半导体层33也可在其它结构的存储器柱中形成。作为这种存储器柱的结构，例如考虑以下结构：在形成与存储单元晶体管MT对应的下部柱之后，在下部柱上形成与选择晶体管ST1对应的上部柱。
然而，在下部柱与上部柱连结而成的存储器柱中，当形成上部柱时有可能在与下部柱之间产生重合的偏移，有可能产生由重合引起的的不良。另外，在形成与下部柱对应的孔及形成与上部柱对应的孔时分别需要光刻工序，因此所需的制造工序增加。
另一方面，在第1实施方式的半导体存储器装置1的制造方法中，在通过1次光刻工序形成的存储孔MH内形成与存储单元晶体管MT对应的构成、及与包含半导体层33的选择晶体管ST1对应的构成。因此，在第1实施方式的半导体存储器装置1的制造方法中，不会产生重合的偏移。
结果，第1实施方式的半导体存储器装置1的制造方法能够抑制因存储器柱MP而导致产生不良，且能够抑制制造工序增加。因此，第1实施方式的半导体存储器装置1的制造方法能够提高半导体存储器装置1的良率，且能够抑制制造成本。
[2]第2实施方式
第2实施方式的半导体存储器装置1具有半导体层33被置换为下述半导体膜61的结构。在第1实施方式的半导体存储器装置1的制造方法与第2实施方式的半导体存储器装置1的制造方法中，对用作选择晶体管ST1的栅极电极的半导体掺杂杂质的方法不同。以下，对第2实施方式的半导体存储器装置1的制造方法说明与第1实施方式的不同点。
[2-1]半导体存储器装置1的制造方法
图23是表示第2实施方式的半导体存储器装置1的制造方法的一例的流程图。图24～图26分别表示第2实施方式的半导体存储器装置1的制造工序中的包含与存储单元阵列10对应的结构体的截面结构的一例。
以下，适当参照图23，对第2实施方式的半导体存储器装置1中的从形成对应源极线SL的积层结构到形成狭缝SLT为止的一连串制造工序的一例进行说明。
首先，与第1实施方式同样地，依次执行步骤S101、S102及S103的处理。由此，形成第1实施方式中利用图10所说明的结构。
接着，执行步骤S201的处理，如图24所示，在存储孔MH内形成虚设核心60。
具体来说，首先，在晶片上形成与虚设核心60对应的绝缘体，将存储孔MH内填埋。接着，对该绝缘体执行回蚀处理，将形成在半导体膜51的上表面的绝缘体去除，将该绝缘体在存储孔MH内加工成所需高度。
结果，形成在存储孔MH内使虚设核心60凹入的结构。虚设核心60的上表面包含在形成着牺牲部件49的层，且配置在第1实施方式中利用图4所说明的半导体层33的上表面的附近。虚设核心60例如包含氮化硅(SiN)。
接着，如图25所示，形成半导体膜61、牺牲部件62、及氧化膜53。
具体来说，首先，执行步骤S202的处理，在晶片的上表面与存储孔MH内壁形成半导体膜61。半导体膜61的膜厚对应于第1实施方式中利用图4所说明的半导体层33的厚度。半导体膜61例如为掺杂有硼的硅。半导体膜61中掺杂的杂质的种类并不限定于此，可选择与第1实施方式中的半导体层33同样的杂质。
然后，执行步骤S203的处理，形成牺牲部件62。具体来说，首先，在晶片上形成牺牲部件62，将存储孔MH内填埋。接着，对牺牲部件62执行回蚀处理，将形成在半导体膜61的上表面的牺牲部件62去除，且将牺牲部件62在存储孔MH内加工成所需高度。
结果，形成在存储孔MH内使牺牲部件62凹入的结构。牺牲部件62的上表面包含在形成着牺牲部件49的层，且配置在第1实施方式中利用图4所说明的半导体层33的上表面的附近。牺牲部件62例如包含氮化硅(SiN)。
然后，执行步骤S204的处理，对半导体膜61执行氧化处理。在本工序中，将半导体膜61中在晶片上露出的部分氧化，形成氧化膜53。也就是说，在本工序中，在存储孔MH内形成在牺牲部件62的侧面及底面的半导体膜61的氧化得到抑制。
接着，执行步骤S205的处理，如图26所示，将牺牲部件62与底部的半导体膜61去除，并将虚设核心60去除。
具体来说，首先，通过湿蚀刻，将牺牲部件62去除。接着，通过能够在半导体膜61与氧化膜53之间增大蚀刻选择比的各向异性蚀刻，将露出于存储孔MH的底部的半导体膜61去除。
结果，在存储孔MH的底部，虚设核心60的上表面露出。通过本工序加工的半导体膜61成为与第1实施方式中利用图4所说明的半导体层33相同的结构。加工后的半导体膜61具有与半导体层33相同的结构，也可改称为半导体层33。
然后，执行步骤S206的处理，例如通过湿蚀刻将虚设核心60(例如氮化硅)去除。
然后，与第1实施方式同样地，依次执行步骤S110、S111、S112、S113、S114及S115的处理。结果，形成与第1实施方式中利用图4所说明的结构相同的结构。
[2-2]第2实施方式的效果
以下，对第2实施方式的半导体存储器装置1中的效果的详情进行说明。
在第1实施方式的半导体存储器装置1的制造方法中，首先，在存储器柱MP内形成无掺杂的半导体膜51。然后，通过对于无掺杂的半导体膜51的离子注入处理，形成掺杂有杂质的半导体层31。
另一方面，在第2实施方式的半导体存储器装置1的制造方法中，在存储孔MH内形成预先掺杂有杂质的半导体膜61。然后，将该半导体膜61加工成与第1实施方式中的半导体层31相同的形状。
像这样加工的半导体膜61通过之后的制造工序与导电体层24电连接，该半导体膜61与第1实施方式同样地可用作选择晶体管ST1的栅极电极(半导体层31)。
如上所述，第2实施方式的半导体存储器装置1的制造方法能够形成与第1实施方式的半导体存储器装置1相同的结构。因此，第2实施方式的半导体存储器装置1的制造方法可获得与第1实施方式相同的效果。
[3]第3实施方式
在第3实施方式的半导体存储器装置1中，针对第1实施方式的半导体存储器装置1的结构，在与选择栅极线SGD对应的导电体层24的下侧设置多晶硅的电极。以下，对第3实施方式的半导体存储器装置1说明与第1及第2实施方式的不同点。
[3-1]存储单元阵列10的结构
图27表示第2实施方式的半导体存储器装置1所具备的存储单元阵列10的截面结构的一例。
如图27所示，在第2实施方式的半导体存储器装置1中，存储单元阵列10例如具有对第1实施方式中利用图4所说明的存储单元阵列10的结构追加半导体层70的结构。
具体来说，半导体层70设置在设置着最上层的导电体层23的层与设置着导电体层24的层之间的层。而且，半导体层70与导电体层24的底面及存储器柱MP内所设置的半导体层33的底部分别接触。也就是说，半导体层70与导电体层24及半导体层33电连接。
半导体层70例如为掺杂有硼(B)的硅(Si)。此外，半导体层70中掺杂的杂质并不限定于硼，也可根据半导体层33中使用的杂质而使用磷(P)或砷(As)等其它杂质。在半导体层70中，在半导体层33中掺杂的杂质为P型杂质(例如硼)的情况下掺杂P型杂质，在半导体层33中掺杂的杂质为N型杂质(例如磷)的情况下掺杂N型杂质。
半导体层70中掺杂的杂质的浓度例如为1019(atoms/cm3)以上。半导体层70与导电体层24之间的接触电阻是半导体层70中掺杂的杂质的浓度越高则越能变小。
在第3实施方式中，存储器柱MP贯通(通过)半导体层70。同样地，狭缝SHE及SHEW分别将半导体层70分断。在第3实施方式的半导体存储器装置1中，半导体层33及半导体层70的组用作选择晶体管ST1的栅极电极。
以上说明的第3实施方式的半导体存储器装置1的其它构成由于与第1实施方式的半导体存储器装置1相同，所以省略说明。
[3-2]半导体存储器装置1的制造方法
图28是表示第3实施方式的半导体存储器装置1的制造方法的一例的流程图。图29～图32分别表示第3实施方式的半导体存储器装置1的制造工序中的包含与存储单元阵列10对应的结构体的截面结构的一例。
以下，适当参照图28，对第3实施方式的半导体存储器装置1中的从形成对应源极线SL的积层结构到形成狭缝SLT为止的一连串制造工序的一例进行说明。
首先，执行步骤S301的处理，如图29所示，将与源极线SL、字线WL以及选择栅极线SGS及SGD分别对应的多个牺牲部件积层。
具体来说，首先，与第1实施方式同样地，在半导体衬底20上依次形成绝缘体层40、导电体层41、牺牲部件42、导电体层43、绝缘体层44及导电体层45，在导电体层45上交替地积层绝缘体层46及牺牲部件47，并在最上层的牺牲部件47上形成绝缘体层48。
然后，在第3实施方式的半导体存储器装置1的制造方法中，在绝缘体层48上形成半导体层70，并在半导体层70上形成牺牲部件49。
接着，执行步骤S302的处理，如图30所示，形成狭缝SHE及SHEW部。
具体来说，与第1实施方式同样地，首先，通过光刻法等，形成与狭缝SHE及SHEW对应的区域开口的掩模。然后，通过使用所形成的掩模的各向异性蚀刻，形成狭缝SHE及SHEW。
本工序中形成的狭缝SHE及SHEW分别将牺牲部件47及半导体层70的各个分断，狭缝SHE及SHEW各自的底部例如在绝缘体层48内停止。
然后，与第1实施方式同样地，在晶片上形成绝缘体50，并将形成在狭缝SHE及SHEW外的绝缘体50去除。结果，形成利用绝缘体50填埋于狭缝SHE内及SHEW内的各个的结构。
接着，如图31所示，形成存储孔MH、半导体膜51、虚设核心52、氧化膜53及半导体层33。
具体来说，首先，执行步骤S303的处理，形成存储孔MH。
本工序中形成的存储孔MH例如贯通牺牲部件49、半导体层70、绝缘体层48、多个牺牲部件47、多个绝缘体层46、导电体层45、绝缘体层44、导电体层43及牺牲部件42的各个。
而且，存储孔MH的底部例如在设置着导电体层41的层内停止。与狭缝SHE重叠的存储孔MH削除了狭缝SHE的一部分。本工序中的各向异性蚀刻例如为RIE。
然后，与第1实施方式同样地，依次执行步骤S104、S105及S106的处理。由此，与第1实施方式同样地，形成半导体膜51及虚设核心52，通过对半导体膜51的氧化处理形成氧化膜53。
然后，执行步骤S304的处理，对虚设核心52执行回蚀处理。在本工序中，例如以虚设核心52的上表面包含在形成着半导体层70的层的方式进行加工。并不限定于此，虚设核心52的上表面也可包含在设置着绝缘体层48的层。
然后，执行步骤S305的处理，对半导体膜51执行离子注入处理。在本工序中，与第1实施方式同样地，对在存储孔MH内露出的半导体膜51，例如注入硼。结果，形成以下结构：在存储孔MH的侧面设置掺杂有杂质的半导体层33，且半导体层33与半导体层70接触。
接着，执行步骤S306的处理，如图32所示，将半导体膜51及虚设核心52去除。
具体来说，首先，例如通过湿蚀刻，将虚设核心52(氮化硅)去除。然后，例如通过湿蚀刻，将半导体膜51(非晶硅)去除。
在本工序中的湿蚀刻中，使用能够在半导体膜51与半导体层33及70之间增大蚀刻选择比的蚀刻溶液。因此，作为步骤S305中掺杂到半导体层33的杂质，选择能够在本工序中增大蚀刻选择比的材料。
然后，与第1实施方式同样地，依次执行步骤S110、S111、S111、S112、S113、S114及S115的处理。结果，形成与利用图27所说明的结构相同的结构。
[3-3]第3实施方式的效果
以下，对第3实施方式的半导体存储器装置1中的效果的详情进行说明。
在第1实施方式的半导体存储器装置1中，形成在存储器柱MP内的半导体层33的高度基于虚设核心52的高度进行控制。虚设核心52的高度基于形成与虚设核心52对应的绝缘体时的高度或回蚀量进行控制。因此，虚设核心52的高度受多个工序的偏差的影响。
由于该影响，在第1实施方式的半导体存储器装置1中，在制造批次间会产生半导体层33的高度的偏差，从而有可能产生选择晶体管ST1的特性偏差。
与此相对，在第3实施方式的半导体存储器装置1中，在用作选择栅极线SGD的导电体层24的底部设置与存储器柱MP内的半导体层33接触的半导体层70。而且，在第3实施方式的半导体存储器装置1中，选择晶体管ST1的栅极电极中的下端由半导体层70的位置决定。
半导体层70的高度由于仅通过成膜工序进行控制，所以偏差较小。也就是说，在第3实施方式的半导体存储器装置1中，能够抑制制造批次间的选择晶体管ST1的栅极电极的下端的位置的偏差。
结果，第3实施方式的半导体存储器装置1可获得与第1实施方式相同的效果，还可抑制制造批次间的选择晶体管ST1的特性偏差。
[4]第4实施方式
在第4实施方式的半导体存储器装置1中，针对第1实施方式的半导体存储器装置1的结构，在存储器柱MP内的半导体层33的内壁及底面设置High-k膜。以下，对第4实施方式的半导体存储器装置1说明与第1～第3实施方式的不同点。
[4-1]存储单元阵列10的结构
图33表示第4实施方式的半导体存储器装置1所具备的存储单元阵列10的截面结构的一例。
如图33所示，在第4实施方式的半导体存储器装置1中，存储单元阵列10例如具有对第1实施方式中利用图4所说明的存储单元阵列10的结构追加High-k膜80的结构。
High-k膜80在各存储器柱MP内设置在积层膜32与半导体层33之间。而且，半导体层70与积层膜32的侧面与半导体层33的内壁及底面分别接触。
High-k膜80例如为氮化钛(TiN)，用作障壁金属或耐蚀刻材料。并不限定于此，High-k膜80只要能够用作障壁金属或耐蚀刻材料，则也可为其它材料。
以上说明的第4实施方式的半导体存储器装置1的其它构成由于与第1实施方式的半导体存储器装置1相同，所以省略说明。
[4-2]半导体存储器装置1的制造方法
图34是表示第4实施方式的半导体存储器装置1的制造方法的一例的流程图。图35～图39分别表示第4实施方式的半导体存储器装置1的制造工序中的包含与存储单元阵列10对应的结构体的截面结构的一例。
以下，适当参照图34，对第3实施方式的半导体存储器装置1中的从形成对应源极线SL的积层结构到形成狭缝SLT为止的一连串制造工序的一例进行说明。
首先，与第1实施方式同样地，依次执行步骤S101、S102及S103的处理。由此，形成第1实施方式中利用图10所说明的结构。
接着，与第2实施方式同样地，依次执行步骤S201、S202、S203、S204及S205的处理。由此，形成第2实施方式中在步骤S205中所说明的结构。此外，在以下参照的附图中，将通过该一连串工序形成的半导体膜61表示为半导体层33。
接着，执行步骤S401的处理，如图35所示，将虚设核心60的一部分去除。
具体来说，例如通过虚设核心60的选择比较大的湿蚀刻，将虚设核心60微量去除。由此，将在半导体层33的底面处接触的虚设核心60去除，形成半导体层33与虚设核心60分离的结构。
接着，执行步骤S402的处理，如图36所示，形成High-k膜80。
具体来说，首先，例如通过CVD(Chemical Vapor Deposition)，在晶片的上表面与存储孔MH的内壁形成High-k膜80。在本工序中，High-k膜80只要以至少覆盖半导体层33露出的部分的方式形成即可。
接着，如图37所示，将High-k膜80的一部分与虚设核心60去除。
具体来说，首先，例如通过各向异性蚀刻，将形成在存储孔MH的底部的High-k膜80去除。结果，在存储孔MH的底部，虚设核心60的上表面露出。
此外，在本工序中，也可将形成在晶片的上表面的High-k膜80去除。在本工序中，High-k膜80只要至少残留于在存储孔MH内露出于侧面的部分即可。
然后，执行步骤S403的处理，将虚设核心60去除。在本工序中，例如执行High-k膜80与虚设核心60之间的选择比较大的湿蚀刻，使High-k膜80残留。
接着，执行步骤S404的处理，形成存储器柱MP。
具体来说，首先，与第1实施方式同样地，例如将积层膜32(阻挡绝缘膜37、绝缘膜36及隧道氧化膜35)以及半导体层31依序形成在晶片的上表面与存储孔MH的内壁的各个。
然后，将形成在晶片上部的核心部件30去除，使形成在存储孔MH内的核心部件30凹入。然后，将半导体层31填埋至核心部件30凹入的部分。
由此，如图38所示，形成以下结构：核心部件30的上表面位于设置着牺牲部件49的层内且较半导体层33的上表面更靠上层，并且由半导体层31覆盖。
接着，将形成在晶片的上表面的半导体层31、积层膜32、High-k膜80、及氧化膜53去除，使形成在存储孔MH内的结构体的上部凹入。然后，与第1实施方式同样地，在晶片的上表面形成半导体层34，并对半导体层34执行回蚀处理。
这样一来，如图39所示，在存储孔MH内，形成在半导体层31、积层膜32、High-k膜80、及氧化膜53的上表面设置着半导体层34的结构。通过本工序形成在存储孔MH内的结构体对应于利用图33所说明的存储器柱MP的结构。
然后，与第1实施方式同样地，依次执行步骤S111、S112、S113、S114及S115的处理。结果，形成与利用图33所说明的结构相同的结构。
[4-3]第4实施方式的效果
如上所述，在第4实施方式的半导体存储器装置1中，对第1实施方式的半导体存储器装置1中所说明的存储器柱MP的结构追加High-k膜80。
High-k膜80能够在第4实施方式的半导体存储器装置1的制造工序中保护选择晶体管ST1的栅极电极(半导体层33)。也就是说，在第4实施方式的半导体存储器装置1中，可抑制半导体层33的形状偏差。
换句话说，在第4实施方式的半导体存储器装置1的制造方法中，可抑制选择晶体管ST1的栅极电极周围的结构的偏差。因此，第4实施方式的半导体存储器装置1能够获得与第1实施方式相同的效果，还可抑制选择晶体管ST1的特性偏差。
此外，在第4实施方式中，对像第2实施方式的半导体存储器装置1的制造方法那样形成预先掺杂有杂质的半导体膜61的情况进行了例示，但并不限定于此。
例如，第4实施方式的半导体存储器装置1的结构也可像第1实施方式的半导体存储器装置1的制造方法那样，通过在形成无掺杂的半导体膜51之后，对半导体膜51执行离子注入处理来形成。
这种情况下，例如在第1实施方式中利用图12所说明的制造工序之后，将虚设核心52的一部分与半导体膜51的一部分去除，使半导体层33的底面露出。接着，执行步骤S402的处理，以覆盖半导体层33的方式形成High-k膜80。
然后，将形成在存储孔MH的底部的High-k膜80去除，执行步骤S109的处理。之后的制造工序由于与第1实施方式的半导体存储器装置1的制造方法相同，所以省略说明。
[5]变化例等
实施方式的半导体存储器装置包含多个第1导电体层、第2导电体层、第1半导体层、第2半导体层及积层体。多个第1导电体＜例如图4、23＞在第1方向上相互隔开地配置，且沿与第1方向交叉的第2方向分别延伸。第2导电体层＜例如图4、24＞相对于多个第1导电体层中的最上层向上方隔开地配置。第1半导体层＜例如图4、31＞沿第1方向延伸。积层体＜例如图4、32＞在第2方向上配置在第1半导体层与多个第1导电体层之间、及第1半导体层与第2导电体层之间，且包含电荷蓄积层。第2半导体层＜例如图4、33＞配置在积层体与第2导电体层间。第1半导体层至少从与第1导电体层的最上层对向的部分至与第2导电体层对向的部分为止为连续膜。由此，在实施方式的半导体存储器装置中，能够增大每单位面积的存储容量。
第3实施方式与第4实施方式能够相互组合。也就是说，半导体存储器装置1也可具备第3实施方式中所说明的半导体层70及第4实施方式中所说明的High-k膜80的两者。这种情况下，半导体存储器装置1可获得第3实施方式的效果与第4实施方式的效果的两个效果。
在所述实施方式中，存储单元阵列10的结构也可为其它结构。例如，存储器柱MP也可为多个柱在Z方向上连结而成的结构。这种情况下，存储器柱MP例如也可为贯通导电体层24(选择栅极线SGD)及多个导电体层23(字线WL)的柱与贯通多个导电体层23(字线WL)及导电体层24(选择栅极线SGS)的柱连结而成的结构。另外，存储器柱MP中也可包含多个贯通多个导电体层23的柱。
在所述实施方式中，以半导体存储器装置1具有在存储单元阵列10下设置着感测放大器模块16等电路的结构的情况为例进行了说明，但并不限定于此。例如，半导体存储器装置1也可为在半导体衬底20上形成着存储单元阵列10及感测放大器模块16的结构。这种情况下，存储器柱MP例如经由存储器柱MP的底面将半导体层31与源极线SL电连接。
在本说明书中，所谓“High-k膜”，表示高介电常数的材料。High-k膜的相对介电常数高于氧化硅(SiO2)的相对介电常数。“High-k膜”也可改称为“High-k材料”或“高介电常数膜”。
在所述实施方式中，“虚设核心”表示暂时形成在存储孔MH内的材料，“牺牲部件”表示用于字线WL或选择栅极线SGD等配线的置换处理的材料。并不限定于此，在本说明书中“虚设核心”也可改称为“牺牲部件”。
本说明书中“连接”表示电连接，例如不排除在中间介隔其它元件的情况。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储器装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～25 导电体
30 核心部件
31 半导体
32 积层膜
33、34、70 半导体
80 High-k膜
CP 接点
BLK 块
SU 串单元
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD 选择栅极线

Claims (22)

1.一种半导体存储器装置，具备：
多个第1导电体层，在第1方向上相互隔开地配置，且沿与所述第1方向交叉的第2方向分别延伸；
第2导电体层，相对于所述多个第1导电体层中的最上层向上方隔开地配置；
第1半导体层，在所述多个第1导电体层及所述第2导电体层内沿所述第1方向延伸；
积层体，在所述第2方向上配置在所述第1半导体层与所述多个第1导电体层之间及所述第1半导体层与所述第2导电体层之间，且包含电荷蓄积层；以及
第2半导体层，配置在所述积层体与所述第2导电体层间，和所述第2导电体层电连接；且
所述第1半导体层至少从与所述第1导电体层的最上层对向的部分至与所述第2导电体层对向的部分为止为连续膜。
2.根据权利要求1所述的半导体存储器装置，其中
所述积层体至少从与所述第1导电体层的最上层对向的部分至与所述第2导电体层对向的部分为止为连续膜。
3.根据权利要求1所述的半导体存储器装置，其中
所述第2半导体层设置成圆筒状。
4.根据权利要求1所述的半导体存储器装置，包含所述第2半导体层的外径与所述积层体的外径之间连续地变化的部分。
5.根据权利要求1所述的半导体存储器装置，其中
所述积层体包含与所述第1半导体层接触的隧道氧化膜、与所述第2半导体层接触的阻挡绝缘膜、及所述隧道氧化膜与所述阻挡绝缘膜之间的绝缘膜。
6.根据权利要求1所述的半导体存储器装置，还具备沿所述第1方向延伸且由所述第1半导体层覆盖的第1绝缘体层。
7.根据权利要求6所述的半导体存储器装置，其中
设置着所述第1导电体层的层中的所述第1绝缘体层的外径比设置着所述第2导电体层的层中的所述第1绝缘体层的外径大，且设置着所述第1导电体层的层中的所述第1半导体层的厚度与设置着所述第2导电体层的层中的所述第1半导体层的厚度相同。
8.根据权利要求6所述的半导体存储器装置，其中
所述第1绝缘体层在与经积层的所述第1导电体层交叉的部分设置成圆筒状。
9.根据权利要求6所述的半导体存储器装置，还包含第3半导体层，所述第3半导体层与所述第1绝缘体层、所述第1半导体层及所述积层体各自的上表面相接。
10.根据权利要求9所述的半导体存储器装置，其中
所述第2半导体层的侧面与所述第3半导体层的侧面对齐，且所述第2半导体层与所述第3半导体层之间通过第2绝缘体层而绝缘。
11.根据权利要求1至10中任一项所述的半导体存储器装置，还具备狭缝，所述狭缝将所述第2导电体层分断且在内部形成绝缘体，并且与所述第2半导体层接触。
12.根据权利要求1至10中任一项所述的半导体存储器装置，还具备第4半导体层，所述第4半导体层与所述第2导电体层接触，且设置在所述第2导电体层的底部。
13.根据权利要求1至10中任一项所述的半导体存储器装置，还包含所述第2半导体层与所述积层体之间的高介电膜。
14.根据权利要求6至10中任一项所述的半导体存储器装置，其中
所述第1绝缘体层的上表面包含在比设置着所述第2导电体层的层靠上的层。
15.根据权利要求1至10中任一项所述的半导体存储器装置，其中
所述第1导电体层与所述第1半导体层交叉的部分作为存储单元晶体管发挥功能，所述第2导电体层与所述第1半导体层交叉的部分作为选择晶体管发挥功能。
16.根据权利要求1至10中任一项所述的半导体存储器装置，其中
所述第2半导体层包含硼，且
所述第2半导体层中的硼浓度为1019(atoms/cm3)以上。
17.一种半导体存储器装置的制造方法，具备以下步骤：
形成积层部，所述积层部中，第1牺牲部件相互隔开地积层，且向最上层的第1牺牲部件的上方隔开地形成着第2牺牲部件；
形成分别贯通所述积层部的多个孔；
在所述多个孔的侧面及底面形成第1半导体层；
形成所述第1半导体层之后，在所述多个孔内形成第3牺牲部件；
形成所述第3牺牲部件之后，将露出于表面的所述第1半导体层氧化；
在所述氧化之后，进行所述第3牺牲部件的回蚀处理；
在所述回蚀处理之后，对露出于表面且未氧化的所述第1半导体层进行离子注入处理；
在所述离子注入处理之后，将所述第3牺牲部件、及未被执行所述离子注入处理且未氧化的所述第1半导体层去除；
将未氧化的所述第1半导体层去除之后，在所述多个孔内依次形成阻挡绝缘膜、第1绝缘体层、隧道氧化膜、第2半导体层、第2绝缘体层；
形成所述第2绝缘体层之后，将所述第2牺牲部件去除；
将所述第2牺牲部件去除之后，形成与注入有离子的所述第1半导体层接触的第1导电体层；以及
形成所述第1导电体层之后，将所述第1牺牲部件去除，在设置着所述第1牺牲部件的空间形成第2导电体层。
18.根据权利要求17所述的半导体存储器装置的制造方法，具备以下步骤：
当形成所述积层部时，在形成最上层的所述第1牺牲部件之后形成第3半导体层，并在所述第3半导体层上形成所述第2牺牲部件。
19.根据权利要求17或18所述的半导体存储器装置的制造方法，具备以下步骤：
在所述离子注入处理之后且去除所述第3牺牲部件之前，将所述第3牺牲部件的一部分、及未被执行所述离子注入处理且未氧化的所述第1半导体层的一部分去除；及
将所述第3牺牲部件的一部分及所述第1半导体层的一部分去除之后，在形成在所述多个孔的侧面的所述第1半导体层的侧面及底面形成高介电膜。
20.一种半导体存储器装置的制造方法，具备以下步骤：
形成积层部，所述积层部中，第1牺牲部件相互隔开地积层，且向最上层的第1牺牲部件的上方隔开地形成着第2牺牲部件；
形成分别贯通所述积层部的多个孔；
在所述多个孔形成第3牺牲部件；
形成所述第3牺牲部件之后，在所述多个孔的侧面与所述第3牺牲部件上形成掺杂有杂质的第1半导体层；
形成所述第1半导体层之后，在所述多个孔内形成第4牺牲部件；
形成所述第4牺牲部件之后，将露出于表面的所述第1半导体层氧化；
在所述氧化之后，将所述第4牺牲部件去除，并将形成在所述多个孔的底部的所述第1半导体层去除；
将形成在所述多个孔的底部的所述第1半导体层去除之后，将所述第3牺牲部件去除；
将所述第3牺牲部件去除之后，在所述多个孔内依次形成阻挡绝缘膜、第1绝缘体层、隧道氧化膜、第2半导体层、第2绝缘体层；
形成所述第2绝缘体层之后，将所述第2牺牲部件去除；
将所述第2牺牲部件去除之后，形成与未氧化的所述第1半导体层接触的第1导电体层；以及
形成所述第1导电体层之后，将所述第1牺牲部件去除，在设置着所述第1牺牲部件的空间形成第2导电体层。
21.根据权利要求20所述的半导体存储器装置的制造方法，具备以下步骤：
当形成所述积层部时，在形成最上层的所述第1牺牲部件之后形成第3半导体层，并在所述第3半导体层上形成所述第2牺牲部件。
22.根据权利要求20或21所述的半导体存储器装置的制造方法，具备以下步骤：
将形成在所述多个孔的底部的所述第1半导体层去除之后且将所述第3牺牲部件去除之前，将所述第3牺牲部件的一部分去除；及
将所述第3牺牲部件的一部分去除之后，在形成在所述多个孔的侧面的所述第1半导体层的侧面及底面形成高介电膜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210008448A (ko) 2019-07-08 2021-01-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2021191951A1 (ja) * 2020-03-23 2021-09-30 キオクシア株式会社 半導体記憶装置
WO2021248426A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming the same
CN111785730B (zh) * 2020-06-18 2021-06-08 长江存储科技有限责任公司 三维存储器及制备方法、电子设备
KR20220018776A (ko) * 2020-08-07 2022-02-15 삼성전자주식회사 반도체 메모리 장치
JP2022051007A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207187A1 (en) * 2009-02-19 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN104347638A (zh) * 2013-07-30 2015-02-11 株式会社东芝 非易失性存储装置
US20160111435A1 (en) * 2014-10-15 2016-04-21 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
TWI575522B (zh) * 2014-09-10 2017-03-21 東芝股份有限公司 Semiconductor memory
CN107534046A (zh) * 2015-03-02 2018-01-02 东芝存储器株式会社 半导体存储装置及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014011389A (ja) 2012-07-02 2014-01-20 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2014175348A (ja) 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
JP2014183224A (ja) 2013-03-19 2014-09-29 Toshiba Corp 半導体記憶装置及びその製造方法
KR20150020845A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 변화 메모리 장치 및 그 제조방법
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2016062621A (ja) * 2014-09-12 2016-04-25 株式会社東芝 半導体記憶装置
JP6400547B2 (ja) * 2015-09-14 2018-10-03 東芝メモリ株式会社 メモリデバイス
US9917098B2 (en) * 2016-01-12 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and manufacturing the same
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US11049867B2 (en) * 2016-03-18 2021-06-29 Toshiba Memory Corporation Semiconductor memory device including an asymmetrical memory core region
KR101940374B1 (ko) * 2016-05-19 2019-04-11 연세대학교 산학협력단 3 차원 비휘발성 메모리 소자 및 이의 제조 방법
US10014316B2 (en) * 2016-10-18 2018-07-03 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
US10297610B2 (en) * 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10290650B1 (en) * 2018-02-05 2019-05-14 Sandisk Technologies Llc Self-aligned tubular electrode portions inside memory openings for drain select gate electrodes in a three-dimensional memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207187A1 (en) * 2009-02-19 2010-08-19 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN104347638A (zh) * 2013-07-30 2015-02-11 株式会社东芝 非易失性存储装置
TWI575522B (zh) * 2014-09-10 2017-03-21 東芝股份有限公司 Semiconductor memory
US20160111435A1 (en) * 2014-10-15 2016-04-21 Sandisk Technologies Inc. Three-dimensional memory structure having self-aligned drain regions and methods of making thereof
CN107534046A (zh) * 2015-03-02 2018-01-02 东芝存储器株式会社 半导体存储装置及其制造方法

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