CN107534046A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
实施方式的半导体存储装置包括：半导体柱，沿第1方向延伸；第1电极，沿相对于所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
Description
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
以往，NAND(Not AND，与非)闪速存储器通过平面构造的微细化而增加集成度，从而降低位成本，但平面构造的微细化正逐渐接近于极限。因此，近年来，提出将存储单元在上下方向积层的技术。然而，关于这种积层型存储装置，制造的容易性及制品的可靠性成为课题。
背景技术文献
专利文献
专利文献1：日本专利特开2013-182949号公报
发明内容
[发明要解决的问题]
实施方式的目的在于提供一种容易制造且可靠性高的半导体存储装置及其制造方法。
[解决问题的技术手段]
实施方式的半导体存储装置包括：半导体柱，沿第1方向延伸；第1电极，沿相对于所述第1方向交叉的第2方向延伸；第2电极，设置在所述半导体柱与所述第1电极之间；第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
实施方式的半导体存储装置的制造方法包括如下步骤：使层间绝缘膜与第1膜沿着第1方向交替地积层；形成沿相对于所述第1方向交叉的第2方向延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；通过经由所述沟槽去除所述第1膜的一部分，而在所述沟槽的侧面形成第1凹部；在所述第1凹部的内面上形成组成与所述层间绝缘膜的组成不同的第2绝缘膜；在所述第2绝缘膜上形成第2电极膜；在所述沟槽的内面上形成第3绝缘膜；在所述第3绝缘膜的侧面上形成半导体膜；沿着所述第2方向，将所述半导体膜、所述第3绝缘膜、所述第2电极膜及所述第2绝缘膜分断；将组成与所述第2绝缘膜的组成不同的绝缘部件埋入至所述沟槽内；形成沿所述第2方向延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；通过经由所述狭缝去除所述第1膜，而在所述狭缝的侧面形成第2凹部，且在该第2凹部的里面露出所述第2绝缘膜及所述绝缘部件；在所述狭缝及所述第2凹部的内面中的、除所述第2绝缘膜的露出面以外的区域，形成沉积阻碍层；通过经由所述狭缝及所述第2凹部实施使用原料气体的气相成膜法，而在所述第2绝缘膜的露出面上形成导电膜；在所述第2凹部的内面上形成第1绝缘膜；及在所述第2凹部内形成第1电极。
实施方式的半导体存储装置的制造方法包括如下步骤：使层间绝缘膜与第1膜沿着第1方向交替地积层；形成沿相对于所述第1方向交叉的第2方向延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；通过经由所述沟槽去除所述第1膜的一部分，而在所述沟槽的侧面形成第1凹部；在所述第1凹部的内面上形成包含硅的硅层；在所述硅层上形成第2绝缘膜；在所述第2绝缘膜上形成第2电极膜；在所述沟槽的内面上形成第3绝缘膜；在所述第3绝缘膜的侧面上形成半导体膜；沿着所述第2方向，将所述半导体膜、所述第3绝缘膜、所述第2电极膜及所述第2绝缘膜分断；将绝缘部件埋入至所述沟槽内；形成沿所述第2方向延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；通过经由所述狭缝去除所述第1膜，而在所述狭缝的侧面形成第2凹部，且在该第2凹部的里面露出所述硅层及所述绝缘部件；在所述第2凹部的内面上形成金属层；通过使所述硅层中所含的硅与所述金属层中所含的金属反应，而形成包含金属硅化物的导电膜；将所述第2凹部的内面上的所述金属层去除；在所述第2凹部的内面上形成第1绝缘膜；及在所述第2凹部内形成第1电极。
附图说明
图1(a)是表示第1实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2(a)及图2(b)是表示第1实施方式的半导体存储装置的局部放大剖视图。
图3是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图4是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图5是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图6是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图7是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图8是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图9是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图10是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图11(a)及图11(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图12是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图13(a)及图13(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图14(a)及图14(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图15(a)及图15(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图16(a)及图16(b)是表示第1实施方式的半导体存储装置的制造方法的俯视图。
图17(a)及图17(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。
图18(a)及图18(b)是表示第2实施方式的半导体存储装置的剖视图。
图19是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图20是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图21是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图22(a)及图22(b)是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图23(a)及图23(b)是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图24(a)及图24(b)是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图25(a)及图25(b)是表示第2实施方式的半导体存储装置的制造方法的剖视图。
图26是表示第3实施方式的半导体存储装置的剖视图。
图27是表示第3实施方式的半导体存储装置的制造方法的剖视图。
图28是表示第3实施方式的半导体存储装置的制造方法的剖视图。
图29是表示第4实施方式的半导体存储装置的剖视图。
图30是表示第5实施方式的半导体存储装置的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1(a)是表示本实施方式的半导体存储装置的剖视图，图1(b)是其俯视图。
图2(a)及图2(b)是表示本实施方式的半导体存储装置的局部放大剖视图。
图2(a)表示图1(a)的区域A，图2(b)表示图1(b)的区域B，另外，图2(b)表示图2(a)所示的C-C’线上的截面。
首先，对本实施方式的半导体存储装置1的概略构成进行说明。
如图1(a)及图1(b)所示，在半导体存储装置1设置着硅衬底10。以下，为了便于说明，在本说明书中，采用XYZ正交坐标系。将相对于硅衬底10的上表面平行且相互正交的2个方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。
在硅衬底10上依次积层有例如包含硅氧化物的绝缘膜11、例如包含多晶硅的导电层12、例如包含钨的配线层13、例如包含多晶硅的导电层14。通过导电层12、配线层13及导电层14而形成单元源线15。单元源线15沿着XY平面扩展。
在单元源线15上设置着沿Z方向延伸的多根硅柱21。硅柱21沿着X方向及Y方向排列成矩阵状。在X方向上相邻的2根硅柱21的下端部相互连接，且该下端部连接于单元源线15。以下，将下端部彼此连接的2根硅柱21称为“柱对22”。
在柱对22上设置着以X方向为长度方向的连接部件24，且该连接部件24连接于柱对22的上端部。在连接部件24上设置着插塞25，且在该插塞25之上设置着沿X方向延伸的多根位线26。连接部件24、插塞25及位线26由例如钨(W)形成。各位线26经由插塞25及连接部件24而连接于沿着X方向排列成一列的多根硅柱21。因此，各硅柱21连接于位线26与单元源线15之间。
此外，图1(a)及图1(b)是表示装置的概略的图，因此，主要对若干个导电部件示意性地进行描绘，而对除此以外的部分简化地进行描绘。例如，下述导电膜33也省略图示。另外，在图1(b)中，也省略插塞25及连接部件24。进而，在图1(b)中，仅以双点划线表示一部分位线26，而省略剩余的位线26。
另外，在单元源线15上设置着沿Y方向延伸的多根控制栅极电极31。如下所述，控制栅极电极31由钨等金属形成。在沿着Y方向排列成一列的柱对22的X方向的两侧，控制栅极电极31沿着Z方向排列成一列。而且，通过沿着Y方向排列成一列的多对柱对22、及在所述柱对22的X方向两侧分别沿着Z方向排列成一列的多根控制栅极电极31构成1个单位单元。换句话说，沿着X方向，构成柱对22的2根硅柱21与2根控制栅极电极31交替地排列。针对若干个单位单元中的每一个设置着1根源极电极16。源极电极16的形状为沿着YZ平面扩展的板状，且配置在相邻的2个单位单元间。源极电极16的下端连接于单元源线15。
在各硅柱21与各控制栅极电极31之间设置着浮置栅极电极32。浮置栅极电极32是与周围绝缘且蓄积电荷的导电性部件，由例如多晶硅(Si)形成。浮置栅极电极32配置在硅柱21与控制栅极电极33的每一交叉部分。也就是说，在沿着Y方向排列成一列的硅柱21的列与沿着Z方向排列成一列的控制栅极电极31的列之间，多个浮置栅极电极32沿着Y方向及Z方向相互分离地排列成矩阵状。由于硅柱21及控制栅极电极31也沿着X方向排列，所以，浮置栅极电极32沿着X方向、Y方向及Z方向排列成三维矩阵状。另外，如下所述，源极电极16、硅柱21、控制栅极电极31、浮置栅极电极32及位线26之间由绝缘材料掩埋。
接下来，对半导体存储装置1的各硅柱21与各控制栅极电极31的交叉部分的周边的构成进行详细说明。
如图2(a)及图2(b)所示，在控制栅极电极31，设置着例如包含钨的主体部31a、及例如包含钛氮化物(TiN)的阻障金属层31b。主体部31a的形状为沿Y方向延伸的带状。阻障金属层31b覆盖主体部31a中的浮置栅极电极32侧的侧面、主体部31a的上表面、及主体部31a的下表面。
另外，在控制栅极电极31中的浮置栅极电极32侧的侧面上、控制栅极电极31的上表面上及下表面上，设置着阻挡绝缘膜41。XZ截面上的阻挡绝缘膜41的形状为C字状。阻挡绝缘膜41是即使施加处于半导体存储装置1的驱动电压的范围内的电压也实质上不使电流流通的膜，且为例如整体的介电常数高于硅氧化物的介电常数的高介电常数膜。在阻挡绝缘膜41，从控制栅极电极31侧起依次积层有包含铪氧化物(HfO2)的氧化铪层41a、包含硅氧化物(SiO2)的氧化硅层41b、及包含铪硅氧化物(HfSiO)的氧化硅铪层41c。
另一方面，在浮置栅极电极32中的控制栅极电极31侧的侧面上、浮置栅极电极32的上表面上及下表面上，设置着包含硅氮化物(Si3N4)的电极间绝缘膜42。XZ截面上的电极间绝缘膜42的形状是与最近的阻挡绝缘膜41为相反方向的C字状。而且，在氧化硅铪层41c与电极间绝缘膜42之间，设置着例如包含钛氮化物(TiN)的导电膜33。导电膜33是针对每一浮置栅极电极32而设置，且实质上未绕入至控制栅极电极31的上下表面上、及浮置栅极电极32的上下表面上。因此，XZ截面上的导电膜33的形状为I字状。另外，导电膜33与周围绝缘。
在硅柱21与浮置栅极电极32之间，针对每一硅柱21设置着沿Z方向延伸且以Y方向为宽度方向的带状的隧道绝缘膜44。隧道绝缘膜44是如果施加处于半导体存储装置1的驱动电压的范围内的特定电压则会使隧道电流流通的膜，且为例如单层的氧化硅膜或包含氧化硅层、氮化硅层及氧化硅层的三层膜。隧道绝缘膜44整体的平均介电常数低于阻挡绝缘膜41整体的平均介电常数。
在硅柱21，相互接触地积层有硅层21a及硅层21b。硅层21a是配置在靠近浮置栅极电极32的一侧，且其下端不与单元源线15相接。硅层21b是配置在距离浮置栅极电极32较远的一侧，且其下端与单元源线15相接。
于在Z方向上相邻的阻挡绝缘膜41间、及在Z方向上相邻的电极间绝缘膜42间，设置着例如包含硅氧化物且沿Y方向延伸的带状的层间绝缘膜45。层间绝缘膜45与阻挡绝缘膜41、导电膜33及电极间绝缘膜42相接。另外，于在X方向上相邻的控制栅极电极31间、在X方向上相邻的阻挡绝缘膜41间、及在X方向上相邻的层间绝缘膜45间的间隔、且为未设置硅柱21的间隔内，设置着例如包含硅氧化物且沿着YZ平面扩展的板状的绝缘部件46。进而，以包围包含隧道绝缘膜44及硅柱21的积层体的方式，设置着例如包含硅氧化物的绝缘部件48。绝缘部件48的一部分配置在构成柱对22的2根硅柱21间，另一部分配置于在Y方向上相邻的浮置栅极电极32之间。
在半导体存储装置1中，在硅柱21与控制栅极电极31的每一交叉部分，形成着包含1个浮置栅极电极32及1张导电膜33的晶体管，该晶体管作为存储单元发挥功能。另外，在位线26与单元源线15之间连接着多个存储单元串联连接而成的NAND串。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图3～图10是表示本实施方式的半导体存储装置的制造方法的剖视图。
图11(a)及图11(b)是表示本实施方式的半导体存储装置的制造方法的剖视图。
图11(a)表示相当于图1(a)的区域A的区域，图11(b)表示相当于图1(b)的区域B的区域，另外，图11(b)表示图11(a)所示的E-E’线上的截面。
图12是表示本实施方式的半导体存储装置的制造方法的剖视图。
图13(a)及图13(b)～图17(a)及图17(b)是表示本实施方式的半导体存储装置的制造方法的剖视图。
图13(a)表示相当于图12的区域D的区域，图13(b)表示图13(a)所示的E-E’线上的截面。关于图14(a)至图17(b)，也同样。
首先，如图3所示，准备硅衬底10。
接着，在硅衬底10上依次形成绝缘膜11、导电层12、配线层13及导电层14。通过导电层12、配线层13及导电层14而形成单元源线15。
接着，在单元源线15上交替地积层例如包含硅氧化物的层间绝缘膜45、及例如包含硅氮化物的牺牲膜51，从而形成积层体52。
接着，如图4所示，在积层体52形成多条沿Y方向延伸的存储器沟槽53。使存储器沟槽53贯通积层体52，并在存储器沟槽53的底面露出单元源线15。
接着，如图5所示，经由存储器沟槽53，对牺牲膜51实施各向同性蚀刻。例如实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，将牺牲膜51的一部分去除，而使存储器沟槽53的侧面的牺牲膜51的露出区域后退。其结果为，在存储器沟槽53的侧面形成沿Y方向延伸的凹部54。此外，之后说明的图6～图10表示相当于图5的区域D的区域。
接着，如图6所示，进行例如热氧化处理，在凹部54内的牺牲膜51的露出面上形成包含硅氧化物的挡止层55。此外，也可利用CVD(Chemical Vapor Deposition，化学气相沉积)法等使硅氧化物沉积而形成挡止层55。
接着，如图7所示，使例如硅氮化物沉积，从而在存储器沟槽53及凹部54的内面上形成电极间绝缘膜42。其次，利用CVD法等使非晶硅沉积，从而在存储器沟槽53的内面上形成硅膜56。硅膜56也埋入至凹部54内。
接着，如图8所示，对硅膜56实施回蚀，使硅膜56中的配置在凹部54内的部分残留，并且将配置在凹部54的外部的部分去除。接着，对电极间绝缘膜42实施回蚀，使电极间绝缘膜42中的配置在凹部54内的部分残留，并且将配置在凹部54的外部的部分去除。由此，针对每一牺牲膜51，在Z方向上将硅膜56及电极间绝缘膜42分断。
接着，如图9所示，利用例如CVD法等使硅氧化物沉积，从而在存储器沟槽53的内面上形成氧化硅膜57。接着，利用CVD法等使非晶硅沉积，从而在氧化硅膜57上形成硅层61a。此时，硅层61a未将存储器沟槽53整体埋入。
接着，对硅层61a及氧化硅膜57实施RIE(Reactive Ion Etching，反应离子蚀刻)等各向异性蚀刻。由此，从存储器沟槽53的底面上去除硅层61a及氧化硅膜57，而使单元源线15露出。此外，此时，氧化硅膜57中的、配置在存储器沟槽53的侧面上的部分由于被硅层61a保护，所以不易因各向异性蚀刻而受到损伤。
接着，如图10所示，利用CVD法等使非晶硅沉积，从而在硅层61a上形成硅层61b。此时，硅层61b未将存储器沟槽53整体埋入。硅层61b在存储器沟槽53的底面与单元源线15接触。
接着，如图11(a)及图11(b)所示，在积层体52上，形成沿X方向延伸且沿着Y方向重复有线与间隙的掩模图案(未图示)。接着，将该掩模图案作为掩模，实施RIE等各向异性蚀刻。由此，沿着Y方向将硅层61a及61b分断，而形成硅柱21。此时，硅层61a成为硅层21a，硅层61b成为硅层21b。另外，沿着Y方向将氧化硅膜57分断，从而形成隧道绝缘膜44。
接着，经由通过各向异性蚀刻而形成的开口部实施湿式蚀刻等各向同性蚀刻。由此，沿着Y方向将硅膜56分断，从而成为浮置栅极电极32。另外，沿着Y方向将电极间绝缘膜42分断。硅膜56及电极间绝缘膜42由于已在图8所示的步骤中沿着Z方向被分断，所以在本步骤中沿着Y方向及Z方向被分断成矩阵状。接着，通过使硅氧化物沉积，而将绝缘部件48埋入至存储器沟槽53内。
接着，如图12所示，实施例如RIE，在积层体52中的存储器沟槽53间的部分形成沿Y方向延伸的狭缝63。使狭缝63贯通积层体52。
接着，如图13(a)及图13(b)所示，经由狭缝63，对牺牲膜51(参照图12)实施以挡止层55为挡止件的各向同性蚀刻。例如实施使用热磷酸作为蚀刻剂的湿式蚀刻。由此，去除牺牲膜51，从而在狭缝63的侧面形成沿Y方向延伸的凹部64。在凹部64的里面，露出挡止层55。
接着，如图14(a)及图14(b)所示，经由狭缝63，实施例如使用DHF(dilutedhydrofluoric acid，稀氢氟酸)作为蚀刻剂的湿式蚀刻，由此，从凹部64的里面上去除包含硅氧化物的挡止层55(参照图11(a))。由此，在凹部64的里面，露出包含硅氮化物的电极间绝缘膜42及包含硅氧化物的绝缘部件48。
接着，如图15(a)及图15(b)所示，经由狭缝63，进行使用硅烷化剂的硅烷化处理。由此，在狭缝63的内面上形成硅烷基键结于硅原子的硅烷基层66。例如，通过使用TMSDMA(三甲基硅烷基二甲胺：(Si(CH3)3-N(CH3)2))作为硅烷化剂，而使三甲基硅烷基(-Si(CH3)3)键结于狭缝63的内面。硅烷基层66容易形成在硅氧化物上，而不易形成在硅氮化物上。因此，硅烷基层66形成在狭缝63的内面中的、包含硅氧化物的层间绝缘膜45及绝缘部件68的露出面上，但未形成在包含硅氮化物的电极间绝缘膜42的露出面上。
接着，如图16(a)及图16(b)所示，经由狭缝63，利用例如CVD法或ALD(AtomicLayer Deposition：原子层沉积)法，实施导电材料例如钛氮化物(TiN)的沉积处理。此时，关于从利用CVD法或ALD法开始对导电材料进行沉积处理、直至之后实际上沉积有导电材料为止的培养时间，是在未形成硅烷基层66的电极间绝缘膜42的表面上相对较短，而在形成有硅烷基66的层间绝缘膜45及绝缘部件68的表面上相对较长。因此，如果在开始导电材料的沉积处理后在恰当的时间停止，则在电极间绝缘膜42的表面上形成包含钛氮化物的导电膜33，但不会在层间绝缘膜45及绝缘部件68的表面上形成导电膜33。这样一来，可选择性地仅在电极间绝缘膜42的表面上形成导电膜33。形成导电膜33之后，去除硅烷基层66。
此外，可推断未形成硅烷基层66的电极间绝缘膜42的表面上的培养时间相对较短而形成有硅烷基66的层间绝缘膜45及绝缘部件68的表面上的培养时间相对较长的原因如下：硅烷基成为立体阻碍，CVD法或ALD法的原料气体难以到达至形成有硅烷基层66的面。因此，硅烷基66作为对于导电膜33的沉积阻碍层发挥功能。
接着，如图17(a)及图17(b)所示，通过经由狭缝63使铪硅氧化物(HfSiO)沉积而形成氧化硅铪层41c，通过使硅氧化物(SiO2)沉积而形成氧化硅层41b，并通过使铪氧化物(HfO2)沉积而形成氧化铪层41a。由此，在狭缝63及凹部64的内面上形成阻挡绝缘膜41。此时，阻挡绝缘膜41未将凹部64内的整体埋入。
接着，在狭缝63内，利用例如CVD法使钛氮化物(TiN)沉积。由此，在阻挡绝缘膜41的侧面上形成阻障金属层31b。接着，在狭缝63内，利用例如CVD法使钨沉积。由此，在阻障金属层31b的侧面上形成主体部31a。主体部31a埋入至凹部64内的整体。这样一来，在狭缝63内及凹部64内形成控制栅极电极31。
接着，如图2(a)及图2(b)所示，经由狭缝63，对控制栅极电极31进行回蚀。由此，使控制栅极电极31中的配置在凹部64内的部分残留，而将配置在凹部64的外部的部分去除。接着，经由狭缝63对阻挡绝缘膜41进行回蚀。由此，使阻挡绝缘膜41中的配置在凹部64内的部分残留，而将配置在凹部64的外部的部分去除。由此，阻挡绝缘膜41也在每一凹部64被分断。接着，通过使硅氧化物沉积，而将绝缘部件46埋入至狭缝63内。
接着，如图1(a)及图1(b)所示，在一部分绝缘部件46内形成沿Y方向延伸且到达至单元源线15的狭缝。接着，在该狭缝内埋入例如钨等导电性材料，从而形成源极电极16。另外，在柱对22上形成连接部件24并使它连接于柱对22。接着，通过层间绝缘膜49将连接部件24埋入。接着，在层间绝缘膜49内形成插塞25并使它连接于连接部件24。接着，在层间绝缘膜49上形成位线26，并使它连接于插塞25。像这样，制造本实施方式的半导体存储装置1。
接下来，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，如图2(a)及图2(b)所示，在浮置栅极电极32与控制栅极电极31之间设置着包含钛氮化物的导电膜33。因此，可通过导电膜33有效地使从硅柱21经由隧道绝缘膜44注入的电子停止。由此，即使浮置栅极电极32在X方向上形成得较薄，也可抑制电子贯通浮置栅极电极32进入至阻挡绝缘膜41内，而将电子相对于包含浮置栅极电极32及导电膜33的电荷蓄积部件的注入效率维持得较高。另外，构成导电膜33的钛氮化物(TiN)的功函数为4.7eV左右，构成浮置栅极电极32的硅的功函数为4.15eV左右，因此，导电膜33的功函数高于浮置栅极电极32的功函数。由此，所注入的电子的保存性高，因此，存储单元的数据保存特性良好。
另外，在本实施方式的半导体存储装置的制造方法中，如图16(a)及(b)所示，利用硅氧化物形成层间绝缘膜45及绝缘部件48，并利用硅氮化物形成电极间绝缘膜42，由此，可选择性地仅在层间绝缘膜45及绝缘部件48的露出面上形成硅烷基层66。而且，由于硅烷基层66成为CVD法或ALD法等气相成膜法中的沉积阻碍层，所以，通过对沉积时间恰当地进行控制，可在层间绝缘膜45及绝缘部件48的露出面上实质上不形成导电膜33而是选择性地仅在电极间绝缘膜42的露出面上形成导电膜33。因此，不需要将导电膜33分断的步骤。其结果为，制造制程简单，并且相邻的导电膜33彼此不会产生短路，从而可实现容易制造且可靠性高的半导体存储装置。
此外，在本实施方式中，示出通过三甲基硅烷基形成硅烷基层66的例子，但并不限定于此，也可通过其他硅烷基而形成。例如，也可通过丁基二甲基硅烷基形成硅烷基层66。另外，基底的组合也不限定于SiN与SiO2。一般而言，硅烷基通过硅烷偶合反应而与OH基(羟基)置换，因此，OH基较多的基底容易键结硅烷基。而且，SiO2中OH基较多。因此，例如，也可将基底的组合设为SiO2与Si。进而，也可形成包含硅烷基以外的基的层作为沉积阻碍层。
(第2实施方式)
接下来，对第2实施方式进行说明。
图18(a)及图18(b)是表示本实施方式的半导体存储装置的剖视图。
图18(a)所示的区域相当于图1(a)的区域A，图18(b)所示的区域相当于图1(b)的区域B。另外，图18(b)表示图18(a)所示的C-C’线上的截面。
如图18(a)及图18(b)所示，与所述第1实施方式的半导体存储装置1(参照图2(a))相比，本实施方式的半导体存储装置2的不同之处在于：在电极间绝缘膜42与层间绝缘膜45之间设置着硅层71；设置着包含金属硅化物的导电膜73代替包含钛氮化物的导电膜33；及未设置阻挡绝缘膜41中的氧化铪层41a。硅层71是以硅为主成分的层，例如，硅层71的组成与浮置栅极电极32的组成相同，包含例如多晶硅。导电膜73例如包含硅化钛或硅化镍。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图19～图21是表示本实施方式的半导体存储装置的制造方法的剖视图。
图22(a)及图22(b)～图25(a)及图25(b)是表示本实施方式的半导体存储装置的制造方法的剖视图。
图19～图21、图22(a)表示相当于图18(a)的区域。图22(b)表示图22(a)所示的E-E’线上的截面。关于图23(a)至图25(b)，也同样。
首先，实施图3～图6所示的步骤。也就是说，在硅衬底10上形成绝缘膜11及单元源线15，使层间绝缘膜45与牺牲膜51交替地沉积而形成积层体52，在积层体52形成存储器沟槽53，通过经由存储器沟槽53对牺牲膜51进行开槽而形成凹部54，并在凹部54的里面上形成挡止层55。
接着，如图19所示，经由存储器沟槽53使硅沉积，从而在存储器沟槽53的内面上形成硅层71。此时，硅层71也形成在凹部54的内面上，但未将凹部54内完全埋入。
接着，如图20所示，经由存储器沟槽53使硅氮化物沉积，从而在硅层71上形成电极间绝缘膜42。接着，经由存储器沟槽53使硅沉积，从而在电极间绝缘膜42上形成硅膜56。
接着，如图21所示，经由存储器沟槽53，对硅膜56、电极间绝缘膜42及硅层71进行开槽，而使硅膜56、电极间绝缘膜42及硅层71仅残留在凹部54内。接着，利用与所述第1实施方式相同的方法制作存储器沟槽53内的构造。
接着，如图12所示，在积层体52形成沿Y方向延伸的狭缝63。
接着，如图22(a)及图22(b)所示，经由狭缝63，实施以挡止层55(参照图21)为挡止件的湿式蚀刻。由此，去除牺牲膜51，从而在狭缝63的内面形成凹部64。接着，经由狭缝63及凹部64，去除挡止层55。由此，在凹部64的里面露出硅层71及绝缘部件48。
接着，如图23(a)及图23(b)所示，经由狭缝63及凹部64，使钛(Ti)或镍(Ni)等金属沉积。由此，在狭缝63及凹部64的内面上形成金属层74。此时，由于在凹部64的里面露出硅层71，所以，金属层74的一部分在凹部64的里面接触硅层71。
接着，如图24(a)及图24(b)所示，进行退火，使硅层71中所含的硅与金属层74中所含的金属反应。由此，在硅层71与金属层74的接触部分形成金属硅化物，从而形成导电膜73。此时，硅层71中的未与金属层74接触的部分、也就是从电极间绝缘膜42观察时位于Z方向两侧的部分仍然以硅层71的形式残留。另外，金属层74中的未与硅层71接触的部分、也就是未反应的部分仍然以金属层74的形式残留。
接着，如图25(a)及图25(b)所示，利用湿式处理进行清洗，而将未反应的金属层74(参照图24(a))去除。
之后的步骤与所述第1实施方式相同。例如，经由狭缝63而形成阻挡绝缘膜71及控制栅极电极31。但是，在本实施方式中，未形成氧化铪层41a。像这样，如图18(a)及图18(b)所示，制造本实施方式的半导体存储装置2。
接下来，对本实施方式的效果进行说明。
在本实施方式中，在图19所示的步骤中，在凹部54的内面上形成硅层71，在图22(a)及图22(b)所示的步骤中，从狭缝63侧去除牺牲膜51时使硅层71露出在凹部64的里面，在图23(a)及图23(b)所示的步骤中，在凹部64的内面上形成金属层74并使它接触硅层71，在图24(a)及图24(b)所示的步骤中，通过退火使硅层71与金属层74进行硅化物反应而形成导电膜73，在图25(a)及图25(b)所示的步骤中，将未反应的金属层74去除。由此，可在介隔电极间绝缘膜42与浮置栅极电极32对向的每一位置形成导电膜73。其结果为，不需要将导电膜73分断的步骤。因此，本实施方式的半导体存储装置容易制造。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
(第3实施方式)
接下来，对第3实施方式进行说明。
图26是表示本实施方式的半导体存储装置的剖视图。
图26表示相当于图18(a)的区域。
如图26所示，与所述第2实施方式的半导体存储装置2(参照图18(a))相比，本实施方式的半导体存储装置3的不同之处在于设置着含硅层76代替硅层71。含硅层76的组成与浮置栅极电极32的组成不同，为例如硅锗(SiGe)、或者含有硼(B)、磷(P)、砷(As)或锑(Sb)等杂质的硅。另外，导电膜73由金属硅化物形成，但含有锗(Ge)、硼(B)、磷(P)、砷(As)或锑(Sb)等杂质。
另外，与第2实施方式中的硅层71相比，本实施方式中的含硅层76的隧道绝缘膜44侧的端部位于控制栅极电极31侧，在含硅层76与隧道绝缘膜44之间形成有气隙77。进而，隧道绝缘膜44的一部分配置在层间绝缘膜45与电极间电极膜42之间的空隙内。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图27及图28是表示本实施方式的半导体存储装置的制造方法的剖视图。
首先，实施图3～图6所示的步骤。
接着，如图27所示，在存储器沟槽53及凹部54的内面上形成含硅层76。含硅层76是由例如硅锗(SiGe)、或者含有硼(B)、磷(P)、砷(As)或锑(Sb)等杂质的硅形成。
接着，如图28所示，在存储器沟槽53的内面上形成电极间绝缘膜42，利用下一步骤形成成为浮置栅极电极32的硅膜56，对硅膜56及电极间绝缘膜42进行回蚀，而使硅膜56及电极间绝缘膜42仅残留在凹部54内。接着，经由存储器沟槽53对含硅层76进行回蚀而使含硅层76的露出面后退，由此，在电极间绝缘膜42与层间绝缘膜45之间形成空隙78。此时，由于含硅层76的组成与硅膜56的组成不同，所以，可使含硅层76的蚀刻速度高于硅膜56的蚀刻速度。由此，可几乎不对硅膜56进行蚀刻而对含硅层76进行蚀刻而形成空隙78。在例如由硅锗形成含硅层76的情况下，使用(HNO3/HF/H2O)溶液作为蚀刻液。另外，在含硅层76由以约5×1020/cm3以上的浓度含有硼的硅形成的情况下，使用胆碱水溶液(TMY)作为蚀刻液。
接着，如图26所示，在存储器沟槽53的内面上形成隧道绝缘膜44。此时，隧道绝缘膜44的一部分进入至空隙78内，但未到达至含硅层76。由此，空隙78中的未被隧道绝缘膜44埋入的部分成为气隙77。
之后的步骤与所述第2实施方式相同。但是，在含硅层76与金属层74之间产生硅化物反应时，含硅层76中所含的硅以外的成分,例如锗(Ge)、硼(B)、磷(P)、砷(As)或锑(Sb)等被取入至包含金属硅化物的导电膜73中。像这样，制造本实施方式的半导体存储装置3。
接下来，对本实施方式的效果进行说明。
根据本实施方式，使含硅层76的组成不同于硅膜56(浮置栅极电极32)的组成，由此，在图28所示的步骤中，可相对于硅膜56优先对含硅层76进行蚀刻而形成空隙78。由此，可如图26所示使含硅层76与隧道绝缘膜44介隔气隙77而分离。其结果为，即使含硅层76与金属层74的硅化物反应过度进行，金属硅化物也不会接触隧道绝缘膜44，从而不会因金属硅化物中的金属原子的扩散导致隧道绝缘膜44劣化。另外，也不存在金属原子扩散至硅柱21内而使硅柱21劣化的情况。因此，本实施方式的半导体存储装置的可靠性更良好。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
(第4实施方式)
接下来，对第4实施方式进行说明。
图29是表示本实施方式的半导体存储装置的剖视图。
如图29所示，与所述第1实施方式的半导体存储装置1(参照图1(a))相比，本实施方式的半导体存储装置4的不同之处在于：未设置绝缘膜11及单元源线15，而使硅柱21连接于硅衬底10。在硅衬底10的上层部分导入有杂质，从而作为单元源线发挥功能。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
(第5实施方式)
接下来，对第5实施方式进行说明。
图30是表示本实施方式的半导体存储装置的立体图。
如图30所示，与所述第1实施方式的半导体存储装置1(参照图1(a))相比，本实施方式的半导体存储装置5的不同之处在于：未设置单元源线15及连接部件24，而在硅柱21与位线26之间设置着沿Y方向延伸的源极线96。而且，构成柱对22的2根硅柱21中的1根连接于位线26，另外1根连接于源极线96。在各源极线96连接着在X方向上相邻的2根硅柱21。这2根硅柱21相互属于不同的柱对22。
本实施方式中的所述以外的构成、制造方法及效果与所述第1实施方式相同。
根据以上所说明的实施方式，可实现容易制造且可靠性高的半导体存储装置及其制造方法。
以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其他各种方式实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等价物的范围内。另外，所述各实施方式可相互组合而实施。
Claims (20)
1.一种半导体存储装置，其特征在于具备：
半导体柱，沿第1方向延伸；
第1电极，沿相对于所述第1方向交叉的第2方向延伸；
第2电极，设置在所述半导体柱与所述第1电极之间；
第1绝缘膜，设置在所述第1电极与所述第2电极之间、及所述第1电极的所述第1方向两侧；
第2绝缘膜，设置在所述第2电极与所述第1绝缘膜之间、及所述第2电极的所述第1方向两侧；
第3绝缘膜，设置在所述第2电极与所述半导体柱之间；及
导电膜，设置在夹于所述第1绝缘膜与所述第2绝缘膜之间的区域内。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述导电膜实质上未设置在所述第1电极的所述第1方向两侧及所述第2电极的所述第1方向两侧。
3.根据权利要求1所述的半导体存储装置，其特征在于：所述导电膜包含钛氮化物。
4.根据权利要求1所述的半导体存储装置，其特征在于：还具备层间绝缘膜，所述层间绝缘膜设置在所述第1绝缘膜及所述第2绝缘膜的所述第1方向两侧，且与所述第1绝缘膜及所述第2绝缘膜相接。
5.根据权利要求4所述的半导体存储装置，其特征在于：所述导电膜与所述层间绝缘膜相接。
6.根据权利要求1所述的半导体存储装置，其特征在于：所述导电膜包含金属硅化物。
7.根据权利要求6所述的半导体存储装置，其特征在于：还具备包含硅的硅层，所述硅层设置在所述第2绝缘膜的所述第1方向两侧。
8.根据权利要求7所述的半导体存储装置，其特征在于：在所述硅层与所述第3电极膜之间形成着气隙。
9.根据权利要求7所述的半导体存储装置，其特征在于：所述硅层包含选自由锗、硼、磷、砷及锑组成的群组中的1种以上的物质。
10.根据权利要求6所述的半导体存储装置，其特征在于：所述导电膜包含选自由锗、硼、磷、砷及锑组成的群组中的1种以上的物质。
11.一种半导体存储装置的制造方法，其特征在于具备如下步骤：
使层间绝缘膜与第1膜沿着第1方向交替地积层；
形成沿相对于所述第1方向交叉的第2方向延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；
通过经由所述沟槽去除所述第1膜的一部分，而在所述沟槽的侧面形成第1凹部；
在所述第1凹部的内面上形成组成与所述层间绝缘膜的组成不同的第2绝缘膜；
在所述第2绝缘膜上形成第2电极膜；
在所述沟槽的内面上形成第3绝缘膜；
在所述第3绝缘膜的侧面上形成半导体膜；
沿着所述第2方向，将所述半导体膜、所述第3绝缘膜、所述第2电极膜及所述第2绝缘膜分断；
将组成与所述第2绝缘膜的组成不同的绝缘部件埋入至所述沟槽内；
形成沿所述第2方向延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；
通过经由所述狭缝去除所述第1膜，而在所述狭缝的侧面形成第2凹部，且在该第2凹部的里面露出所述第2绝缘膜及所述绝缘部件；
在所述狭缝及所述第2凹部的内面中的、除所述第2绝缘膜的露出面以外的区域，形成沉积阻碍层；
通过经由所述狭缝及所述第2凹部实施使用原料气体的气相成膜法，而在所述第2绝缘膜的露出面上形成导电膜；
在所述第2凹部的内面上形成第1绝缘膜；及
在所述第2凹部内形成第1电极。
12.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：所述沉积阻碍层包含硅烷基。
13.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：
所述层间绝缘膜及所述绝缘部件包含硅氧化物，且
所述第2绝缘膜包含硅氮化物。
14.根据权利要求11所述的半导体存储装置的制造方法，其特征在于：所述气相成膜法为化学气相沉积法或原子层沉积法。
15.一种半导体存储装置的制造方法，其特征在于具备如下步骤：
使层间绝缘膜与第1膜沿着第1方向交替地积层；
形成沿相对于所述第1方向交叉的第2方向延伸且贯通所述层间绝缘膜及所述第1膜的沟槽；
通过经由所述沟槽去除所述第1膜的一部分，而在所述沟槽的侧面形成第1凹部；
在所述第1凹部的内面上形成包含硅的硅层；
在所述硅层上形成第2绝缘膜；
在所述第2绝缘膜上形成第2电极膜；
在所述沟槽的内面上形成第3绝缘膜；
在所述第3绝缘膜的侧面上形成半导体膜；
沿着所述第2方向，将所述半导体膜、所述第3绝缘膜、所述第2电极膜及所述第2绝缘膜分断；
将绝缘部件埋入至所述沟槽内；
形成沿所述第2方向延伸且贯通所述层间绝缘膜及所述第1膜的狭缝；
通过经由所述狭缝去除所述第1膜，而在所述狭缝的侧面形成第2凹部，且在该第2凹部的里面露出所述硅层及所述绝缘部件；
在所述第2凹部的内面上形成金属层；
通过使所述硅层中所含的硅与所述金属层中所含的金属反应，而形成包含金属硅化物的导电膜；
将所述第2凹部的内面上的所述金属层去除；
在所述第2凹部的内面上形成第1绝缘膜；及
在所述第2凹部内形成第1电极。
16.根据权利要求15所述的半导体存储装置的制造方法，其特征在于：所述金属层包含镍或钛。
17.根据权利要求15所述的半导体存储装置的制造方法，其特征在于还具备如下步骤：
于在所述第2绝缘膜上形成第2电极膜的步骤之后，对所述硅层进行回蚀。
18.根据权利要求15所述的半导体存储装置的制造方法，其特征在于：
在形成所述硅层的步骤中，使所述硅层的组成与所述第2电极膜的组成不同，且
对所述硅层进行回蚀的步骤是以所述硅层的蚀刻速度高于所述第2电极膜的蚀刻速度的条件进行。
19.根据权利要求18所述的半导体存储装置的制造方法，其特征在于：所述第2电极膜由硅形成，且所述硅层由硅锗或包含杂质的硅形成。
20.根据权利要求19所述的半导体存储装置的制造方法，其特征在于：所述杂质为选自由硼、磷、砷及锑组成的群组中的1种以上的物质。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875326A (zh) * | 2018-08-31 | 2020-03-10 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110880512A (zh) * | 2018-09-05 | 2020-03-13 | 东芝存储器株式会社 | 半导体存储器装置及半导体存储器装置的制造方法 |
| CN112420726A (zh) * | 2019-08-22 | 2021-02-26 | 铠侠股份有限公司 | 半导体存储装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102476354B1 (ko) * | 2018-04-23 | 2022-12-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| JP2020155611A (ja) * | 2019-03-20 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
| US11812610B2 (en) * | 2019-08-13 | 2023-11-07 | Micron Technology, Inc. | Three-dimensional memory with conductive rails in conductive tiers, and related apparatus, systems, and methods |
| KR20210028759A (ko) * | 2019-09-03 | 2021-03-15 | 삼성전자주식회사 | 반도체 장치 |
| US11101291B2 (en) | 2020-07-15 | 2021-08-24 | Ferroelectric Memory Gmbh | Memory cell arrangement and methods thereof |
| US11309034B2 (en) | 2020-07-15 | 2022-04-19 | Ferroelectric Memory Gmbh | Memory cell arrangement and methods thereof |
| US11393832B2 (en) | 2020-07-15 | 2022-07-19 | Ferroelectric Memory Gmbh | Memory cell arrangement |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110121381A1 (en) * | 2009-11-25 | 2011-05-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN102959693A (zh) * | 2010-06-30 | 2013-03-06 | 桑迪士克科技股份有限公司 | 超高密度垂直与非记忆器件及其制造方法 |
| CN103403861A (zh) * | 2011-02-25 | 2013-11-20 | 美光科技公司 | 电荷存储设备、系统及方法 |
| CN103620789A (zh) * | 2011-04-11 | 2014-03-05 | 桑迪士克科技股份有限公司 | 3d垂直nand以及通过前侧工艺和后侧工艺制造其的方法 |
| US20140175530A1 (en) * | 2010-06-30 | 2014-06-26 | Sandisk Technologies Inc. | Three dimensional nand device with silicide containing floating gates and method of making thereof |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132158A1 (ja) * | 2005-06-10 | 2006-12-14 | Sharp Kabushiki Kaisha | 不揮発性半導体記憶装置およびその製造方法 |
| JP4928890B2 (ja) * | 2005-10-14 | 2012-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101549858B1 (ko) | 2009-07-31 | 2015-09-03 | 삼성전자주식회사 | 수직 채널 구조의 플래쉬 메모리 소자 |
| KR101045073B1 (ko) | 2009-08-07 | 2011-06-29 | 주식회사 하이닉스반도체 | 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 |
| JP5558090B2 (ja) * | 2009-12-16 | 2014-07-23 | 株式会社東芝 | 抵抗変化型メモリセルアレイ |
| JP2012094694A (ja) | 2010-10-27 | 2012-05-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013182949A (ja) * | 2012-02-29 | 2013-09-12 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP5787855B2 (ja) | 2012-09-21 | 2015-09-30 | 株式会社東芝 | 半導体記憶装置 |
| JP6095951B2 (ja) * | 2012-11-09 | 2017-03-15 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 半導体装置及びその製造方法 |
| US9178077B2 (en) | 2012-11-13 | 2015-11-03 | Micron Technology, Inc. | Semiconductor constructions |
| US9240416B2 (en) * | 2014-06-12 | 2016-01-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9379124B2 (en) * | 2014-06-25 | 2016-06-28 | Sandisk Technologies Inc. | Vertical floating gate NAND with selectively deposited ALD metal films |
| WO2016135849A1 (ja) | 2015-02-24 | 2016-09-01 | 株式会社 東芝 | 半導体記憶装置及びその製造方法 |
-
2015
- 2015-03-02 CN CN201580077300.2A patent/CN107534046B/zh active Active
- 2015-03-02 WO PCT/JP2015/056097 patent/WO2016139725A1/ja active Application Filing
- 2015-03-12 TW TW104107973A patent/TWI591770B/zh active
-
2017
- 2017-08-23 US US15/684,286 patent/US11257832B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110121381A1 (en) * | 2009-11-25 | 2011-05-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| CN102959693A (zh) * | 2010-06-30 | 2013-03-06 | 桑迪士克科技股份有限公司 | 超高密度垂直与非记忆器件及其制造方法 |
| US20140175530A1 (en) * | 2010-06-30 | 2014-06-26 | Sandisk Technologies Inc. | Three dimensional nand device with silicide containing floating gates and method of making thereof |
| CN103403861A (zh) * | 2011-02-25 | 2013-11-20 | 美光科技公司 | 电荷存储设备、系统及方法 |
| CN103620789A (zh) * | 2011-04-11 | 2014-03-05 | 桑迪士克科技股份有限公司 | 3d垂直nand以及通过前侧工艺和后侧工艺制造其的方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110875326A (zh) * | 2018-08-31 | 2020-03-10 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110875326B (zh) * | 2018-08-31 | 2023-11-14 | 铠侠股份有限公司 | 半导体存储装置 |
| CN110880512A (zh) * | 2018-09-05 | 2020-03-13 | 东芝存储器株式会社 | 半导体存储器装置及半导体存储器装置的制造方法 |
| CN110880512B (zh) * | 2018-09-05 | 2023-10-10 | 铠侠股份有限公司 | 半导体存储器装置及半导体存储器装置的制造方法 |
| CN112420726A (zh) * | 2019-08-22 | 2021-02-26 | 铠侠股份有限公司 | 半导体存储装置 |
| CN112420726B (zh) * | 2019-08-22 | 2024-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107534046B (zh) | 2020-09-08 |
| TWI591770B (zh) | 2017-07-11 |
| WO2016139725A1 (ja) | 2016-09-09 |
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| US20170352671A1 (en) | 2017-12-07 |
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