JP2020155611A - 半導体記憶装置 - Google Patents

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孝政 伊藤
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Abstract

【課題】 性能を向上することが可能な半導体記憶装置を提供する。【解決手段】 実施形態の半導体記憶装置は、第１方向に積層された複数の配線層２２と、複数の配線層２２内を第１方向に延びる半導体層２５と、複数の配線層２２における最下層の下方に設けられた第１本体部と、第１本体部から第２方向に突出する第１突出部とを有する第１導電層５１と、第１導電層５１の第１突出部上に設けられ、複数の配線層２２内を第１方向に延びるコンタクトプラグ４０と、コンタクトプラグ４０と複数の配線層２２との間に設けられた絶縁膜４０Ａと、第１導電層５１の第１本体部上に設けられ、半導体層に接する第２本体部と、第１突出部上に設けられ、第２本体部に対して突出して延びる第２突出部とを有する第２導電層５２と、第１突出部上に設けられ、第２突出部と絶縁膜４０Ａとに接し、第２突出部と絶縁膜４０Ａとの間を延びる第１層５６とを含む。【選択図】 図９

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。また、３次元に積層された複数のメモリセルを備えたＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１８／０２６１５２９号明細書
実施形態は、性能を向上することが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１方向に積層された複数の第１配線層と、前記複数の第１配線層における第１領域内を、前記第１方向に延びる半導体層と、前記複数の第１配線層と前記半導体層との間に設けられた電荷蓄積膜と、前記複数の第１配線層における最下層の下方に設けられ、前記第１領域と前記第１方向で重なる第１本体部と、前記第１本体部から前記第１方向に交差する第２方向に突出し、前記第１領域に対して前記第２方向に隣接する第２領域と前記第１方向で重なる第１突出部とを有する第１導電層と、前記第１導電層の前記第１突出部上に設けられ、前記複数の第１配線層の前記第２領域内において前記第１方向に延びるコンタクトプラグと、前記コンタクトプラグと前記複数の第１配線層との間に設けられた絶縁膜と、前記第１導電層の前記第１本体部上に設けられ、前記半導体層に接する第２本体部と、前記第１突出部上に設けられ、前記第２本体部に対して突出して延びる第２突出部とを有する第２導電層と、前記第１突出部上に設けられ、前記第２突出部と前記絶縁膜とに接し、前記第２突出部と前記絶縁膜との間を延びる第１層とを具備する。前記第２突出部及び前記第１層における、前記第２本体部及び前記第２突出部の境界と、前記絶縁膜との間を延びる部分の長さは、前記第２本体部及び前記第２突出部の境界から前記絶縁膜までの直線距離より長い。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、図１に示したメモリセルアレイに含まれる１つのブロックＢＬＫの回路図である。 図３は、メモリセルアレイのＸＹ方向の平面図である。 図４は、図３に示したセルアレイ部の一部領域のＸＹ方向の平面図である。 図５は、セルアレイ部の一部領域のＹＺ方向の断面図である。 図６は、１個のメモリピラーのＸＹ方向の断面図である。 図７は、図３に示したタップ部の一部領域のＸＹ方向の平面図である。 図８は、タップ部に含まれるコンタクトプラグのＸＺ方向の断面図である。 図９は、タップ部のＸＹ方向の平面図である。 図１０は、図９のＡ−Ａ´線に沿ったタップ部のＸＺ方向の断面図である。 図１１は、図９のＢ−Ｂ´線に沿ったタップ部のＹＺ方向の断面図である。 図１２は、第１変形例に係るタップ部のＸＹ方向の平面図である。 図１３は、第２変形例に係るタップ部のＸＹ方向の平面図である。 図１４は、第２実施形態に係るタップ部１０Ｂの平面図である。 図１５は、図１４のＡ−Ａ´線に沿ったタップ部１０Ｂの断面図である。 図１６は、図１４のＢ−Ｂ´線に沿ったタップ部１０Ｂの断面図である。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。以下の説明において、同一の機能及び構成を有する要素については同一符号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
［１］ 第１実施形態
［１−１］ 半導体記憶装置１のブロック構成
第１実施形態に係る半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。図１は、第１実施形態に係る半導体記憶装置１のブロック図である。
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３、入出力回路１４、コマンドレジスタ１５、アドレスレジスタ１６、及びシーケンサ（制御回路）１７などを備える。
メモリセルアレイ１０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルから構成される。メモリセルアレイ１０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
ロウデコーダ１１は、アドレスレジスタ１６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１１は、デコードされたロウアドレスに基づいて、ワード線などの選択動作を行う。そして、ロウデコーダ１１は、メモリセルアレイ１０に、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を供給する。
カラムデコーダ１２は、アドレスレジスタ１６からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１２は、デコードされたカラムアドレスに基づいて、ビット線の選択動作を行う。
センスアンプ１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ１３は、書き込み動作時には、書き込みデータをビット線に転送する。
入出力回路１４は、複数の入出力線（ＤＱ線）を介して外部装置（ホスト装置）に接続される。入出力回路１４は、外部装置からコマンドＣＭＤ、及びアドレスＡＤＤを受信する。入出力回路１４によって受信されたコマンドＣＭＤは、コマンドレジスタ１５に送られる。入出力回路１４によって受信されたアドレスＡＤＤは、アドレスレジスタ１６に送られる。また、入出力回路１４は、外部装置との間で、データＤＡＴの送受信を行う。
シーケンサ１７は、外部装置から制御信号ＣＮＴを受信する。制御信号ＣＮＴには、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎなどが含まれる。信号名に付記された“ｎ”は、アクティブ・ローを示す。シーケンサ１７は、コマンドレジスタ１５に保持されたコマンドＣＭＤ、及び制御信号ＣＮＴに基づいて、半導体記憶装置１全体の動作を制御する。また、シーケンサ１７は、書き込み動作、読み出し動作、及び消去動作を実行する。
［１−２］ メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成について説明する。図２は、図１に示したメモリセルアレイ１０に含まれる１つのブロックＢＬＫの回路図である。
複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図２には、４個のストリングユニットＳＵ０〜ＳＵ３を例示している。１個のブロックＢＬＫに含まれるストリングユニットＳＵの数は、任意に設定可能である。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタを、メモリセル又はセルと呼ぶ場合もある。図２は、簡略化のために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、実際にはこれよりも多く、また、任意に設定可能である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、１ビットのデータ、又は２ビット以上のデータを記憶することが可能である。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＳが接続される。なお、各ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、個別の選択ゲート線ＳＧＳ、すなわち、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３が接続されていてもよい。
各ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７に接続される。
各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。“ｍ”は１以上の整数である。さらに、各ビット線ＢＬは、複数のブロックＢＬＫに共通接続され、各ブロックＢＬＫに含まれる各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫに共通接続される。
各ブロックＢＬＫに含まれる複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。すなわち、セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。
なお、ＮＡＮＤストリングＮＳは、ダミーセルトランジスタを備えていてもよい。具体的には、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。メモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間には、例えば２個のダミーセルトランジスタ（図示せず）が直列接続される。複数のダミーセルトランジスタのゲートにはそれぞれ、複数のダミーワード線が接続される。ダミーセルトランジスタの構造は、メモリセルトランジスタと同じである。ダミーセルトランジスタは、データを記憶するためのものではなく、書き込み動作や消去動作中に、メモリセルトランジスタや選択トランジスタが受けるディスターブを緩和する機能を有する。
［１−３］ メモリセルアレイ１０
次に、メモリセルアレイ１０について説明する。図３は、メモリセルアレイ１０を上方からみたＸＹ方向の平面図である。
メモリセルアレイ１０は、複数のセルアレイ部１０Ａと、複数のタップ部１０Ｂとを備える。図３において、ハッチングを付していない領域の全てがセルアレイ部１０Ａであり、ハッチングを付した領域の全てがタップ部１０Ｂである。
複数のセルアレイ部１０Ａと複数のタップ部１０Ｂとは、Ｘ方向に沿って交互に配置される。セルアレイ部１０Ａとタップ部１０Ｂは、Ｘ方向と直交するＹ方向に延在する。セルアレイ部１０Ａは、複数のメモリセルが配置される領域である。タップ部１０Ｂは、メモリセルより下の下層配線と、メモリセルより上の上層配線とを接続する複数のコンタクトプラグが配置される領域である。なお、図３の領域ＡＲ１については後述する。
［１−３−１］ セルアレイ部１０Ａ
図４は、図３に示したセルアレイ部１０Ａの一部の領域を拡大した平面図である。セルアレイ部１０Ａは、複数のメモリピラーＭＰを備える。複数のメモリピラーＭＰの各々は、前述したＮＡＮＤストリングＮＳを構成する。複数のメモリピラーＭＰは、面内に例えば千鳥状に配置される。
複数のビット線ＢＬは、Ｙ方向に延び、Ｘ方向に配列される。メモリピラーＭＰは、コンタクトプラグＣＰによってビット線ＢＬに電気的に接続される。
図４の例では、隣接する２本のビット線ＢＬは、１個のメモリピラーＭＰに重なるように配置される。１本のビット線は、Ｙ方向に沿って一列に並んだ複数のメモリピラーＭＰに対して１個置きに接続される。
セルアレイ部１０Ａには、複数のスリットＳＴ、及び複数のスリットＳＨＥが設けられる。スリットＳＴ及びスリットＳＨＥは、絶縁層からなり、例えばシリコン酸化物（ＳｉＯ２）で構成される。
複数のスリットＳＴは、Ｘ方向に延びる。スリットＳＴは、ワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳを分離する機能を有する。また、スリットＳＴは、Ｙ方向に隣接するブロックＢＬＫを分離する機能を有する。
複数のスリットＳＨＥは、Ｘ方向に延びる。スリットＳＨＥは、選択ゲート線ＳＧＤを分離する機能を有する。また、スリットＳＨＥは、Ｙ方向に隣接するストリングユニットＳＵを分離する機能を有する。
図５は、セルアレイ部１０Ａの一部の領域を１本のビット線ＢＬに沿ってＹＺ方向に切断した断面図である。
基板２０は、半導体基板で構成される。基板２０の上方には、ソース線ＳＬが設けられる。ソース線ＳＬの上方には、選択ゲート線ＳＧＳとして機能する配線層２１、複数のワード線ＷＬ（ワード線ＷＬ０〜ＷＬ７を含む）として機能する複数の配線層２２、及び選択ゲート線ＳＧＤとして機能する配線層２３がこの順に、複数の絶縁層（図示せず）を介して積層される。
選択ゲート線ＳＧＳは、図面では１本で示しているが、複数の選択ゲート線、例えば３本で構成してもよい。この場合、複数の選択ゲート線ＳＧＳに対応した数の選択トランジスタＳＴ２が設けられる。同様に、選択ゲート線ＳＧＤも、図面では１本で示しているが、複数の選択ゲート線、例えば３本で構成してもよい。この場合、複数の選択ゲート線ＳＧＤに対応した数の選択トランジスタＳＴ１が設けられる。
ソース線ＳＬ上には、配線層２１〜２３を貫通するようにして、複数のメモリピラーＭＰが設けられる。図６は、１個のメモリピラーＭＰを水平方向（Ｘ−Ｙ平面に沿った方向）に切断した断面図である。なお、図６は、任意の配線層２２を含む断面図である。
メモリピラーＭＰは、メモリホールＭＨ内に設けられる。メモリホールＭＨの平面形状は、例えば円である。メモリホールＭＨは、配線層２１〜２３を貫通するようにして、Ｚ方向に延びる。メモリピラーＭＰは、コア層２４、半導体層２５、及びメモリ膜（積層膜）２６を備える。
コア層２４は、Ｚ方向に延びる。コア層２４は、絶縁層からなり、例えばシリコン酸化物（ＳｉＯ２）で構成される。
コア層２４の側面の周囲には、半導体層２５が設けられる。半導体層２５としては、例えば多結晶シリコンが用いられる。半導体層２５は、メモリセルトランジスタＭＴのチャネルが形成される領域である。
半導体層２５の側面の周囲には、メモリ膜２６が設けられる。メモリ膜２６は、トンネル絶縁膜２７、電荷蓄積膜２８、及びブロック絶縁膜２９を備える。トンネル絶縁膜２７は、半導体層２５に接する。ブロック絶縁膜２９は、配線層２１〜２３に接する。トンネル絶縁膜２７としては、例えばシリコン酸化物が用いられる。電荷蓄積膜２８としては、絶縁膜が用いられ、例えば、シリコン窒化物（ＳｉＮ）、又は金属酸化物（ハフニウム酸化物など）が用いられる。ブロック絶縁膜２９としては、例えばシリコン酸化物が用いられる。
図５に示すように、半導体層２５は、ソース線ＳＬに埋め込まれるようにして、ソース線ＳＬに電気的に接続される。メモリピラーＭＰ上には、半導体層２５に電気的に接続された導電層３０が設けられる。導電層３０上には、コンタクトプラグＣＰが設けられる。コンタクトプラグＣＰ上には、ビット線ＢＬが設けられる。
スリットＳＴは、配線層２１〜２３を分断し、ソース線ＳＬに達する。スリットＳＴとしては、例えばシリコン酸化物が用いられる。
スリットＳＨＥは、配線層２３を分断する。スリットＳＨＥは、例えば、シリコン酸化物が用いられる。
［１−３−２］ タップ部１０Ｂ
次に、タップ部１０Ｂについて説明する。図７は、図３に示したタップ部１０Ｂの一部領域の平面図である。図７は、図３に示した領域ＡＲ１を抽出した平面図である。
タップ部１０Ｂは、複数の第１コンタクトプラグ４０、及び複数の第２コンタクトプラグ４１を備える。すなわち、タップ部１０Ｂは、２種類のコンタクトプラグ４０、４１を備える。図７において、第１コンタクトプラグ４０にハッチングを付し、第２コンタクトプラグ４１にハッチングを付さないことで、両者を区別している。複数の第１コンタクトプラグ４０の配置は、複数の第２コンタクトプラグ４１の配置に比べて密度が小さい。第１コンタクトプラグ４０及び第２コンタクトプラグ４１の平面形状は、例えば円又は楕円である。第１コンタクトプラグ４０及び第２コンタクトプラグ４１は、例えば千鳥状に配置される。
第１コンタクトプラグ４０は、セルアレイ部１０ＡにメモリピラーＭＰ下端部と接して設けられたソース線ＳＬと電気的に接続される。さらに、第１コンタクトプラグ４０は、メモリセルより上層の配線と、ソース線ＳＬとを電気的に接続される。第１コンタクトプラグ４０は、セルアレイ部１０Ａの近くに配置される。
第２コンタクトプラグ４１は、ソース線ＳＬよりさらに下層の配線、及び基板２０に形成された素子に電気的に接続される。第１コンタクトプラグ４０は、メモリセルより上層の配線と、基板２０に形成された素子などとを電気的に接続される。
図８は、タップ部１０Ｂに含まれる第１コンタクトプラグ４０及び第２コンタクトプラグ４１の断面図である。
まず、第１コンタクトプラグ４０の断面構造について説明する。ソース線ＳＬ上には、配線層２１〜２３を貫通するようにして、第１コンタクトプラグ４０が設けられる。第１コンタクトプラグ４０としては、タングステン（Ｗ）などの金属が用いられる。第１コンタクトプラグ４０の側面の周囲には、絶縁膜４０Ａが設けられる。絶縁膜４０Ａとしては、例えばシリコン酸化物が用いられる。第１コンタクトプラグ４０は、絶縁膜４０Ａによって配線層２１〜２３と電気的に絶縁される。
第１コンタクトプラグ４０上には、電極４３が設けられる。電極４３上には、コンタクトプラグ４４が設けられる。コンタクトプラグ４４には、上層配線層４５が設けられる。
次に、第２コンタクトプラグ４１の断面構造について説明する。基板２０の上方には、下層配線層４２が設けられる。下層配線層４２は、基板２０に形成された素子に電気的に接続される。基板２０に形成された素子は、ｐチャネルＭＯＳトランジスタ、及びｎチャネルＭＯＳトランジスタなどを含む。
下層配線層４２上には、配線層２１〜２３を貫通するようにして、第２コンタクトプラグ４１が設けられる。第２コンタクトプラグ４１としては、タングステン（Ｗ）などの金属が用いられる。第２コンタクトプラグ４１の側面の周囲には、絶縁膜４１Ａが設けられる。絶縁膜４１Ａとしては、例えばシリコン酸化物が用いられる。第２コンタクトプラグ４１は、絶縁膜４１Ａによって配線層２１〜２３と電気的に絶縁される。
第２コンタクトプラグ４１上には、電極４３、コンタクトプラグ４４、及び上層配線層４５がこの順に設けられる。
［１−４］ タップ部１０Ｂの詳細な構造
次に、タップ部１０Ｂの詳細な構造について説明する。図９は、タップ部１０Ｂの平面図である。図１０は、図９のＡ−Ａ´線に沿ったタップ部１０Ｂの断面図である。図１１は、図９のＢ−Ｂ´線に沿ったタップ部１０Ｂの断面図である。
基板２０（図示せず）上には、絶縁層５０が設けられる。セルアレイ部１０Ａにおける絶縁層５０上には、導電層５１Ａ、導電層５２、及び導電層５３Ａがこの順に積層される。導電層５１Ａ、導電層５２、及び導電層５３Ａは、ソース線ＳＬを構成する。導電層５１Ａ、導電層５２、及び導電層５３Ａは、セルアレイ部１０Ａ全体に形成され、導電層５１Ａ、導電層５２、及び導電層５３Ａの平面形状は、セルアレイ部１０Ａの平面形状と概略同じである。導電層５１Ａ、導電層５２、及び導電層５３Ａは、互いに電気的に接続される。導電層５２は、メモリピラーＭＰの半導体層２５に直接に接している。導電層５１Ａ、導電層５２、及び導電層５３Ａとしては、例えば多結晶シリコンが用いられる。導電層５２は、金属で構成してもよい。
タップ部１０Ｂにおける絶縁層５０上には、導電層５１Ｂが設けられる。導電層５１Ｂは、導電層５１Ａと同じ材料で構成され、導電層５１Ａと連続する層で構成される。導電層５１Ｂは、導電層５１Ａの一部からＸ方向に延び、第１コンタクトプラグ４０の下まで達する。導電層５１Ｂの平面形状は、四角形である。導電層５１Ｂは、第１コンタクトプラグ４０に接し、第１コンタクトプラグ４０に電気的に接続される。
導電層５１Ａ、５１Ｂの側面の周囲には、絶縁層５４が設けられる。絶縁層５４としては、例えばシリコン酸化物が用いられる。
導電層５１Ｂ上には、導電層５２からＸ方向に突出する導電層５２Ａが設けられる。導電層５２Ａは、導電層５２に電気的に接続され、導電層５２と同じ材料で構成される。導電層５２Ａは、蛇行している。導電層５２Ａは、Ｘ方向に延びる複数の部分と、Ｙ方向に延びる複数の部分とが交互に接続されて構成される。図９の例では、導電層５２Ａは、導電層５２に接しかつＸ方向に延びる第１部分と、前記第１部分からＹ方向に延びる第２部分と、前記第２部分からＸ方向に延びかつ後述する犠牲層５６Ａに接する第３部分とを含む。
導電層５１Ｂ及び絶縁層５４上には、絶縁層５５が設けられる。絶縁層５５としては、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は酸化アルミニウム（Ａｌ０）が用いられる。
導電層５１Ｂの上方かつ絶縁層５５上には、犠牲層５６Ａ及び犠牲層５６Ｂが設けられる。犠牲層５６Ａ及び犠牲層５６Ｂは、同じ材料で構成され、連続する層で構成される。犠牲層５６Ａ及び犠牲層５６Ｂは、ソース線ＳＬに含まれる導電層５２と同じレベルの層に含まれる。
犠牲層５６Ｂは、第１コンタクトプラグ４０に貫通される。犠牲層５６Ｂの面積は、第１コンタクトプラグ４０の面積より大きい。犠牲層５６Ｂの平面形状は、四角形である。犠牲層５６Ｂは、第１コンタクトプラグ４０の周囲の絶縁膜４０Ａに接し、第１コンタクトプラグ４０と電気的に絶縁される。
犠牲層５６Ａは、導電層５２Ａに接し、犠牲層５６Ｂまで延びる。犠牲層５６Ａは、蛇行している。犠牲層５６Ａの幅は、犠牲層５６ＢのＹ方向の幅より小さい。犠牲層５６Ａは、Ｘ方向に延びる複数の部分と、Ｙ方向に延びる複数の部分とが交互に接続されて構成される。図９の例では、犠牲層５６Ａは、導電層５２Ａに接しかつＸ方向に延びる第１部分と、前記第１部分からＹ方向に延びる第２部分と、前記第２部分からＸ方向に延びかつ犠牲層５６Ｂに接する第３部分とを含む。
導電層５２Ａ及び犠牲層５６Ａの蛇行部分に沿った長さは、ソース線ＳＬ（具体的には、導電層５１Ａ、５２、５３Ａ）の境界から第１コンタクトプラグ４０までの直線距離より長い。また、導電層５２Ａ及び犠牲層５６Ａの蛇行部分に沿った長さは、ソース線ＳＬ（具体的には、導電層５１Ａ、５２、５３Ａ）の境界から絶縁膜４０Ａまでの直線距離より長い。
犠牲層５６Ａ及び犠牲層５６Ｂは、ソース線ＳＬに含まれる導電層５２を形成する工程において、セルアレイ部１０Ａに形成される犠牲層と同じ材料で構成され、この犠牲層と同じレベルの層に含まれる。また、犠牲層５６Ａ及び犠牲層５６Ｂと同じレベルの導電層は、スリットＳＴを形成する際のエッチングストッパーとして用いられる。
犠牲層５６Ａ及び犠牲層５６Ｂとしては、例えば、アモルファスシリコン、又は多結晶シリコンが用いられる。また、犠牲層５６Ａ及び犠牲層５６Ｂとしては、ノンドープのアモルファスシリコン、又はリン（Ｐ）、ホウ素（Ｂ）、及び炭素（Ｃ）のいずれか１つがドープされたアモルファスシリコンが用いられる。また、犠牲層５６Ａ及び犠牲層５６Ｂとして、シリコン窒化物（ＳｉＮ）のような絶縁材料を用いてもよい。
なお、ソース線ＳＬに含まれる導電層５２は、犠牲層５６Ａをウエットエッチングし、このウエットエッチングにより犠牲層が除去された領域に形成される。導電層５２Ａと犠牲層５６Ａとの境界は、ウエットエッチングによって除去されなかった犠牲層５６Ａの端部に対応する。よって、導電層５２Ａと犠牲層５６Ａとの境界は、図示した位置と異なる場合がある。実際には、犠牲層５６Ａのウエットエッチングがより進んだ結果、導電層５２Ａと犠牲層５６Ａとの境界は、より犠牲層５６Ａ側に位置する場合がある。
犠牲層５６Ａ、５６Ｂの側面の周囲には、絶縁層５７が設けられる。絶縁層５７としては、例えばシリコン酸化物が用いられる。
犠牲層５６Ａ、５６Ｂ、及び絶縁層５７上には、絶縁層５８が設けられる。絶縁層５８としては、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は酸化アルミニウム（Ａｌ０）が用いられる。
犠牲層５６Ａ、５６Ｂの上方かつ絶縁層５８上には、導電層５３Ｂが設けられる。導電層５３Ｂは、導電層５３Ａと同じ材料で構成され、導電層５３Ａと連続する層で構成される。導電層５３Ｂは、導電層５３ＡからＸ方向に延び、第１コンタクトプラグ４０まで達する。導電層５３Ｂは、その端部で第１コンタクトプラグ４０に貫通される。導電層５３Ｂの平面形状は、四角形である。導電層５３Ｂは、第１コンタクトプラグ４０の周囲の絶縁膜４０Ａに接し、第１コンタクトプラグ４０と電気的に絶縁される。
導電層５３Ａ、５３Ｂの側面の周囲には、絶縁層５９が設けられる。導電層５３Ａ、５３Ｂ、及び絶縁層５９上には、絶縁層６０が設けられる。絶縁層５９、６０としては、例えばシリコン酸化物が用いられる。
絶縁層６０上には、配線層２１〜２３が複数の層間絶縁層３１を介して積層される。層間絶縁層３１としては、例えばシリコン酸化物が用いられる。
積層されたソース線ＳＬのうち真中の犠牲層５６ＡのＹ方向の断面の幅は、その上層５３Ｂ及び下層５１ＢのＹ方向の断面の幅よりも小さい。すなわち、Ａ−Ａ’断面において、ソース線ＳＬの上層の導電層５３Ｂと下層の導電層５１Ｂに挟まれた領域の一部は犠牲層５６Ａであり、残りは絶縁層５７である。
なお、図１１に示すように、スリットＳＴの下部には、犠牲層５６Ａと同じレベルの層に含まれ、犠牲層５６Ａと同じ材料で構成される犠牲層が設けられる。当該犠牲層は、スリットＳＴを形成する際のエッチングストッパーとして用いられる。
同様に、スリットＳＴの下部には、導電層５３Ｂと同じレベルの層に含まれ、導電層５３Ｂと同じ材料で構成される導電層が設けられる。当該導電層は、スリットＳＴに貫通される。
［１−５］ 第１変形例
図１２は、第１変形例に係るタップ部１０Ｂの平面図である。
犠牲層５６Ａは、導電層５２Ａに接し、犠牲層５６Ｂまで達する。犠牲層５６Ａは、Ｘ方向に対して斜め方向に延びる。犠牲層５６Ａは、直線状に形成される。犠牲層５６Ｂが延びる方向は、任意に設計可能である。タップ部１０Ｂの断面構造は、前述した実施形態と同じである。
［１−６］ 第２変形例
図１３は、第２変形例に係るタップ部１０Ｂの平面図である。
図１３の犠牲層５６Ａは、図９の犠牲層５６Ａに比べて、より多く蛇行している。犠牲層５６Ａは、犠牲層５６Ｂの中央部（換言すると、犠牲層５６ＢのＹ方向における端部以外）に接続される。犠牲層５６Ｂにおける蛇行の形状は、任意に設計可能である。タップ部１０Ｂの断面構造は、前述した実施形態と同じである。
［１−７］ 第１実施形態の効果
第１実施形態に係る半導体記憶装置１は、メモリピラーＭＰが設けられたセルアレイ部１０Ａと、第１コンタクトプラグ４０が設けられたタップ部１０Ｂとを備える。半導体記憶装置１は、メモリピラーＭＰの下部に埋め込まれたソース線ＳＬ（埋め込みソース線ともいう）を備える。ソース線ＳＬは、導電層５１Ａ、導電層５２、及び導電層５３Ａがこの順に積層されて構成される。導電層５２は、メモリピラーＭＰに含まれる半導体層２５に接するようにして、半導体層２５に電気的に接続される。
また、半導体記憶装置１は、ソース線ＳＬに電気的に接続された第１コンタクトプラグ４０を備える。第１コンタクトプラグ４０は、メモリピラーＭＰの上方の上層配線に電気的に接続される。これにより、上層配線から第１コンタクトプラグ４０を介してソース線ＳＬに電圧を印加することが可能となる。
ソース線ＳＬに含まれる導電層５２は、セルアレイ部１０Ａに設けられた犠牲層をウエットエッチングし、このウエットエッチングにより犠牲層が除去された領域に形成される。このウエットエッチングは、メモリピラーＭＰのメモリ膜２６を部分的にエッチングし、メモリピラーＭＰの半導体層２５を露出するための工程である。犠牲層は、タップ部１０Ｂに設けられた犠牲層５６Ａと同じ材料で構成され、犠牲層５６Ａと連続した層で構成される。
犠牲層のウエットエッチングが進むと、タップ部１０Ｂに設けられた犠牲層５６Ａがエッチングされ、さらに第１コンタクトプラグ４０の側面に設けられた絶縁膜４０Ａもエッチングされる可能性がある。この場合、ウエットエッチングによって選択ゲート線ＳＧＳが露出し、その後に形成される導電層５２によって、ソース線ＳＬと選択ゲート線ＳＧＳとがショートしてしまう可能性がある。
これに対し本実施形態では、犠牲層５６Ａが蛇行した形状を有しており、また、犠牲層５６Ａの幅も狭くなっている。これにより、ウエットエッチングで使用されるエッチング液が犠牲層５６Ａ内に侵入するのを抑制できる。この結果、ウエットエッチングが第１コンタクトプラグ４０まで進むのを抑制できる。ひいては、ソース線ＳＬと選択ゲート線ＳＧＳとがショートするのを抑制できる。
また、配線間のショートが抑制できるため、半導体記憶装置１は、所望の動作を正常に行うことができる。これにより、半導体記憶装置１の性能を向上することができる。また、配線間のショートに起因した半導体記憶装置１の不良が発生するのを抑制できる。これにより、半導体記憶装置１の歩留まりを向上することができる。
［２］ 第２実施形態
第２実施形態に係るタップ部１０Ｂの構成について説明する。図１４は、タップ部１０Ｂの平面図である。図１５は、図１４のＡ−Ａ´線に沿ったタップ部１０Ｂの断面図である。図１６は、図１４のＢ−Ｂ´線に沿ったタップ部１０Ｂの断面図である。
導電層５１Ｂは、犠牲層５６Ａ及び犠牲層５６Ｂと同じ平面形状を有する。すなわち、導電層５１Ｂは、犠牲層５６Ａと同じように蛇行した部分を含む。同様に、導電層５３Ｂは、犠牲層５６Ａ及び犠牲層５６Ｂと同じ平面形状を有する。すなわち、導電層５３Ｂは、犠牲層５６Ａと同じように蛇行した部分を含む。その他の構成は、第１実施形態と同じである。
第２実施形態では、導電層５１Ｂ、犠牲層５６Ａ及び犠牲層５６Ｂ、及び導電層５３Ｂを１回のリソグラフィ工程で加工することができる。これにより、製造工程を簡略化することができる。
第２実施形態は、第１実施形態で示した第１及び第２変形例に適用することも可能である。
［３］ 変形例等
上記実施形態に係る半導体記憶装置は、第１方向≪Ｚ方向≫に積層された複数の第１配線層≪２２、ＷＬなど≫と、前記複数の第１配線層における第１領域内を、前記第１方向に延びる半導体層≪２５≫と、前記複数の第１配線層と前記半導体層との間に設けられた電荷蓄積膜≪２８≫と、前記複数の第１配線層における最下層の下方に設けられ、前記第１領域と前記第１方向で重なる第１本体部≪５１Ａ≫と、前記第１本体部から前記第１方向に交差する第２方向に突出し、前記第１領域に対して前記第２方向に隣接する第２領域と前記第１方向で重なる第１突出部≪５１Ｂ≫とを有する第１導電層≪５１Ａ、５１Ｂ≫と、前記第１導電層の前記第１突出部上に設けられ、前記複数の第１配線層の前記第２領域内において前記第１方向に延びるコンタクトプラグ≪４０≫と、前記コンタクトプラグと前記複数の第１配線層との間に設けられた絶縁膜≪４０Ａ≫と、前記第１導電層の前記第１本体部上に設けられ、前記半導体層に接する第２本体部≪５２≫と、前記第１突出部上に設けられ、前記第２本体部に対して突出して延びる第２突出部≪５２Ａ≫とを有する第２導電層≪５２、５２Ａ≫と、前記第１突出部上に設けられ、前記第２突出部と前記絶縁膜とに接し、前記第２突出部と前記絶縁膜との間を延びる第１層≪５６Ａ、５６Ｂ≫とを具備する。前記第２突出部及び前記第１層における、前記第２本体部及び前記第２突出部の境界と、前記絶縁膜との間を延びる部分の長さは、前記第２本体部及び前記第２突出部の境界から前記絶縁膜までの直線距離より長い。
本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリセルアレイ、１０Ａ…セルアレイ部、１０Ｂ…タップ部、１１…ロウデコーダ、１２…カラムデコーダ、１３…センスアンプ、１４…入出力回路、１５…コマンドレジスタ、１６…アドレスレジスタ、１７…シーケンサ、２０…基板、２１〜２３…配線層、２４…コア層、２５…半導体層、２６…メモリ膜、２７…トンネル絶縁膜、２８…電荷蓄積膜、２９…ブロック絶縁膜、３０…導電層、３１…層間絶縁層、４０，４１…コンタクトプラグ、４２…下層配線層、４３…電極、４４…コンタクトプラグ、４５…上層配線層、５０…絶縁層、５１Ａ，５１Ｂ…導電層、５２…導電層、５３Ａ，５３Ｂ…導電層、５４，５５，５７〜６０…絶縁層、５６Ａ，５６Ｂ…犠牲層

Claims (8)

  1. 第１方向に積層された複数の第１配線層と、
    前記複数の第１配線層における第１領域内を、前記第１方向に延びる半導体層と、
    前記複数の第１配線層と前記半導体層との間に設けられた電荷蓄積膜と、
    前記複数の第１配線層における最下層の下方に設けられ、前記第１領域と前記第１方向で重なる第１本体部と、前記第１本体部から前記第１方向に交差する第２方向に突出し、前記第１領域に対して前記第２方向に隣接する第２領域と前記第１方向で重なる第１突出部とを有する第１導電層と、
    前記第１導電層の前記第１突出部上に設けられ、前記複数の第１配線層の前記第２領域内において前記第１方向に延びるコンタクトプラグと、
    前記コンタクトプラグと前記複数の第１配線層との間に設けられた絶縁膜と、
    前記第１導電層の前記第１本体部上に設けられ、前記半導体層に接する第２本体部と、前記第１突出部上に設けられ、前記第２本体部に対して突出して延びる第２突出部とを有する第２導電層と、
    前記第１突出部上に設けられ、前記第２突出部と前記絶縁膜とに接し、前記第２突出部と前記絶縁膜との間を延びる第１層と
    を具備し、
    前記第２突出部及び前記第１層における、前記第２本体部及び前記第２突出部の境界と、前記絶縁膜との間を延びる部分の長さは、前記第２本体部及び前記第２突出部の境界から前記絶縁膜までの直線距離より長い
    半導体記憶装置。
  2. 前記第２導電層の前記第２突出部と前記第１層とは、蛇行している
    請求項１に記載の半導体記憶装置。
  3. 前記第１突出部の平面形状は、四角形である
    請求項１又は２に記載の半導体記憶装置。
  4. 前記第１層は、アモルファスシリコン、又は多結晶シリコンで構成される
    請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第１層は、リン（Ｐ）、ホウ素（Ｂ）、又は炭素（Ｃ）がドープされたシリコン（Ｓｉ）で構成される
    請求項１乃至３のいずれかに記載の半導体記憶装置。
  6. 前記第２導電層の材料は、前記第１層の材料と異なる
    請求項１乃至５のいずれかに記載の半導体記憶装置。
  7. 前記第１突出部と前記第１層との間に設けられた絶縁層をさらに具備する
    請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記半導体層の上方に設けられ、前記コンタクトプラグに電気的に接続された配線をさらに具備する
    請求項１乃至７のいずれかに記載の半導体記憶装置。
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWM245481U (en) * 2003-10-14 2004-10-01 Wistron Corp Extendable computer system
JP5431386B2 (ja) * 2011-02-22 2014-03-05 株式会社東芝 半導体記憶装置
JP2013179165A (ja) * 2012-02-28 2013-09-09 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP6100559B2 (ja) * 2012-03-05 2017-03-22 株式会社半導体エネルギー研究所 半導体記憶装置
KR102011933B1 (ko) * 2013-03-06 2019-08-20 삼성전자 주식회사 비휘발성 메모리 소자 제조 방법
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
JP2015177002A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
KR102269422B1 (ko) * 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US20170069657A1 (en) * 2015-09-09 2017-03-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9525065B1 (en) * 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
US10249641B2 (en) * 2016-02-17 2019-04-02 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
JP6506197B2 (ja) * 2016-03-11 2019-04-24 東芝メモリ株式会社 半導体記憶装置
JP2018152412A (ja) 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体装置及びその製造方法
JP2018152496A (ja) 2017-03-14 2018-09-27 東芝メモリ株式会社 半導体記憶装置
JP2018157103A (ja) 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶措置
JP2018160529A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 記憶装置
JP2019036374A (ja) * 2017-08-14 2019-03-07 東芝メモリ株式会社 半導体記憶装置
KR20190019672A (ko) * 2017-08-18 2019-02-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019192663A (ja) * 2018-04-18 2019-10-31 東芝メモリ株式会社 半導体メモリ
KR102624619B1 (ko) * 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치

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