TWI836440B - 半導體記憶裝置及半導體記憶裝置的製造方法 - Google Patents

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荒井伸也
坂田晃一
橋本晋
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Abstract

實施方式提供一種可增加資料抹除時的電洞供給量的半導體記憶裝置及其製造方法。本實施方式的半導體記憶裝置包括：第一配線、第二配線、記憶體柱、半導體層及接觸插頭。第二配線相對於第一配線而設置於第一方向的上方。記憶體柱沿第一方向貫穿第一配線及第二配線的至少一部分。半導體層設置於記憶體柱的內部且沿第一方向延伸。接觸插頭以其下表面設置於記憶體柱的內部、下表面於較第二配線的上表面更靠下側處與半導體層相接的方式設置，且包含金屬。

Description

半導體記憶裝置及半導體記憶裝置的製造方法
[關聯申請案]
本申請案享有以日本專利申請案2022-48800號(申請日：2022年3月24日)為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包括基礎申請案的全部內容。
本實施方式是有關於一種半導體記憶裝置及半導體記憶裝置的製造方法。
作為半導體記憶裝置，已知有反及閘(Not AND，NAND)快閃記憶體。近年來，關於半導體記憶裝置，伴隨高積層化，資料抹除時所需的電洞的量增加。
本實施方式提供一種可增加資料抹除時的電洞供給量的半導體記憶裝置及半導體記憶裝置的製造方法。
本實施方式的半導體記憶裝置包括：第一配線、第二配線、記憶體柱、半導體層及接觸插頭。第二配線相對於第一配線而設置於第一方向的上方。記憶體柱沿第一方向貫穿第一配線及 第二配線的至少一部分。半導體層設置於記憶體柱的內部且沿第一方向延伸。接觸插頭以其下表面設置於記憶體柱的內部、下表面於較第二配線的上表面更靠下側處與半導體層相接的方式設置，且包含金屬。
1:記憶體控制器
2:非揮發性記憶體
11:RAM
12:處理器
13:主機介面
14:ECC電路
15:記憶體介面
16:內部匯流排
21:邏輯控制電路
22:輸入輸出電路
23:記憶體胞元陣列
24:感測放大器
24A:感測放大器單元群
24B:資料暫存器
25:列解碼器
26:暫存器
27:定序器
28:電壓生成電路
32:輸入輸出用焊墊群
33:邏輯控制用焊墊群
34:電源輸入用端子群
71:半導體基板
631、631A、632、633、643:配線層
631a:犧牲層
634、MP:記憶體柱
635:區塊絕緣膜
636:電荷蓄積層
637:穿隧絕緣膜
638:半導體柱
638a:芯層
638A:第一半導體區域
638B:第二半導體區域
639、702:接觸插頭
639a、639b、639c、639d:導電體膜
645、651、652、SHE:絕緣層
653、653a、653b、653c、653d:硬遮罩
660:多晶矽膜
ALE:位址鎖存賦能訊號
BL:位元線
/CE:晶片賦能訊號
CLE:指令鎖存賦能訊號
D1、D2、D3:方向
DQ<7：0>:訊號
DQS、/DQS:資料選通訊號
MG:記憶體胞元組
MT0~MT7:記憶體胞元電晶體
NS:NAND串
/RB:就緒忙碌訊號
RE、/RE:讀賦能訊號/讀出賦能訊號
SGD、SGD0~SGD3、SGS:選擇閘極線
SL:狹縫
ST1、ST2:選擇閘極電晶體
SU0~SU3:串單元
Vpp、Vcc、VccQ:電源電壓
Vss:接地電壓
/WE:寫賦能訊號/寫入賦能訊號
WL0~WL7:字元線
/WP:寫保護訊號
圖1是表示使用實施方式的半導體記憶裝置的記憶體系統的結構例的框圖。
圖2是表示實施方式的非揮發性記憶體的結構例的框圖。
圖3是表示三維結構的記憶體胞元陣列的區塊的結構例的圖。
圖4A是三維結構的記憶體胞元陣列的一部分區域的剖面圖。
圖4B是三維結構的記憶體胞元陣列的一部分區域的另一剖面圖。
圖4C是三維結構的記憶體胞元陣列的一部分區域的另一剖面圖。
圖4D是三維結構的記憶體胞元陣列的一部分區域的另一剖面圖。
圖5A~圖5H表示示出圖4A所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
圖6A~圖6L表示示出圖4A所示的記憶體胞元陣列的製造 步驟的另一例的記憶體胞元陣列的剖面圖。
圖7A~圖7L表示示出圖4B所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
圖8A~8D表示示出圖4C所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
圖9A~9D表示示出圖4D所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
圖10是對圖4A~圖4D所示的記憶體胞元陣列的絕緣層SHE的加工形狀的一例進行說明的俯視圖。
圖11是表示應用了實施方式的製造製程的高積體化結構的一例的俯視圖及剖面圖。
圖12是表示應用了實施方式的製造製程的高積體化結構的另一例的俯視圖及剖面圖。
以下，參照圖式對實施方式進行說明。
(第一實施方式)
(1.結構)
(1-1.記憶體系統的結構)
圖1是表示使用實施方式的半導體記憶裝置的記憶體系統的結構例的框圖。實施方式的記憶體系統包括：記憶體控制器1、及作為半導體記憶裝置的非揮發性記憶體2。記憶體系統能夠與主機 連接。主機例如是個人電腦、可攜式終端機等。
非揮發性記憶體2是非揮發性地記憶資料的記憶體，例如包括NAND記憶體(NAND快閃記憶體)。非揮發性記憶體2例如是具有每個記憶體胞元能夠記憶3位元的記憶體胞元的NAND記憶體、即3位元/胞元(bit/Cell)(三層胞元(TLC：Triple Level Cell))的NAND記憶體。再者，非揮發性記憶體2亦可為1位元/胞元、2位元/胞元、或4位元/胞元以上的能夠記憶多位元的NAND記憶體。另外，非揮發性記憶體2通常包含多個記憶體晶片。
記憶體控制器1根據來自主機的寫入請求對資料向非揮發性記憶體2的寫入進行控制。另外，記憶體控制器1根據來自主機的讀出請求對自非揮發性記憶體2讀出資料進行控制。於記憶體控制器1與非揮發性記憶體2之間，進行晶片賦能訊號/CE、就緒忙碌訊號/RB、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP、作為資料的訊號DQ<7：0>、資料選通訊號DQS、資料選通訊號/DQS各訊號的收發。
開頭附有符號「/」的訊號表示是低位準有效(active-low)或負邏輯。即，開頭未附有符號「/」的訊號於「H」位準時有效，相對於此，開頭附有符號「/」的訊號於「L」位準時有效。
例如，非揮發性記憶體2與記憶體控制器1分別形成為半導體晶片(以下，亦簡稱為「晶片」)。
晶片賦能訊號/CE是用於選擇非揮發性記憶體2的特定記憶體晶片並對其進行賦能的訊號。就緒忙碌訊號/RB是用於表示非揮發性記憶體2是就緒狀態(能夠接收來自外部的命令的狀態)，抑或是忙碌狀態(無法接收來自外部的命令的狀態)的訊號。記憶體控制器1藉由接收訊號R/B而可獲知非揮發性記憶體2的狀態。指令鎖存賦能訊號CLE是表示訊號DQ<7：0>為指令的訊號。指令鎖存賦能訊號CLE能夠將作為訊號DQ發送的指令鎖存至非揮發性記憶體2的被選擇的記憶體晶片中的指令暫存器中。位址鎖存賦能訊號ALE是表示訊號DQ<7：0>為位址的訊號。位址鎖存賦能訊號ALE能夠將作為訊號DQ發送的位址鎖存至非揮發性記憶體2的被選擇的記憶體晶片中的位址暫存器中。寫賦能訊號/WE是用於將接收到的訊號取入至非揮發性記憶體2中的訊號，每次藉由記憶體控制器1接收指令、位址及資料時均進行斷言。指示非揮發性記憶體2於寫賦能訊號/WE為「L(Low)」位準的期間取入訊號DQ<7：0>。
讀賦能訊號RE、讀賦能訊號/RE是用於使記憶體控制器1自非揮發性記憶體2讀出資料的訊號。例如，用於對將訊號DQ<7：0>輸出時的非揮發性記憶體2的動作時機進行控制。寫保護訊號/WP是用於對非揮發性記憶體2指示資料寫入及禁止抹除的訊號。訊號DQ<7：0>是於與非揮發性記憶體2與記憶體控制器1之間被收發的資料的實體，且包括指令、位址及資料。資料選通訊號DQS、資料選通訊號/DQS是用於對訊號DQ<7：0>的輸入/ 輸出的時機進行控制的訊號。
記憶體控制器1包括：隨機存取記憶體(Random Access Memory，RAM)11、處理器12、主機介面13、錯誤檢查及校正(Error Check and Correct，ECC)電路14及記憶體介面15。RAM 11、處理器12、主機介面13、ECC電路14及記憶體介面15互相藉由內部匯流排16而連接。
主機介面13將自主機接收到的請求、使用者資料(寫入資料)等輸出至內部匯流排16。另外，主機介面13將自非揮發性記憶體2讀出的使用者資料、來自處理器12的響應等發送至主機。
記憶體介面15基於處理器12的指示，對將使用者資料等寫入非揮發性記憶體2的處理及自非揮發性記憶體2讀出的處理進行控制。
處理器12總體地對記憶體控制器1進行控制。處理器12例如是中央處理單元(Central Processing Unit，CPU)、微處理單元(Micro Processing Unit，MPU)等。於處理器12自主機經由主機介面13接收到請求的情況下，根據該請求進行控制。例如，處理器12根據來自主機的請求，指示記憶體介面15向非揮發性記憶體2寫入使用者資料及奇偶檢驗(parity)。另外，處理器12根據來自主機的請求，指示記憶體介面15自非揮發性記憶體2讀出使用者資料及奇偶檢驗。
處理器12針對蓄積於RAM 11中的使用者資料，確定 非揮發性記憶體2上的保存區域(記憶區域)。使用者資料經由內部匯流排16而保存於RAM 11中。處理器12對作為寫入單元的頁面單元的資料(頁面資料)實施記憶區域的確定。於本說明書中，將保存於非揮發性記憶體2的1頁中的使用者資料定義為單元資料。單元資料通常而言由ECC電路14進行編碼，並作為碼字保存於非揮發性記憶體2中。於本實施方式中，編碼並非必需。記憶體控制器1可不進行編碼而將單元資料保存於非揮發性記憶體2中，圖1中示出了進行編碼的結構作為一結構例。於記憶體控制器1不進行編碼的情況下，頁面資料與單元資料一致。另外，可基於一個單元資料生成一個碼字，亦可基於將單元資料分割後的分割資料生成一個碼字。另外，亦可使用多個單元資料生成一個碼字。
處理器12針對每個單元資料確定寫入目的地的非揮發性記憶體2的記憶區域。物理位址被分配至非揮發性記憶體2的記憶區域中。處理器12使用物理位址對單元資料的寫入目的地的記憶區域進行管理。處理器12指定所確定的記憶區域(物理位址)，並指示記憶體介面15將使用者資料寫入至非揮發性記憶體2中。處理器12對使用者資料的邏輯位址(主機所管理的邏輯位址)與物理位址的對應進行管理。於處理器12自主機接收到包含邏輯位址的讀出請求的情況下，確定與邏輯位址對應的物理位址，指定物理位址並指示記憶體介面15讀出使用者資料。
ECC電路14對保存於RAM 11中的使用者資料進行編 碼，從而生成碼字。另外，ECC電路14對自非揮發性記憶體2讀出的碼字進行解碼。
RAM 11臨時保存自主機接收到的使用者資料直至將其記憶於非揮發性記憶體2中為止，或者臨時保存自非揮發性記憶體2讀出的資料直至將其發送至主機為止。RAM 11例如是靜態隨機存取記憶體(Static Random Access Memory，SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等通用記憶體。
於圖1中，示出了記憶體控制器1分別包括ECC電路14與記憶體介面15的結構例。然而，ECC電路14亦可內置於記憶體介面15中。另外，ECC電路14亦可內置於非揮發性記憶體2中。
於自主機接收到寫入請求的情況下，記憶體系統如下述般運作。處理器12將作為寫入對象的資料暫時記憶於RAM 11中。處理器12讀出RAM 11中保存的資料，並輸入至ECC電路14中。ECC電路14對所輸入的資料進行編碼，並將碼字輸入至記憶體介面15中。記憶體介面15將所輸入的碼字寫入至非揮發性記憶體2中。
於自主機接收到讀出請求的情況下，記憶體系統如下述般運作。記憶體介面15將自非揮發性記憶體2讀出的碼字輸入至ECC電路14中。ECC電路14對所輸入的碼字進行解碼，並將解碼後的資料保存於RAM 11中。處理器12經由主機介面13將保 存於RAM 11中的資料發送至主機。
(1-2.非揮發性記憶體的結構)
圖2是表示實施方式的非揮發性記憶體的結構例的框圖。非揮發性記憶體2包括：邏輯控制電路21、輸入輸出電路22、記憶體胞元陣列23、感測放大器24、列解碼器25、暫存器26、定序器27、電壓生成電路28、輸入輸出用焊墊群32、邏輯控制用焊墊群33及電源輸入用端子群34。
記憶體胞元陣列23包括多個區塊BLK。多個區塊BLK分別包括多個記憶體胞元電晶體(記憶體胞元)。於記憶體胞元陣列23配設多條位元線、多條字元線、及源極線等，以便對施加至記憶體胞元電晶體的電壓進行控制。區塊BLK的具體結構將後述。
輸入輸出用焊墊群32包括與訊號DQ<7：0>及資料選通訊號DQS、資料選通訊號/DQS對應的多個端子(焊墊)，以便於與記憶體控制器1之間進行包含資料的各訊號的收發。
邏輯控制用焊墊群33包括與晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP及就緒忙碌訊號/RB對應的多個端子(焊墊)，以便於與記憶體控制器1之間進行各訊號的收發。
電源輸入用端子群34包括將電源電壓Vcc、電源電壓VccQ、電源電壓Vpp及接地電壓Vss輸入的多個端子，以便自外部向非揮發性記憶體2供給各種動作電源。電源電壓Vcc是作為 動作電源通常而言自外部賦予的電路電源電壓，例如被輸入3.3V左右的電壓。電源電壓VccQ例如被輸入1.2V的電壓。電源電壓VccQ於記憶體控制器1與非揮發性記憶體2之間收發訊號時使用。
電源電壓Vpp是較電源電壓Vcc而言為高的電壓的電源電壓，例如被輸入12V的電壓。於將資料寫入記憶體胞元陣列23中或抹除資料時，需要20V左右的高電壓。此時，與藉由電壓生成電路28的升壓電路對約3.3V的電源電壓Vcc進行升壓相比，對約12V的電源電壓Vpp進行升壓可高速且以低消耗電力生成所期望的電壓。電源電壓Vcc是標準地被供給至非揮發性記憶體2的電源，電源電壓Vpp例如是根據使用環境而追加/任意地供給的電源。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排而與記憶體控制器1連接。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排而收發訊號DQ(例如，DQ0~DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排而接收外部控制訊號(例如，晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫入賦能訊號/WE、讀出賦能訊號RE、讀出賦能訊號/RE、及寫保護訊號/WP)。另外，邏輯控制電路21經由NAND匯流排向記憶體控制器1發送就緒忙碌訊號/RB。
輸入輸出電路22於與記憶體控制器1之間收發訊號DQ <7：0>及資料選通訊號DQS、資料選通訊號/DQS。輸入輸出電路22將訊號DQ<7：0>內的指令及位址傳輸至暫存器26。另外，輸入輸出電路22於與感測放大器24之間收發寫入資料及讀出資料。
暫存器26包括：指令暫存器、位址暫存器、及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2的動作所需的資料。暫存器26例如包括SRAM。
作為控制部的定序器27自暫存器26接收指令，並根據基於該指令的序列對非揮發性記憶體2進行控制。
電壓生成電路28自非揮發性記憶體2的外部接收電源電壓，並使用該電源電壓生成寫入動作、讀出動作以及抹除動作所需的多個電壓。電壓生成電路28將所生成的電壓供給至記憶體胞元陣列23、感測放大器24、及列解碼器25等。
列解碼器25自暫存器26接收列位址並對該列位址進行解碼。列解碼器25基於經解碼的列位址進行字元線的選擇動作。然後，列解碼器25向被選擇的區塊傳輸寫入動作、讀出動作及抹除動作所需的多個電壓。
感測放大器24自暫存器26接收行位址，並對該行位址進行解碼。感測放大器24具有感測放大器單元群24A及資料暫存器24B。感測放大器單元群24A與各位元線連接，並基於經解碼的行位址來選擇任一位元線。另外，感測放大器單元群24A於資料的讀出時，對自記憶體胞元電晶體讀出至位元線的資料進行檢 測並放大。另外，感測放大器單元群24A於資料的寫入時，將寫入資料傳輸至位元線。
資料暫存器24B於資料的讀出時，暫時保持由感測放大器單元群24A檢測到的資料，並將其串列地傳輸至輸入輸出電路22。另外，資料暫存器24B於資料的寫入時，暫時保持自輸入輸出電路22串列地傳輸的資料，並將其傳輸至感測放大器單元群24A。資料暫存器24B包括SRAM等。
(1-3.記憶體胞元陣列的區塊結構)
圖3是表示三維結構的記憶體胞元陣列的區塊的結構例的圖。圖3示出了構成記憶體胞元陣列23的多個區塊中的一個區塊BLK。記憶體胞元陣列23的其它區塊亦具有與圖3相同的結構。
如圖示般，區塊BLK例如包括四個串單元(SU0~SU3)。另外，各個串單元SU包括多個NAND串NS。NAND串NS的各者於此處包括8個記憶體胞元電晶體MT(MT0~MT7)及選擇閘極電晶體ST1、選擇閘極電晶體ST2。記憶體胞元電晶體MT包括閘極及電荷積蓄層，以非揮發性地保持資料。再者，關於NAND串NS中包含的記憶體胞元電晶體MT的個數，為方便起見而設為8個，但亦可為更多個。
選擇閘極電晶體ST1、選擇閘極電晶體ST2於電路上示出為一個電晶體，但於結構上可與記憶體胞元電晶體MT相同。另外，例如，作為選擇閘極電晶體ST1、選擇閘極電晶體ST，可分別使用多個選擇閘極電晶體。進而，亦可於記憶體胞元電晶體 MT與選擇閘極電晶體ST1、選擇閘極電晶體ST2之間設置虛擬胞元電晶體。
記憶體胞元電晶體MT配置為於選擇閘極電晶體ST1、選擇閘極電晶體ST2間串聯連接。一端側的記憶體胞元電晶體MT7與選擇閘極電晶體ST1連接，另一端側的記憶體胞元電晶體MT0與選擇閘極電晶體ST2連接。
串單元SU0~串單元SU3各者的選擇閘極電晶體ST1的閘極分別與選擇閘極線SGD0~選擇閘極線SGD3(以下，於無需對該些進行區分的情況下，稱為選擇閘極線SGD)連接。另一方面，選擇閘極電晶體ST2的閘極在位於同一區塊BLK內的多個串單元SU間共通連接於同一選擇閘極線SGS。另外，位於同一區塊BLK內的記憶體胞元電晶體MT0~記憶體胞元電晶體MT7的閘極分別共通連接於字元線WL0~字元線WL7。即，字元線WL0~字元線WL7與選擇閘極線SGS於同一區塊BLK內的多個串單元SU0~SU4間共通連接，相對於此，選擇閘極線SGD即便於同一區塊BLK內亦針對每個串單元SU0~SU3而獨立。
於構成NAND串NS的記憶體胞元電晶體MT0~記憶體胞元電晶體MT7的閘極分別連接有字元線WL0~字元線WL7。於區塊BLK中位於同一列的記憶體胞元電晶體MTi的閘極與同一字元線WLi連接。再者，於以下的說明中，有時將NAND串NS簡稱為「串」。
各NAND串NS與所對應的位元線連接。因此，各記憶 體胞元電晶體MT經由NAND串NS中包含的選擇閘極電晶體ST或其他記憶體胞元電晶體MT而與位元線連接。如上所述，位於同一區塊BLK內的記憶體胞元電晶體MT的資料被一併抹除。另一方面，資料的讀出及寫入以記憶體胞元組MG為單位(或以頁為單位)進行。於本說明書中，將與一個字元線WLi連接且屬於一個串單元SU的多個記憶體胞元電晶體MT定義為記憶體胞元組MG。於讀出動作及寫入動作時，根據物理位址選擇一條字元線WLi及一條選擇閘極線SGD，並選擇記憶體胞元組MG。
(1-4.非揮發性記憶體的剖面結構)
接著，使用圖4A對記憶體胞元陣列的剖面結構進行說明。圖4A是三維結構的記憶體胞元陣列的一部分區域的剖面圖。
記憶體胞元陣列23具有三維結構。如圖4A所示，於p型阱區域(P阱(P-well))上形成有多個NAND串NS。即，在p型阱區域上積層有作為選擇閘極線SGS發揮功能的多個配線層633。進而，於其上層積層有作為字元線WLi發揮功能的、作為第一配線的多個配線層632。進而，於其上層積層有作為選擇閘極線SGD發揮功能的、作為第二配線的多個配線層631。於該些配線層631、632、633中，於在D3方向上相鄰的配線層之間設置有未圖示的絕緣層。另外，將一個區塊BLK中包含的多個串單元SU加以分離的絕緣層SHE沿D2方向延伸地形成。絕緣層SHE於D3方向上延伸設置至構成選擇閘極線SGD的多個配線層631，且使各串單元SU相互分離。由於此種結構，於圖4A所示的結構中， 配線層631的D1方向上的寬度較配線層632的D1方向上的寬度更窄。再者，為方便起見，圖4A中示出了積層有8層作為字元線WLi發揮功能的配線層632而成的結構，亦可積層有更多層的配線層632。
並且，形成有貫穿該些配線層631、632、633而到達p型阱區域的記憶體柱634。於記憶體柱634的側面，依次形成區塊絕緣膜635、電荷蓄積層636、以及穿隧絕緣膜637，進而於記憶體柱634內埋入半導體柱638。半導體柱638例如包含多晶矽，並作為於NAND串NS中包含的記憶體胞元電晶體MT以及選擇閘極電晶體ST1及選擇閘極電晶體ST2的動作時形成有通道的區域發揮功能。例如，記憶體柱634與配線層631交叉的部分作為選擇閘極電晶體ST1發揮功能。記憶體柱634與配線層633交叉的部分作為選擇閘極電晶體ST2發揮功能。分別與記憶體柱634和配線層632交叉的部分作為記憶體胞元電晶體(記憶體胞元)MT發揮功能。
進而，於半導體柱638的內部埋入有芯層(芯部絕緣層)638a。芯層638a的上表面形成於在D3方向上較最上層的配線層631(第二配線層)的上表面低規定距離的位置。另外，芯層638a的上表面與接觸插頭639的下表面相接。即，芯層638a的上表面以與接觸插頭639的下表面相接的方式形成於在D3方向上較最上層的配線層631的上表面低規定距離的位置。再者，接觸插頭639的下表面可以於較多個配線層631中的最靠下的配線層631的下 表面更靠上側處與半導體柱638相接的方式形成。芯層638a構成絕緣層，半導體柱638構成半導體層。
區塊絕緣膜635、穿隧絕緣膜637、閘極絕緣膜641、芯層638a及絕緣層642例如由氧化矽膜形成。電荷蓄積層636例如由氮化矽膜形成。
於較記憶體柱634的上表面更靠上層，經由絕緣層而設置有配線層643。沿D1方向延伸的作為第三配線的配線層643形成為帶狀，且對應於位元線BL。多個配線層643於D2方向上隔開間隔地排列。
接觸插頭639以於記憶體柱634中其下表面與芯層638a的上表面相接，側面與半導體柱638相接的方式設置。與接觸插頭639相接的區域的半導體柱638實質上不包含成為摻雜劑的雜質(例如，磷(P)、砷(As)、硼(B)等)。即，關於半導體柱638，與接觸插頭639相接的區域及與配線層631相向的區域的摻雜劑雜質濃度為檢測極限以下。作為摻雜劑雜質濃度的測定方法，例如使用能量分散型X射線分光法(TEM-EDX：Energy DispersiveX-ray Spectroscopy)。接觸插頭639例如由鎢等金屬形成，將半導體柱638與配線層643電性連接。具體而言，配線層643經由接觸插頭639而與對應於每個串單元SU的一個記憶體柱634的半導體柱638電性連接。
藉由以上結構，於積層有作為選擇閘極線SGD發揮功能的配線層631的區域中，將包含金屬材料的接觸插頭639與形 成有通道的半導體柱638加以連接以供給電洞(hole)。電洞於接觸插頭639與半導體柱638的界面處產生。
再者，電洞於接觸插頭639與形成有通道的半導體柱638的界面處產生。因此，如圖4B所示，可為於芯層638a上設置有半導體柱638且接觸插頭639的下表面與半導體柱638的上表面直接相接的結構。圖4B是三維結構的記憶體胞元陣列的一部分區域的另一剖面圖。
如圖4B所示，於芯層638a的上表面例如形成有包含多晶矽的半導體柱638。並且，於半導體柱638的上表面形成有接觸插頭639。藉由此種結構，於接觸插頭639與形成有通道的半導體柱638的界面處產生電洞。
再者，半導體柱638、芯層638a及接觸插頭639的結構並不限定於圖4A及圖4B所示的結構。圖4C及圖4D是三維結構的記憶體胞元陣列的一部分區域的另一剖面圖。
如圖4C所示，於芯層638a的上表面例如形成有包含多晶矽的半導體柱638。並且，具有較半導體柱638的寬度更窄的寬度的接觸插頭639形成於記憶體柱MP內。即，接觸插頭639的下表面及側面與半導體柱638的上表面及側面相接。藉由此種結構，於接觸插頭639與形成有通道的半導體柱638的界面處產生電洞。
另外，如圖4D所示，具有較芯層638a的寬度更寬的寬度的接觸插頭639形成於記憶體柱MP內。即，接觸插頭639的 下表面與半導體柱638及芯層638a的上表面相接。藉由此種結構，於接觸插頭639與形成有通道的半導體柱638的界面處產生電洞。
(2.製造方法)
接著，對本實施方式的記憶體胞元陣列23的製造方法的一例進行說明。圖5A至圖5H表示示出圖4A所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。圖5A至圖5H的剖面圖示出了自配線層631之上起較第二層更靠上方且較接觸插頭639更靠下方。
以下，作為配線層631、配線層632、配線層633的形成方法，對使用如下方法的情況進行說明：於在犧牲層上形成相當於配線層631、配線層632、配線層633的結構後，將犧牲層去除並置換為導電材料的方法(以下，表述為「替換」)。
首先，藉由化學氣相沈積(Chemical Vapor Deposition，CVD)等，於半導體基板71上交替積層絕緣層及與配線層633對應的4層犧牲層。接著，交替積層絕緣層及與配線層632對應的8層犧牲層。接著，交替積層絕緣層651及與配線層631對應的4層犧牲層631a。犧牲層631a中使用與對應於絕緣層651的濕式蝕刻的選擇比高的材料。例如，於由氧化矽膜形成絕緣層651的情況下，犧牲層631a中使用氮化矽膜。
接著，形成記憶體柱MP。具體而言，首先，於最上層的絕緣層651的上表面形成硬遮罩，並將記憶體柱MP形成區域 的硬遮罩去除。即，以絕緣層651僅於記憶體柱MP的形成區域露出的方式對硬遮罩進行圖案化。接著，使用各向異性蝕刻，形成貫穿16層犧牲層631a及絕緣層、底面到達作為源極線的半導體基板71的深孔(孔)。於將硬遮罩清除之後，依次積層區塊絕緣膜635、電荷蓄積層636及穿隧絕緣膜637。
繼而，使用各向異性蝕刻等將最上層的絕緣層651、孔底面的區塊絕緣膜635、電荷蓄積層636及穿隧絕緣膜637去除，於孔的底面使半導體基板71露出。藉由CVD等在整個面依序堆積多晶矽膜與氧化矽膜，且將半導體柱638與芯層638a埋入孔內，藉此形成圖5A所示的結構。
繼而，進行回蝕(不使用硬遮罩而藉由各向異性蝕刻對露出至上表面的部分進行整面蝕刻)，並將最上層的絕緣層651及記憶體柱MP的上表面的氧化矽膜去除，藉此形成圖5B所示的結構。
繼而，進行替換。具體而言，藉由各向異性蝕刻於規定的場所對底面到達半導體基板71的狹縫SL進行加工。接著，藉由濕式蝕刻，自狹縫SL去除犧牲層631a，而形成空隙。於空隙中埋入導電體膜(例如鎢)之後，將形成於狹縫SL內及最上層的絕緣層651上的導電體膜去除，而形成配線層631、配線層632、配線層633。然後，將絕緣層645埋入狹縫SL中。藉此，完成替換，完成成為選擇閘極線SGD的配線層631、成為字元線WL的配線層632及成為選擇閘極線SGS的配線層633的形成，從而形 成圖5C所示的結構。
如上所述，區塊BLK例如包括四個串單元(SU0~SU3)。各串單元SU0~SU3藉由絕緣層SHE而被分離。絕緣層SHE延伸設置至構成選擇閘極線SGD的四個配線層631而將各串單元SU0~SU3相互分離。絕緣層SHE是於替換後將配線層631切斷而生成。
繼而，形成接觸插頭639。首先，藉由利用CVD等在整個上表面堆積絕緣層652，而形成圖5D所示的結構。絕緣層652例如由120nm厚的氧化矽膜形成。
繼而，於絕緣層652的上表面形成硬遮罩653。然後，將接觸插頭639形成區域的硬遮罩653去除。即，藉由以絕緣層652僅於接觸插頭639形成區域露出的方式對硬遮罩653進行圖案化，而形成圖5E的結構。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653的區域的絕緣層652及芯層638a蝕刻至較最上層的配線層631的上表面低規定距離的位置為止，從而形成接觸孔。藉由灰化或濕式蝕刻等將硬遮罩653去除，藉此形成圖5E所示的結構。
繼而，藉由CVD等將導電體膜639a(例如鈦/氮化鈦)及導電體膜639b(例如鎢)埋入接觸孔中，藉此形成圖5G所示的結構。
最後，藉由化學機械研磨(Chemical Mechanical Polishing，CMP)將形成於最上層的絕緣層652上的導電體膜639a 及導電體膜639b去除，從而形成接觸插頭639。藉由執行以上的程序，形成圖5H所示的結構。
繼而，於接觸插頭639的上層形成配線層643，從而形成圖4A所示的結構。
接著，對圖4A所示的記憶體胞元陣列23的製造方法的另一例進行說明。圖6A至圖6L表示示出圖4A所示的記憶體胞元陣列的製造步驟的另一例的記憶體胞元陣列的剖面圖。
首先，藉由與所述圖5A相同的製造方法，將半導體柱638與芯層638a埋入至孔內，藉此形成圖6A所示的結構。
繼而，進行回蝕，將最上層的絕緣層651及記憶體柱MP的上表面的氧化矽膜去除，藉此形成圖6B所示的結構。
繼而，於記憶體柱MP及絕緣層651的上表面形成硬遮罩653a。然後，將接觸插頭639形成區域的硬遮罩653a去除。即，以芯層638a僅於接觸插頭639形成區域中露出的方式對硬遮罩653a進行圖案化，藉此形成圖6C的結構。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653a的芯層638a蝕刻至較最上層的犧牲層631a的上表面低規定距離的位置為止，而形成接觸孔，藉此形成圖6D的結構。
繼而，藉由灰化或濕式蝕刻等將硬遮罩653a去除，將導電體膜639a(例如，鈦/氮化鈦)與導電體膜639b(例如鎢)埋入接觸孔中，藉此形成圖6E所示的結構。
繼而，藉由CMP將記憶體柱MP及形成於最上層的絕 緣層651上的導電體膜639a、導電體膜639b去除，藉此形成圖6F所示的結構。繼而，進行替換，形成配線層631、配線層632、配線層633，從而形成圖6G所示的結構。
繼而，藉由CVD等在整個上表面堆積絕緣層652，藉此形成圖6H所示的結構。繼而，於絕緣層652的上表面形成硬遮罩653b。然後，將接觸插頭639形成區域的硬遮罩653b去除。即，以絕緣層652僅於接觸插頭639形成區域中露出的方式對硬遮罩653b進行圖案化，藉此形成圖61所示的結構。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653b的區域的絕緣層652蝕刻至導電體膜639a及導電體膜639b的上表面為止，從而形成接觸孔。藉由灰化或濕式蝕刻等將硬遮罩653b去除，藉此形成圖6J所示的結構。
繼而，藉由CVD等將導電體膜639c(例如鈦/氮化鈦)及導電體膜639d(例如鎢)埋入接觸孔中，藉此形成圖6K所示的結構。
最後，藉由CMP將形成於最上層的絕緣層652上的導電體膜639c及導電體膜639d去除，從而形成接觸插頭639。藉由執行以上的程序，形成圖6L所示的結構。
接著，對圖4B所示的記憶體胞元陣列23的製造方法的一例進行說明。圖7A至圖7L表示示出圖4B所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
首先，藉由與所述圖5A相同的製造方法，將半導體柱 638與芯層638a埋入至孔內，藉此形成圖7A所示的結構。
繼而，進行回蝕，將最上層的絕緣層651及記憶體柱MP的上表面的氧化矽膜去除，藉此形成圖7B所示的結構。
繼而，於記憶體柱MP及絕緣層651的上表面形成硬遮罩653a。然後，將接觸插頭639形成區域的硬遮罩653a去除。即，以芯層638a僅於接觸插頭639形成區域中露出的方式對硬遮罩653a進行圖案化，藉此形成圖7C的結構。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653a的芯層638a蝕刻至較自上起第二層的犧牲層631a的下表面低規定距離的位置為止，而形成孔，藉此形成圖7D的結構。
繼而，藉由CVD等在整個面上堆積多晶矽膜660，並將多晶矽膜660埋入孔內，藉此形成圖7E的結構。
繼而，進行回蝕，將最上層的絕緣層651及記憶體柱MP的上表面的多晶矽膜660去除，藉此形成圖7F所示的結構。
繼而，進行替換，形成配線層631、配線層632、配線層633，藉此形成圖7G所示的結構。
繼而，形成接觸插頭639。首先，藉由CVD等在整個上表面堆積絕緣層652，藉此形成圖7H所示的結構。
繼而，於絕緣層652的上表面形成硬遮罩653b。然後，將接觸插頭639形成區域的硬遮罩653b去除。即，以絕緣層652僅於接觸插頭639形成區域中露出的方式對硬遮罩653b進行圖案化，藉此形成圖7I所示的結構。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653b的區域的絕緣層652、半導體柱638及多晶矽膜660蝕刻至較最上層的配線層631的上表面低規定距離的位置為止，而形成接觸孔。藉由灰化或濕式蝕刻等將硬遮罩653b去除，藉此形成圖7J所示的結構。
繼而，藉由CVD等將導電體膜639a(例如，鈦/氮化鈦)與導電體膜639b(例如，鎢)埋入接觸孔中，藉此形成圖7K所示的結構。
最後，藉由CMP將形成於最上層的絕緣層652上的導電體膜639a及導電體膜639b去除，而形成接觸插頭639。藉由執行以上的程序，形成圖7L所示的結構。
接著，對圖4C所示的記憶體胞元陣列23的製造方法的一例進行說明。圖8A至8D表示示出圖4C所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
再者，關於圖4C所示的記憶體胞元陣列的製造步驟，至中途的製造步驟(圖7A至圖7H)為止與圖4B所示的記憶體胞元陣列的製造步驟相同。首先，藉由圖7A至圖7H的製造方法，於整個上表面堆積絕緣層652。
繼而，於絕緣層652的上表面形成硬遮罩653c。然後，將接觸插頭639形成區域的硬遮罩653c去除。即，以絕緣層652僅於接觸插頭639形成區域中露出的方式對硬遮罩653c進行圖案化，藉此形成圖8A所示的結構。未形成硬遮罩653c的區域較圖 71所示的未形成硬遮罩653b的區域更小。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653c的區域的絕緣層652及多晶矽膜660蝕刻至較最上層的配線層631的上表面低規定距離的位置為止，而形成接觸孔。藉由灰化或濕式蝕刻等將硬遮罩653c去除，藉此形成圖8B所示的結構。
繼而，藉由CVD等將導電體膜639a(例如，鈦/氮化鈦)與導電體膜639b(例如，鎢)埋入接觸孔中，藉此形成圖8C所示的結構。
最後，藉由CMP將形成於最上層的絕緣層652上的導電體膜639a及導電體膜639b去除，而形成接觸插頭639。藉由執行以上的程序，形成圖8D所示的結構。
接著，對圖4D所示的記憶體胞元陣列23的製造方法的一例進行說明。圖9A至圖9D表示示出圖4D所示的記憶體胞元陣列的製造步驟的一例的記憶體胞元陣列的剖面圖。
再者，關於圖4D所示的記憶體胞元陣列的製造步驟，至中途的製造步驟(圖5A至圖5D)為止與圖4A所示的記憶體胞元陣列的製造步驟相同。首先，藉由圖5A至圖5D的製造方法，於整個上表面堆積絕緣層652。
繼而，於絕緣層652的上表面形成硬遮罩653d。然後，將接觸插頭639形成區域的硬遮罩653d去除。即，以絕緣層652僅於接觸插頭639形成區域中露出的方式對硬遮罩653d進行圖案化，藉此形成圖9A所示的結構。未形成硬遮罩653d的區域較圖 5E所示的未形成硬遮罩653的區域更大。
繼而，藉由各向異性蝕刻，將未形成硬遮罩653d的區域的絕緣層652、半導體柱638及芯層638a蝕刻至較最上層的配線層631的上表面低規定距離的位置為止，而形成接觸孔。藉由灰化或濕式蝕刻等將硬遮罩653d去除，藉此形成圖9B所示的結構。
繼而，藉由CVD等將導電體膜639a(例如，鈦/氮化鈦)與導電體膜639b(例如，鎢)埋入接觸孔中，藉此形成圖9C所示的結構。
最後，藉由CMP將形成於最上層的絕緣層652上的導電體膜639a及導電體膜639b去除，而形成接觸插頭639。藉由執行以上的順序，形成圖9D所示的結構。
此處，對應用了所述製造製程的高積體化結構進行說明。
圖10是對圖4A~圖4D所示的記憶體胞元陣列的絕緣層SHE的加工形狀的一例進行說明的俯視圖。再者，圖10示出了串單元SU0及串單元SU1的一部分區域。圖11是示出應用了實施方式的製造製程的高積體化結構的一例的俯視圖及剖面圖。圖12是示出應用了實施方式的製造製程的高積體化結構的另一例的俯視圖及剖面圖。
如圖10所示，於串單元SU0及串單元SU1配置有多個記憶體柱MP。各記憶體柱MP藉由各接觸插頭702與各位元線 BL連接。並且，串單元SU0與串單元SU1由形成於記憶體柱MP上的絕緣層SHE分離。
圖11所示的結構中，於藉由替換而形成配線層631之後，將形成有絕緣層SHE的配線層631及與形成有絕緣層SHE的區域鄰接的記憶體柱MP的側面消除。其後，藉由照像雕刻製程(Photo Engraving Process，PEP)等生成接觸插頭639。另外，於圖11所示的結構中，配線層631的D1方向上的寬度較配線層632的D1方向上的寬度更窄。
半導體柱638具有在與第一方向(D3方向)相交的第二方向(D1方向)上排列的第一半導體區域638A及第二半導體區域638B。第一半導體區域638A的上表面較第二半導體區域638B的上表面更低。
圖12所示的結構中，於藉由多晶矽膜生成作為選擇閘極線SGD發揮功能的配線層631A之後，對絕緣層SHE進行加工。然後，於對絕緣層SHE進行加工後，生成記憶體柱MP。因此，殘留有與絕緣層SHE鄰接的記憶體柱MP。另外，於圖12所示的結構中，配線層631A的D1方向上的寬度較配線層632的D1方向上的寬度更窄。
半導體柱638具有在與第一方向(D3方向)相交的第二方向(D1方向)上排列的第一半導體區域638A及第二半導體區域638B。第一半導體區域638A不與配線層631A相向，第二半導體區域638B與配線層631A相向。
圖10所示的結構中，藉由絕緣層SHE切削了上部的記憶體柱MP無法與各位元線BL連接。
另一方面，圖11及圖12所示的結構中，與絕緣層SHE鄰接的記憶體柱MP亦可與各位元線BL連接，從而可實現高積體化。
雖然對本發明的若干實施方式進行了說明，但該些實施方式是作為一例而示出，並不意圖限定發明的範圍。該些新穎的實施方式能夠以其他各種形態實施，可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，並且包含於申請專利範圍所記載的發明及其均等的範圍中。
71:半導體基板
631、632、633、643:配線層
634、MP:記憶體柱
635:區塊絕緣膜
636:電荷蓄積層
637:穿隧絕緣膜
638:半導體柱
638a:芯層
639:接觸插頭
645、SHE:絕緣層
BL:位元線
D1、D2、D3:方向
MT0~MT7:記憶體胞元電晶體
NS:NAND串
SGD、SGS:選擇閘極線
SL:狹縫
ST1、ST2:選擇閘極電晶體
WL0~WL7:字元線

Claims (15)

  1. 一種半導體記憶裝置，包括：第一配線；第二配線，相對於所述第一配線而設置於第一方向的上方；記憶體柱，沿所述第一方向貫穿所述第一配線及第二配線的至少一部分；半導體層，設置於所述記憶體柱的內部且沿所述第一方向延伸；以及接觸插頭，以其下表面設置於所述記憶體柱的內部、所述下表面於較所述第二配線的上表面更靠下側處與所述半導體層相接的方式設置，且由金屬材料構成。
  2. 如請求項1所述的半導體記憶裝置，更包括設置於所述半導體層的內側面的芯部絕緣層，所述接觸插頭的下表面與所述芯部絕緣層的上表面相接。
  3. 如請求項1所述的半導體記憶裝置，更包括設置於所述半導體層的內側面的芯部絕緣層，所述半導體層具有：第一半導體層，設置於所述芯部絕緣層的上表面；及第二半導體層，以覆蓋所述芯部絕緣層及所述第一半導體層的側面的方式設置，所述接觸插頭的下表面與所述第一半導體層及所述第二半導體層的上表面相接。
  4. 如請求項1所述的半導體記憶裝置，更包括設置於 所述半導體層的內側面的芯部絕緣層，所述半導體層具有：第一半導體層，設置於所述芯部絕緣層的上表面；及第二半導體層，以覆蓋所述芯部絕緣層、所述第一半導體層、所述接觸插頭的側面的方式設置，所述接觸插頭的下表面與所述第一半導體層的上表面相接。
  5. 如請求項1所述的半導體記憶裝置，更包括設置於所述半導體層的內側面的芯部絕緣層，所述接觸插頭的下表面與所述芯部絕緣層及所述半導體層的上表面相接。
  6. 如請求項1所述的半導體記憶裝置，更包括相對於所述第二配線而設置於第一方向的上方的第三配線，所述接觸插頭與所述第三配線電性連接。
  7. 如請求項1所述的半導體記憶裝置，更包括相對於所述第二配線而設置於第一方向的上方的第三配線，所述接觸插頭的上表面與所述第三配線相接。
  8. 如請求項1所述的半導體記憶裝置，其中，所述半導體層具有在與所述第一方向相交的第二方向上排列的第一半導體區域及第二半導體區域，所述第一半導體區域的上表面較所述第二半導體區域的上表面更低。
  9. 如請求項1所述的半導體記憶裝置，其中，所述半導體層具有在與所述第一方向相交的第二方向上排列的第一半導體區域及第二半導體區域，所述第一半導體區域不與所述第二配 線相向，所述第二半導體區域與所述第二配線相向。
  10. 如請求項1所述的半導體記憶裝置，其中，於與所述第一方向相交的第二方向上，所述第二配線的寬度較所述第一配線的寬度更窄。
  11. 如請求項1所述的半導體記憶裝置，其中，所述接觸插頭包含鎢。
  12. 如請求項1所述的半導體記憶裝置，其中，所述第二配線於所述第一方向上具有多條配線，且以所述接觸插頭的所述下表面於較所述多條配線中的最靠下的配線的下表面更靠上側處與所述半導體層相接的方式設置。
  13. 如請求項1所述的半導體記憶裝置，其中，與所述接觸插頭相接的區域的所述半導體層實質上不含成為摻雜劑的雜質。
  14. 如請求項1所述的半導體記憶裝置，其中，所述半導體層中，與所述接觸插頭相接的區域及與所述第一配線相向的區域的摻雜劑雜質濃度為檢測極限以下。
  15. 一種半導體記憶裝置的製造方法，其中，於與基板正交的第一方向的上方形成第一配線，形成沿所述第一方向貫穿所述第一配線的至少一部分的記憶體柱，於所述記憶體柱的內部形成沿所述第一方向延伸的半導體層， 形成由金屬材料構成的接觸插頭，其下表面於所述記憶體柱的內部在較所述第一配線的上表面更靠下側處與所述半導體層相接。
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