CN116867284A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

Info

Publication number
CN116867284A
CN116867284A CN202210693507.4A CN202210693507A CN116867284A CN 116867284 A CN116867284 A CN 116867284A CN 202210693507 A CN202210693507 A CN 202210693507A CN 116867284 A CN116867284 A CN 116867284A
Authority
CN
China
Prior art keywords
wiring
semiconductor
contact plug
memory
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210693507.4A
Other languages
English (en)
Inventor
一木伸仁
中塚圭祐
荒井伸也
坂田晃一
桥本晋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN116867284A publication Critical patent/CN116867284A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供能够增加数据擦除时的空穴的供给量的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备第一布线、第二布线、存储柱、半导体层和接触插塞。第二布线相对于第一布线设置在第一方向上的上方。存储柱在第一方向上贯通第一布线及第二布线的至少一部分。半导体层设置在存储柱的内部，在第一方向上延伸。接触插塞以使其下表面设置在存储柱的内部、且下表面在比第二布线的上表面更靠下侧的位置与半导体层接触的方式设置，且接触插塞包含金属。

Description

半导体存储装置及半导体存储装置的制造方法
相关申请
本申请享有以日本专利申请2022-48800号(申请日：2022年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
作为半导体存储装置，已知有NAND闪速存储器。近年来，对于半导体存储装置而言，随着高层叠化，数据擦除时所需的空穴的量增加。
发明内容
本实施方式提供能够增加数据擦除时的空穴的供给量的半导体存储装置及半导体存储装置的制造方法。
本实施方式的半导体存储装置具备第一布线、第二布线、存储柱、半导体层和接触插塞。第二布线相对于第一布线设置在第一方向上的上方。存储柱在第一方向上贯通第一布线及第二布线的至少一部分。半导体层设置在存储柱的内部，在第一方向上延伸。接触插塞以使其下表面设置在存储柱的内部、且下表面在比第二布线的上表面更靠下侧的位置与半导体层接触的方式设置，且接触插塞包含金属。
附图说明
图1是示出使用实施方式所涉及的半导体存储装置的存储系统的构成例的框图。
图2是示出实施方式所涉及的非易失性存储器的构成例的框图。
图3是示出三维构造的存储单元阵列的区块的构成例的图。
图4A是三维构造的存储单元阵列的一部分区域的截面图。
图4B是三维构造的存储单元阵列的一部分区域的另一截面图。
图4C是三维构造的存储单元阵列的一部分区域的另一截面图。
图4D是三维构造的存储单元阵列的一部分区域的另一截面图。
图5A～图5H是示出图4A所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
图6A～图6L是示出图4A所示的存储单元阵列的制造工序的另一例的存储单元阵列的截面图。
图7A～图7L是示出图4B所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
图8A～图8D是示出图4C所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
图9A～图9D是示出图4D所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
图10是说明图4A～D所示的存储单元阵列的绝缘层SHE的加工形状的一例的俯视图。
图11是示出应用了实施方式的制造工艺的高集成化构造的一例的俯视图及截面图。
图12是示出应用了实施方式的制造工艺的高集成化构造的另一例的俯视图及截面图。
具体实施方式
下面，参照附图对实施方式进行说明。
(第一实施方式)
(1.构成)
(1-1.存储系统的构成)
图1是示出使用实施方式所涉及的半导体存储装置的存储系统的构成例的框图。实施方式的存储系统具备存储器控制器1和作为半导体存储装置的非易失性存储器2。存储系统能够与主机连接。主机例如是个人计算机、便携终端等。
非易失性存储器2是非易失性地存储数据的存储器，例如包括NAND存储器(NAND闪速存储器)。非易失性存储器2例如是具有每个存储单元能够存储3bit的存储单元的NAND存储器，即3bit/Cell(TLC：Triple Level Cell)的NAND存储器。另外，非易失性存储器2也可以是1bit/Cell、2bit/Cell或4bit/Cell以上的能够存储多位的NAND存储器。另外，非易失性存储器2通常由多个存储器芯片构成。
存储器控制器1按照来自主机的写入请求而控制向非易失性存储器2进行的数据写入。另外，存储器控制器1按照来自主机的读取请求而控制从非易失性存储器2进行的数据读取。在存储器控制器1与非易失性存储器2之间，进行芯片使能信号/CE、就绪/忙信号/RB、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、作为数据的信号DQ＜7:0＞、数据选通信号DQS、/DQS的各信号的收发。
在开头附有记号“/”的信号表示低态有效或负逻辑。即，未在开头附有记号“/”的信号在“H”电平时变为有效，与此相对，在开头附有记号“/”的信号在“L”电平时变为有效。
例如，非易失性存储器2和存储器控制器1分别形成为半导体芯片(以下也简称为“芯片”)。
芯片使能信号/CE是用于选择非易失性存储器2的特定的存储器芯片，并使其激活的信号。就绪/忙信号/RB是用于表示非易失性存储器2是就绪状态(能够接受来自外部的命令的状态)还是忙状态(不能接受来自外部的命令的状态)的信号。存储器控制器1通过接收信号R/B，能够知晓非易失性存储器2的状态。命令锁存使能信号CLE是表示信号DQ＜7:0＞为命令这一内容的信号。命令锁存使能信号CLE使得能够将作为信号DQ发送的命令锁存到非易失性存储器2的被选择的存储器芯片中的命令寄存器中。地址锁存使能信号ALE是表示信号DQ＜7:0＞为地址这一内容的信号。地址锁存使能信号ALE使得能够将作为信号DQ发送的地址锁存到非易失性存储器2的被选择的存储器芯片中的地址寄存器中。写使能信号/WE是用于将接收到的信号取入到非易失性存储器2中的信号，每当通过存储器控制器1接收到命令、地址以及数据时都被赋活。在写使能信号/WE为“L(Low)”电平的期间，指示非易失性存储器2取入信号DQ＜7:0＞。
读使能信号RE、/RE是用于使存储器控制器1从非易失性存储器2读取数据的信号。例如，用于控制输出信号DQ＜7:0＞时的非易失性存储器2的动作定时。写保护信号/WP是用于向非易失性存储器2指示数据写入及擦除的禁止的信号。信号DQ＜7:0＞是在非易失性存储器2与存储器控制器1之间收发的数据的实体，包括命令、地址以及数据。数据选通信号DQS、/DQS是用于控制信号DQ＜7:0＞的输入输出的定时的信号。
存储器控制器1具备RAM(Random Access Memory)11、处理器12、主机接口13、ECC(Error Check and Correct)电路14以及存储器接口15。RAM 11、处理器12、主机接口13、ECC电路14以及存储器接口15通过内部总线16相互连接。
主机接口13将从主机接收到的请求、用户数据(写入数据)等向内部总线16输出。另外，主机接口13将从非易失性存储器2读取的用户数据、来自处理器12的响应等向主机发送。
存储器接口15根据处理器12的指示，控制向非易失性存储器2写入用户数据等的处理以及从非易失性存储器2读取用户数据等的处理。
处理器12对存储器控制器1进行综合控制。处理器12例如是CPU(CentralProcessing Unit)、MPU(Micro Processing Unit)等。处理器12在经由主机接口13从主机接收到请求的情况下，进行按照该请求的控制。例如，处理器12按照来自主机的请求，指示存储器接口15向非易失性存储器2写入用户数据以及奇偶校验位。另外，处理器12按照来自主机的请求，指示存储器接口15从非易失性存储器2读取用户数据以及奇偶校验位。
处理器12针对存储在RAM 11中的用户数据，确定非易失性存储器2上的存储区域(存储器区域)。用户数据经由内部总线16存储在RAM 11中。处理器12对作为写入单位的页单位的数据(页数据)实施存储器区域的确定。在本说明书中，将非易失性存储器2的1页中存储的用户数据定义为单元数据。单元数据通常通过ECC电路14进行编码，作为码字存储在非易失性存储器2中。在本实施方式中，编码不是必需的。存储器控制器1也可以将单元数据不进行编码地存储在非易失性存储器2中，但在图1中，作为一个构成例示出了进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，可以基于1个单元数据生成1个码字，也可以基于分割单元数据而得的分割数据生成1个码字。另外，也可以使用多个单元数据生成1个码字。
处理器12针对每个单元数据确定写入目的地的非易失性存储器2的存储器区域。非易失性存储器2的存储器区域被分配有物理地址。处理器12使用物理地址来管理单元数据的写入目的地的存储器区域。处理器12指定所确定的存储器区域(物理地址)而指示存储器接口15向非易失性存储器2写入用户数据。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址之间的对应。处理器12在接收到来自主机的包含逻辑地址的读取请求的情况下，确定与逻辑地址对应的物理地址，指定物理地址而指示存储器接口15读取用户数据。
ECC电路14对存储在RAM 11中的用户数据进行编码，生成码字。另外，ECC电路14对从非易失性存储器2读取的码字进行解码。
RAM 11在将从主机接收到的用户数据存储到非易失性存储器2之前暂时存储这些用户数据，或者在将从非易失性存储器2读取的数据发送到主机之前暂时存储这些用户数据。RAM 11例如是SRAM(Static Random Access Memory)、DRAM(Dynamic Random AccessMemory)等通用存储器。
在图1中示出了存储器控制器1分别具备ECC电路14和存储器接口15的构成例。然而，ECC电路14也可以内置于存储器接口15中。另外，ECC电路14也可以内置于非易失性存储器2中。
在从主机接收到写入请求的情况下，存储系统如下地动作。处理器12将成为写入对象的数据暂时存储在RAM 11中。处理器12读取存储在RAM 11中的数据，并将其输入到ECC电路14中。ECC电路14对输入的数据进行编码，并将码字输入到存储器接口15中。存储器接口15将输入的码字写入非易失性存储器2。
在从主机接收到读取请求的情况下，存储系统如下地动作。存储器接口15将从非易失性存储器2读取的码字输入到ECC电路14。ECC电路14对输入的码字进行解码，并将解码后的数据存储在RAM 11中。处理器12将存储在RAM 11中的数据经由主机接口13发送到主机。
(1-2.非易失性存储器的构成)
图2是示出实施方式所涉及的非易失性存储器的构成例的框图。非易失性存储器2具备逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压生成电路28、输入输出用焊盘组32、逻辑控制用焊盘组33以及电源输入用端子组34。
存储单元阵列23具备多个区块BLK。多个区块BLK中的每一个具备多个存储单元晶体管(存储单元)。在存储单元阵列23中，为了控制施加在存储单元晶体管上的电压，配设有多个位线、多个字线以及源极线等。关于区块BLK的具体构成，在后面进行叙述。
输入输出用焊盘组32为了与存储器控制器1之间进行包含数据的各信号的收发，具备与信号DQ＜7:0＞以及数据选通信号DQS、/DQS对应的多个端子(焊盘)。
逻辑控制用焊盘组33为了与存储器控制器1之间进行各信号的收发，具备与芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP、以及就绪/忙信号/RB对应的多个端子(焊盘)。
电源输入用端子组34为了从外部向非易失性存储器2供给各种动作电源，具备输入电源电压Vcc、VccQ、Vpp和接地电压Vss的多个端子。电源电压Vcc是作为动作电源的通常从外部提供的电路电源电压，例如被输入3.3V左右的电压。电源电压VccQ例如被输入1.2V的电压。电源电压VccQ在存储器控制器1与非易失性存储器2之间收发信号时使用。
电源电压Vpp是比电源电压Vcc高的电源电压，例如被输入12V的电压。在向存储单元阵列23写入数据或从存储单元阵列23擦除数据时，需要20V左右的高电压。此时，相比于利用电压生成电路28的升压电路对约3.3V的电源电压Vcc进行升压，对约12V的电源电压Vpp进行升压更能够快速且低功耗地生成期望的电压。电源电压Vcc是标准性地供给到非易失性存储器2的电源，电源电压Vpp例如是根据使用环境而追加性、任意性地供给的电源。
逻辑控制电路21和输入输出电路22经由NAND总线连接到存储器控制器1。输入输出电路22经由NAND总线与存储器控制器1之间收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路21经由NAND总线从存储器控制器1接收外部控制信号(例如芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号RE、/RE、以及写保护信号/WP)。另外，逻辑控制电路21经由NAND总线向存储器控制器1发送就绪/忙信号/RB。
输入输出电路22在与存储器控制器1之间收发信号DQ＜7:0＞以及数据选通信号DQS、/DQS。输入输出电路22将信号DQ＜7:0＞内的命令以及地址传送到寄存器26。另外，输入输出电路22在与感测放大器24之间收发写入数据以及读取数据。
寄存器26具备命令寄存器、地址寄存器以及状态寄存器等。命令寄存器暂时保持命令。地址寄存器暂时保持地址。状态寄存器暂时保持非易失性存储器2的动作所需的数据。寄存器26例如由SRAM构成。
作为控制部的定序器27从寄存器26接收命令，按照基于该命令的序列来控制非易失性存储器2。
电压生成电路28从非易失性存储器2的外部接收电源电压，使用该电源电压生成写入动作、读取动作以及擦除动作所需的多个电压。电压生成电路28将生成的电压供给至存储单元阵列23、感测放大器24以及行解码器25等。
行解码器25从寄存器26接收行地址，对该行地址进行解码。行解码器25根据解码后的行地址进行字线的选择动作。然后，行解码器25将写入动作、读取动作以及擦除动作所需的多个电压传送至所选择的区块。
感测放大器24从寄存器26接收列地址，对该列地址进行解码。感测放大器24具有感测放大器单元组24A和数据寄存器24B。感测放大器单元组24A与各位线连接，根据解码后的列地址选择某个位线。另外，感测放大器单元组24A在读取数据时，对从存储单元晶体管读取至位线的数据进行检测和放大。另外，感测放大器单元组24A在写入数据时，将写入数据传送至位线。
数据寄存器24B在读取数据时，暂时保持由感测放大器单元组24A检测到的数据，并向输入输出电路22串行地传送该数据。另外，数据寄存器24B在写入数据时，暂时保持从输入输出电路22串行地传送来的数据，并向感测放大器单元组24A传送该数据。数据寄存器24B由SRAM等构成。
(1-3.存储单元阵列的区块构成)
图3是示出三维构造的存储单元阵列的区块的构成例的图。图3示出构成存储单元阵列23的多个区块中的一个区块BLK。存储单元阵列23的其他区块也具有与图3相同的构成。
如图所示，区块BLK例如包含4个串单元(SU0～SU3)。另外，每个串单元SU包含多个NAND串NS。每个NAND串NS包含8个存储单元晶体管MT(MT0～MT7)和选择栅极晶体管ST1、ST2。存储单元晶体管MT具备栅极和电荷储存层，非易失性地保持数据。另外，为了方便起见，NAND串NS中包含的存储单元晶体管MT的个数设为8个，但也可以是更多个。
选择栅极晶体管ST1、ST2在电路上示出为一个晶体管，但在构造上也可以与存储单元晶体管MT相同。另外，例如也可以分别使用多个选择栅极晶体管作为选择栅极晶体管ST1、ST。进一步地，也可以在存储单元晶体管MT与选择栅极晶体管ST1、ST2之间设置虚设单元晶体管。
存储单元晶体管MT以在选择栅极晶体管ST1、ST2之间串联连接的方式配置。一端侧的存储单元晶体管MT7与选择栅极晶体管ST1连接，另一端侧的存储单元晶体管MT0与选择栅极晶体管ST2连接。
串单元SU0～SU3的各个选择栅极晶体管ST1的栅极分别与选择栅极线SGD0～SGD3(以下，在不需要区分它们的情况下称为选择栅极线SGD)连接。另一方面，选择栅极晶体管ST2的栅极在位于同一区块BLK内的多个串单元SU之间共通连接到同一选择栅极线SGS。另外，位于同一区块BLK内的存储单元晶体管MT0～MT7的栅极分别与字线WL0～WL7共通连接。即，字线WL0～WL7及选择栅极线SGS在同一区块BLK内的多个串单元SU0～SU4之间共通地连接，与此相对，选择栅极线SGD即使在同一区块BLK内也针对每一串单元SU0～SU3而独立。
构成NAND串NS的存储单元晶体管MT0～MT7的栅极分别与字线WL0～WL7连接。在区块BLK内，位于同一行的存储单元晶体管MTi的栅极与同一字线WLi连接。另外，在以下的说明中，有时将NAND串NS简称为“串”。
各NAND串NS与对应的位线连接。因此，各存储单元晶体管MT经由NAND串NS中包含的选择栅极晶体管ST、其他存储单元晶体管MT而与位线连接。如上所述，位于同一区块BLK内的存储单元晶体管MT的数据被一并擦除。另一方面，数据的读取以及写入以存储单元组MG为单位(或以页为单位)进行。在本说明书中，将与1个字线WLi连接且属于1个串单元SU的多个存储单元晶体管MT定义为存储单元组MG。在读取动作以及写入动作时，根据物理地址，选择1根字线WLi以及1根选择栅极线SGD，从而选择存储单元组MG。
(1-4.非易失性存储器的截面构造)
接着，使用图4A说明存储单元阵列的截面构造。图4A是三维构造的存储单元阵列的一部分区域的截面图。
存储单元阵列23具有三维构造。如图4A所示，在p型阱区(P-well)上形成有多个NAND串NS。即，在p型阱区上层叠有作为选择栅极线SGS发挥作用的多个布线层633。进一步地，在其上层，层叠有作为字线WLi发挥作用的、作为第一布线的多个布线层632。进一步地，在其上层，层叠有作为选择栅极线SGD发挥作用的、作为第二布线的多个布线层631。在这些布线层631、632、633中，在D3方向上相邻的布线层之间设置有未图示的绝缘层。另外，将1个区块BLK中包含的多个串单元SU隔开的绝缘层SHE在D2方向上延伸而形成。绝缘层SHE在D3方向上延伸设置到构成选择栅极线SGD的多个布线层631为止，将各串单元SU相互隔开。通过这样的构成，在图4A所示的构造中，布线层631的D1方向的宽度比布线层632的D1方向的宽度窄。另外，在图4A中，为了方便起见，示出了作为字线WLi发挥作用的布线层632层叠有8层的构造，但也可以层叠更多层的布线层632。
并且，形成有贯通这些布线层631、632、633而到达p型阱区的存储器柱634。在存储器柱634的侧面依次形成有阻挡绝缘膜635、电荷储存层636以及隧道绝缘膜637，进一步地，在存储器柱634内埋入有半导体柱638。半导体柱638例如由多晶硅构成，在NAND串NS中包含的存储单元晶体管MT以及选择栅极晶体管ST1以及ST2的动作时作为形成有沟道的区域发挥作用。例如，存储器柱634与布线层631相交的部分作为选择栅极晶体管ST1发挥作用。存储器柱634与布线层633相交的部分作为选择栅极晶体管ST2发挥作用。存储器柱634与各个布线层632相交的部分作为存储单元晶体管(存储单元)MT发挥作用。
进一步地，在半导体柱638的内部埋入有芯层(芯部绝缘层)638a。芯层638a的上表面形成于在D3方向上比最上层的布线层631(第二布线层)的上表面低规定距离的位置。另外，芯层638a的上表面与接触插塞639的下表面接触。即，接触插塞639的下表面以与芯层638a的上表面接触的方式，形成于在D3方向上比最上层的布线层631的上表面低规定距离的位置。另外，接触插塞639的下表面也可以形成为在比多个布线层631中的最下方的布线层631的下表面更靠上侧的位置与半导体柱638接触。芯层638a构成绝缘层，半导体柱638构成半导体层。
阻挡绝缘膜635、隧道绝缘膜637、芯层638a以及绝缘层642例如由硅氧化膜形成。电荷储存层636例如由硅氮化膜形成。
在存储器柱634的上表面的上层，隔着绝缘层设置有布线层643。作为在D1方向上延伸的第三布线的布线层643形成为带状，与位线BL对应。多个布线层643在D2方向上隔开间隔地排列。
接触插塞639以如下方式设置：在存储柱634内，下表面与芯层638a的上表面接触，侧面与半导体柱638接触。接触插塞639所接触的区域的半导体柱638实质上不含有作为掺杂剂的杂质(例如磷(P)、砷(As)、硼(B)等)。即，半导体柱638的与接触插塞639接触的区域以及与布线层632相对的区域的掺杂杂质浓度在检测界限以下。作为掺杂杂质浓度的测定方法，例如使用能量分散型X射线光谱法(TEM-EDX：Energy Dispersive X-raySpectroscopy)。接触插塞639例如由钨等金属形成，将半导体柱638与布线层643电连接。具体而言，布线层643经由接触插塞639与对应于每个串单元SU的1个存储器柱634的半导体柱638电连接。
通过以上的构成，在层叠有作为选择栅极线SGD发挥作用的布线层631的区域中，连接由金属材料构成的接触插塞639和形成有沟道的半导体柱638而供给空穴(hole)。空穴在接触插塞639与半导体柱638的界面处产生。
另外，空穴在接触插塞639与形成有沟道的半导体柱638的界面处产生。因此，如图4B所示，也可以是在芯层638a上设置半导体柱638，并使接触插塞639的下表面与半导体柱638的上表面直接接触的构造。图4B是三维构造的存储单元阵列的一部分区域的另一截面图。
如图4B所示，在芯层638a的上表面形成有例如由多晶硅构成的半导体柱638。并且，在半导体柱638的上表面形成有接触插塞639。通过这样的构成，在接触插塞639与形成有沟道的半导体柱638的界面处产生空穴。
另外，半导体柱638、芯层638a以及接触插塞639的构造不限于图4A及图4B所示的构造。图4C及4D是三维构造的存储单元阵列的一部分区域的另一截面图。
如图4C所示，在芯层638a的上表面形成有例如由多晶硅构成的半导体柱638。并且，具有比半导体柱638的宽度窄的宽度的接触插塞639形成在存储柱MP内。即，接触插塞639的下表面及侧面与半导体柱638的上表面及侧面接触。通过这样的构成，在接触插塞639与形成有沟道的半导体柱638的界面处产生空穴。
另外，如图4D所示，具有比芯层638a的宽度宽的宽度的接触插塞639形成在存储柱MP内。即，接触插塞639的下表面与半导体柱638及芯层638a的上表面接触。通过这样的构成，在接触插塞639与形成有沟道的半导体柱638的界面处产生空穴。
(2.制造方法)
接着，对本实施方式中的存储单元阵列23的制造方法的一例进行说明。图5A至图5H是示出图4A所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。图5A至5H的截面图示出了布线层631的从上往下数第2层的上方以及接触插塞639的下方。
下面，作为布线层631、632、633的形成方法，说明使用以下方法的情况：以牺牲层形成与布线层631、632、633相当的构造后，去除牺牲层而置换为导电材料的方法(以下记为“取代”)。
首先，在半导体基板71上，通过CVD(Chemical Vapor Deposition)等，交替层叠绝缘层和与布线层633对应的4层牺牲层。接着，交替层叠绝缘层和与布线层632对应的8层牺牲层。接着，交替层叠绝缘层651和与布线层631对应的4层牺牲层631a。牺牲层631a使用对应于绝缘层651的湿法刻蚀的选择比高的材料。例如，在绝缘层651由硅氧化膜形成的情况下，牺牲层631a使用硅氮化膜。
接着，形成存储柱MP。具体而言，首先，在最上层的绝缘层651的上表面形成硬掩模，并去除存储柱MP形成区域的硬掩模。即，以仅在存储柱MP的形成区域使绝缘层651露出的方式对硬掩模进行图案形成。接着，使用各向异性蚀刻，形成贯通16层牺牲层631a和绝缘层、底面到达作为源极线的半导体基板71的深孔(孔)。在去除硬掩模之后，依次层叠阻挡绝缘膜635、电荷储存层636和隧道绝缘膜637。
接着，使用各向异性蚀刻等，去除最上层的绝缘层651、孔底面的阻挡绝缘膜635、电荷储存膜636以及隧道绝缘膜637，使半导体基板71在孔的底面露出。通过CVD等在整个面上依次沉积多晶硅膜和硅氧化膜，并在孔内埋入半导体柱638和芯层638a，从而形成图5A所示的构造。
接着，进行回蚀(不使用硬掩模，而是通过各向异性蚀刻对露出于上表面的部分进行整个面蚀刻)，去除最上层的绝缘层651以及存储柱MP的上表面的硅氧化膜，从而形成图5B所示的构造。
接着，进行取代。具体而言，通过各向异性蚀刻，在规定的场所加工底面到达半导体基板71的狭缝SL。接着，通过湿法刻蚀，从狭缝SL去除牺牲层631a，形成空隙。在空隙中埋入导电体膜(例如钨)，之后，去除形成在狭缝SL内以及最上层的绝缘层651上的导电体膜，形成布线层631、632、633。然后，在狭缝SL中埋入绝缘层645。由此，取代完成，成为选择栅极线SGD的布线层631、成为字线WL的布线层632以及成为选择栅极线SGS的布线层633的形成完成，形成图5C所示的构造。
如上所述，区块BLK例如包含4个串单元(SU0～SU3)。各串单元SU0～SU3由绝缘层SHE隔开。绝缘层SHE延伸设置到构成选择栅极线SGD的4根布线层631为止，将各串单元SU0～SU3相互隔开。绝缘层SHE是在取代之后切断布线层631而生成的。
接着，形成接触插塞639。首先，通过CVD等在整个上表面沉积绝缘层652，从而形成图5D所示的构造。绝缘层652例如由120nm厚的硅氧化膜形成。
接着，在绝缘层652的上表面形成硬掩模653。然后，去除接触插塞639形成区域的硬掩模653。即，以仅在接触插塞639形成区域使绝缘层652露出的方式对硬掩模653进行图案形成，从而形成图5E的构造。
接着，通过各向异性蚀刻，将未形成硬掩模653的区域的绝缘层652及芯层638a蚀刻到比最上层的布线层631的上表面低规定距离的位置，形成接触孔。通过灰化、湿法刻蚀等去除硬掩模653，从而形成图5F所示的构造。
接着，通过CVD等在接触孔中埋入导电体膜639a(例如钛/氮化钛)和导电体膜639b(例如钨)，从而形成图5G所示的构造。
最后，通过CMP(Chemical Mechanical Polishing)去除形成在最上层的绝缘层652上的导电体膜639a及639b，形成接触插塞639。通过执行以上的步骤，形成图5H所示的构造。
接着，在接触插塞639的上层形成布线层643，从而形成图4A所示的构造。
接着，对图4A所示的存储单元阵列23的制造方法的另一例进行说明。图6A至图6L是示出图4A所示的存储单元阵列的制造工序的另一例的存储单元阵列的截面图。
首先，通过与上述图5A相同的制造方法，在孔内埋入半导体柱638和芯层638a，从而形成图6A所示的构造。
接着，进行回蚀，去除最上层的绝缘层651及存储柱MP的上表面的硅氧化膜，从而形成图6B所示的构造。
接着，在存储柱MP及绝缘层651的上表面形成硬掩模653a。然后，去除接触插塞639形成区域的硬掩模653a。即，以仅在接触插塞639形成区域使芯层638a露出的方式对硬掩模653a进行图案形成，从而形成图6C的构造。
接着，通过各向异性蚀刻，将未形成硬掩模653a的区域的芯层638a蚀刻到比最上层的牺牲层631a的上表面低规定距离的位置，形成接触孔，从而形成图6D的构造。
接着，通过灰化、湿法刻蚀等去除硬掩模653a，在接触孔中埋入导电体膜639a(例如钛/氮化钛)和导电体膜639b(例如钨)，从而形成图6E所示的构造。
接着，通过CMP去除形成在存储柱MP及最上层的绝缘层651上的导电体膜639a、693b，从而形成图6F所示的构造。接着，进行取代，形成布线层631、632、633，从而形成图6G所示的构造。
接着，通过CVD等在整个上表面沉积绝缘层652，从而形成图6H所示的构造。接着，在绝缘层652的上表面形成硬掩模653b。然后，去除接触插塞639形成区域的硬掩模653b。即，以仅在接触插塞639形成区域使绝缘层652露出的方式对硬掩模653b进行图案形成，从而形成图6I的构造。
接着，通过各向异性蚀刻，将未形成硬掩模653b的区域的绝缘层652蚀刻至导电体膜639a及639b的上表面为止，形成接触孔。通过灰化、湿法刻蚀等去除硬掩模653b，从而形成图6J所示的构造。
接着，通过CVD等在接触孔中埋入导电体膜639c(例如钛/氮化钛)和导电体膜639d(例如钨)，从而形成图6K所示的构造。
最后，通过CMP去除形成在最上层的绝缘层652上的导电体膜639c及639d，形成接触插塞639。通过执行以上的步骤，形成图6L所示的构造。
接着，对图4B所示的存储单元阵列23的制造方法的一例进行说明。图7A至图7L是示出图4B所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
首先，通过与上述图5A相同的制造方法，在孔内埋入半导体柱638和芯层638a，从而形成图7A所示的构造。
接着，进行回蚀，去除最上层的绝缘层651及存储柱MP的上表面的硅氧化膜，从而形成图7B所示的构造。
接着，在存储柱MP及绝缘层651的上表面形成硬掩模653a。然后，去除接触插塞639形成区域的硬掩模653a。即，以仅在接触插塞639形成区域使芯层638a露出的方式对硬掩模653a进行图案形成，从而形成图7C的构造。
接着，通过各向异性蚀刻，将未形成硬掩模653a的区域的芯层638a蚀刻到比从上往下数第2层牺牲层631a的下表面低规定距离的位置，形成孔，从而形成图7D的构造。
接着，通过CVD等在整个面上沉积多晶硅膜660，并在孔内埋入多晶硅膜660，从而形成图7E的构造。
接着，进行回蚀，去除最上层的绝缘层651及存储柱MP的上表面的多晶硅膜660，从而形成图7F所示的构造。
接着，进行取代，形成布线层631、632、633，从而形成图7G所示的构造。
接着，形成接触插塞639。首先，通过CVD等在整个上表面沉积绝缘层652，从而形成图7H所示的构造。
接着，在绝缘层652的上表面形成硬掩模653b。然后，去除接触插塞639形成区域的硬掩模653b。即，以仅在接触插塞639形成区域使绝缘层652露出的方式对硬掩模653b进行图案形成，从而形成图7I的构造。
接着，通过各向异性蚀刻，将未形成硬掩模653b的区域的绝缘层652、半导体柱638及多晶硅膜660蚀刻到比最上层的布线层631的上表面低规定距离的位置，形成接触孔。通过灰化、湿法刻蚀等去除硬掩模653b，从而形成图7J所示的构造。
接着，通过CVD等在接触孔中埋入导电体膜639a(例如钛/氮化钛)和导电体膜639b(例如钨)，从而形成图7K所示的构造。
最后，通过CMP去除形成在最上层的绝缘层652上的导电体膜639a及639b，形成接触插塞639。通过执行以上的步骤，形成图7L所示的构造。
接着，对图4C所示的存储单元阵列23的制造方法的一例进行说明。图8A至图8D是示出图4C所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
另外，图4C所示的存储单元阵列的制造工序中，到中途的制造工序(图7A至图7H)为止与图4B所示的存储单元阵列的制造工序相同。首先，通过图7A至7H的制造方法在整个上表面沉积绝缘层652。
接着，在绝缘层652的上表面形成硬掩模653c。然后，去除接触插塞639形成区域的硬掩模653c。即，以仅在接触插塞639形成区域使绝缘层652露出的方式对硬掩模653c进行图案形成，从而形成图8A的构造。未形成硬掩模653c的区域比图7I所示的未形成硬掩模653b的区域小。
接着，通过各向异性蚀刻，将未形成硬掩模653c的区域的绝缘层652及多晶硅膜660蚀刻到比最上层的布线层631的上表面低规定距离的位置，形成接触孔。通过灰化、湿法刻蚀等去除硬掩模653c，从而形成图8B所示的构造。
接着，通过CVD等在接触孔中埋入导电体膜639a(例如钛/氮化钛)和导电体膜639b(例如钨)，从而形成图8C所示的构造。
最后，通过CMP去除形成在最上层的绝缘层652上的导电体膜639a及639b，形成接触插塞639。通过执行以上的步骤，形成图8D所示的构造。
接着，对图4D所示的存储单元阵列23的制造方法的一例进行说明。图9A至图9D是示出图4D所示的存储单元阵列的制造工序的一例的存储单元阵列的截面图。
另外，图4D所示的存储单元阵列的制造工序中，到中途的制造工序(图5A至图5D)为止与图4A所示的存储单元阵列的制造工序相同。首先，通过图5A至5D的制造方法在整个上表面沉积绝缘层652。
接着，在绝缘层652的上表面形成硬掩模653d。然后，去除接触插塞639形成区域的硬掩模653d。即，以仅在接触插塞639形成区域使绝缘层652露出的方式对硬掩模653d进行图案形成，从而形成图9A的构造。未形成硬掩模653d的区域比图5E所示的未形成硬掩模653的区域大。
接着，通过各向异性蚀刻，将未形成硬掩模653d的区域的绝缘层652、半导体柱638及芯层638a蚀刻到比最上层的布线层631的上表面低规定距离的位置，形成接触孔。通过灰化、湿法刻蚀等去除硬掩模653d，从而形成图9B所示的构造。
接着，通过CVD等在接触孔中埋入导电体膜639a(例如钛/氮化钛)和导电体膜639b(例如钨)，从而形成图9C所示的构造。
最后，通过CMP去除形成在最上层的绝缘层652上的导电体膜639a及639b，形成接触插塞639。通过执行以上的步骤，形成图9D所示的构造。
在此，对应用了上述制造工艺的高集成化构造进行说明。
图10是说明图4A～D所示的存储单元阵列的绝缘层SHE的加工形状的一例的俯视图。另外，图10示出了串单元SU0及SU1的一部分区域。图11是示出应用了实施方式的制造工艺的高集成化构造的一例的俯视图及截面图。图12是示出应用了实施方式的制造工艺的高集成化构造的另一例的俯视图及截面图。
如图10所示，串单元SU0及SU1中配置有多个存储柱MP。各存储器柱MP通过各接触插塞702与各位线BL连接。并且，串单元SU0和SU1由形成在存储柱MP上的绝缘层SHE隔开。
在图11所示的构造中，在通过取代形成布线层631之后，去除形成有绝缘层SHE的布线层631及与形成有绝缘层SHE的区域相邻的存储柱MP的侧面。然后，通过PEP(PhotoEngraving Process)等生成接触插头639。另外，在图11所示的构造中，布线层631的D1方向的宽度比布线层632的D1方向的宽度窄。
半导体柱638具有在与第一方向(D3方向)相交的第二方向(D1方向)上排列的第一半导体区域638A及第二半导体区域638B。第一半导体区域638A的上表面比第二半导体区域638B的上表面低。
在图12所示的构造中，在通过多晶硅膜生成作为选择栅极线SGD发挥作用的布线层631A之后，对绝缘层SHE进行加工。然后，在加工绝缘层SHE之后，生成存储柱MP。因此，与绝缘层SHE相邻的存储柱MP会保留。另外，在图12所示的构造中，布线层631A的D1方向的宽度比布线层632的D1方向的宽度窄。
半导体柱638具有在与第一方向(D3方向)相交的第二方向(D1方向)上排列的第一半导体区域638A及第二半导体区域638B。第一半导体区域638A不与布线层631A相对，第二半导体区域638B与布线层631A相对。
在图10所示的构造中，上部被绝缘层SHE切割的存储柱MP无法与各位线BL连接。
另一方面，在图11及图12所示的构造中，与绝缘层SHE相邻的存储柱MP也能够与各位线BL连接，从而能够实现高集成化。
虽然说明了本发明的若干个实施方式，但这些实施方式是作为一例而呈现的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明均等的范围中。
符号说明
1：存储器控制器，2：非易失性存储器，11：RAM，12：处理器，13：主机接口，14：ECC电路，15：存储器接口，16：内部总线，21：逻辑控制电路，22：输入输出电路，23：存储单元阵列，24：感测放大器，24A：感测放大器单元组，24B：数据寄存器，25：行解码器，26：寄存器，27：定序器，28：电压生成电路，32：输入输出用焊盘组，33：逻辑控制用焊盘组，34：电源输入用端子组，71：半导体基板，631、631A、632、633、643：布线层，631a：牺牲层，634：存储柱，635：阻挡绝缘膜，636：电荷储存层，637：隧道绝缘膜，638：半导体柱，638a：芯层，639：接触插塞，651、652：绝缘层，653、653a、653b：硬掩模，660：多晶硅膜。

Claims (15)

1.一种半导体存储装置，具备：
第一布线；
第二布线，其相对于所述第一布线设置在第一方向上的上方；
存储柱，其在所述第一方向上贯通所述第一布线及第二布线的至少一部分；
半导体层，其设置在所述存储柱的内部，在所述第一方向上延伸；以及
接触插塞，其以使所述接触插塞的下表面设置在所述存储柱的内部、且所述下表面在比所述第二布线的上表面更靠下侧的位置与所述半导体层接触的方式设置，且所述接触插塞包含金属。
2.根据权利要求1所述的半导体存储装置，其中，
还具备芯部绝缘层，其设置在所述半导体层的内侧面，
所述接触插塞的下表面与所述芯部绝缘层的上表面接触。
3.根据权利要求1所述的半导体存储装置，其中，
还具备芯部绝缘层，其设置在所述半导体层的内侧面，
所述半导体层具有第一半导体层和第二半导体层，所述第一半导体层设置在所述芯部绝缘层的上表面，所述第二半导体层以覆盖所述芯部绝缘层及所述第一半导体层的侧面的方式设置，
所述接触插塞的下表面与所述第一半导体层及所述第二半导体层的上表面接触。
4.根据权利要求1所述的半导体存储装置，其中，
还具备芯部绝缘层，其设置在所述半导体层的内侧面，
所述半导体层具有第一半导体层和第二半导体层，所述第一半导体层设置在所述芯部绝缘层的上表面，所述第二半导体层以覆盖所述芯部绝缘层、所述第一半导体层、所述接触插塞的侧面的方式设置，
所述接触插塞的下表面与所述第一半导体层的上表面接触。
5.根据权利要求1所述的半导体存储装置，其中，
还具备芯部绝缘层，其设置在所述半导体层的内侧面，
所述接触插塞的下表面与所述芯部绝缘层及所述半导体层的上表面接触。
6.根据权利要求1所述的半导体存储装置，其中，
还具备第三布线，其相对于所述第二布线设置在第一方向的上方，
所述接触插塞与所述第三布线电连接。
7.根据权利要求1所述的半导体存储装置，其中，
还具备第三布线，其相对于所述第二布线设置在第一方向的上方，
所述接触插塞的上表面与所述第三布线接触。
8.根据权利要求1所述的半导体存储装置，其中，
所述半导体层具有在与所述第一方向相交的第二方向上排列的第一半导体区域及第二半导体区域，所述第一半导体区域的上表面比所述第二半导体区域的上表面低。
9.根据权利要求1所述的半导体存储装置，其中，
所述半导体层具有在与所述第一方向相交的第二方向上排列的第一半导体区域及第二半导体区域，所述第一半导体区域不与所述第二布线相对，所述第二半导体区域与所述第二布线相对。
10.根据权利要求1所述的半导体存储装置，其中，
在与所述第一方向相交的第二方向上，所述第二布线的宽度比所述第一布线的宽度窄。
11.根据权利要求1所述的半导体存储装置，其中，
所述接触插塞含有钨。
12.根据权利要求1所述的半导体存储装置，其中，
所述第二布线在所述第一方向上具有多个布线，
所述接触插塞的所述下表面被设置成在比所述多个布线中的最下方的布线的下表面更靠上侧的位置与所述半导体层接触。
13.根据权利要求1所述的半导体存储装置，其中，
与所述接触插塞接触的区域的所述半导体层实质上不含有作为掺杂剂的杂质。
14.根据权利要求1所述的半导体存储装置，其中，
所述半导体层的与所述接触插塞接触的区域以及与所述第一布线相对的区域的掺杂杂质浓度在检测界限以下。
15.一种半导体存储装置的制造方法，
在与基板正交的第一方向上的上方形成第一布线，
形成在所述第一方向上贯通所述第一布线的至少一部分的存储柱，
形成在所述存储柱的内部沿所述第一方向延伸的半导体层，
形成接触插塞，所述接触插塞的下表面在所述存储柱的内部、比所述第二布线的上表面更靠下侧的位置与所述半导体层接触，且所述接触插塞包含金属。
CN202210693507.4A 2022-03-24 2022-06-17 半导体存储装置及半导体存储装置的制造方法 Pending CN116867284A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022048800A JP2023142103A (ja) 2022-03-24 2022-03-24 半導体記憶装置、及び、半導体記憶装置の製造方法
JP2022-048800 2022-03-24

Publications (1)

Publication Number Publication Date
CN116867284A true CN116867284A (zh) 2023-10-10

Family

ID=88096397

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210693507.4A Pending CN116867284A (zh) 2022-03-24 2022-06-17 半导体存储装置及半导体存储装置的制造方法

Country Status (4)

Country Link
US (1) US20230307369A1 (zh)
JP (1) JP2023142103A (zh)
CN (1) CN116867284A (zh)
TW (1) TWI836440B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
TWI643317B (zh) * 2017-12-01 2018-12-01 旺宏電子股份有限公司 記憶體元件及其製作方法
TWI646634B (zh) * 2017-12-29 2019-01-01 旺宏電子股份有限公司 三維半導體元件及其製造方法
US10475804B1 (en) * 2018-06-27 2019-11-12 Sandisk Technologies Llc Three-dimensional memory device containing multilevel drain select gate isolation and methods of making the same
WO2021248426A1 (en) * 2020-06-12 2021-12-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with drain select gate cut and methods for forming the same

Also Published As

Publication number Publication date
TW202339223A (zh) 2023-10-01
JP2023142103A (ja) 2023-10-05
US20230307369A1 (en) 2023-09-28
TWI836440B (zh) 2024-03-21

Similar Documents

Publication Publication Date Title
US10680004B2 (en) Semiconductor memory device of three-dimensional structure
JP4537680B2 (ja) 不揮発性半導体記憶装置及びその動作方法、製造方法、半導体集積回路及びシステム
JP3884448B2 (ja) 半導体記憶装置
JP5317742B2 (ja) 半導体装置
JP5788183B2 (ja) 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR100488380B1 (ko) 불휘발성 반도체 기억 장치
US10971487B2 (en) Semiconductor memory device
TWI490881B (zh) 使用虛擬記憶胞以增加電荷陷入記憶體陣列之資料可靠度的非揮發性記憶體元件
US7864582B2 (en) Nonvolatile memory devices and methods of operating same to inhibit parasitic charge accumulation therein
US9837160B1 (en) Nonvolatile memory device including sub common sources
JP5491741B2 (ja) 半導体記憶装置
KR20150002001A (ko) 반도체 메모리 장치
KR20150108179A (ko) 반도체 장치
US8729615B2 (en) Non-volatile memory device with high speed operation and lower power consumption
TWI702612B (zh) 半導體記憶體
JP4557950B2 (ja) 不揮発性半導体記憶置
US6714447B2 (en) Semiconductor device and a integrated circuit card
US11972791B2 (en) Method and device for reading data in a nonvolatile memory device based on cell counts of two states
TWI836440B (zh) 半導體記憶裝置及半導體記憶裝置的製造方法
JP2010165785A (ja) 半導体記憶装置およびその製造方法
TW202123432A (zh) 非揮發性半導體記憶裝置
TWI826895B (zh) 半導體記憶裝置及其製造方法
US20230290772A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20230200068A1 (en) Semiconductor memory device and method of manufacturing the same
CN111725234B (zh) 半导体存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination