CN116761430A - 存储器装置及其制造方法 - Google Patents
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Abstract
本文可以提供存储器装置及其制造方法。一种存储器装置可以包括：多个绝缘层和多条选通线，其被配置为交替地层叠；以及单元插塞，其被配置为穿过多个绝缘层和多条选通线，其中，每条由导电材料制成的多条选通线与多个绝缘层一起被蚀刻，并且单元插塞包括阻挡层、电荷俘获层、隧道绝缘层、沟道层和芯柱。
Description
技术领域
本公开的各种实施方式涉及存储器装置及制造该存储器装置的方法，并且更具体地，涉及三维(3D)存储器装置及制造该3D存储器装置的方法。
背景技术
存储器装置可以分为当供电中断时所存储的数据丢失的易失性存储器装置和即使供电中断也保留所存储的数据的非易失性存储器装置。
非易失性存储器装置的示例可以包括NAND闪存、NOR闪存、电阻存储器(或电阻随机存取存储器：ReRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。
在非易失性存储器装置的示例当中，形成为具有3D结构的非易失性存储器装置可以包括穿过绝缘层和选通线的单元插塞。为了形成包括单元插塞的存储块，可以执行在下结构上交替地层叠绝缘层和牺牲层的步骤，形成穿过绝缘层和牺牲层的多个单元插塞的步骤，形成被配置为分离存储块的狭缝或沟槽的步骤，去除通过狭缝或沟槽暴露出的牺牲层的步骤，以及使用用于选通线的导电材料填充被去除了牺牲层的区域的步骤。
然而，随着存储器装置的集成度的增加，在去除牺牲层并且用导电材料填充被去除了牺牲层的区域的步骤中的难度水平会增加。
发明内容
本公开的实施方式可以提供一种存储器装置。存储器装置可以包括：多个绝缘层和多条选通线，其被配置为交替地层叠；以及单元插塞，其被配置为穿过多个绝缘层和多条选通线，其中，每条由导电材料制成的多条选通线与多个绝缘层一起被蚀刻，并且单元插塞包括阻挡层、电荷俘获层、隧道绝缘层、沟道层和芯柱。
本公开的实施方式可以提供一种制造存储器装置的方法。该方法可以包括：在其中限定了单元区域和减薄区域的下结构上交替地层叠多条选通线和多个绝缘层；在单元区域中形成被配置为穿过多条选通线和多个绝缘层的垂直孔；沿着垂直孔的内壁形成阻挡层；沿着阻挡层的内壁形成电荷俘获层；沿着电荷俘获层的内壁形成隧道绝缘层；沿着隧道绝缘层的内壁形成沟道层；以及在被沟道层围绕的区域中形成芯柱。
附图说明
图1是例示了根据本公开的实施方式的存储器装置的图。
图2是例示了存储器单元阵列和外围电路的布置结构的图。
图3是例示了存储器单元阵列的结构的图。
图4是例示了存储块的结构的图。
图5是例示了根据本公开的第一实施方式的存储器装置的结构的截面图。
图6是例示了图5所示结构的沿线AA-AA′提取的截面的平面图。
图7A至图7E是例示了根据本公开的第一实施方式的制造存储器装置的方法的图。
图8是例示了根据本公开的第二实施方式的存储器装置的结构的截面图。
图9是例示了根据本公开的第二实施方式的选通线的材料的图。
图10是例示了根据本公开的第二实施方式的存储器装置中选通线和接触件之间的连接结构的图。
图11是例示了应用根据本公开的存储器装置的固态驱动器(SSD)系统的图。
图12是例示了应用本公开的存储器装置的存储卡系统的图。
具体实施方式
在本说明书或本申请中介绍的本公开的实施方式中的具体结构或功能描述是为了描述根据本公开的构思的实施方式而示例的。根据本公开的构思的实施方式可以以各种形式实践，并且不应被解释为限于本说明书或本申请中描述的实施方式。
本公开的实施方式针对一种可以降低用于制造存储器装置的工艺的难度水平并简化制造工艺的存储器装置及该存储器装置制造方法。
图1是例示了根据本公开的实施方式的存储器装置的图。
参照图1，存储器装置100可以包括外围电路190和存储器单元阵列110。
外围电路190可以执行将数据存储在存储器单元阵列110中的编程操作以及验证操作，执行输出存储器单元阵列110中存储的数据的读取操作，或者执行擦除存储器单元阵列110中存储的数据的擦除操作。外围电路190可以包括电压发生电路130、行解码器120、源极线驱动器140、控制电路150、页缓冲器160、列解码器170和输入-输出电路180。
存储器单元阵列110可以包括其中存储数据的多个存储器单元。在实施方式中，存储器单元阵列110可以包括三维(3D)存储器单元阵列。依据编程方案，多个存储器单元中的每一个可以存储单个位数据或者两位或更多位的多位数据。多个存储器单元可以形成多个串。包括在每个串中的多个存储器单元可以通过沟道彼此电连接。包括在串中的沟道可以通过位线BL联接到页缓冲器160。
行解码器120可以通过多条漏极选择线DSL、多条字线WL和多条源极选择线SSL联接到存储器单元阵列110。行解码器120可以响应于行地址RADD而向多条漏极选择线DSL、多条字线WL和多条源极选择线SSL传送操作电压Vop。
电压发生电路130可以响应于操作信号OP_S而生成要用于编程操作、读取操作或擦除操作的各种操作电压Vop。例如，电压发生电路130可以选择性地生成并输出包括编程电压、验证电压、通过电压、读取电压、擦除电压等的操作电压Vop。
源极线驱动器140可以响应于源极线控制信号SL_S而向存储器单元阵列110发送源极电压Vsl。例如，源极电压Vsl可以被传送到联接至存储器单元阵列的源极线。
控制电路150可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
页缓冲器160可以通过位线BL联接至存储器单元阵列110。页缓冲器160可以响应于页缓冲器控制信号PB_S而临时存储通过多条位线BL接收的数据DATA。页缓冲器160可以在读取操作期间感测位线BL的电压或电流。
响应于列地址CADD，列解码器170可以将从输入-输出电路180接收到的数据DATA发送到页缓冲器160，或者将存储于页缓冲器160中的数据DATA发送到输入-输出电路180。列解码器170可以通过列线CLL与输入-输出电路180交换数据DATA，并且可以通过数据线DL与页缓冲器160交换数据DATA。
输入-输出电路180可以将从联接到存储器装置100的外部装置(例如，控制器)接收到的命令CMD和地址ADD传送给控制电路150，并且可以向外部装置输出从列解码器170接收到的数据。
图2是例示了存储器单元阵列和外围电路的布置结构的图。
参照图2，在具有3D结构的存储器装置中，存储器单元阵列110可以层叠在外围电路190上。例如，当基板形成X-Y平面时，外围电路190可以从基板起沿Z方向层叠，并且存储器单元阵列110可以层叠在外围电路190上。存储器单元阵列110和外围电路190可以通过存储器单元阵列110的减薄区域(slim region)彼此联接。例如，用于将包括于存储器单元阵列110中的选通线电连接到外围电路190的晶体管的接触件可以形成在减薄区域中。
图3是例示了存储器单元阵列的结构的图。
参照图3，存储器单元阵列110可以包括第一存储块BLK1至第k存储块BLKk(其中，k是正整数)。第一存储块BLK1至第k存储块BLKk可以在沿Y方向彼此间隔开的同时进行布置，并且可以共同联接到第一位线BL1至第n位线BLn。例如，第一位线BL1至第n位线BLn可以在Y方向上延伸并且可以布置为在X方向上彼此间隔开。第一存储块BLK1至第k存储块BLKk可以通过狭缝SLT彼此分离。第一存储块BLK1至第k存储块BLKk可以包括在Z方向上延伸的单元插塞(未示出)。每个单元插塞可以包括其中可以存储数据的多个存储器单元。下面将详细描述包括单元插塞的存储块的结构。
图4是例示了存储块的结构的图。
参照图4，第一存储块至第k存储块(例如，图3的BLK1至BLKk)以相同方式配置，因此，通过示例例示了存储块当中的第k存储块BLKk。
第k存储块BLKk可以包括联接在第一位线BL1至第n位线BLn与源极线SL之间的串ST。由于第一位线BL1至第n位线BLn在第二方向(例如，Y方向)上延伸并且被布置为在第一方向(例如，X方向)上彼此间隔开，所以串ST也可以被布置为在第一方向和第二方向(例如，X方向和Y方向)上彼此间隔开。例如，串ST可以布置在第一位线BL1和源极线SL之间，并且串ST可以布置在第二位线BL2和源极线SL之间。以此方式，串ST可以布置在第n位线BLn和源极线SL之间。串ST可以在第三方向(例如，Z方向)上延伸。
下面将通过示例来描述联接到第n位线BLn的串ST中的任意一个。详细来说，串ST可以包括第一源极选择晶体管SST1至第三源极选择晶体管SST3、第一存储器单元MC1至第i存储器单元MCi、以及第一漏极选择晶体管DST1至第三漏极选择晶体管DST3。由于图4所示的第k存储块BLKk是为了更好地理解存储块的结构而例示的，因此包括于每个串ST中的源极选择晶体管、存储器单元和漏极选择晶体管的数量可以根据存储器装置而变化。
包括于不同串ST中的第一源极选择晶体管SST1至第三源极选择晶体管SST3的栅极可以分别联接到第一源极选择线SSL1至第三源极选择线SSL3，第一存储器单元MC1至第i存储器单元MCi的栅极可以分别联接到第一字线WL1至第i字线WLi，并且第一漏极选择晶体管DST1至第三漏极选择晶体管DST3的栅极可以分别连接到第11漏极选择线DSL11、第12漏极选择线DSL12、第21漏极选择线DSL21、第22漏极选择线DSL22、第31漏极选择线DSL31和第32漏极选择线DSL32。
例如，第一源极选择线SSL1可以共同联接到布置在距基板相同距离处的第一源极选择晶体管SST1。换言之，形成在相同层上的第一源极选择晶体管SST1可以共同联接到第一源极选择线SSL1。以此方式，形成在与第一源极选择晶体管SST1的层不同的层上的第二源极选择晶体管SST2可以共同联接到第二源极选择线SSL2，并且形成在与第二源极选择晶体管SST2的层不同的层上的第三源极选择晶体管SST3可以共同联接到第三源极选择线SSL3。第一源极选择线SSL1至第三源极选择线SSL3可以分别形成在不同的层上。
以上述方式，形成在相同层上的第i存储器单元MCi可以共同联接到第i字线WLi，并且第一字线WL1至第i条字线WLi可以分别形成在不同的层上。包括于不同串ST中并联接到相同字线的一组存储器单元可以是页(PG)。
包括在不同串ST中的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接到彼此分离的漏极选择线。详细来说，在第一方向(例如，X方向)上布置的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以分别联接到相同的漏极选择线，并且在第二方向(例如，Y方向)上布置的第一漏极选择晶体管DST1至第三漏极选择晶体管DST3可以联接到彼此分离的漏极选择线。例如，第一漏极选择晶体管DST1中的一些可以联接到第11漏极选择线DSL11，而其余的第一漏极选择晶体管DST1可以联接到第12漏极选择线DSL12。第12漏极选择线DSL12可以是与第11漏极选择线DSL11分离的线。因此，施加到第11漏极选择线DSL11的电压可以不同于施加到第12漏极选择线DSL12的电压。以此方式，第二漏极选择晶体管DST2中的一些可以联接到第21漏极选择线DSL21，而其余的第二漏极选择晶体管DST2可以联接到第22漏极选择线DSL22。第三漏极选择晶体管DST3中的一些可以联接到第31漏极选择线DSL31，而其余的第三漏极选择晶体管DST3可以联接到第32漏极选择线DSL32。
图5是例示了根据本公开的第一实施方式的存储器装置的结构的截面图。
参照图5，包括于存储器装置中的存储块可以包括交替层叠的绝缘层IS和选通线GL，并且还可以包括在垂直方向(例如，Z方向)上穿过绝缘层IS和选通线GL的单元插塞CPL。
绝缘层IS、选通线GL和单元插塞CPL可以形成在下结构(未示出)上。例如，绝缘层IS和选通线GL可以交替层叠在下结构(未示出)上。下结构可以是基板、外围电路或源极线。每个绝缘层IS可以由氧化物层或硅氧化物层形成。选通线GL可以用作源极选择线、字线或漏极选择线，并且可以由导电绝缘材料制成。导电绝缘材料可以是其中导电材料和绝缘材料彼此混合的材料，并且可以是具有与绝缘层IS的蚀刻选择性相似的蚀刻选择性并且电流可以流过的材料。具有相似蚀刻选择性的材料表示通过使用相同蚀刻气体蚀刻的材料。例如，每条选通线GL可以由诸如以下材料中的至少一种制成：AlxOy、CrxOy、FexOy、InxSnyOz、InxOy、LaxAlyOz、LaxMnyOz、RexOy、RexOy、SnxOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。这里，因为x、y和z指代化学式中元素的原子数，所以一个化学式的x、y和z的值可以不同于另一化学式中的x、y和z的值。例如，每条选通线GL可由诸如以下材料中的至少一种制成：Al2O3、CrO2、Fe3O4、InSnO、In2O3、LaAlO3、LaMnO3、ReO2、ReO3、SnO、SrTiO3、SnO2、TiO2、Ti2O3、VO、V2O3、以及ZnO。另外，每条选通线GL可以由各种类型的导电氧化物层形成。
单元插塞CPL可以包括阻挡层Bx、电荷俘获层CL、隧道绝缘层Tx、沟道层CH和芯柱CP。阻挡层Bx可以形成为穿过绝缘层IS和选通线GL的圆筒形状并且可以由绝缘材料制成。例如，阻挡层Bx可以由氧化物层或硅氧化物层形成。电荷俘获层CL可以是用于俘获电子的层，并且可以沿着阻挡层Bx的内壁形成为圆筒形状。例如，电荷俘获层CL可以由氮化物层形成。隧道绝缘层Tx可以沿着电荷俘获层CL的内壁形成为圆筒形状，并且可以由氧化物层或硅氧化物层形成。沟道层CH可以沿着隧道绝缘层Tx的内壁形成为圆筒形状并且可以由氮化物层形成。芯柱CP可以形成为被沟道层CH围绕的圆柱形状并且可以由绝缘材料或导电材料制成。
存储器单元MC可以是其中对应的选通线GL和单元插塞CPL彼此交叠的区域中的结构。例如，在形成单元插塞CPL的区域当中，穿过其中形成有绝缘层IS的区域的区域可以是存储器单元MC之间的漏极或源极，而穿过其中形成有选通线GL的区域的区域可以是存储器单元MC。下面将详细描述存储器单元MC的结构。
图6是例示了图5所示结构的沿线AA-AA′提取的截面的平面图。
参照图6，芯柱CP可以形成在单元插塞CPL的中心，并且沟道层CH可以形成为围绕芯柱CP的圆筒形状。隧道绝缘层Tx可以形成为围绕沟道层CH的圆筒形状，电荷俘获层CL可以形成为围绕隧道绝缘层Tx的圆筒形状，并且阻挡层Bx可以形成为围绕电荷俘获层CL的圆筒形状。选通线GL可以形成为围绕阻挡层Bx的线形状。
下面将详细描述制造上述存储器装置的方法。
图7A至图7E是例示了根据本公开的第一实施方式的制造存储器装置的方法的图。
参照图7A，可以在下结构(未示出)上交替层叠绝缘层IS和选通线GL。
虽然在传统技术中绝缘层IS和牺牲层(未示出)交替地层叠，但是第一实施方式可以实现为使得在不形成牺牲层的情况下形成选通线GL。例如，虽然在传统技术中牺牲层(未图示)由氮化物层形成，但是氮化物层不是由导电材料制成，因此应执行用于去除所有氮化物层并且使用用于选通线GL的导电材料填充去除了氮化物层的区域的工艺。
然而，在本公开的第一实施方式中，形成了由导电绝缘材料制成的选通线GL而不是牺牲层，因此，可以跳过传统步骤，即，形成牺牲层的步骤和去除牺牲层的步骤。此外，可以减小其中在绝缘层IS之间的区域未填充用于选通线GL的材料的缺陷的发生率。
参照图7B，可以执行形成垂直穿过绝缘层IS和选通线GL的垂直孔VH的蚀刻工艺。因为选通线GL由具有蚀刻选择性与绝缘层IS的蚀刻选择性相似的材料制成，所以可以以在相同腔室中执行的原位方法执行用于形成垂直孔VH的蚀刻工艺。可以执行用于形成垂直孔VH的蚀刻工艺，直到暴露出下结构(未示出)。因为垂直孔VH是穿过绝缘层IS和选通线GL的孔，所以绝缘层IS和选通线GL可以通过垂直孔VH的内壁暴露出来。
参照图7C，可以在垂直孔VH中形成单元插塞CPL。单元插塞CPL可以包括沿垂直孔VH的内壁依次形成的阻挡层Bx、电荷俘获层CL、隧道绝缘层Tx、沟道层CH和芯柱CP。例如，阻挡层Bx可以沿着垂直孔VH的内壁形成为圆筒形状。阻挡层Bx可以由氧化物层或硅氧化物层形成。电荷俘获层CL可以沿着阻挡层Bx的内壁形成为圆筒形状。电荷俘获层CL可以由氮化物层形成。隧道绝缘层Tx可以沿着电荷俘获层CL的内壁形成为圆筒形状。隧道绝缘层Tx可以由氧化物层或硅氧化物层形成。沟道层CH可以沿着隧道绝缘层Tx的内壁形成为圆筒形状并且可以由氮化物层形成。芯柱CP可以形成为被沟道层CH围绕的圆柱形状并且可以由绝缘材料或导电材料制成。
参照图7D，可以形成用于分离存储块的狭缝SLT。例如，可以通过蚀刻工艺形成狭缝SLT，使得存储块之间的选通线GL分离。可以通过干蚀刻工艺来执行用于形成狭缝SLT的蚀刻工艺。例如，可以执行各向异性干蚀刻工艺，以在垂直方向Z上形成狭缝SLT。
参照图7E，可以沿着狭缝SLT的侧壁形成源极绝缘层SIS，并且可以在源极绝缘层SIS之间形成源极接触件SCT。源极接触件SCT可以由与下结构中所包括的源极线接触的导电层形成。例如，源极接触件SCT可以由钨或多晶硅制成。
如上所述，可以跳过在形成狭缝SLT之后去除牺牲层(未示出)的步骤以及使用用于选通线的导电材料填充去除了牺牲层的区域的步骤，并且因此，可以简化制造存储器装置的方法。
图8是例示了根据本公开的第二实施方式的存储器装置的结构的截面图，并且图9是例示了根据本公开的第二实施方式的选通线的材料的图。
参照图8和图9，每条选通线GL可以由异质导电氧化物层形成。例如，每条选通线GL可以由第一导电氧化物层1CI和第二导电氧化物层2CI形成。在第二实施方式中，虽然作为示例，呈现了其中每条选通线GL由第一导电氧化物层1CI和第二导电氧化物层2CI形成的结构，但是每条选通线GL可以由三个或更多个导电氧化物层构成。当每条选通线GL由不同的第一导电氧化物层1CI和第二导电氧化物层2CI构成时，由于导电氧化物层的不同电特性，可以改善第一导电氧化物层1CI和第二导电氧化物层2CI之间的界面IT中的电特性。例如，第一导电氧化物层1CI和第二导电氧化物层2CI中的任何一个可以由含有铝的材料制成。例如，当第二导电氧化物层2CI由含有铝的材料制成时，第二导电氧化物层2CI可以由AlxOy或LaxAlyOz制成，并且第一导电氧化物层1CI可以由诸如以下其余导电氧化物材料中的至少一种制成：CrxOy、FexOy、InxSnyOz、InxOy、LaxMnyOz、RexOy、RexOy、SnxOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。这里，因为x、y和z指代化学式中元素的原子数，所以一个化学式的x、y和z的值可以不同于另一化学式的x、y和z的值。例如，第二导电氧化物层2CI可以由Al2O3或LaAlO3制成，并且第一导电氧化物层1CI可以由诸如以下材料中的至少一种制成：CrO2、Fe3O4、InSnO、In2O3、LaMnO3、ReO2、ReO3、SnO、SrTiO3、SnO2、TiO2、Ti2O3、VO、V2O3、以及ZnO。
图10是例示了根据本公开的第二实施方式的存储器装置中选通线和接触件之间的连接结构的图。
参照图10，用于将选通线GL电连接到外围电路的接触件CT可以形成在减薄区域SR中。例如，绝缘层IS和选通线GL可以层叠在其中限定了单元区域CR和减薄区域SR的下结构UDS上。在单元区域CR中，可以形成单元插塞CPL，并且在减薄区域SR中，从单元区域CR延伸出的选通线GL和绝缘层IS可以形成为阶梯形状。也就是说，在减薄区域SR中，从单元区域CR延伸出的选通线GL可以被蚀刻成阶梯形状，使得选通线GL与接触件CT接触。
因为在根据第二实施方式的存储器装置中，选通线GL中的每一条由第一导电氧化物层1CI和第二导电氧化物层2CI形成，所以减薄区域SR中的接触件CT可以形成为与第二导电氧化物层2CI接触，与第二导电氧化物层2CI和第一导电氧化物层1CI之间的界面IT接触，或者与第二导电氧化物层2CI、界面IT和第一导电氧化物层1CI接触。在这些示例当中，期望形成接触件CT以与第二导电氧化物层2CI和第一导电氧化物层1CI之间的界面IT接触，以改善选通线GL和接触件CT之间的电特性。例如，接触件CT可以形成为使得接触件CT的底表面与第二导电氧化物层2CI和第一导电氧化物层1CI之间的界面IT接触或者与第一导电氧化物层1CI接触。
图11是例示了应用根据本公开的存储器装置的固态驱动器(SSD)系统的图。
参照图11，SSD系统4000可以包括主机4100和SSD 4200。SSD 4200可以通过信号连接器4001与主机4100交换信号，并且可以通过电源连接器4002被供电。SSD4200可以包括控制器4210、多个闪存4221至422n、辅助电源4230和缓冲器存储器4240。
根据本公开的实施方式，闪存4221至422n中的每一个可以以与参照图1描述的存储器装置100相同的方式配置。
控制器4210可以响应于从主机4100接收到的信号而控制多个闪存4221至422n。在实施方式中，接收到的信号可以是基于主机4100和SSD 4200的接口的信号。例如，信号可以由诸如以下的各种接口中的至少一种定义：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、Firewire(火线)、通用闪存(UFS)、WiFi、Bluetooth(蓝牙)和非易失性存储器快速(NVMe)接口。
辅助电源4230可以通过电源连接器4002联接到主机4100。辅助电源4230可以被提供来自主机4100的供电电压并且可以用该供电电压充电。当来自主机4100的供电无法平稳执行时，辅助电源4230可以向SSD 4200提供供电电压。在实施方式中，辅助电源4230可以位于SSD 4200内部或位于SSD 4200外部。例如，辅助电源4230可以位于主板中，并且也可以为SSD 4200提供辅助电力。
缓冲器存储器4240可以用作SSD 4200的缓冲器存储器。例如，缓冲器存储器4240可以临时存储从主机4100接收的数据或从多个闪存4221至422n接收到的数据，或者可以临时存储闪存4221至422n的元数据(例如，映射表)。缓冲器存储器4240可以包括诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率(DDR)SDRAM和低功率DDR(LPDDR)SDRAM之类的易失性存储器，或者诸如铁电RAM(FRAM)、电阻RAM(ReRAM)、自旋转移力矩磁RAM(STT-MRAM)和相变RAM(PRAM)之类的非易失性存储器。
图12是例示了应用本公开的存储器装置的存储卡系统的图。
参照图12，存储器系统70000可以实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200和卡接口7100。
存储器装置1100可以以与图1所示的存储器装置100相同的方式配置。
控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议接口连接主机60000和控制器1200之间的数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。这里，卡接口7100可以是指能够支持主机60000使用的协议的硬件、安装在硬件中的软件、或者信号传输方法。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件或数字机顶盒之类的主机60000的主机接口6200时，主机接口6200可以在微处理器(μP)6100的控制下通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
根据本公开，可以降低用于制造存储器装置的工艺的难度水平，并且可以简化制造工艺。
相关申请的交叉引用
本申请要求于2022年3月10日在韩国知识产权局提交的韩国专利申请No.10-2022-0030223的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。
Claims (19)
1.一种存储器装置，该存储器装置包括：
多个绝缘层和多条选通线，所述多个绝缘层和所述多条选通线交替地层叠；以及
单元插塞，该单元插塞穿过所述多个绝缘层和所述多条选通线，
其中，所述多条选通线与所述多个绝缘层一起被蚀刻，所述多条选通线中的每一条由导电材料制成，并且
其中，所述单元插塞包括阻挡层、电荷俘获层、隧道绝缘层、沟道层和芯柱。
2.根据权利要求1所述的存储器装置，其中，所述多个绝缘层中的每一个由氧化物层形成。
3.根据权利要求1所述的存储器装置，其中，所述多条选通线中的每一条由电流流过的导电氧化物层形成。
4.根据权利要求1所述的存储器装置，其中，所述多条选通线中的每一条由选自以下多个化学式当中的材料制成：CrxOy、FexOy、InxSnyOz、InxOy、LaxMnyOz、RexOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。
5.根据权利要求4所述的存储器装置，
其中，x、y和z的值是指示所述多个化学式当中的每个化学式中的各元素的原子数的数字，并且
其中，在所述多个化学式当中，x、y和z的值彼此相同或不同，并且所述多个化学式当中的一个化学式中的x、y和z的值与所述多个化学式当中的另一化学式中的x、y和z的值相同或不同。
6.根据权利要求1所述的存储器装置，其中，所述多条选通线中的每一条由多个不同的导电氧化物层形成。
7.根据权利要求6所述的存储器装置，其中，所述多个不同的导电氧化物层层叠在所述多个绝缘层之间。
8.根据权利要求6所述的存储器装置，其中，所述多个不同的导电氧化物层中的至少一个由选自以下多个化学式当中的材料制成：AlxOy和LaxAlyOz，并且
其中，在所述多个不同的导电氧化物层当中，各个其余导电氧化物层由选自以下多个化学式当中的至少一种材料制成：CrxOy、FexOy、InxSnyOz、InxOy、LaxMnyOz、RexOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。
9.根据权利要求8所述的存储器装置，
其中，x、y和z的值是指示所述多个化学式当中的每个化学式中的各元素的原子数的数字，并且
其中，所述多个化学式当中的一个化学式中的x、y和z的值与所述多个化学式当中的另一化学式中的x、y和z的值相等或不同。
10.一种制造存储器装置的方法，该方法包括以下步骤：
在其中限定了单元区域和减薄区域的下结构上交替地层叠多条选通线和多个绝缘层；
在所述单元区域中形成穿过所述多条选通线和所述多个绝缘层的垂直孔；
沿着所述垂直孔的内壁形成阻挡层；
沿着所述阻挡层的内壁形成电荷俘获层；
沿着所述电荷俘获层的内壁形成隧道绝缘层；
沿所述隧道绝缘层的内壁形成沟道层；以及
在被所述沟道层围绕的区域中形成芯柱。
11.根据权利要求10所述的方法，其中，所述多个绝缘层中的每一个由氧化物层形成。
12.根据权利要求10所述的方法，其中，所述多条选通线中的每一条由导电氧化物层制成。
13.根据权利要求10所述的方法，其中，所述多条选通线中的每一条由选自以下多个化学式当中的材料制成：CrxOy、FexOy、InxSnyOz、InxOy、LaxMnyOz、RexOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。
14.根据权利要求13所述的方法，
其中，x、y和z的值是指示所述多个化学式当中的每个化学式中的各元素的原子数的数字，并且
其中，所述多个化学式当中的一个化学式中的x、y和z的值与所述多个化学式当中的另一化学式中的x、y和z的值相等或不同。
15.根据权利要求10所述的方法，该方法还包括以下步骤：在形成所述芯柱之后，
通过蚀刻所述多个绝缘层和所述多条选通线的部分来形成狭缝以将存储块彼此分离；
在所述狭缝的侧壁上形成源极绝缘层；以及
在形成有所述源极绝缘层的所述狭缝中形成源极接触件。
16.根据权利要求15所述的方法，其中，形成所述狭缝的步骤包括以下步骤：
执行各向异性蚀刻工艺，以在垂直方向上将形成在所述存储块之间的区域中的所述多个绝缘层和所述多条选通线分离。
17.根据权利要求10所述的方法，其中，当所述多条选通线中的每一条包括第一导电氧化物层和层叠在所述第一导电氧化物层上的第二导电氧化物层时，
所述第二导电氧化物层由选自以下多个化学式当中的至少一种材料制成：AlxOy和LaxAlyOz，并且
所述第一导电氧化物层由选自以下多个化学式当中的至少一种材料制成：CrxOy、FexOy、InxSnyOz、InxOy、LaxMnyOz、RexOy、SrxTiyOz、SnxOy、TixOy、VxOy、以及ZnxOy。
18.根据权利要求17所述的方法，该方法还包括以下步骤：在形成所述芯柱之后，
在所述减薄区域中将多个导电氧化物层和所述多个绝缘层蚀刻为阶梯形状；以及
在蚀刻成阶梯形状的所述多个导电氧化物层上形成接触件。
19.根据权利要求18所述的方法，其中，所述接触件形成为穿过所述第二导电氧化物层，以与所述第一导电氧化物层和所述第二导电氧化物层之间的界面接触。
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