KR20230133112A - 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 기술은 교대로 적층된 절연막들 및 게이트 라인들; 및 상기 절연막들 및 상기 게이트 라인들을 관통하는 셀 플러그를 포함하고, 상기 게이트 라인들은 상기 절연막들과 함께 식각되고 도전성을 가지는 물질로 형성되고, 상기 셀 플러그는 블로킹막, 전하 트랩막, 터널 절연막, 채널막 및 코어 필라를 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.
Description
본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 3차원 구조로 형성된 비휘발성 메모리 장치는 절연막들과 게이트 라인들을 관통하는 셀 플러그들(cell plugs)을 포함할 수 있다. 셀 플러그들을 포함하는 메모리 블록을 형성하기 위해서는, 하부 구조 상에 절연막들 및 희생막들을 교대로 적층하는 단계, 절연막들 및 희생막들을 관통하는 복수의 셀 플러그들을 형성하는 단계, 메모리 블록들을 구분하기 위한 슬릿(slit) 또는 트렌치를 형성하는 단계, 슬릿 또는 트렌치를 통해 노출된 희생막을 제거하는 단계, 희생막들이 제거된 영역에 게이트 라인용 도전 물질을 채우는 단계가 수행될 수 있다.
하지만, 메모리 장치의 집적도가 높아지면서 희생막들을 제거하고, 도면 물질을 채우는 단계의 난이도가 증가할 수 있다.
본 발명의 실시예는 메모리 장치의 제조 공정의 난이도를 낮추고, 제조 공정을 단순화할 수 있는 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 교대로 적층된 절연막들 및 게이트 라인들; 및 상기 절연막들 및 상기 게이트 라인들을 관통하는 셀 플러그를 포함하고, 상기 게이트 라인들은 상기 절연막들과 함께 식각되고 도전성을 가지는 물질로 형성되고, 상기 셀 플러그는 블로킹막, 전하 트랩막, 터널 절연막, 채널막 및 코어 필라를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조 방법은, 셀 영역 및 슬림 영역이 정의된 하부 구조 상에 게이트 라인용 도전성 산화막들과 절연막들을 교대로 적층하는 단계; 상기 셀 영역에서, 상기 도전성 산화막들 및 상기 절연막들을 관통하는 수직홀을 형성하는 단계; 상기 수직홀의 내벽을 따라 블로킹막을 형성하는 단계; 상기 블로킹막의 내벽을 따라 전하 트랩막을 형성하는 단계; 상기 전하 트랩막의 내벽을 따라 터널 절연막을 형성하는 단계; 상기 터널 절연막의 내벽을 따라 채널막을 형성하는 단계; 및 상기 채널막으로 둘러싸인 영역에 코어 필라를 형성하는 단계를 포함한다.
본 기술에 따르면, 메모리 장치의 제조 방법의 난이도가 낮아질 수 있고, 제조 공정이 단순화될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 4는 메모리 블록의 구조를 설명하기 위한 평면도이다.
도 5는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 6은 도 5에 도시된 구조체의 AA-AA’ 단면을 설명하기 위한 평면도이다.
도 7a 내지 도 7e는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 9는 본 발명의 제2 실시 예에 따른 게이트 라인들의 물질을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 장치에서 게이트 라인과 콘택의 연결 구조를 설명하기 위한 도면이다.
도 11은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 4는 메모리 블록의 구조를 설명하기 위한 평면도이다.
도 5는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 6은 도 5에 도시된 구조체의 AA-AA’ 단면을 설명하기 위한 평면도이다.
도 7a 내지 도 7e는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 9는 본 발명의 제2 실시 예에 따른 게이트 라인들의 물질을 설명하기 위한 도면이다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 장치에서 게이트 라인과 콘택의 연결 구조를 설명하기 위한 도면이다.
도 11은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 스트링들(strings)을 구성할 수 있다. 스트링들 각각에 포함된 메모리 셀들은 채널(channel)을 통해 전기적으로 서로 연결될 수 있다. 스트링들에 포함된 채널들은 비트 라인들(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.
로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력하도록 구성될 수 있다.
소스 라인 드라이버(140)는 소스 라인 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인(source line)에 전달될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.
페이지 버퍼(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 3차원 구조를 가지는 메모리 장치에서, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다. 예를 들면, 기판(substrate)이 X-Y 평면을 이루는 경우, 주변 회로(190)는 기판으로부터 Z 방향으로 적층될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다. 메모리 셀 어레이(110)와 주변 회로(190)는 메모리 셀 어레이(110)의 슬림 영역(slim region)을 통해 서로 연결될 수 있다. 예를 들면, 슬림 영역에는 메모리 셀 어레이(110)에 포함된 게이트 라인들과 주변 회로(190)의 트랜지스터들을 전기적으로 서로 연결하기 위한 콘택들(contacts)이 형성될 수 있다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 제1 내지 제k 메모리 블록들(BLK1~BLKk; k는 양의 정수)을 포함할 수 있다. 제1 내지 제k 메모리 블록들(BLK1~BLKk)은 Y 방향을 따라 서로 이격되어 배열될 수 있으며, 제1 내지 제n 비트 라인들(BL1~BLn)에 공통으로 연결될 수 있다. 예를 들면, 제1 내지 제n 비트 라인들(BL1~BLn)은 Y 방향을 따라 연장되며, X 방향을 따라 서로 이격되어 배치될 수 있다. 제1 내지 제k 메모리 블록들(BLK1~BLKk)은 슬릿(slit; SLT)을 통해 서로 구분될 수 있다. 제1 내지 제k 메모리 블록들(BLK1~BLKk)은 Z 방향으로 연장된 셀 플러그들(cell plugs; 미도시)을 포함할 수 있다. 셀 플러그들은 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 셀 플러그들을 포함하는 메모리 블록의 구조를 구체적으로 설명하면 다음과 같다.
도 4는 메모리 블록의 구조를 설명하기 위한 평면도이다.
도 4를 참조하면, 제1 내지 제k 메모리 블록들(도 3의 BLK1~BLKk)은 서로 동일하게 구성되므로, 이 중에서 제k 메모리 블록(BLKk)이 예로써 도시된다.
제k 메모리 블록(BLKk)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 제2 방향(Y 방향)을 따라 연장되고, 제1 방향(X 방향)을 따라 서로 이격되어 배열되므로, 스트링들(ST)도 제1 및 제2 방향(X, Y 방향)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 스트링들(ST)이 연결될 수 있고, 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 이러한 방식으로, 제n 비트 라인(BLn)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 스트링들(ST)은 제3 방향(Z 방향)을 따라 연장될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)을 포함할 수 있다. 도 4에 도시된 제k 메모리 블록(BLKk)은 메모리 블록의 구조를 이해하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들의 개수는 메모리 장치에 따라 변경될 수 있다.
서로 다른 스트링들에 포함된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)의 게이트들은 제1 내지 제3 소스 선택 라인들(SSL1~SSL3)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)의 게이트들은 제11, 제12, 제21, 제22, 제31 및 제32 드레인 선택 라인들(DSL11, DSL12, DSL21, DSL22, DSL31, DSL32)에 연결될 수 있다.
예를 들면, 기판으로부터 동일한 거리에 배열된 제1 소스 선택 트랜지스터들(SST1)에는 제1 소스 선택 라인(SSL1)이 공통으로 연결될 수 있다. 다시 말하면, 동일한 층에 형성된 제1 소스 선택 트랜지스터들(SST1)은 제1 소스 선택 라인(SSL1)에 공통으로 연결될 수 있다. 이러한 방식으로, 제1 소스 선택 트랜지스터들(SST1)과 다른 층에 형성된 제2 소스 선택 트랜지스터들(SST2)은 제2 소스 선택 라인(SSL2)에 공통으로 연결될 수 있고, 제2 소스 선택 트랜지스터들(SST2)과 다른 층에 형성된 제3 소스 선택 트랜지스터들(SST3)은 제3 소스 선택 라인(SSL3)에 공통으로 연결될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3)은 서로 다른 층들에 각각 형성될 수 있다.
위에서 설명된 방식으로, 서로 동일한 층에 형성된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있고, 제1 내지 제i 워드 라인들(WL1~WLi)은 서로 다른 층들에 각각 형성될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다.
서로 다른 스트링들(ST)에 포함된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 구체적으로 설명하면, 제1 방향(X 방향)을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3) 각각은 서로 동일한 드레인 선택 라인에 연결되고, 제2 방향(Y 방향)을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 예를 들면, 제1 드레인 선택 트랜지스터들(DST1) 중에서 일부는 제11 드레인 선택 라인(DSL11)에 연결될 수 있고, 나머지는 제12 드레인 선택 라인(DSL12)에 연결될 수 있다. 제12 드레인 선택 라인(DSL12)은 제11 드레인 선택 라인(DSL11)과 분리된 라인이다. 따라서, 제11 드레인 선택 라인(DSL11)에 인가되는 전압은 제12 드레인 선택 라인(DSL12)에 인가되는 전압과 다를 수 있다. 이러한 방식으로, 제2 드레인 선택 트랜지스터들(DST2)의 일부는 제21 드레인 선택 라인(DSL21)에 연결될 수 있고, 나머지는 제22 드레인 선택 라인(DSL22)에 연결될 수 있다. 제3 드레인 선택 트랜지스터들(DST3)의 일부는 제31 드레인 선택 라인(DSL31)에 연결될 수 있고, 나머지는 제32 드레인 선택 라인(DSL32)에 연결될 수 있다.
도 5는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이다.
도 5를 참조하면, 메모리 장치에 포함된 메모리 블록(memory block)은 교대로 적층된 절연막들(IS) 및 게이트 라인들(GL)을 포함할 수 있으며, 절연막들(IS) 및 게이트 라인들(GL)을 수직 방향(Z)으로 관통하는 셀 플러그(cell plug; CPL)를 포함할 수 있다.
절연막들(IS), 게이트 라인들(GL) 및 셀 플러그(CPL)는 하부 구조(미도시) 상에 형성될 수 있다. 예를 들면, 절연막들(IS) 및 게이트 라인들(GL)은 하부 구조(미도시) 상에 교대로 적층될 수 있다. 하부 구조는 기판(substrate), 주변 회로(peripheral circuit) 또는 소스 라인(source line)일 수 있다. 절연막들(IS)은 산화막 또는 실리콘산화막으로 형성될 수 있다. 게이트 라인들(GL)은 소스 선택 라인, 워드 라인 또는 드레인 선택 라인으로 사용될 수 있으며, 도전성 절연물(conductive insulating material)로 형성될 수 있다. 도전성 절연물은 도전 물질과 절연 물질이 혼합된 물질로써, 절연막(IS)과 유사한 식각 선택비를 가지면서 전류가 흐를 수 있는 물질일 수 있다. 식각 선택비가 유사한 물질들은 동일한 식각 가스에 의해 식각되는 물질들을 의미한다. 예를 들면, 게이트 라인들(GL)은 AlxOy, CrxOy, FexOy, InxSnyOz, InxOy, LaxAlyOz, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 중에서 적어도 하나의 물질로 형성될 수 있다. 여기서, x, y 및 z는 화학식의 원자의 개수를 의미하므로, 서로 다른 화학식들 각각의 x, y 또는 z는 서로 다를 수 있다. 예를 들면, 게이트 라인(GL)은 Al2O3, CrO2, Fe3O4, InSnO, In2O3, LaAlO3, LaMnO3, ReO2, ReO3, SnO, SrTiO3, SnO2, TiO2, Ti2O3, VO, V2O3 및 ZnO 중에서 적어도 하나의 물질로 형성될 수 있다. 이 외에도, 게이트 라인들(GL)은 다양한 종류의 도전성 산화막으로 형성될 수도 있다.
셀 플러그(CPL)는 블로킹막(blocking layer; Bx), 전하 트랩막(charge trap layer; CL), 터널 졀연막(tunnel insulating layer; Tx), 채널막(channel layer; CH) 및 코어 필라(core pillar; CP)를 포함할 수 있다. 블로킹막(Bx)은 절연막들(IS) 및 게이트 라인들(GL)을 관통하는 원통 형태로 형성될 수 있으며, 절연 물질로 형성될 수 있다. 예를 들면, 블로킹막(Bx)은 산화막 또는 실리콘산화막으로 형성될 수 있다. 전하 트랩막(CL)은 전자(electron)를 트랩(trap)하기 위한 막으로써, 블로킹막(Bx)의 내벽을 따라 원통 형태로 형성될 수 있다. 예를 들면, 전하 트랩막(CL)은 질화막으로 형성될 수 있다. 터널 절연막(Tx)은 전하 트랩막(CL)의 내벽을 따라 원통 형태로 형성될 수 있으며, 산화막 또는 실리콘산화막으로 형성될 수 있다. 채널막(CH)은 터널 절연막(Tx)의 내벽을 따라 원통 형태로 형성될 수 있으며, 질화막으로 형성될 수 있다. 코어 필라(CP)는 채널막(CH)으로 둘러싸인 원기둥 형태로 형성될 수 있으며, 절연 물질 또는 도전 물질로 형성될 수 있다.
메모리 셀(MC)은 게이트 라인(GL)과 셀 플러그(CPL)가 중첩되는 영역의 구조체일 수 있다. 예를 들면, 셀 플러그(CPL) 중에서 절연막들(IS)이 형성된 영역을 관통하는 영역은 메모리 셀들(MC) 사이의 드레인(drain) 또는 소스(source)가 될 수 있고, 게이트 라인들(GL)이 형성된 영역을 관통하는 영역이 메모리 셀(MC)이 될 수 있다. 메모리 셀(MC)의 구조를 구체적으로 설명하면 다음과 같다.
도 6은 도 5에 도시된 구조체의 AA-AA’ 단면을 설명하기 위한 평면도이다.
도 6을 참조하면, 코어 필라(CP)는 셀 플러그(CPL)의 중앙에 형성될 수 있고, 채널막(CH)은 코어 필라(CP)를 감싸는 원통 형태로 형성될 수 있다. 터널 절연막(Tx)은 채널막(CH)을 감싸는 원통 형태로 형성될 수 있고, 전하 트랩막(CL)은 터널 절연막(Tx)을 감싸는 원통 형태로 형성될 수 있으며, 블로킹막(Bx)은 전하 트랩막(CL)을 감싸는 원통 형태로 형성될 수 있다. 게이트 라인(GL)은 블로킹막(Bx)을 감싸는 라인 형태로 형성될 수 있다.
상술한 메모리 장치의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 7a 내지 도 7e는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 7a를 참조하면, 하부 구조(미도시) 상에 절연막들(IS) 및 게이트 라인들(GL)이 교대로 적층될 수 있다.
종래에는 절연막들(IS)와 희생막들(미도시)이 교대로 적층되었으나, 제1 실시 예에서는 희생막들이 형성되지 아니하고 게이트 라인들(GL)이 형성될 수 있다. 예를 들면, 종래에 희생막들(미도시)은 질화막으로 형성되었으나, 질화막은 도전 물질이 아니므로, 질화막을 모두 제거하고 게이트 라인(GL)용 도전 물질을 채우는 공정이 수행되어야 한다.
하지만, 본 발명의 제1 실시 예에서는 희생막 대신 도전성 절연물인 게이트 라인들(GL)이 형성되기 때문에, 종래의 희생막을 형성하는 단계 및 희생막을 제거하는 단계가 생략될 수 있다. 또한, 절연막들(IS) 사이에 게이트 라인(GL)용 물질이 채워지지 않는 결함(defect)의 발생 율이 감소할 수 있다.
도 7b를 참조하면, 절연막들(IS) 및 게이트 라인들(GL)을 수직으로 관통하는 수직홀(vertical hole; VH)을 형성하기 위한 식각 공정이 수행될 수 있다. 게이트 라인들(GL)이 절연막들(IS)과 식각 선택비가 유사한 물질로 형성되었으므로, 수직홀(VH)을 형성하기 위한 식각 공정은 동일한 챔버 내에서 수행되는 인시추(in-situ) 방식으로 수행될 수 있다. 수직홀(VH)을 형성하기 위한 식각 공정은 하부 구조(미도시)가 노출될 때까지 수행될 수 있다. 수직홀(VH)은 절연막들(IS) 및 게이트 라인들(GL)을 관통하는 홀(hole) 이므로, 수직홀(VH)의 내벽을 통해 절연막들(IS) 및 게이트 라인들(GL)이 노출될 수 있다.
도 7c를 참조하면, 수직홀(VH) 내부에 셀 플러그(CPL)가 형성될 수 있다. 셀 플러그(CPL)는 수직홀(VH)의 내벽을 따라 순차적으로 형성된 블로킹막(Bx), 전하 트랩막(CL), 터널 절연막(Tx), 채널막(CH) 및 코어 필라(CP)를 포함할 수 있다. 예를 들면, 블로킹막(Bx)은 수직홀(VH)의 내벽을 따라 원통 형태로 형성될 수 있다. 블로킹막(Bx)은 산화막 또는 실리콘산화막으로 형성될 수 있다. 전하 트랩막(CL)은 블로킹막(Bx)의 내벽을 따라 원통 형태로 형성될 수 있다. 전하 트랩막(CL)은 질화막으로 형성될 수 있다. 터널 절연막(Tx)은 전하 트랩막(CL)의 내벽을 따라 원통 형태로 형성될 수 있다. 터널 절연막(Tx)은 산화막 또는 실리콘산화막으로 형성될 수 있다. 채널막(CH)은 터널 절연막(Tx)의 내벽을 따라 원통 형태로 형성될 수 있으며, 질화막으로 형성될 수 있다. 코어 필라(CP)는 채널막(CH)으로 둘러싸인 원기둥 형태로 형성될 수 있으며, 절연 물질 또는 도전 물질로 형성될 수 있다.
도 7d를 참조하면, 메모리 블록들들 구분하기 위한 슬릿(SLT)이 형성될 수 있다. 예를 들면, 메모리 블록들 사이의 게이트 라인들(GL)이 분리되도록 식각 공정을 수행하여 슬릿(SLT)이 형성될 수 있다. 슬릿(SLT)을 형성하기 위한 식각 공정은 건식 식각 공정으로 수행될 수 있다. 예를 들면, 슬릿(SLT)을 수직 방향(Z)으로 형성하기 위하여 이방성 건식 식각 공정이 수행될 수 있다.
도 7e를 참조하면, 슬릿(SLT)의 측벽을 따라 소스 절연막들(SIS)이 형성될 수 있고, 소스 절연막들(SIS) 사이에 소스 콘택(SCT)이 형성될 수 있다. 소스 콘택(SCT)은 하부 구조에 포함된 소스 라인에 접하는 도전막으로 형성될 수 있다. 예를 들면, 소스 콘택(SCT)은 텅스텐 또는 폴리실리콘으로 형성될 수 있다.
상술한 바와 같이, 슬릿(SLT)이 형성된 후 희생막(미도시)을 제거하는 단계 및 게이트 라인용 도전 물질을 채우는 단계가 생략되므로, 메모리 장치의 제조 방법이 단순해 질 수 있다.
도 8은 본 발명의 제2 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도이고, 도 9는 본 발명의 제2 실시 예에 따른 게이트 라인들의 물질을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 게이트 라인들(GL) 각각은 이종 도전성 산화막들로 형성될 수 있다. 예를 들면, 게이트 라인들(GL) 각각은 제1 및 제2 도전성 산화막들(1CI, 2CI)로 형성될 수 있다. 제2 실시예에서는 게이트 라인들(GL) 각각이 제1 및 제2 도전성 산화막들(1CI, 2CI)로 형성된 구조가 실시 예로써 제시되었으나, 세 개 이상의 도전성 산화막들로 구성될 수도 있다. 게이트 라인들(GL)이 서로 다른 제1 및 제2 도전성 산화막들(1CI, 2CI)로 구성되면, 서로 다른 전기적 특성으로 인해 제1 및 제2 도전성 산화막들(1CI, 2CI) 사이의 계면(IT)에서 전기적 특성이 개선될 수 있다. 예를 들면, 제1 및 제2 도전성 산화막들(1CI, 2CI) 중에서 어느 하나는 알루미늄을 포함하는 물질로 형성될 수 있다. 예를 들면, 제2 도전성 산화막(2CI)이 알루미늄을 포함하는 물질로 형성되는 경우, 제2 도전성 산화막(2CI)은 AlxOy 또는 LaxAlyOz으로 형성될 수 있고, 제1 도전성 산화막(1CI)은 나머지 도전성 산화막인 CrxOy, FexOy, InxSnyOz, InxOy, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 중에서 적어도 하나의 물질로 형성될 수 있다. 여기서, x, y 및 z는 화학식의 원자의 개수를 의미하므로, 서로 다른 화학식들 각각의 x, y 또는 z는 서로 다를 수 있다. 예를 들면, 제2 도전성 산화막(2CI)은 Al2O3 또는 LaAlO3으로 형성될 수 있고, 제1 도전성 산화막(1CI)은 CrO2, Fe3O4, InSnO, In2O3, LaAlO3, LaMnO3, ReO2, ReO3, SnO, SrTiO3, SnO2, TiO2, Ti2O3, VO, V2O3 및 ZnO 중에서 적어도 하나의 물질로 형성될 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 장치에서 게이트 라인과 콘택의 연결 구조를 설명하기 위한 도면이다.
도 10을 참조하면, 게이트 라인들(GL)과 주변 회로를 전기적으로 연결하는 콘택들(CT)은 슬림 영역(slim region; SR)에 형성될 수 있다. 예를 들면, 셀 영역(cell region; CR) 및 슬림 영역(SR)이 정의된 하부 구조(UDS) 상에 절연막들(IS) 및 게이트 라인들(GL)이 적층될 수 있다. 셀 영역(CR)에는 셀 플러그들(CPL)이 형성될 수 있고, 슬림 영역(SR)에는 셀 영역(CR)으로부터 연장된 게이트 라인들(GL) 및 절연막들(IS)이 계단 형태로 형성될 수 있다. 즉, 슬림 영역(SR)에서는 셀 영역(CR)으로부터 연장된 게이트 라인들(GL)이 콘택들(CT)에 접하도록 계단 형태로 식각될 수 있다.
제2 실시 예에 따른 메모리 장치에서는 게이트 라인들(GL)이 제1 및 제2 도전성 산화막들(1CI, 2CI)로 형성되므로, 슬림 영역(SR)에서 콘택들(CT)은 제2 도전성 산화막(2CI)에 접하도록 형성되거나, 제2 및 제1 도전성 산화막들(2CI, 1CI) 사이의 계면(IT)에 접하도록 형성되거나, 제2 도전성 산화막(2CI), 계면(IT) 및 제1 도전성 산화막(1CI)에 접하도록 형성될 수 있다. 이 중에서도, 게이트 라인들(GL)과 콘택들(CT) 사이의 전기적 특성을 개선하기 위해서, 콘택들(CT)은 제2 및 제1 도전성 산화막들(2CI, 1CI) 사이의 계면(CI)에 접하도록 형성되는 것이 바람직하다. 예를 들면, 콘택들(CT)의 저면이 제2 및 제1 도전성 산화막들(2CI, 1CI) 사이의 계면(CI)에 접하거나, 제1 도전성 산화막(1CI)에 접하도록 콘택들(CT)이 형성될 수 있다.
도 11은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 공급받을 수 있다. SSD(4200)는 컨트롤러(4210), 복수의 플래시 메모리들(4221~422n), 보조 전원 공급 장치(4230) 및 버퍼 메모리(4240)를 포함한다.
본 발명의 실시 예에 따르면, 복수의 플래시 메모리들(4221~422n) 각각은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB(Universal Serial Bus), MMC(multimedia card), eMMC(embedded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer system interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(universal flash storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 공급 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결될 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 전원 전압을 충전할 수 있다. 보조 전원 공급 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)에게 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 공급 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 공급 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 사용될 수 있다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터, 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성 회로
140: 소스 라인 드라이버 150: 컨트롤 회로
160: 페이지 버퍼 170: 컬럼 디코더
180: 입출력 회로 190: 주변 회로
IS: 절연막 GL: 게이트 라인
CPL: 셀 플러그 Bx: 블로킹막
CL: 전하 트랩막 Tx: 터널 절연막
CH: 채널막 CP: 코어 필라
SLT: 슬릿 SCT: 소스 콘택
120: 로우 디코더 130: 전압 생성 회로
140: 소스 라인 드라이버 150: 컨트롤 회로
160: 페이지 버퍼 170: 컬럼 디코더
180: 입출력 회로 190: 주변 회로
IS: 절연막 GL: 게이트 라인
CPL: 셀 플러그 Bx: 블로킹막
CL: 전하 트랩막 Tx: 터널 절연막
CH: 채널막 CP: 코어 필라
SLT: 슬릿 SCT: 소스 콘택
Claims (18)
- 교대로 적층된 절연막들 및 게이트 라인들; 및
상기 절연막들 및 상기 게이트 라인들을 관통하는 셀 플러그를 포함하고,
상기 게이트 라인들은 상기 절연막들과 함께 식각되고 도전성을 가지는 물질로 형성되고,
상기 셀 플러그는 블로킹막, 전하 트랩막, 터널 절연막, 채널막 및 코어 필라를 포함하는 메모리 장치.
- 제1항에 있어서,
상기 절연막들은 산화막 및 실리콘산화막 중에서 어느 하나의 막으로 형성되는 메모리 장치.
- 제1항에 있어서,
상기 게이트 라인들은 전류가 흐르는 도전성 산화막으로 형성되는 메모리 장치.
- 제1항에 있어서,
상기 게이트 라인들 각각은 CrxOy, FexOy, InxSnyOz, InxOy, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 중에서 선택된 물질로 형성되는 메모리 장치.
- 제4항에 있어서,
상기 x, y 및 z는 화학식들 각각에서 원자의 개수이고,
상기 화학식들 각각의 상기 x, y 및 z는 서로 동일하거나 서로 다른 메모리 장치.
- 제1항에 있어서,
상기 게이트 라인들 각각은 서로 다른 도전성 산화막들로 형성되는 메모리 장치.
- 제6항에 있어서,
상기 서로 다른 도전성 산화막들은 상기 절연막들 사이에서 적층된 메모리 장치.
- 제6항에 있어서,
상기 서로 다른 도전성 산화막들 중 적어도 하나는 AlxOy 및 LaxAlyOz 중에서 선택된물질로 형성되고, 나머지 도전성 산화막은 CrxOy, FexOy, InxSnyOz, InxOy, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 중에서 선택된 적어도 하나의 물질로 형성되는 메모리 장치.
- 제8항에 있어서,
상기 x, y 및 z는 화학식들 각각에서 원자의 개수를 의미하고,
상기 화학식들 중 서로 다른 화학식들의 x, y 및 z는 서로 다른 메모리 장치.
- 셀 영역 및 슬림 영역이 정의된 하부 구조 상에 게이트 라인용 도전성 산화막들과 절연막들을 교대로 적층하는 단계;
상기 셀 영역에서, 상기 도전성 산화막들 및 상기 절연막들을 관통하는 수직홀을 형성하는 단계;
상기 수직홀의 내벽을 따라 블로킹막을 형성하는 단계;
상기 블로킹막의 내벽을 따라 전하 트랩막을 형성하는 단계;
상기 전하 트랩막의 내벽을 따라 터널 절연막을 형성하는 단계;
상기 터널 절연막의 내벽을 따라 채널막을 형성하는 단계; 및
상기 채널막으로 둘러싸인 영역에 코어 필라를 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
- 제10항에 있어서,
상기 절연막들은 산화막 및 실리콘산화막 중에서 어느 하나의 막으로 형성되는 메모리 장치의 제조 방법.
- 제10항에 있어서,
상기 도전성 산화막들 각각은 CrxOy, FexOy, InxSnyOz, InxOy, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 에서 선택된 물질로 형성되는 메모리 장치의 제조 방법.
- 제12항에 있어서,
상기 x, y 및 z는 화학식들 각각의 원자의 개수이고,
상기 화학식들 중 서로 다른 화학식들의 x, y 및 z는 서로 다른 메모리 장치의 제조 방법.
- 제10항에 있어서,
상기 코어 필라를 형성하는 단계 이후에,
메모리 블록들을 구분하기 위하여, 상기 절연막들 및 상기 도전성 산화막들의 일부를 식각하여 슬릿(slit)을 형성하는 단계;
상기 슬릿의 측벽에 소스 절연막들을 형성하는 단계; 및
상기 소스 절연막들이 형성된 상기 슬릿의 내부에 소스 콘택을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
- 제14항에 있어서,
상기 슬릿을 형성하는 단계에서, 상기 메모리 블록들 사이 영역에 형성된 사이 절연막들 및 상기 도전성 산화막들을 수직 방향으로 분리하기 위하여 이방성 식각 공정이 수행되는 메모리 장치의 제조 방법.
- 제10항에 있어서,
상기 게이트 라인 하나에 제1 도전성 산화막과, 상기 제1 도전성 산화막 상에 적층된 제2 도전성 산화막이 포함되는 경우,
상기 제2 도전성 산화막은 AlxOy 및 LaxAlyOz 중에서 적어도 하나의 물질로 형성되고,
상기 제1 도전성 산화막은 CrxOy, FexOy, InxSnyOz, InxOy, LaxMnyOz, RexOy, RexOy, SnxOy, SrxTiyOz, SnxOy, TixOy, VxOy 및 ZnxOy 중에서 적어도 하나의 물질로 형성되는 메모리 장치의 제조 방법.
- 제16항에 있어서,
상기 코어 필라를 형성하는 단계 이후에,
상기 슬림 영역에서, 상기 도전성 산화막들 및 상기 절연막들을 계단 형태로 식각하는 단계; 및
상기 계단 형태로 식각된 상기 도전성 산화막들의 상부에 콘택들을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
- 제17항에 있어서,
상기 콘택들은 상기 제2 도전성 산화막을 관통하여 상기 제2 및 제1 도전성 산화막들 사이의 계면에 접하도록 형성되는 메모리 장치의 제조 방법.
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| KR1020220030223A KR20230133112A (ko) | 2022-03-10 | 2022-03-10 | 메모리 장치 및 이의 제조 방법 |
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| KR1020220030223A KR20230133112A (ko) | 2022-03-10 | 2022-03-10 | 메모리 장치 및 이의 제조 방법 |
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