TW202147583A - 具有汲極選擇閘極切口的立體記憶體元件及其形成方法 - Google Patents

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Abstract

本發明公開了立體（3D）記憶體元件及其形成方法的實施例。在示例中，立體（3D）記憶體元件包括記憶體堆疊層和多個記憶體串。記憶體堆疊層包括交錯的導電層和介電層。各個記憶體串垂直延伸穿過記憶體堆疊層。在平面圖中，多個記憶體串被劃分為記憶體堆疊層的多個區域。導電層包括被配置為控制多個記憶體串的汲極的一條或多條汲極選擇閘極（DSG）線。汲極選擇閘極（DSG）線的數量在多個區域之間不同。多個記憶體串中的每一個具有標稱（nominal）相同的高度。

Description

具有汲極選擇閘極切口的立體記憶體元件及其形成方法
本發明的實施例涉及立體（3D）記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶體單元按比例縮小到更小尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面記憶體單元的儲存密度接近上限。
立體（3D）記憶體架構可以解決平面記憶體單元中的密度限制。立體（3D）記憶體架構包括記憶體陣列和用於控制存取記憶體陣列的信號的週邊元件。
本發明公開了立體（3D）記憶體元件及其形成方法的實施例。
在本發明的其中一些實施例中，一種立體（3D）記憶體元件包括記憶體堆疊層和多個記憶體串。記憶體堆疊層包括交錯的導電層和介電層。各個記憶體串垂直延伸穿過記憶體堆疊層。在平面圖中，多個記憶體串被劃分為記憶體堆疊層的多個區域。導電層包括被配置為控制多個記憶體串的汲極的多條汲極選擇閘極（DSG）線。汲極選擇閘極（DSG）線的數量在多個區域之間不同。多個記憶體串中的每一個具有標稱相同的高度。
在本發明的另一些實施例中，公開了一種用於形成立體（3D）記憶體元件的方法。在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。移除犧牲層中的最上犧牲層的一部分。同時形成第一記憶體串和第二記憶體串，第一記憶體串和第二記憶體串均具有標稱相同的高度。第一記憶體串垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域。第二記憶體串垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。透過用導電層替換介電堆疊層的犧牲層來形成包括交錯的導電層和介電層的記憶體堆疊層。形成分別在第一記憶體串和第二記憶體串上方並分別與第一記憶體串和第二記憶體串接觸的第一位元線接觸和第二位元線接觸。
在本發明的另一些實施例中，公開了一種用於形成立體（3D）記憶體元件的方法。在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。移除犧牲層中的最上犧牲層的一部分。同時形成第一通道結構和第二通道結構。第一通道結構垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域。第二通道結構垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。在介電堆疊層的第一區域上但不在第二區域上形成升高層。同時形成穿過升高層進入第一通道結構的頂部部分中的第一凹陷和進入第二通道結構的頂部部分中的第二凹陷。分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。
儘管討論了具體的配置和佈置，但是應當理解，這樣做僅僅是出於說明的目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其它配置和佈置。對於相關領域的技術人員來說，顯然本發明也可以用於各種其它應用。
注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是各個實施例可以不一定包括該特定特徵、結構或特性。此外，這些短語不一定是指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例實現這種特徵、結構或特性都將在相關領域技術人員的知識範圍內。
通常，術語可以至少部分地從上下文中的使用來理解。例如，至少部分地取決於上下文，如本文所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，例如“一”或“所述”的術語同樣可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。此外，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，並且可以替代地允許存在不一定明確描述的附加因素，這同樣至少部分地取決於上下文。
應容易理解的是，在本發明中的“上”、“上方”和“之上”的含義應該以最廣泛的方式來解釋，使得“上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義，並且“上方”或“之上”不僅意味著在某物“上方”或“之上”的含義，而且還可以包括在某物“上方”或“之上”並且其間不具有中間特徵或層（即，直接在某物上）的含義。
此外，例如“之下”、“下方”、“下部”、“上方”、“上部”等空間相對術語在本文中為了便於描述可以用於描述一個元件或特徵與另一個（多個）元件或（多個）特徵的如圖中所示的關係。空間相對術語旨在涵蓋元件在使用或操作步驟中的除了圖中描繪的取向之外的不同取向。裝置可以以其它方式被定向（旋轉90度或在其它取向），並且相應地，本文所使用的空間相對描述詞也可以被類似地解釋。
如本文所用，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化，也可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底也可以由例如玻璃、塑膠、或藍寶石晶圓等非導電材料製成。
如本文所用，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個上層結構或下層結構之上延伸，或者可以具有小於下層結構或上層結構的範圍。此外，層可以是均勻或不均勻的連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面與底表面之間或在連續結構的頂表面與底表面處的任何一對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成互連線、和/或過孔接觸）以及一個或多個介電層。
如本文所用，術語“標稱/標稱地（nominal）”指的是在產品或製程的設計階段期間所設置的用於部件或製程操作步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的一定範圍的值。值的範圍可能由於製造製程或公差的微小變化而產生。如本文所用，術語“約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示在例如值的10%-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
如本文所用，術語“立體（3D）記憶體元件”是指一種半導體元件，其在橫向定向的基底上具有垂直定向的記憶體單元電晶體串（本文被稱為“記憶體串”，例如NAND記憶體串），使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”是指標稱地垂直於基底的橫向表面。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵進而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用或操作步驟中的元件的不同取向。所述裝置可以具有其他取向（旋轉90度或者處於其他取向上），並照樣相應地解釋文中採用的空間相對描述詞。
在一些立體（3D）記憶體元件（例如，3D NAND記憶體元件）中，汲極選擇閘極（DSG）切口（例如，頂部選擇閘極（TSG）切口）可以用於將各個記憶體塊進一步劃分為多個區域（例如，指狀部），以更好地控制記憶體塊中的記憶體單元。由TSG切口劃分成不同區域的NAND記憶體串可以被單獨地選擇或取消選擇，使得可以在3D NAND記憶體元件的期望區域（例如，指狀部）中執行各種操作步驟。
圖1A和圖1B示出了具有汲極選擇閘極（DSG）切口的立體（3D）記憶體元件100的平面圖和橫截面的側視圖。注意，圖1A中包括x軸和y軸以示出晶圓平面中的兩個正交方向。x方向是字元線方向，而y方向是位元線方向。立體（3D）記憶體元件100包括具有多個記憶體串110的記憶體塊102。在平面圖中，記憶體塊102表示立體（3D）記憶體元件100的記憶體堆疊層122的最小重複單位。記憶體堆疊層122包括多個最小重複單位（例如，記憶體塊102）。應當理解，最小重複單位可以被稱為除了本文所使用的“記憶體塊”之外的任何合適的術語。如圖1A所示，立體（3D）記憶體元件100包括在x方向（字元線方向）上橫向延伸的汲極選擇閘極（DSG）切口108，其將記憶體塊102分成兩個記憶體指狀部104，使得不同記憶體指狀部104中的記憶體串110可以被單獨地選擇或取消選擇。
如圖1B所示，其是立體（3D）記憶體元件100沿圖1A中的AA平面的橫截面的側視圖，立體（3D）記憶體元件100包括基底120上方的記憶體堆疊層122。注意，圖1B中包括x軸、y軸和z軸以進一步示出立體（3D）記憶體元件100中的部件的空間關係。基底120包括在x-y平面中橫向延伸的兩個橫向表面：在晶圓的正面上的頂表面，在其上可以形成立體（3D）記憶體元件100；以及在晶圓的與正面相對的背面上的底表面。z軸垂直於x和y軸。如本文所使用的，當半導體元件（例如，立體記憶體元件100）的基底（例如，基底120）在z方向（垂直於x-y平面的垂直方向）上定位在半導體元件的最低平面中時，在z方向上相對於基底確定半導體元件的一個部件（例如，層或元件）是在另一個部件（例如，層或元件）“上”、“上方”還是“下方”。在整個本發明中應用了用於描述空間關係的相同概念。
記憶體堆疊層122包括在z方向上垂直交錯的導電層126和介電層124。導電層126包括汲極選擇閘極（DSG）線128和汲極選擇閘極（DSG）線130（例如，由汲極選擇閘極（DSG）切口108分開的最上方的導電層），汲極選擇閘極（DSG）線128和汲極選擇閘極（DSG）130被配置為控制相應的記憶體指狀部104中的記憶體串110的汲極。導電層126還包括源極選擇閘極（SSG）線132（有時稱為底部選擇閘極（BSG），例如，圖1B中的最下面的導電層），源極選擇閘極（SSG）線132被配置為控制記憶體塊102中的記憶體串110的公共源極。如圖1B所示，各個記憶體串110包括通道結構134和在通道結構134上方並與之接觸的通道插塞136。立體（3D）記憶體元件100還包括多個位元線接觸140以及多條位元線142，各個位元線接觸140在記憶體串110的相應通道插塞136上方並與之接觸，每條位元線142在相應位元線接觸140上方並與之接觸。因此，各個記憶體串110是功能記憶體串，因為其汲極透過用於單獨定址的相應位元線接觸140電性連接到相應位元線142，並且其鄰接汲極選擇閘極（DSG）線128或汲極選擇閘極（DSG）線130以控制其汲極。此外，立體（3D）記憶體元件100還包括多個虛設記憶體串112，其由於汲極選擇閘極（DSG）切口108存在而不起作用。如圖1B中所示，虛設記憶體串112不鄰接任何汲極選擇閘極（DSG）線且不電性連接到任何位元線，並且因此不能被定址和控制。
由於汲極選擇閘極（DSG）切口108的存在，因此虛設記憶體串112會減小立體（3D）記憶體元件100的有效元件面積及記憶體單元密度。此外，由於在讀取和驗證操作步驟期間，虛設記憶體串112仍然鄰接源極選擇閘極（SSG）線132，所以源極選擇閘極（SSG）線132的電壓可以被施加到虛設記憶體串112，進而在導電層126（例如，作為字元線）與虛設記憶體串112之間引入寄生電容，這可以在讀取和驗證操作步驟期間影響立體（3D）記憶體元件100的電性能。
根據本發明的各種實施例提供了具有改進的汲極選擇閘極（DSG）切口佈局的立體（3D）記憶體元件及其設計、製造以及操作步驟方法。本文公開的立體（3D）記憶體元件的最小重複單位（例如，記憶體塊）中的各個記憶體串可以鄰接汲極選擇閘極（DSG）線中的至少一條，並且電性連接到相應的位元線，以避免由汲極選擇閘極（DSG）切口引起的任何虛設記憶體串。在本發明的其中一些實施例中，在最小重複單位中的不同區域中，形成不同數量的汲極選擇閘極（DSG）線。在本發明的其中一些實施例中，各個記憶體串標稱地具有相同高度以降低製造複雜性。結合施加到處於期望電位的汲極選擇閘極（DSG）線的電壓，可以將立體記憶體元件中的記憶體串的各種DSG單元的閾值電壓設定為期望電位，以適應本文所公開的新穎的元件架構。結果，可以增加立體（3D）記憶體元件的有效元件面積和記憶體單元密度，並且可以改善電性能。
圖2A和圖2B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件200的平面圖和橫截面的側視圖。圖2B示出了立體（3D）記憶體元件200沿圖2A中的BB平面的橫截面的側視圖。立體（3D）記憶體元件200可以包括基底220和在基底220上方的記憶體堆疊層222。基底220可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）或任何其它合適的材料。在本發明的其中一些實施例中，基底220是透過研磨、蝕刻、化學機械拋光（CMP）或其任何組合減薄的減薄基底（例如，半導體層）。
在本發明的其中一些實施例中，立體（3D）記憶體元件200是單層立體（3D）記憶體元件的一部分，其中單層立體（3D）記憶體元件的部件（例如，記憶體單元和週邊元件）形成在單個基底（例如，基底220）上。週邊元件（未示出）（例如，用於促進立體（3D）記憶體元件200的操作步驟的任何合適的數位、類比和/或混合信號週邊電路）可以形成於記憶體堆疊層222上方。在本發明的其中一些實施例中，立體（3D）記憶體元件200是非單層立體（3D）記憶體元件的一部分，其中部件單獨地形成於不同基底上並且接著以面對面方式、面對背方式或背對背方式接合。週邊元件（未示出）可以形成在與基底220不同的單獨基底上。作為接合的非單層立體（3D）記憶體元件的一部分，基底220可以是減薄的基底（例如，半導體層，其不是接合的非單層立體（3D）記憶體元件的基底），並且非單層立體（3D）記憶體元件的後段製程（BEOL）互連可以形成在減薄的基底220的背面上。
然而，立體（3D）記憶體元件200可以是單層或非單層立體（3D）記憶體元件的一部分，而不管立體（3D）記憶體元件200是在週邊元件（未示出）上方還是下方。為了便於參考，圖2A和圖2B描繪了立體（3D）記憶體元件200的一種狀態，其中基底220在z方向上定位在記憶體堆疊層222下方，而不管基底220是否為其上可以形成立體（3D）記憶體元件200的記憶體堆疊層222的減薄基底。在本發明中應用了用於描述空間關係的相同概念。
在本發明的其中一些實施例中，立體（3D）記憶體元件200是NAND快閃記憶體記憶體元件，其中記憶體單元以NAND記憶體串210的陣列的形式提供，各個NAND記憶體串垂直延伸穿過基底220上方的記憶體堆疊層222，如圖2B的側視圖中所示。如圖2A的平面圖所示，根據一些實施例，記憶體堆疊層222包括作為記憶體堆疊層222的最小重複單位202的多個區域204和區域206，多個區域204和區域206包括汲極選擇閘極（DSG）切口區域206和非汲極選擇閘極（DSG）切口區域204。也就是說，在平面圖中，立體（3D）記憶體元件200可以包括多個最小重複單位202，例如，交錯的汲極選擇閘極（DSG）切口區域206和非汲極選擇閘極（DSG）切口區域204。在本發明的其中一些實施例中，一個最小重複單位202對應於立體（3D）記憶體元件200的記憶體塊。在本發明的其中一些實施例中，多個最小重複單位202（例如，兩個或三個最小重複單位202）對應於立體（3D）記憶體元件200的記憶體塊。應當理解，在一些示例中，記憶體塊可以由閘極縫隙（GLS，未示出）分開，各個閘極縫隙在字元線方向（例如，圖2A中的x方向）上橫向延伸。汲極選擇閘極（DSG）切口區域206也可以在字元線方向上平行於閘極縫隙橫向延伸。記憶體串210的陣列可以被劃分成記憶體堆疊層222的區域204和區域206。在本發明的其中一些實施例中，汲極選擇閘極（DSG）切口區域206的尺寸與非汲極選擇閘極（DSG）切口區域204的尺寸標稱地相同，並且汲極選擇閘極（DSG）切口區域206中的記憶體串210的數量與非汲極選擇閘極（DSG）切口區域204中的記憶體串210的數量標稱地相同。換句話說，記憶體串210可以被均勻地劃分成記憶體堆疊層222的區域204和區域206。
如圖2B的側視圖所示，立體（3D）記憶體元件200的記憶體堆疊層222可以包括多個對，每一對包括導電層226和介電層224。也就是說，根據一些實施例，記憶體堆疊層222包括在z方向上垂直交錯的導電層226和介電層224。記憶體堆疊層222中的導電層226和介電層224可以在垂直方向上交替。記憶體堆疊層222中的導電層226和介電層224的對的數量（例如，32、64、96、128、144、160、176、192、208、224、240、256等）確定立體（3D）記憶體元件200中的記憶體單元的數量。應當理解，在一些示例中，記憶體堆疊層222可以具有多堆疊架構（未示出），其包括堆疊在彼此之上的多個記憶體堆疊。各個記憶體堆疊中的導電層226和介電層224的對的數量可以相同或不同。導電層226可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電層224可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在本發明的其中一些實施例中，導電層226中的最外層導電層包括多條汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230以及源極選擇閘極（SSG）線232。導電層226的垂直地處於源極選擇閘極（SSG）線232與汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230之間的剩餘部分可以包括圍繞記憶體串210並作為字元線橫向延伸的閘極線。如圖2B所示，根據一些實施例，汲極選擇閘極（DSG）線228是最上面的一層導電層，汲極選擇閘極（DSG）線230是第二上方的導電層（上方數來第二層導電層），並且源極選擇閘極（SSG）線232是最下面的導電層。在本發明的其中一些實施例中，各個記憶體串210鄰接源極選擇閘極（SSG）線232，源極選擇閘極（SSG）線232被配置為控制記憶體堆疊層222的最小重複單位202中的記憶體串210的公共源極。由於源極選擇閘極（SSG）線232是圖2B中的最下面的導電層，所以源極選擇閘極（SSG）線232在本文也被稱為BSG線。在本發明的其中一些實施例中，各個記憶體串210鄰接汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230中的至少一條，汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230被配置為控制記憶體串210的汲極。根據一些實施例，非汲極選擇閘極（DSG）切口區域204中的各個記憶體串210鄰接汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230兩者，使得非汲極選擇閘極（DSG）切口區域204中的記憶體串210的汲極，由汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230兩者控制。由於汲極選擇閘極（DSG）切口208，汲極選擇閘極（DSG）切口區域206中的各個記憶體串210鄰接汲極選擇閘極（DSG）線230，但不鄰接汲極選擇閘極（DSG）線228，使得汲極選擇閘極（DSG）切口區域206中的記憶體串210的汲極由汲極選擇閘極（DSG）線230控制，但不由汲極選擇閘極（DSG）線228控制。由於汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230是圖2B中的最上方的導電層，因此汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230在本文也被稱為TSG線。
如圖2B中所示，汲極選擇閘極（DSG）切口區域206中的汲極選擇閘極（DSG）線228（例如，最上面的一層導電層）的一部分由汲極選擇閘極（DSG）切口208移除。也就是說，汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230例如在y方向（位元線方向）上可以具有不同的橫向尺寸。根據一些實施例，汲極選擇閘極（DSG）線230為在x-y平面中橫向延伸的連續導電板，而汲極選擇閘極（DSG）線228在y方向上透過立體（3D）記憶體元件200的記憶體堆疊層222的各個汲極選擇閘極（DSG）切口區域206處的汲極選擇閘極（DSG）切口208斷開連接。結果，根據一些實施例，非汲極選擇閘極（DSG）切口區域204中的汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230的數量（例如，2）大於汲極選擇閘極（DSG）切口區域206中的汲極選擇閘極（DSG）線230的數量（例如，1）。立體記憶體元件200的佈局和設計避免了因汲極選擇閘極（DSG）切口存在而產生的任何虛設記憶體串（例如，圖1A和圖1B中所示）。例如，立體（3D）記憶體元件200的汲極選擇閘極（DSG）切口區域206可以沒有虛設記憶體串，並且記憶體堆疊層222的最小重複單位202中的各個記憶體串210可以為功能記憶體串。因此，與立體（3D）記憶體元件100相比，可以增加立體（3D）記憶體元件200的有效元件面積和記憶體單元密度，並且可以改善電性能。
在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204中的記憶體串210具有標稱相同的高度，並且汲極選擇閘極（DSG）切口區域206中的記憶體串210具有標稱相同的高度。根據一些實施例，非汲極選擇閘極（DSG）切口區域204中的各個記憶體串210的高度大於汲極選擇閘極（DSG）切口區域206中的各個記憶體串210的高度。例如，在垂直方向上，非汲極選擇閘極（DSG）切口區域204中的記憶體串210的上端可以在汲極選擇閘極（DSG）線228（例如，最上面的一層導電層226）上方，並且汲極選擇閘極（DSG）切口區域206中的記憶體串210的上端可以在汲極選擇閘極（DSG）線228與汲極選擇閘極（DSG）線230（例如，第二上方的導電層（上方數來第二層導電層）226）之間。也就是說，根據一些實施例，汲極選擇閘極（DSG）切口區域206中的記憶體串210不延伸超過汲極選擇閘極（DSG）線228。
如圖2B所示，各個記憶體串210可以包括通道結構212和在記憶體串210的上端的通道插塞236。如本文所使用，當基底220定位在立體（3D）記憶體元件200的最低平面中時，部件（例如，記憶體串210）的“上端”是在z方向上更遠離基底220的一端，並且部件（例如，記憶體串210）的“下端”是在z方向上更靠近基底220的一端。通道結構212可以包括填充有半導體層（例如，作為半導體通道）和複合介電層（例如，作為記憶體膜）的通道孔。在本發明的其中一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，記憶體膜是包括穿隧層、儲存層（也稱為“電荷捕獲層”）和阻擋層的複合層。通道結構212的剩餘空間可以部分或完全地填充有包括介電材料（例如，氧化矽）的覆蓋層和/或空氣間隙。通道結構212可以具有圓柱形狀（例如，柱形狀）。根據一些實施例，覆蓋層、半導體通道、穿隧層、儲存層和阻擋層從柱的中心向外表面以此順序沿徑向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。
通道插塞236可以在通道結構212的半導體通道的上端上方並與其接觸。通道插塞236可以包括半導體材料（例如，多晶矽）。透過在製造立體（3D）記憶體元件200期間覆蓋通道結構236的上端，通道插塞236可以用作蝕刻停止層，以防止填充於通道結構212中的介電層的蝕刻。在本發明的其中一些實施例中，通道插塞236可以用作記憶體串210的汲極的一部分。在本發明的其中一些實施例中，最小重複單位202（包括汲極選擇閘極（DSG）切口區域206和非汲極選擇閘極（DSG）切口區域204兩者）中的記憶體串210的各個通道插塞236具有標稱相同的高度。也就是說，通道插塞236的高度在不同區域204和區域206之間可以是標稱相同的。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204中的通道插塞236的下端高於汲極選擇閘極（DSG）線228（例如，最上面的一層導電層226）。在本發明的其中一些實施例中，汲極選擇閘極（DSG）切口區域206中的通道插塞236的下端高於汲極選擇閘極（DSG）線230（例如，第二上方的導電層（上方數來第二層導電層）226），並且汲極選擇閘極（DSG）切口區域206中的通道插塞236的上端（記憶體串210的上端）低於汲極選擇閘極（DSG）線228。也就是說，根據一些實施例，汲極選擇閘極（DSG）切口區域206中的通道插塞236垂直地在汲極選擇閘極（DSG）線228與230之間。
各個記憶體串210可以包括在導電層226與通道結構212的交叉點處的多個單元。各個單元可以是具有閾值電壓的電晶體，可以在製造立體（3D）記憶體元件200之後，由例如製造商和/或用戶例如使用程式設計和/或擦除操作步驟，將該閾值電壓從其預設閾值電壓設置到期望的電位。單元可以包括透過導電層226的閘極線/字元線控制以用於資料儲存的記憶體單元。單元還可以包括透過汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230控制以用於控制記憶體串210的汲極的DSG單元214、DSG單元216及DSG單元218。單元還可以包括透過源極選擇閘極（SSG）線232控制以用於控制記憶體串210的公共源極的SSG單元。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204中的各個記憶體串210包括在汲極選擇閘極（DSG）線228鄰接記憶體串210的交叉點處的第一DSG單元214以及在汲極選擇閘極（DSG）線230鄰接記憶體串210的交叉點處的第二DSG單元216。如以下關於立體（3D）記憶體元件200的操作步驟詳細描述的，可以透過將第一DSG單元214和第二DSG單元216的閾值電壓設置為合適電位，並且將處於合適電位的第一電壓Vdsg0 及第二電壓Vdsg1 分別施加到汲極選擇閘極（DSG）線228和汲極選擇閘極（DSG）線230，來選擇或取消選擇非汲極選擇閘極（DSG）切口區域204中的記憶體串210。在本發明的其中一些實施例中，汲極選擇閘極（DSG）切口區域206中的各個記憶體串210包括在汲極選擇閘極（DSG）線230鄰接記憶體串210的交叉點處的第三DSG單元218。如以下關於立體（3D）記憶體元件200的操作步驟詳細描述的，可以透過將第三DSG單元218的閾值電壓設置為合適電位，並且將合適電位的第二電壓Vdsg1 施加到汲極選擇閘極（DSG）線230，來選擇或取消選擇汲極選擇閘極（DSG）切口區域206中的記憶體串210。
如圖2B所示，立體（3D）記憶體元件200還包括位元線接觸240，各個位元線接觸240在記憶體堆疊層222的最小重複單位202中的記憶體串210中的相應一個上方並與其接觸。在本發明的其中一些實施例中，各個位元線接觸240形成在相應記憶體串210的上端（即，通道插塞236）的頂部上。位元線接觸240是“局部接觸”（也稱為“C1”）的部分，其直接與記憶體堆疊層222中的結構（例如，記憶體串210）接觸。位元線接觸240可以包括導電材料，包括但不限於Cu、Al、W、Co、矽化物或其任何組合。在本發明的其中一些實施例中，各個位元線接觸240的上端彼此齊平。根據一些實施例，由於非汲極選擇閘極（DSG）切口區域204中的記憶體串210的上端高於汲極選擇閘極（DSG）切口區域206中的記憶體串210的上端，所以汲極選擇閘極（DSG）切口區域206中的各個位元線接觸240的高度，大於非汲極選擇閘極（DSG）切口區域204中的各個位元線接觸240的高度。
如圖2B所示，立體（3D）記憶體元件200還包括位元線242，每條位元線242在記憶體堆疊層222的最小重複單位202中的位元線接觸240中的相應一個上方並與其接觸。位元線242可以包括導電材料，包括但不限於Cu、Al、W、Co、矽化物或其任何組合。根據一些實施例，不同於圖1B中的包括不具有對應的位元線接觸和位元線的虛設記憶體串112的立體（3D）記憶體元件100，圖2B中的立體（3D）記憶體元件200的各個記憶體串210是與相應的位元線接觸240接觸的功能記憶體串，並且電性連接到相應的位元線242以用於單獨定址。
應當理解，立體（3D）記憶體元件的記憶體堆疊層的最小重複單位中的區域的數量不限於2（例如，立體記憶體元件200的最小重複單位202中的一個DS切口區域206和一個非汲極選擇閘極（DSG）切口區域204），並且可以為任何其它合適數量（例如，3）。例如，圖3A和圖3B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的另一示例性立體（3D）記憶體元件300的平面圖和橫截面的側視圖。圖3B示出了立體（3D）記憶體元件300沿圖3A中的CC平面的橫截面的側視圖。如圖3A所示，立體（3D）記憶體元件300的最小重複單位302包括三個區域：在平面圖中的y方向（位元線方向）上在兩個非汲極選擇閘極（DSG）切口區域304與非汲極選擇閘極（DSG）切口區域305之間的汲極選擇閘極（DSG）切口區域306。應當理解，下文可以不重複立體記憶體元件200和立體記憶體元件300兩者中的類似結構（例如，材料、製造製程、功能等）的細節。
立體（3D）記憶體元件300可以包括基底320，和在基底320上方的記憶體堆疊層322。在本發明的其中一些實施例中，立體（3D）記憶體元件300是NAND快閃記憶體記憶體元件，其中記憶體單元以NAND記憶體串310的陣列的形式提供，各個NAND記憶體串垂直延伸穿過基底320上方的記憶體堆疊層322，如圖3B的側視圖中所示。記憶體串310的陣列可以被劃分成記憶體堆疊層322的區域304、區域305和區域306。在本發明的其中一些實施例中，各個非汲極選擇閘極（DSG）切口區域304或非汲極選擇閘極（DSG）切口區域305的尺寸與汲極選擇閘極（DSG）切口區域306的尺寸標稱地相同，並且各個非汲極選擇閘極（DSG）切口區域304或非汲極選擇閘極（DSG）切口區域305中的記憶體串310的數量與汲極選擇閘極（DSG）切口區域306中的記憶體串310的數量標稱地相同。換句話說，記憶體串310可以被均勻地劃分成記憶體堆疊層322的區域304、305和306（即，最小重複單位302）。
根據一些實施例，記憶體堆疊層322包括在z方向上垂直交錯的導電層326和介電層324。在本發明的其中一些實施例中，導電層326中的最外導電層包括多條汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330以及源極選擇閘極（SSG）線332。導電層326之中垂直地處於源極選擇閘極（SSG）線332與汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330之間的剩餘部分，可以包括圍繞記憶體串310並作為字元線橫向延伸的閘極線。如圖3B所示，根據一些實施例，汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線329均是由汲極選擇閘極（DSG）切口308分開的最上面的一層導電層326，並且汲極選擇閘極（DSG）線330是第二上方的導電層（上方數來第二層導電層）326。在本發明的其中一些實施例中，各個記憶體串310鄰接汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330中的至少一條，汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330被配置為控制記憶體串310的汲極。根據一些實施例，非汲極選擇閘極（DSG）切口區域304中的各個記憶體串310鄰接汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線330兩者，使得非汲極選擇閘極（DSG）切口區域304中的記憶體串310的汲極由汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線330兩者控制。類似地，根據一些實施例，非汲極選擇閘極（DSG）切口區域305中的各個記憶體串310鄰接汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330兩者，使得非汲極選擇閘極（DSG）切口區域305中的記憶體串310的汲極，由汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330兩者控制。由於汲極選擇閘極（DSG）切口308，汲極選擇閘極（DSG）切口區域306中的各個記憶體串310鄰接汲極選擇閘極（DSG）線330，但不鄰接汲極選擇閘極（DSG）線328或汲極選擇閘極（DSG）線329，使得汲極選擇閘極（DSG）切口區域306中的記憶體串310的汲極，由汲極選擇閘極（DSG）線330控制，而不是由汲極選擇閘極（DSG）線328或汲極選擇閘極（DSG）線329控制。
在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的記憶體串310具有標稱相同的高度，並且汲極選擇閘極（DSG）切口區域306中的記憶體串310具有標稱相同的高度。根據一些實施例，非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的各個記憶體串310的高度，大於汲極選擇閘極（DSG）切口區域306中的各個記憶體串310的高度。例如，在垂直方向上，非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的記憶體串310的上端，可以在汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線329（例如，最上面的一層導電層326）上方，並且汲極選擇閘極（DSG）切口區域306中的記憶體串310的上端，可以在汲極選擇閘極（DSG）線330（例如，第二上方的導電層（上方數來第二層導電層）326）與汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線329之間。也就是說，根據一些實施例，汲極選擇閘極（DSG）切口區域306中的記憶體串310不延伸超過汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線329。
如圖3B所示，記憶體串310可以包括通道結構312和在記憶體串310的上端的通道插塞336。在本發明的其中一些實施例中，最小重複單位302（包括汲極選擇閘極（DSG）切口區域306、非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305）中的記憶體串310的各個通道插塞336具有標稱相同的高度。也就是說，通道插塞336的高度在不同區域304、305和306之間可以是標稱相同的。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的通道插塞336的下端，高於汲極選擇閘極（DSG）線328和汲極選擇閘極（DSG）線329（例如，最上面的一層導電層326），並且汲極選擇閘極（DSG）切口區域306中的通道插塞336的下端，高於汲極選擇閘極（DSG）線330（例如，第二上方的導電層（上方數來第二層導電層）326）。
各個記憶體串310可以包括在導電層326與通道結構312的交叉點處的多個單元。單元可以包括透過導電層326的閘極線/字元線控制以用於資料儲存的記憶體單元。單元還可以包括透過汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330控制以用於控制記憶體串310的汲極的DSG單元314、DSG單元315、DSG單元316、DSG單元317和DSG單元318。單元還可以包括透過源極選擇閘極（SSG）線332控制以用於控制記憶體串310的公共源極的SSG單元。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域304中的各個記憶體串310包括在汲極選擇閘極（DSG）線328鄰接記憶體串310的交叉點處的第一DSG單元314以及在汲極選擇閘極（DSG）線330鄰接記憶體串310的交叉點處的第二DSG單元315。如以下關於立體（3D）記憶體元件300的操作步驟詳細描述的，可以透過將第一DSG單元314和第二DSG單元315的閾值電壓設置為合適電位，並將處於合適電位的第一電壓Vdsg0 和第二電壓Vdsg1 分別施加到汲極選擇閘極（DSG）線328和330來選擇或取消選擇非汲極選擇閘極（DSG）切口區域304中的記憶體串310。類似地，在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域305中的各個記憶體串310，包括在汲極選擇閘極（DSG）線329鄰接記憶體串310的交叉點處的第五DSG單元318，以及在汲極選擇閘極（DSG）線330鄰接記憶體串310的交叉點處的第四DSG單元317。如以下關於立體（3D）記憶體元件300的操作步驟詳細描述的，可以透過將第四DSG單元317和第五DSG單元318的閾值電壓設置為合適電位，並將處於合適電位的第三電壓Vdsg2 和第二電壓Vdsg1 分別施加到汲極選擇閘極（DSG）線329和330來選擇或取消選擇非汲極選擇閘極（DSG）切口區域305中的記憶體串310。在本發明的其中一些實施例中，汲極選擇閘極（DSG）切口區域306中的各個記憶體串310包括在汲極選擇閘極（DSG）線330鄰接記憶體串310的交叉點處的第三DSG單元316。如下文關於立體（3D）記憶體元件300的操作步驟詳細描述的，可以透過將第三DSG單元316的閾值電壓設置為合適電位，並將處於合適電位的第二電壓Vdsg1 施加到汲極選擇閘極（DSG）線330來選擇或取消選擇汲極選擇閘極（DSG）切口區域306中的記憶體串310。
如圖3B所示，立體（3D）記憶體元件300還可以包括位元線接觸340，各個位元線接觸340在記憶體堆疊層322的最小重複單位302中的記憶體串310中的相應一個上方並與其接觸。在本發明的其中一些實施例中，各個位元線接觸340形成在相應記憶體串310（即，通道插塞336）的上端的頂部上。根據一些實施例，由於非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的記憶體串310的上端，高於汲極選擇閘極（DSG）切口區域306中的記憶體串310的上端，所以汲極選擇閘極（DSG）切口區域306中的各個位元線接觸340的高度，大於非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305中的各個位元線接觸340的高度。立體（3D）記憶體元件300還可以包括位元線342，每條位元線342在記憶體堆疊層322的最小重複單位302中的位元線接觸340中的相應一個上方並與其接觸。
圖4A示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一示例性立體（3D）記憶體元件400的橫截面的側視圖。圖4A可以是示出立體（3D）記憶體元件200沿圖2A中的BB平面的橫截面的側視圖的另一示例。也就是說，圖4A示出了立體（3D）記憶體元件400中的記憶體堆疊層422的最小重複單位的側視圖，該最小重複單位與圖2A中的最小重複單位202相同。應當理解，下文可以不重複立體（3D）記憶體元件200和400兩者中的類似結構（例如，材料、製造製程、功能等）的細節。
立體（3D）記憶體元件400可以包括基底420和在基底420上方的記憶體堆疊層422。在本發明的其中一些實施例中，立體（3D）記憶體元件400是NAND快閃記憶體記憶體元件，其中記憶體單元以NAND記憶體串210的陣列的形式提供，各個NAND記憶體串垂直延伸穿過基底420上方的記憶體堆疊層422。在平面圖中，記憶體串210的陣列可以被劃分為記憶體堆疊層422的非汲極選擇閘極（DSG）切口區域204和汲極選擇閘極（DSG）切口區域206。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204的尺寸與汲極選擇閘極（DSG）切口區域206的尺寸標稱地相同，並且非汲極選擇閘極（DSG）切口區域204中的記憶體串210的數量與汲極選擇閘極（DSG）切口區域206中的記憶體串210的數量標稱地相同。換句話說，記憶體串210可以被均勻地劃分成記憶體堆疊層422的區域204和區域206（即，最小重複單位202）。
根據一些實施例，記憶體堆疊層422包括在z方向上垂直交錯的導電層426和介電層424。在本發明的其中一些實施例中，導電層426中的最外導電層包括多條汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430以及源極選擇閘極（SSG）線432。導電層426的垂直地處於源極選擇閘極（SSG）線432與汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430之間的剩餘部分，可以包括圍繞記憶體串210，並作為字元線橫向延伸的閘極線。根據一些實施例，汲極選擇閘極（DSG）線428是最上面的一層導電層426，汲極選擇閘極（DSG）線430是第二上方的導電層（上方數來第二層導電層）426，並且源極選擇閘極（SSG）線432是最下面的導電層426。在本發明的其中一些實施例中，各個記憶體串210鄰接被配置為控制記憶體串210的汲極的汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430中的至少一條。根據一些實施例，非汲極選擇閘極（DSG）切口區域204中的各個記憶體串210鄰接汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430兩者，使得非汲極選擇閘極（DSG）切口區域204中的記憶體串210的汲極由汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430兩者控制。由於汲極選擇閘極（DSG）切口208存在，汲極選擇閘極（DSG）切口區域206中的各個記憶體串210鄰接汲極選擇閘極（DSG）線430，但不鄰接汲極選擇閘極（DSG）線428，使得汲極選擇閘極（DSG）切口區域206中的記憶體串210的汲極是由汲極選擇閘極（DSG）線430所控制，但不由汲極選擇閘極（DSG）線428控制。
如圖4A中所示，汲極選擇閘極（DSG）切口區域206中的汲極選擇閘極（DSG）線428（例如，最上面的一層導電層426）的一部分由汲極選擇閘極（DSG）切口208移除。也就是說，汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430可以例如在y方向（位元線方向）上具有不同的橫向尺寸。結果，在本發明的其中一些實施例中，由於汲極選擇閘極（DSG）切口208，汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430的數量，在汲極選擇閘極（DSG）切口區域206與非汲極選擇閘極（DSG）切口區域204之間是不同的。例如，在非汲極選擇閘極（DSG）切口區域204中可以存在兩條汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430，但在汲極選擇閘極（DSG）切口區域206中僅存在一條汲極選擇閘極（DSG）線430。換句話說，記憶體串210垂直延伸穿過的汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430的數量，在汲極選擇閘極（DSG）切口區域206與非汲極選擇閘極（DSG）切口區域204之間不同。例如，非汲極選擇閘極（DSG）切口區域204中的記憶體串210垂直延伸穿過兩條汲極選擇閘極（DSG）線428和汲極選擇閘極（DSG）線430，而汲極選擇閘極（DSG）切口區域206中的記憶體串210垂直延伸穿過僅一條汲極選擇閘極（DSG）線430。立體（3D）記憶體元件400的佈局和設計避免了由於汲極選擇閘極（DSG）切口而導致的任何虛設記憶體串（例如，圖1A和圖1B中所示）。例如，立體（3D）記憶體元件400的汲極選擇閘極（DSG）切口區域206可以沒有虛設記憶體串，並且記憶體堆疊層422的最小重複單位202中的各個記憶體串210可以是功能記憶體串。因此，與立體（3D）記憶體元件100相比，可以增加立體（3D）記憶體元件400的有效元件面積和記憶體單元密度，並且可以改善電性能。
根據一些實施例，不同於圖2B中的其中汲極選擇閘極（DSG）切口區域206和非汲極選擇閘極（DSG）切口區域204中的記憶體串210具有不同高度的立體（3D）記憶體元件200，圖4A中的立體（3D）記憶體元件400中的汲極選擇閘極（DSG）切口區域206和非汲極選擇閘極（DSG）切口區域204中的各個記憶體串210具有標稱相同的高度。例如，非汲極選擇閘極（DSG）切口區域204和汲極選擇閘極（DSG）切口區域206兩者中的記憶體串210的上端可以在汲極選擇閘極（DSG）線428（例如，最上面的一層導電層426）上方。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204和汲極選擇閘極（DSG）切口區域206兩者中的記憶體串210的上端彼此齊平。如下文關於製造製程所描述的，透過使記憶體堆疊層422的最小重複單位202中的各個記憶體串210具有均勻的高度，可以降低製造複雜性。
記憶體串210可以包括通道結構412和在記憶體串210的上端的通道插塞436。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域204中的通道插塞436具有標稱相同的高度，並且汲極選擇閘極（DSG）切口區域206中的通道插塞436具有標稱相同的高度。根據一些實施例，通道插塞436的高度在非汲極選擇閘極（DSG）切口區域204與汲極選擇閘極（DSG）切口區域206之間不同。例如，汲極選擇閘極（DSG）切口區域206中的各個通道插塞436的高度可以大於非汲極選擇閘極（DSG）切口區域204中的各個通道插塞436的高度。例如，在垂直方向上，非汲極選擇閘極（DSG）切口區域204中的通道插塞436的下端，可以在汲極選擇閘極（DSG）線428（例如，最上面的一層導電層426）上方，並且汲極選擇閘極（DSG）切口區域206中的通道插塞436的下端，可以在汲極選擇閘極（DSG）線430（例如，上方數來的第二層導電層426）與汲極選擇閘極（DSG）線428之間。
立體（3D）記憶體元件400還包括位元線接觸440，各個位元線接觸440在記憶體堆疊層422的最小重複單位202中的記憶體串210中的相應一個上方並與其接觸。在本發明的其中一些實施例中，各個位元線接觸440形成在相應記憶體串210（即，通道插塞436）的上端的頂部上。根據一些實施例，由於各個區域204或區域206中的記憶體串210的上端彼此齊平，所以最小重複單位202中的各個位元線接觸440的高度是標稱相同的。如下文關於製造製程所描述的，透過使記憶體堆疊層422的最小重複單位202中的各個位元線接觸440具有均勻高度，可以降低製造複雜性。立體（3D）記憶體元件400還可以包括位元線442，每條位元線422在記憶體堆疊層422的最小重複單位202中的位元線接觸440中的相應一個上方並且與其接觸。
儘管圖4A中的立體記憶體元件400的通道插塞436在非汲極選擇閘極（DSG）切口區域204與汲極選擇閘極（DSG）切口區域206之間具有不同高度，但應當理解，在一些示例中，通道插塞可以在不同區域之間具有標稱相同的高度。例如，圖4B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一示例性立體（3D）記憶體元件401的橫截面的側視圖。圖4B可以是示出立體（3D）記憶體元件200沿圖2A中的BB平面的橫截面的側視圖的又一示例。如圖4B中所示，根據一些實施例，通道插塞437的高度在不同區域之間（例如，在非汲極選擇閘極（DSG）切口區域204與汲極選擇閘極（DSG）切口區域206之間）標稱地相同。也就是說，立體（3D）記憶體元件401中的各個通道插塞437可以在記憶體堆疊層422的最小重複單位202中標稱地相同。在本發明的其中一些實施例中，各個通道插塞437的下端，在汲極選擇閘極（DSG）線428（例如，最上面的一層導電層426）與汲極選擇閘極（DSG）線430（例如，上方數來第二層導電層426）之間。應當理解，為了易於描述，不重複立體（3D）記憶體元件400和立體（3D）記憶體元件401兩者中的其它相同結構的細節。
應當理解，立體（3D）記憶體元件的記憶體堆疊層的最小重複單位中的區域的數量不限於2（例如，最小重複單位202中的一個汲極選擇閘極（DSG）切口區域206和一個非汲極選擇閘極（DSG）切口區域204），並且可以為任何其它合適數量（例如，3或更多）。例如，圖5A和圖5B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一實例性立體（3D）記憶體元件500的平面圖和橫截面的側視圖。圖5B示出了立體（3D）記憶體元件500沿圖5A中的DD平面的橫截面的側視圖。如圖5A所示，立體（3D）記憶體元件500的最小重複單位502包括三個區域：在平面圖中的y方向（位元線方向）上的非汲極選擇閘極（DSG）切口區域504和兩個汲極選擇閘極（DSG）切口區域505和汲極選擇閘極（DSG）切口區域506。應當瞭解，下文可以不重複立體（3D）記憶體元件400和立體（3D）記憶體元件500兩者中的類似結構（例如，材料、製造製程、功能等）的細節。
如圖5B所示，立體（3D）記憶體元件500可以包括基底520和在基底520上方的記憶體堆疊層522。在本發明的其中一些實施例中，立體（3D）記憶體元件500是NAND快閃記憶體記憶體元件，其中記憶體單元以NAND記憶體串510的陣列的形式提供，各個NAND記憶體串垂直延伸穿過基底520上方的記憶體堆疊層522，如圖5B的側視圖中所示。記憶體串510的陣列可以被劃分成記憶體堆疊層522的區域504、區域505和區域506。在本發明的其中一些實施例中，各個區域504、區域505或區域506的尺寸標稱地相同，並且各個區域504、區域505或區域506中的記憶體串510的數量標稱地相同。換句話說，記憶體串510可以被均勻地劃分成記憶體堆疊層522的區域504、區域505或區域506（即，最小重複單位502）。
根據一些實施例，記憶體堆疊層522包括在z方向上垂直交錯的導電層526和介電層524。在本發明的其中一些實施例中，導電層526中的最外導電層包括多條汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531以及源極選擇閘極（SSG）線532。導電層526的垂直地處於源極選擇閘極（SSG）線532與汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531之間的剩餘部分，可以包括圍繞記憶體串510並且作為字元線橫向延伸的閘極線。如圖5B所示，根據一些實施例，汲極選擇閘極（DSG）線528是最上面的一層導電層526，汲極選擇閘極（DSG）線530是上方數來第二層導電層526，並且汲極選擇閘極（DSG）線531是上方數來第三層的導電層526。在本發明的其中一些實施例中，各個記憶體串510鄰接汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531中的至少一條，汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531被配置為控制記憶體串510的汲極。根據一些實施例，非汲極選擇閘極（DSG）切口區域504中的各個記憶體串510鄰接汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531，使得非汲極選擇閘極（DSG）切口區域504中的記憶體串510的汲極由三條汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531所控制。由於汲極選擇閘極（DSG）切口507存在，汲極選擇閘極（DSG）切口區域505中的各個記憶體串510鄰接汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531，但不鄰接汲極選擇閘極（DSG）線528，使得汲極選擇閘極（DSG）切口區域505中的記憶體串510的汲極由兩條汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531控制，但不由汲極選擇閘極（DSG）線528控制。由於汲極選擇閘極（DSG）切口507和汲極選擇閘極（DSG）切口508存在，汲極選擇閘極（DSG）切口區域506中的各個記憶體串510鄰接汲極選擇閘極（DSG）線531，但不鄰接汲極選擇閘極（DSG）線528和汲極選擇閘極（DSG）線530，使得汲極選擇閘極（DSG）切口區域506中的記憶體串510的汲極由汲極選擇閘極（DSG）線531控制，但不由汲極選擇閘極（DSG）線528和汲極選擇閘極（DSG）線530控制。
在本發明的其中一些實施例中，汲極選擇閘極（DSG）切口區域505和汲極選擇閘極（DSG）切口區域506中的汲極選擇閘極（DSG）線528（例如，最上面的一層導電層526）的一部分被汲極選擇閘極（DSG）切口507和汲極選擇閘極（DSG）切口508移除，並且汲極選擇閘極（DSG）切口區域506中的汲極選擇閘極（DSG）線530（例如，上方數來第二層導電層526）的一部分被汲極選擇閘極（DSG）切口508移除，也就是說，汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531可以例如在y方向（位元線方向）上具有不同的橫向尺寸。根據一些實施例，汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531形成階梯結構。結果，在本發明的其中一些實施例中，由於汲極選擇閘極（DSG）切口507和汲極選擇閘極（DSG）切口508存在，汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531的數量在區域504、區域505和區域506之間是不同的。例如，在非汲極選擇閘極（DSG）切口區域504中可以有三條汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531，在汲極選擇閘極（DSG）切口區域505中有兩條汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531，並且在汲極選擇閘極（DSG）切口區域506中有一條汲極選擇閘極（DSG）線531。換句話說，記憶體串510垂直延伸穿過的汲極選擇閘極（DSG）線528、汲極選擇閘極（DSG）線530和汲極選擇閘極（DSG）線531的數量在區域504、區域505和區域506之間不同。立體（3D）記憶體元件500的佈局和設計，避免了由於汲極選擇閘極（DSG）切口而所需要形成的任何虛設記憶體串（例如，圖1A和圖1B中所示）。例如，立體（3D）記憶體元件500的汲極選擇閘極（DSG）切口區域505和汲極選擇閘極（DSG）切口區域506可以沒有虛設記憶體串，並且記憶體堆疊層522的最小重複單位502中的各個記憶體串510可以是功能記憶體串。因此，與立體（3D）記憶體元件100相比，可以增加立體（3D）記憶體元件500的有效元件面積和記憶體單元密度，並且可以改善電性能。
如圖5B所示，記憶體串510可以包括通道結構512和在記憶體串510的上端的通道插塞536。立體（3D）記憶體元件500還可以包括位元線接觸540，各個位元線接觸540在記憶體堆疊層522的最小重複單位502中的記憶體串510中的相應一個的上方並與其接觸。在本發明的其中一些實施例中，各個位元線接觸540形成在相應記憶體串510（即，通道插塞536）的上端的頂部上。立體（3D）記憶體元件500還可以包括位元線542，每條位元線542在記憶體堆疊層522的最小重複單位502中的位元線接觸540中的相應一個上方並與其接觸。應當理解，汲極選擇閘極（DSG）切口的數量和所得DSG區域的數量不受上述立體（3D）記憶體元件400和立體（3D）記憶體元件500的示例的限制，並且最小重複單位中的區域的數量可以大於3，例如，兩個以上的最上方的導電層可以被兩個以上的汲極選擇閘極（DSG）切口切割，以在y方向（位元線方向）上形成三條以上的汲極選擇閘極（DSG）線，並且由汲極選擇閘極（DSG）線形成的階梯結構可以被擴展。
圖6A-圖6F示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的製造製程。圖8示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的方法800的流程圖。圖6A-圖6F和圖8中描繪的立體（3D）記憶體元件的示例包括圖2A和圖2B中描繪的立體（3D）記憶體元件200。將同時描述圖6A-圖6F和圖8。應當理解，方法800中所示的操作步驟不具有排他性，並且在所示操作步驟中的任何操作步驟之前、之後或之間也可以執行其它操作步驟。此外，一些操作步驟可以同時執行，或者以與圖8所示的不同的循序執行。
參考圖8，方法800開始於操作步驟802，其中在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。基底可以是矽基底。參考圖6A，在矽基底602上方形成包括多對犧牲層606和介電層608的介電堆疊層604。根據一些實施例，介電堆疊層604包括交錯的犧牲層606和介電層608。介電層608和犧牲層606可以交替地沉積在矽基底602上以形成介電堆疊層604。在本發明的其中一些實施例中，各個介電層608包括氧化矽層，並且各個犧牲層606包括氮化矽層。也就是說，多個氮化矽層和多個氧化矽層可以交替地沉積在矽基底602上方以形成介電堆疊層604。介電堆疊層604可以透過一個或多個薄膜沉積製程形成，所述薄膜沉積製程包括但不限於化學氣相沉積（化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
方法800進行至操作步驟804，如圖8所示，其中形成了各自垂直延伸穿過介電堆疊層的第一通道結構和第二通道結構。如圖6B所示，通道孔是垂直延伸穿過介電堆疊層604的開口。在本發明的其中一些實施例中，穿過介電堆疊層604形成多個開口，使得各個開口成為用於在稍後的製程中，生長通道結構610或通道結構611的位置。在本發明的其中一些實施例中，用於形成通道結構610或通道結構611的通道孔的製造製程包括濕式蝕刻和/或乾式蝕刻（例如，深離子反應蝕刻（DRIE））。在本發明的其中一些實施例中，各個通道結構610或通道結構611的通道孔進一步延伸穿過矽基底602的頂部部分。穿過介電堆疊層604的蝕刻製程可以不在矽基底602的頂表面處停止，並且可以繼續蝕刻矽基底602的部分。沿著各個通道結構610或通道結構611的通道孔的側壁形成記憶體膜（包括阻擋層、儲存層和穿隧層，未示出）和半導體通道。在本發明的其中一些實施例中，首先沿著通道孔的側壁沉積記憶體膜，並且然後在記憶體膜之上沉積半導體通道。阻擋層、儲存層和穿隧層可以使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）以此順序依次沉積，以形成記憶體膜。然後，可以透過使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）在穿隧層上沉積多晶矽來形成半導體通道。
方法800進行至操作步驟806，如圖8所示，其中移除犧牲層中的最上層的犧牲層的一部分、和第二通道結構的鄰接最上犧牲層的移除部分的頂部部分，使得第一通道結構垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域，並且第二通道結構的剩餘部分垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。
如圖6C所示，對蝕刻遮罩612進行圖案化，以覆蓋介電堆疊層604的一部分和第一最上犧牲層606的一部分和下面的通道結構610。蝕刻遮罩612可以包括形成在介電堆疊層604的一部分上的軟蝕刻遮罩（例如，光阻層）和/或硬蝕刻遮罩（例如，金屬層）。在本發明的其中一些實施例中，用於對蝕刻遮罩612進行圖案化的製造製程包括微影、顯影、乾式蝕刻和/或濕式蝕刻。透過對蝕刻遮罩612進行圖案化，介電堆疊層604可以在y方向（例如，位元線方向）上被橫向劃分為被蝕刻遮罩612覆蓋的非汲極選擇閘極（DSG）切口區域603和未被蝕刻遮罩612覆蓋的汲極選擇閘極（DSG）切口區域605。根據一些實施例，通道結構610和通道結構611因此分別被劃分為非汲極選擇閘極（DSG）切口區域603和汲極選擇閘極（DSG）切口區域605。
如圖6D所示，透過濕式蝕刻和/或乾式蝕刻（例如，RIE）移除第一最上犧牲層606的未被蝕刻遮罩612（圖6C所示）覆蓋的一部分、和汲極選擇閘極（DSG）切口區域605中的通道結構611的鄰接第一最上犧牲層606的移除部分的一部分。可以在第一最上犧牲層606和第二最上犧牲層606之間停止蝕刻，使得通道結構611的上端在第二最上犧牲層606上方。可以透過控制蝕刻速率和/或蝕刻時間來控制蝕刻，或者當蝕刻第一最上犧牲層606（包括氮化矽）時停止蝕刻。由於蝕刻遮罩612的保護，在非汲極選擇閘極（DSG）切口區域603中的第一最上犧牲層606和通道結構610的剩餘部分可以保持完整。根據一些實施例，汲極選擇閘極（DSG）切口614由此形成在汲極選擇閘極（DSG）切口區域605中。然後，在形成汲極選擇閘極（DSG）切口614之後，可以使用灰化、濕式蝕刻和/或幹式蝕刻來移除蝕刻遮罩612。
方法800進行至操作步驟808，如圖8所示，其中在第一通道結構的頂部部分中形成第一通道插塞，以及在第二通道結構的剩餘部分的頂部部分中形成第二通道插塞。在本發明的其中一些實施例中，第一通道插塞的下端高於最上犧牲層的剩餘部分，並且第二通道插塞的上端低於最上犧牲層的剩餘部分。
如圖6E所示，通道插塞616形成在非汲極選擇閘極（DSG）切口區域603中的通道結構610的頂部部分中，並且通道插塞617形成在汲極選擇閘極（DSG）切口區域605中的通道結構611的剩餘部分的頂部部分中。在本發明的其中一些實施例中，透過濕式蝕刻和/或乾式蝕刻通道結構610或通道結構611的頂部部分中的記憶體膜、半導體通道和覆蓋層的部分，在通道結構610或通道結構611的頂部部分中形成凹陷。然後，可以透過一個或多個薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）將半導體材料（例如，多晶矽）沉積到凹陷中來形成通道插塞616和通道插塞617。由此，穿過包括非汲極選擇閘極（DSG）切口區域603中的第一最上犧牲層606的剩餘部分的介電堆疊層604形成各自包括相應通道結構610和通道插塞616的記憶體串626。由此，穿過在汲極選擇閘極（DSG）切口區域605中沒有第一最上犧牲層606的介電堆疊層604形成各自包括相應通道結構611和通道插塞617的記憶體串627。在本發明的其中一些實施例中，使用一個或多個薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）、隨後使用平坦化製程（例如，化學機械拋光（CMP），再次用介電材料（例如，氧化矽）填充汲極選擇閘極（DSG）切口區域605中的介電堆疊層604的移除的頂部部分（圖6D中所示）。
方法800進行至操作步驟810，如圖8所示，其中透過用導電層替換介電堆疊層的犧牲層（即，所謂的“閘極替換”製程）來形成包括交錯的導電層和介電層的記憶體堆疊層。如圖6F所示，犧牲層606（如圖6E所示）被導電層620替換，並且由此形成包括交錯的導電層620和介電層608的記憶體堆疊層618。在本發明的其中一些實施例中，首先透過經由狹縫開口（未示出）移除犧牲層606來形成橫向凹陷（未示出）。在本發明的其中一些實施例中，透過經由狹縫開口施加蝕刻溶液來移除犧牲層606，使得犧牲層606被移除，進而產生在介電層608之間交錯的橫向凹陷。蝕刻溶液可以包括任何合適的蝕刻劑，其相對於介電層608選擇性地蝕刻犧牲層606。如圖6F所示，導電層620透過狹縫開口沉積到橫向凹陷中。在本發明的其中一些實施例中，在導電層620之前將閘極介電層（未示出）沉積到橫向凹陷中，使得導電層620沉積在閘極介電層上。可以使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）來沉積導電層620（例如，金屬層）。根據一些實施例，汲極選擇閘極（DSG）線628和汲極選擇閘極（DSG）線629由此形成，汲極選擇閘極（DSG）線628和汲極選擇閘極（DSG）線629分別替換第一最上犧牲層606和第二最上犧牲層606的剩餘部分。
方法800進行至操作步驟812，如圖8所示，其中第一位元線接觸和第二位元線接觸分別形成在第一通道插塞和第二通道插塞上方，並分別與第一通道插塞和第二通道插塞接觸。在本發明的其中一些實施例中，多條位元線分別形成在第一位元線接觸和第二位元線接觸上方並分別與第一位元線接觸和第二位元線接觸接觸。
如圖6F所示，位元線接觸622分別形成於非汲極選擇閘極（DSG）切口區域603中的記憶體串626的通道插塞616上方並分別與其接觸，並且位元線接觸623分別形成於汲極選擇閘極（DSG）切口區域605中的記憶體串627的通道插塞617上方並分別與其接觸。根據一些實施例，由於汲極選擇閘極（DSG）切口614存在，汲極選擇閘極（DSG）切口區域605中的各個位元線接觸623的高度大於非汲極選擇閘極（DSG）切口區域603中的各個位元線接觸622的高度。在本發明的其中一些實施例中，為了形成位元線接觸622和位元線接觸623，使用濕式蝕刻/乾式蝕刻（例如，RIE）穿過記憶體堆疊層618上的介電層形成位元線接觸開口。在本發明的其中一些實施例中，蝕刻製程在記憶體串626和記憶體串627的通道插塞616和通道插塞617的上端處停止，以曝露通道插塞616和通道插塞617的上端。然後，可以透過使用薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程或其任何組合）、隨後使用化學機械拋光（CMP）製程將導電材料沉積到位元線接觸開口中，來形成位元線接觸622和位元線接觸623。
如圖6F所示，位元線624分別形成於非汲極選擇閘極（DSG）切口區域603和汲極選擇閘極（DSG）切口區域605中的位元線接觸622和位元線接觸623上方並分別與其接觸。根據一些實施例，每條位元線624的高度標稱地相同。在本發明的其中一些實施例中，為了形成位元線624，使用濕式蝕刻/乾式蝕刻（例如，RIE）穿過位元線接觸622和位元線接觸623上的介電層形成位元線開口。在本發明的其中一些實施例中，蝕刻製程在位元線接觸622和位元線接觸623的上端處停止。然後，可以透過使用薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程或其任何組合）、隨後使用化學機械拋光（CMP）製程將導電材料沉積到位元線開口中，來形成位元線624。
圖7A-圖7H示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的其他示例性立體（3D）記憶體元件的製造製程。圖9示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的其他示例性立體（3D）記憶體元件的方法900的流程圖。圖7A-圖7H和圖9中描繪的立體（3D）記憶體元件的示例包括圖4A和圖4B中描繪的立體（3D）記憶體元件400和立體（3D）記憶體元件401。將一起描述圖7A-圖7H和圖9。應當理解，方法900中所示的操作步驟不具有排他性，並且在所示操作步驟中的任何操作步驟之前、之後或之間也可以執行其它操作步驟。此外，一些操作步驟可以同時執行，或者以與圖9所示的不同的循序執行。
參考圖9，方法900開始於操作步驟902，其中在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。基底可以是矽基底。參考圖7A，在矽基底702上方形成包括多對犧牲層706和介電層708的介電堆疊層704。根據一些實施例，介電堆疊層704包括交錯的犧牲層706和介電層708。介電層708和犧牲層706可以交替地沉積在矽基底702上以形成介電堆疊層704。在本發明的其中一些實施例中，各個介電層708包括氧化矽層，並且各個犧牲層706包括氮化矽層。也就是說，多個氮化矽層和多個氧化矽層可以交替地沉積在矽基底702上方以形成介電堆疊層704。介電疊層704可以透過一個或多個薄膜沉積製程形成，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
方法900進行至操作步驟904，如圖9所示，其中移除犧牲層中的最上層犧牲層的一部分。如圖7A所示，對蝕刻遮罩709進行圖案化，以覆蓋介電堆疊層704的一部分和下面的最上犧牲層706的一部分。蝕刻遮罩709可以包括形成在介電堆疊層704的一部分上的軟蝕刻遮罩（例如，光阻層）和/或硬蝕刻遮罩（例如，金屬層）。在本發明的其中一些實施例中，用於對蝕刻遮罩709進行圖案化的製造製程包括微影、顯影、乾式蝕刻和/或濕式蝕刻。透過對蝕刻遮罩709進行圖案化，可以在y方向（例如，位元線方向）上將介電堆疊層704橫向劃分為被蝕刻遮罩709覆蓋的非汲極選擇閘極（DSG）切口區域703和未被蝕刻遮罩709覆蓋的汲極選擇閘極（DSG）切口區域705。
如圖7B所示，透過濕式蝕刻和/或乾式蝕刻（例如，RIE）移除未被蝕刻遮罩709（圖7A所示）覆蓋的第一最上犧牲層706的一部分。可以在第一最上犧牲層706和第二最上犧牲層706之間停止蝕刻，使得第二最上犧牲層706保持完整。蝕刻深度可以透過控制蝕刻速率和/或蝕刻時間來控制。由於蝕刻遮罩709的保護，非汲極選擇閘極（DSG）切口區域703中的第一最上犧牲層706的剩餘部分可以保持完整。根據一些實施例，汲極選擇閘極（DSG）切口714由此形成在汲極選擇閘極（DSG）切口區域705中。然後，在形成汲極選擇閘極（DSG）切口714之後，可以使用灰化、濕式蝕刻和/或乾式蝕刻移除蝕刻遮罩709。在本發明的其中一些實施例中，使用一個或多個薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）、隨後使用平坦化製程（例如化學機械拋光（CMP），再次用介電材料（例如，氧化矽）填充汲極選擇閘極（DSG）切口區域705中的介電堆疊層704的移除的頂部部分。
方法900進行至操作步驟906，如圖9所示，其中形成各自具有標稱相同的高度的第一記憶體串和第二記憶體串。在本發明的其中一些實施例中，第一記憶體串垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域，並且第二記憶體串垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。在本發明的其中一些實施例中，為了形成第一記憶體串和第二記憶體串，同時形成分別垂直延伸穿過介電堆疊層的第一區域和第二區域的第一通道結構和第二通道結構，在介電堆疊層的第一區域上而不在第二區域上形成升高層，同時形成穿過升高層進入第一通道結構的頂部部分的第一凹陷，和進入第二通道結構的頂部部分的第二凹陷，並且分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。第二凹陷的深度可以與第一凹陷的深度標稱地相同。在本發明的其中一些實施例中，為了形成第一記憶體串和第二記憶體串，將第一通道插塞和第二通道插塞平坦化，使得第一記憶體串和第二記憶體串的上端與介電堆疊層的頂表面彼此齊平。在本發明的其中一些實施例中，在平坦化之後，第二通道插塞的高度大於第一通道插塞的高度。在本發明的其中一些實施例中，第一通道插塞的下端高於最上犧牲層的剩餘部分，並且第二通道插塞的下端低於最上犧牲層的剩餘部分。
如圖7C所示，通道孔是垂直延伸穿過介電堆疊層704的開口。在本發明的其中一些實施例中，穿過介電堆疊層704形成多個開口，使得各個開口成為用於在稍後的製程中生長個體通道結構710或通道結構711的位置。在本發明的其中一些實施例中，用於形成通道結構710或通道結構711的通道孔的製造製程包括濕式蝕刻和/或乾式蝕刻（例如，DRIE）。在本發明的其中一些實施例中，各個通道結構710或通道結構711的通道孔進一步延伸穿過矽基底702的頂部部分。穿過介電堆疊層704的蝕刻製程可以不在矽基底702的頂表面處停止，並且可以繼續蝕刻矽基底702的部分。沿著各個通道結構710或通道結構711的通道孔的側壁形成記憶體膜（包括阻擋層、儲存層和穿隧層，未示出）和半導體通道。在本發明的其中一些實施例中，首先沿著通道孔的側壁沉積記憶體膜，並且然後在記憶體膜之上沉積半導體通道。阻擋層、儲存層和穿隧層可以使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）以此順序依次沉積，以形成記憶體膜。然後，可以透過使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）在穿隧層上沉積多晶矽來形成半導體通道。與上文參照圖6D和圖8描述的其中透過汲極選擇閘極（DSG）切口614移除汲極選擇閘極（DSG）切口區域605中的通道結構611的一部分的製造製程相比，汲極選擇閘極（DSG）切口區域705中的通道結構711未被蝕刻，由此降低製造複雜性。
如圖7D所示，在介電堆疊層704的非汲極選擇閘極（DSG）切口區域703上形成升高層715。升高層715可以包括任何合適的材料（例如，氧化矽或多晶矽）。在本發明的其中一些實施例中，用於形成升高層715的製造製程包括使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、無電鍍或其任何組合）在介電堆疊層704上沉積材料（例如，氧化矽），以及使用微影、顯影、乾式蝕刻和/或濕式蝕刻圖案化所沉積的材料以覆蓋非汲極選擇閘極（DSG）切口區域703，但不覆蓋汲極選擇閘極（DSG）切口區域705。
如圖7D所示，同時形成穿過升高層715進入非汲極選擇閘極（DSG）切口區域703中的通道結構710的頂部部分中的凹陷717，以及進入汲極選擇閘極（DSG）切口區域705中的通道結構711的頂部部分中的凹陷719。蝕刻遮罩（未示出）可以首先被圖案化，以曝露與通道結構710和通道結構711對準的區域。在本發明的其中一些實施例中，透過經由蝕刻遮罩濕式蝕刻和/或乾式蝕刻通道結構710或通道結構711的頂部部分中的記憶體膜、半導體通道和覆蓋層的部分，同時形成凹陷717和凹陷719。根據一些實施例，在開始蝕刻通道結構710之前，蝕刻首先穿過非汲極選擇閘極（DSG）切口區域703中的升高層715。在本發明的其中一些實施例中，根據一些實施例，非汲極選擇閘極（DSG）切口區域703中的凹陷717的深度與汲極選擇閘極（DSG）切口區域705中的凹陷719的深度標稱地相同。由於升高層715，非汲極選擇閘極（DSG）切口區域703中的凹陷717的下端可以高於汲極選擇閘極（DSG）切口區域705中的凹陷719的下端。透過控制升高層715的性質（例如，厚度和/或材料）和/或蝕刻條件（例如，蝕刻速率、迴圈和/或時間），當非汲極選擇閘極（DSG）切口區域703中的凹陷717的下端高於第一最上犧牲層706，並且汲極選擇閘極（DSG）切口區域705中的凹陷719的下端在第一犧牲層706與第二犧牲層706之間時，可以停止蝕刻。
如圖7E所示，然後透過使用一個或多個薄膜沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）將半導體材料（例如，多晶矽）分別沉積到凹陷717和凹陷719（圖7D所示）中，同時形成通道插塞716和通道插塞728。然後可以施加平坦化製程（例如，化學機械拋光（CMP）、濕式蝕刻和/或乾式蝕刻）以平坦化通道插塞716和通道插塞728，使得通道插塞716和通道插塞728的上端與介電堆疊層704的頂表面彼此齊平。在形成通道插塞716和通道插塞728之前，可以透過平坦化製程或在蝕刻製程中移除升高層715。結果，根據一些實施例，在平坦化之後，汲極選擇閘極（DSG）切口區域705中的通道插塞728的高度大於非汲極選擇閘極（DSG）切口區域703中的通道插塞716的高度。在本發明的其中一些實施例中，非汲極選擇閘極（DSG）切口區域703中的通道插塞716的下端高於第一最上犧牲層706的剩餘部分，並且汲極選擇閘極（DSG）切口區域705中的通道插塞728的下端低於第一最上犧牲層706的剩餘部分（例如，在第一最上犧牲層706與第二最上犧牲層706之間）。由此，可以穿過包括非汲極選擇閘極（DSG）切口區域703中的第一最上犧牲層706的剩餘部分的介電堆疊層704，來形成各自包括相應通道結構710和通道插塞716的記憶體串726。由此，可以穿過汲極選擇閘極（DSG）切口區域705中的沒有第一最上犧牲層706的介電堆疊層704，形成各自包括相應通道結構711和通道插塞728的記憶體串727。
方法900進行至操作步驟908，如圖9所示，其中透過用導電層替換介電堆疊層的犧牲層（即，所謂的“閘極替換”製程）來形成包括交錯的導電層和介電層的記憶體堆疊層。如圖7F所示，犧牲層706（如圖7E所示）被導電層720替換，並且由此形成包括交錯的導電層720和介電層708的記憶體堆疊層718。在本發明的其中一些實施例中，首先透過經由狹縫開口（未示出）移除犧牲層706來形成橫向凹陷（未示出）。在本發明的其中一些實施例中，透過經由狹縫開口施加蝕刻溶液來移除犧牲層706，使得犧牲層706被移除，進而產生在介電層708之間交錯的橫向凹陷。蝕刻溶液可以包括任何合適的蝕刻劑，其相對於介電層708選擇性地蝕刻犧牲層706。如圖7F所示，導電層720透過狹縫開口沉積到橫向凹陷中。在本發明的其中一些實施例中，在導電層720之前將閘極介電層（未示出）沉積到橫向凹陷中，使得導電層720沉積在閘極介電層上。可以使用一個或多個薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）來沉積導電層720（例如，金屬層）。根據一些實施例，由此形成汲極選擇閘極（DSG）線730和汲極選擇閘極（DSG）線731，其分別替換第一最上犧牲層706和第二最上犧牲層706的剩餘部分。
方法900進行至操作步驟910，如圖9所示，其中第一位元線接觸和第二位元線接觸分別形成在第一記憶體串和第二記憶體串上方，並分別與第一記憶體串和第二記憶體串接觸。在本發明的其中一些實施例中，多條位元線分別形成在第一位元線接觸和第二位元線接觸上方，並分別與第一位元線接觸和第二位元線接觸接觸。
如圖7F所示，位元線接觸722分別形成在非汲極選擇閘極（DSG）切口區域703中的記憶體串726的通道插塞716以及汲極選擇閘極（DSG）切口區域705中的記憶體串727的通道插塞728上方並分別與其接觸。根據一些實施例，由於通道插塞716和通道插塞728的上端彼此齊平，所以各個位元線接觸722具有標稱相同的高度。結果，與上文關於圖6F和圖8所描述的其中需要形成在非汲極選擇閘極（DSG）切口區域603與汲極選擇閘極（DSG）切口區域605之間具有不同高度的位元線接觸622和位元線接觸623的示例相比，可以降低製造複雜性。在本發明的其中一些實施例中，為了形成位元線接觸722，使用濕式蝕刻/乾式蝕刻（例如，RIE）穿過記憶體堆疊層718上的介電層來形成位元線接觸開口。在本發明的其中一些實施例中，蝕刻製程在記憶體串726和記憶體串727的通道插塞716和通道插塞728的上端處停止，以曝露通道插塞716和通道插塞728的上端。然後，可以透過使用薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）、隨後使用化學機械拋光（CMP）製程將導電材料沉積到位元線接觸開口中，來形成位元線接觸722。
如圖7F所示，位元線724分別形成於非汲極選擇閘極（DSG）切口區域703和汲極選擇閘極（DSG）切口區域705中的位元線接觸722上方，並分別與其接觸。根據一些實施例，每條位元線724的高度標稱地相同。在本發明的其中一些實施例中，為了形成位元線724，使用濕式蝕刻/乾式蝕刻（例如，RIE）穿過位元線接觸722上的介電層形成位元線開口。在本發明的其中一些實施例中，蝕刻製程在位元線接觸722的上端處停止。然後，可以透過使用薄膜沉積製程（例如，原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它合適的製程或其任何組合）、隨後使用化學機械拋光（CMP）製程將導電材料沉積到位元線開口中，來形成位元線724。
應當理解，圖9中的方法900的操作步驟906可以透過如圖7G和圖7H所示的另一示例來實施。在本發明的其中一些實施例中，為了形成第一記憶體串和第二記憶體串，同時形成分別垂直延伸穿過介電堆疊層的第一區域和第二區域的第一通道結構和第二通道結構，同時形成進入第一通道結構的頂部部分的第一凹陷和進入第二通道結構的頂部部分的第二凹陷，並且分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。在本發明的其中一些實施例中，為了形成第一記憶體串和第二記憶體串，將第一通道插塞和第二通道插塞平坦化，使得第一記憶體串和第二記憶體串的上端與介電堆疊層的頂表面彼此齊平。在本發明的其中一些實施例中，在平坦化之後，第二通道插塞的高度與第一通道插塞的高度標稱地相同。在本發明的其中一些實施例中，第一通道插塞和第二通道插塞的下端低於最上犧牲層的剩餘部分。
在完成圖7C所示的製程之後，並且在不形成圖7D中的升高層715的情況下，同時形成進入非汲極選擇閘極（DSG）切口區域703中的通道結構710的頂部部分中的凹陷（未示出），和進入汲極選擇閘極（DSG）切口區域705中的通道結構711的頂部部分中的凹陷（未示出）。蝕刻遮罩（未示出）可以先被圖案化，以曝露與通道結構710和通道結構711對準的區域。在本發明的其中一些實施例中，透過經由蝕刻遮罩濕式蝕刻和/或乾式蝕刻通道結構710或通道結構711的頂部部分中的記憶體膜、半導體通道和覆蓋層的部分，同時形成凹陷。根據一些實施例，在沒有升高層715的情況下，非汲極選擇閘極（DSG）切口區域703中的各個凹陷的深度與汲極選擇閘極（DSG）切口區域705中的各個凹陷的深度標稱地相同。非汲極選擇閘極（DSG）切口區域703中的凹陷的下端可以與汲極選擇閘極（DSG）切口區域705中的凹陷的下端齊平。透過控制蝕刻條件（例如，蝕刻速率、週期、和/或時間），當非汲極選擇閘極（DSG）切口區域703和汲極選擇閘極（DSG）切口區域705中的凹陷的下端處於第一最上犧牲層706和第二最上犧牲層706之間時，可以停止蝕刻。
如圖7G所示，透過使用一個或多個薄膜沉積製程（例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）將半導體材料（例如，多晶矽）分別沉積到非汲極選擇閘極（DSG）切口區域703和汲極選擇閘極（DSG）切口區域705中的凹陷中，可以同時形成通道插塞736和728。然後可以施加平坦化製程（例如，化學機械拋光（CMP）、濕式蝕刻和/或乾式蝕刻）以平坦化通道插塞736和通道插塞728，使得通道插塞736和通道插塞728的上端與介電堆疊層704的頂表面彼此齊平。結果，根據一些實施例，在平坦化之後，汲極選擇閘極（DSG）切口區域705中的通道插塞728的高度與非汲極選擇閘極（DSG）切口區域703中的通道插塞736的高度標稱地相同。在本發明的其中一些實施例中，各個通道插塞736或通道插塞738的下端低於第一最上犧牲層706（例如，在第一最上犧牲層706和第二最上犧牲層706之間）的剩餘部分。由此，可以穿過包括非汲極選擇閘極（DSG）切口區域703中的第一最上犧牲層706的剩餘部分的介電堆疊層704，來形成各自包括相應通道結構710和通道插塞736的記憶體串738。由此，可以穿過汲極選擇閘極（DSG）切口區域705中的沒有第一最上犧牲層706的介電堆疊層704，形成各自包括相應通道結構711和通道插塞728的記憶體串727。
如圖7H所示，位元線接觸722分別形成在非汲極選擇閘極（DSG）切口區域603中的記憶體串738的通道插塞736，以及汲極選擇閘極（DSG）切口區域705中的記憶體串727的通道插塞728上方，並分別與其接觸。位元線724可以分別形成在非汲極選擇閘極（DSG）切口區域703和汲極選擇閘極（DSG）切口區域705中的位元線接觸722上方，並分別與其接觸。
圖10示出了根據本發明的一些實施例的用於操作步驟具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的方法1000的流程圖。儘管下文將與圖2B和圖3B中描繪的立體（3D）記憶體元件200和300的示例一起描述圖10，但應當理解，可以以相同方式使用本文中所公開的立體（3D）記憶體元件的任何其它合適示例（例如，圖4A、圖4B和圖5B中描繪的立體（3D）記憶體元件400、401或501）來類似地實施方法1000。還應當理解，方法1000中所示的操作步驟不具有排他性，並且在所示操作步驟中的任何操作步驟之前、之後或之間也可以執行其他操作步驟。此外，一些操作步驟可以同時執行，或者以與圖10所示的不同的循序執行。
參考圖10，方法1000開始於操作步驟1002，其中提供立體（3D）記憶體元件，該立體（3D）記憶體元件包括第一記憶體串、第二記憶體串、在第一單元處鄰接第一記憶體串的第一汲極選擇閘極（DSG）線、以及在第二單元和第三單元處分別鄰接第一記憶體串和第二記憶體串的第二汲極選擇閘極（DSG）線。在本發明的其中一些實施例中，第一汲極選擇閘極（DSG）線不鄰接第二記憶體串。在本發明的其中一些實施例中，第一單元和第二單元被配置為控制第一記憶體串的汲極，並且第三單元被配置為控制第二記憶體串的汲極。
如圖2B所示，根據一些實施例，立體（3D）記憶體元件200包括非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210、汲極選擇閘極（DSG）切口區域206中的第二記憶體串210、在第一DSG單元214處鄰接非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210的第一汲極選擇閘極（DSG）線228、以及分別在第二DSG單元216和第三DSG單元218處鄰接非汲極選擇閘極（DSG）切口區域204和汲極選擇閘極（DSG）切口區域206中的第一記憶體串210和第二記憶體串210的第二汲極選擇閘極（DSG）線230。在本發明的其中一些實施例中，由於汲極選擇閘極（DSG）切口208存在，第一汲極選擇閘極（DSG）線228不鄰接汲極選擇閘極（DSG）切口區域206中的第二記憶體串210。在本發明的其中一些實施例中，第一DSG單元214和第二DSG單元216被配置為控制非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210的汲極，並且第三DSG單元218被配置為控制汲極選擇閘極（DSG）切口區域206中的第二記憶體串210的汲極。
方法1000進行至操作步驟1004，如圖10所示，其中設置第一單元、第二單元和第三單元的閾值電壓，使得第一單元的閾值電壓高於第二單元的閾值電壓，並且第三單元的閾值電壓高於第二單元的閾值電壓。在本發明的其中一些實施例中，第一單元和第三單元的閾值電壓標稱地相同。
如圖2B所示，設置第一DSG單元214的閾值電壓Vt1 、第二DSG單元216的閾值電壓Vt2 和第三DSG單元218的閾值電壓Vt3 ，使得第一DSG單元214的閾值電壓Vt1 高於第二DSG單元216的閾值電壓Vt2 ，並且第三DSG單元218的閾值電壓Vt3 高於第二DSG單元216的閾值電壓Vt2 ，即，Vt1 ＞Vt2 ，並且Vt3 ＞Vt2 。在本發明的其中一些實施例中，第一DSG單元214的閾值電壓Vt1 與第三DSG單元218的閾值電壓Vt3 標稱地相同，即，Vt1 =Vt3 ＞Vt2 。各個DSG單元214、216或218可以為電晶體，其具有由（例如）相應通道結構212中的半導體通道中的半導體材料（和摻雜劑（如果存在））的尺寸和性質（例如，載流子濃度和載流子遷移率）確定的本征閾值電壓。可以在製造立體（3D）記憶體元件200之後由（例如）製造商和/或用戶使用（例如）程式設計和/或擦除操作步驟將DSG單元214、216或218的各個閾值電壓Vt1 、Vt2 或Vt3 從其本征閾值電壓設置到期望的電位。
方法1000進行至操作步驟1006，如圖10所示，其中將第一電壓和第二電壓分別施加到第一汲極選擇閘極（DSG）線和第二汲極選擇閘極（DSG）線，以在第一電壓高於第一單元的閾值電壓，並且第二電壓高於第二單元的閾值電壓但低於第三單元的閾值電壓時，選擇第一記憶體串並取消選擇第二記憶體串。
如圖2B所示，根據一些實施例，將第一電壓Vdsg0 施加至第一汲極選擇閘極（DSG）線228，並且將第二電壓Vdsg1 施加至第二汲極選擇閘極（DSG）線230。根據一些實施例，當第一電壓Vdsg0 高於第一DSG單元214的閾值電壓Vt1 ，並且第二電壓Vdsg1 高於第二DSG單元216的閾值電壓V t2 但低於第三DSG單元218的閾值電壓Vt3 時，即，Vdsg0 ＞Vt1 ，並且Vt3 ＞Vdsg1 ＞Vt2 時，非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210的第一DSG單元214和第二DSG單元216兩者都導通，而汲極選擇閘極（DSG）切口區域206中的第二記憶體串210的第三DSG單元218截止。結果，可以選擇非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210，同時可以取消選擇汲極選擇閘極（DSG）切口區域206中的第二記憶體串210。
方法1000進行至操作步驟1008，如圖10所示，其中將第一電壓和第二電壓分別施加到第一汲極選擇閘極（DSG）線和第二汲極選擇閘極（DSG）線，以在第一電壓低於第一單元的閾值電壓，並且第二電壓高於第三單元的閾值電壓時，取消選擇第一記憶體串並選擇第二記憶體串。
如圖2B所示，根據一些實施例，將第一電壓Vdsg0 施加至第一汲極選擇閘極（DSG）線228，並且將第二電壓Vdsg1 施加至第二汲極選擇閘極（DSG）線230。根據一些實施例，當第一電壓Vdsg0 低於第一DSG單元214的閾值電壓Vt1 ，並且第二電壓Vdsg1 高於第三DSG單元218的閾值電壓Vt3 時，即，Vdsg0 ＜Vt1 ，並且Vdsg1 ＞Vt3 時，第一DSG單元214導通，第二DSG單元216截止，並且第三DSG單元218導通。結果，可以取消選擇非汲極選擇閘極（DSG）切口區域204中的第一記憶體串210（因為第二DSG單元216截止），同時可以選擇汲極選擇閘極（DSG）切口區域206中的第二記憶體串210。
應當理解，上文關於圖2B和圖10所公開的操作步驟方法可以類似地以相同方式應用於圖3B中的立體（3D）記憶體元件300。如上文所描述，立體（3D）記憶體元件300可以包括兩個非汲極選擇閘極（DSG）切口區域304和非汲極選擇閘極（DSG）切口區域305以及汲極選擇閘極（DSG）切口區域306中的記憶體串310、三條汲極選擇閘極（DSG）線328、汲極選擇閘極（DSG）線329和汲極選擇閘極（DSG）線330、以及五個DSG單元314、315、316、317和318。根據以下的示例性表格I，透過設置第一DSG單元314、第二DSG單元315、第三DSG單元316、第四DSG單元317和第五DSG單元318的閾值電壓Vt1 、Vt2 、Vt3 、Vt4 和Vt5 ，並分別向第一汲極選擇閘極（DSG）線328、第二汲極選擇閘極（DSG）線330和第三汲極選擇閘極（DSG）線329施加第一電壓Vdsg0 、第二電壓Vdsg1 和第三電壓Vdsg2 ，可以單獨地選擇各個區域304、305或306中的第一記憶體串、第二記憶體串和第三記憶體串310。 表格 I
串區域 DSG 單元1 DSG 單元2/4 DSG 單元3 DSG 單元5
選擇304 導通:Vdsg0 ＞Vt1 導通:Vdsg1 ＞Vt2/4 截止:Vdsg1 ＜Vt3 截止:Vdsg2 ＜Vt5
選擇305 截止:Vdsg0 ＜Vt1 導通:Vdsg1 ＞Vt2/4 截止:Vdsg1 ＜Vt3 導通:Vdsg2 ＞Vt5
選擇306 截止:Vdsg0 ＜Vt1 導通:Vdsg1 ＞Vt2/4 導通:Vdsg1 ＞Vt3 截止:Vdsg2 ＜Vt5
根據本發明的一個方面，提供一種立體（3D）記憶體元件包括記憶體堆疊層和多個記憶體串。記憶體堆疊層包括交錯的導電層和介電層。各個記憶體串垂直延伸穿過記憶體堆疊層。在平面圖中，多個記憶體串被劃分為記憶體堆疊層的多個區域。導電層包括配置以控制多個記憶體串的汲極的多條汲極選擇閘極（DSG）線。汲極選擇閘極（DSG）線的數量在多個區域之間不同。多個記憶體串中的每一個具有標稱相同的高度。
在本發明的其中一些實施例中，立體（3D）記憶體元件還包括多個位元線接觸。根據一些實施例，多個記憶體串中的每一個與多個位元線接觸中的相應一個接觸。
在本發明的其中一些實施例中，多個記憶體串中的每一個在其一端處包括與相應位元線接觸接觸的通道插塞。
在本發明的其中一些實施例中，相同區域中的通道插塞具有標稱相同的高度。
在本發明的其中一些實施例中，通道插塞的高度在多個區域之間標稱地相同。在本發明的其中一些實施例中，通道插塞的高度在多個區域之間不同。
在本發明的其中一些實施例中，記憶體串的數量在多個區域之間是相同的。
在本發明的其中一些實施例中，汲極選擇閘極（DSG）線包括導電層中的最外導電層。
在本發明的其中一些實施例中，汲極選擇閘極（DSG）線具有不同的橫向尺寸。
在本發明的其中一些實施例中，多個記憶體串垂直延伸穿過的汲極選擇閘極（DSG）線的數量在多個區域之間不同。
在本發明的其中一些實施例中，在平面圖中，多個區域是記憶體堆疊層的最小重複單位。
在本發明的其中一些實施例中，記憶體串中的每一個鄰接所述汲極選擇閘極（DSG）線中的至少一條。
在本發明的其中一些實施例中，立體（3D）記憶體元件還包括在字元線方向上橫向延伸的閘極縫隙，並且多個區域包括在字元線方向上平行於閘極縫隙橫向延伸的汲極選擇閘極（DSG）切口區域。
根據本發明的另一方面，公開了一種用於形成立體（3D）記憶體元件的方法。在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。移除犧牲層中最上犧牲層的一部分。同時形成第一記憶體串和第二記憶體串，第一記憶體串和第二記憶體串均具有標稱相同的高度。第一記憶體串垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域。第二記憶體串垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。透過用導電層替換介電堆疊層的犧牲層來形成包括交錯的導電層和介電層的記憶體堆疊層。形成分別在第一記憶體串和第二記憶體串上方並分別與第一記憶體串和第二記憶體串接觸的第一位元線接觸和第二位元線接觸。
在本發明的其中一些實施例中，為了同時形成第一記憶體串和第二記憶體串，同時形成分別垂直延伸穿過介電堆疊層的第一區域和第二區域的第一通道結構和第二通道結構，在介電堆疊層的第一區域上但不在第二區域上形成升高層，同時形成穿過升高層進入第一通道結構的頂部部分的第一凹陷和進入第二通道結構的頂部部分的第二凹陷，並且分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。
在本發明的其中一些實施例中，第二凹陷的深度與第一凹陷的深度標稱地相同。
在本發明的其中一些實施例中，為了同時形成第一記憶體串和第二記憶體串，平坦化第一通道插塞和第二通道插塞，使得第一記憶體串和第二記憶體串的上端與介電堆疊層的頂表面彼此齊平。
在本發明的其中一些實施例中，在平坦化之後，第二通道插塞的高度大於第一通道插塞的高度。
在本發明的其中一些實施例中，第一通道插塞的下端高於最上犧牲層的剩餘部分，並且第二通道插塞的下端低於最上犧牲層的剩餘部分。
在本發明的其中一些實施例中，為了同時形成第一記憶體串和第二記憶體串，同時形成分別垂直延伸穿過介電堆疊層的第一區域和第二區域的第一通道結構和第二通道結構，同時形成進入第一通道結構的頂部部分的第一凹陷和進入第二通道結構的頂部部分的第二凹陷，並且分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。
在本發明的其中一些實施例中，為了同時形成第一記憶體串和第二記憶體串，平坦化第一通道插塞和第二通道插塞，使得第一記憶體串和第二記憶體串的上端與介電堆疊層的頂表面彼此齊平。
在本發明的其中一些實施例中，在平坦化之後，第二通道插塞的高度與第一通道插塞的高度標稱地相同。
在本發明的其中一些實施例中，第一通道插塞和第二通道插塞的下端低於最上犧牲層的剩餘部分。
根據本發明的又一方面，公開了一種用於形成立體（3D）記憶體元件的方法。在基底上方形成包括交錯的犧牲層和介電層的介電堆疊層。移除犧牲層中的最上犧牲層的一部分。同時形成第一通道結構和第二通道結構。第一通道結構垂直延伸穿過介電堆疊層的包括最上犧牲層的剩餘部分的第一區域。第二通道結構垂直延伸穿過介電堆疊層的沒有最上犧牲層的第二區域。在介電堆疊層的第一區域上但不在第二區域上形成升高層。同時形成穿過升高層進入第一通道結構的頂部部分中的第一凹陷和進入第二通道結構的頂部部分中的第二凹陷。分別在第一凹陷和第二凹陷中同時形成第一通道插塞和第二通道插塞。
在本發明的其中一些實施例中，為了同時形成第一通道插塞和第二通道插塞，將多晶矽沉積到第一凹陷和第二凹陷中，並且平坦化沉積的多晶矽，使得第一通道插塞和第二通道插塞的上端與介電堆疊層的頂表面彼此齊平。
在本發明的其中一些實施例中，透過用導電層替換介電堆疊層的犧牲層來形成包括交錯的導電層和介電層的記憶體堆疊層，並且同時形成分別在第一通道插塞和第二通道插塞上方並分別與第一通道插塞和第二通道插塞接觸的第一位元線接觸和第二位元線接觸。
在本發明的其中一些實施例中，第二凹陷的深度與第一凹陷的深度標稱地相同。
在本發明的其中一些實施例中，第二通道插塞的高度大於第一通道插塞的高度。
在本發明的其中一些實施例中，第一通道插塞的下端高於最上犧牲層的剩餘部分，並且第二通道插塞的下端低於最上犧牲層的剩餘部分。
根據本發明的一方面，提供一種立體（3D）記憶體元件，包括一記憶體堆疊層，所述記憶體堆疊層包括垂直交錯的多個導電層和多個介電層，以及多個記憶體串，所述多個記憶體串均垂直延伸穿過所述記憶體堆疊層，其中，在一平面圖中，所述多個記憶體串被劃分為所述記憶體堆疊層的多個區域，所述導電層包括多條汲極選擇閘極（DSG）線，所述多條汲極選擇閘極（DSG）線被配置為控制所述多個記憶體串的多個汲極，所述汲極選擇閘極（DSG）線的數量在各個所述多個區域內不相同，並且所述多個記憶體串中的每一個具有標稱相同的高度。
在本發明的其中一些實施例中，還包括多個位元線接觸，其中，所述多個記憶體串中的每一個與所述多個位元線接觸中的相應一個接觸。
在本發明的其中一些實施例中，所述多個記憶體串中的每一個在其一端處包括與相應的一位元線接觸接觸的一通道插塞。
在本發明的其中一些實施例中，在相同所述區域中的所述通道插塞，具有標稱相同的高度。
在本發明的其中一些實施例中，所述通道插塞的高度在所述多個區域之間標稱地相同。
在本發明的其中一些實施例中，所述通道插塞的高度在所述多個區域之間不同。
在本發明的其中一些實施例中，所述記憶體串的數量在所述多個區域之間是相同的。
在本發明的其中一些實施例中，所述汲極選擇閘極（DSG）線包括所述導電層中的一最外導電層。
在本發明的其中一些實施例中，所述汲極選擇閘極（DSG）線具有不同的橫向尺寸。
在本發明的其中一些實施例中，在所述多個區域之間，所述多個記憶體串垂直延伸穿過的所述汲極選擇閘極（DSG）線的數量不同。
在本發明的其中一些實施例中，在所述平面圖中，所述多個區域中的任一個區域，是所述記憶體堆疊層的最小重複單位。
在本發明的其中一些實施例中，所述記憶體串中的每一個鄰接所述汲極選擇閘極（DSG）線中的至少一條。
在本發明的其中一些實施例中，還包括一閘極縫隙（GLS），所述閘極縫隙在一字元線方向上橫向延伸，其中，所述多個區域包括在所述字元線方向上平行於所述閘極縫隙橫向延伸的一汲極選擇閘極（DSG）切口區域。
根據本發明的又一方面，一種用於形成立體（3D）記憶體元件的方法，包括：在一基底上方形成包括交錯的多個犧牲層和多個介電層的一介電堆疊層，移除所述犧牲層中的一最上犧牲層的一部分，同時形成一第一記憶體串和一第二記憶體串，所述第一記憶體串和所述第二記憶體串均具有標稱相同的高度，其中，所述第一記憶體串垂直延伸穿過所述介電堆疊層的包括所述最上犧牲層的剩餘部分的一第一區域，並且所述第二記憶體串垂直延伸穿過所述介電堆疊層的不包括所述最上犧牲層的一第二區域，利用一導電層替換所述介電堆疊層的所述犧牲層，來形成包括交錯的所述導電層和所述介電層的一記憶體堆疊層，以及形成一第一位元線接觸和一第二位元線接觸，所述第一位元線接觸和所述第二位元線接觸分別在所述第一記憶體串和所述第二記憶體串上方，並且分別與所述第一記憶體串和所述第二記憶體串接觸。
在本發明的其中一些實施例中，同時形成所述第一記憶體串和所述第二記憶體串包括：同時形成一第一通道結構和一第二通道結構，所述第一通道結構和所述第二通道結構分別垂直延伸穿過所述介電堆疊層的所述第一區域和所述第二區域，在所述介電堆疊層的所述第一區域上且不在所述第二區域上，形成一升高層，同時形成穿過所述升高層進入所述第一通道結構的一頂部部分中的一第一凹陷、以及進入所述第二通道結構的一頂部部分中的一第二凹陷，以及分別在所述第一凹陷和所述第二凹陷中同時形成一第一通道插塞和一第二通道插塞。
在本發明的其中一些實施例中，所述第二凹陷的一深度與所述第一凹陷的一深度標稱地相同。
在本發明的其中一些實施例中，同時形成所述第一記憶體串和所述第二記憶體串包括：同時形成分別垂直延伸穿過所述介電堆疊層的所述第一區域和所述第二區域的一第一通道結構和一第二通道結構，同時形成進入所述第一通道結構的一頂部部分中的一第一凹陷和進入所述第二通道結構的一頂部部分中的一第二凹陷，以及分別在所述第一凹陷和所述第二凹陷中同時形成一第一通道插塞和一第二通道插塞。
根據本發明的又一方面，提供一種用於形成立體（3D）記憶體元件的方法，包括：在一基底上方形成包括交錯的多個犧牲層和多個介電層的一介電堆疊層，移除所述犧牲層中的一最上犧牲層的一部分，同時形成一第一通道結構和一第二通道結構，其中，所述第一通道結構垂直延伸穿過所述介電堆疊層的包括所述最上犧牲層的剩餘部分的一第一區域，並且所述第二通道結構垂直延伸穿過所述介電堆疊層的不包括所述最上犧牲層的一第二區域，在所述介電堆疊層的所述第一區域上且不在所述第二區域上，形成一升高層，同時形成穿過所述升高層進入所述第一通道結構的一頂部部分中的一第一凹陷，和進入所述第二通道結構的一頂部部分中的一第二凹陷，以及分別在所述第一凹陷和所述第二凹陷中，同時形成一第一通道插塞和一第二通道插塞。
在本發明的其中一些實施例中，同時形成所述第一通道插塞和所述第二通道插塞包括：將一多晶矽沉積到所述第一凹陷和所述第二凹陷中，以及平坦化所沉積的所述多晶矽，使得所述第一通道插塞和所述第二通道插塞的一上端與所述介電堆疊層的一頂表面彼此齊平。
在本發明的其中一些實施例中，所述第二凹陷的一深度與所述第一凹陷的一深度標稱地相同。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，進而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍書及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:立體（3D）記憶體元件 102:記憶體塊 104:記憶體指狀部 108:汲極選擇閘極（DSG）切口 110:記憶體串 112:虛設記憶體串 120:基底 122:記憶體堆疊層 124:介電層 126:導電層 128:汲極選擇閘極（DSG）線 130:汲極選擇閘極（DSG）線 132:源極選擇閘極（SSG）線 134:通道結構 136:通道插塞 140:位元線接觸 142:位元線 200:立體（3D）記憶體元件 202:最小重複單位 204:非汲極選擇閘極切口區域 206:汲極選擇閘極切口區域 208:汲極選擇閘極（DSG）切口 210:記憶體串 212:通道結構 214:第一DSG單元 216:第二DSG單元 218:第三DSG單元 220:基底 222:記憶體堆疊層 224:介電層 226:導電層 228:汲極選擇閘極（DSG）線 230:汲極選擇閘極（DSG）線 232:源極選擇閘極（SSG）線 236:通道插塞 240:位元線接觸 242:位元線 300:立體（3D）記憶體元件 302:最小重複單位 304:非汲極選擇閘極切口區域 305:非汲極選擇閘極切口區域 306:汲極選擇閘極切口區域 308:汲極選擇閘極（DSG）切口 310:記憶體串 312:通道結構 314:第一DSG單元 315:第二DSG單元 316:第三DSG單元 317:第四DSG單元 318:第五DSG單元 320:基底 322:記憶體堆疊層 324:介電層 326:導電層 328:汲極選擇閘極（DSG）線 329:汲極選擇閘極（DSG）線 330:汲極選擇閘極（DSG）線 332:源極選擇閘極（SSG）線 336:通道插塞 340:位元線接觸 342:位元線 400:立體（3D）記憶體元件 401:立體（3D）記憶體元件 412:通道結構 420:基底 422:記憶體堆疊層 424:介電層 426:導電層 428:汲極選擇閘極（DSG）線 430:汲極選擇閘極（DSG）線 432:源極選擇閘極（SSG）線 436:通道插塞 437:通道插塞 440:位元線接觸 442:位元線 500:立體（3D）記憶體元件 502:最小重複單位 504:非汲極選擇閘極切口區域 505:汲極選擇閘極切口區域 506:汲極選擇閘極切口區域 507:汲極選擇閘極切口 508:汲極選擇閘極切口 510:記憶體串 512:通道結構 520:基底 522:記憶體堆疊層 524:介電層 526:導電層 528:汲極選擇閘極（DSG）線 530:汲極選擇閘極（DSG）線 531:汲極選擇閘極（DSG）線 532:源極選擇閘極（SSG）線 536:通道插塞 540:位元線接觸 542:位元線 602:矽基底 603:非汲極選擇閘極切口區域 604:介電堆疊層 605:汲極選擇閘極切口區域 606:犧牲層 608:介電層 610:通道結構 611:通道結構 612:蝕刻遮罩 614:汲極選擇閘極（DSG）切口 616:通道插塞 617:通道插塞 618:記憶體堆疊層 620:導電層 622:位元線接觸 623:位元線接觸 624:位元線 626:記憶體串 627:記憶體串 628:汲極選擇閘極（DSG）線 629:汲極選擇閘極（DSG）線 702:矽基底 703:非汲極選擇閘極切口區域 704:介電堆疊層 705:汲極選擇閘極切口區域 706:犧牲層 708:介電層 709:蝕刻遮罩 710:通道結構 711:通道結構 714:汲極選擇閘極（DSG）切口 715:升高層 716:通道插塞 717:凹陷 719:凹陷 720:導電層 722:位元線接觸 724:位元線 726:記憶體串 727:記憶體串 728:通道插塞 730:汲極選擇閘極（DSG）線 731:汲極選擇閘極（DSG）線 736:通道插塞 738:通道插塞 800:方法 802:操作步驟 804:操作步驟 806:操作步驟 808:操作步驟 810:操作步驟 812:操作步驟 900:方法 902:操作步驟 904:操作步驟 906:操作步驟 908:操作步驟 910:操作步驟 1000:方法 1002:操作步驟 1004:操作步驟 1006:操作步驟 1008:操作步驟
併入本文並形成說明書的一部分的附圖示出了本發明的實施例，並且與文字描述一起進一步用於解釋本發明的原理以及使相關領域的技術人員能夠製造和使用本發明。 圖1A和圖1B示出了具有汲極選擇閘極（DSG）切口的立體（3D）記憶體元件的平面圖和橫截面的側視圖。 圖2A和圖2B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的平面圖和橫截面的側視圖。 圖3A和圖3B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的另一示例性立體（3D）記憶體元件的平面圖和橫截面的側視圖。 圖4A示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一示例性立體（3D）記憶體元件的橫截面的側視圖。 圖4B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一示例性立體（3D）記憶體元件的橫截面的側視圖。 圖5A和圖5B示出了根據本發明的一些實施例的具有汲極選擇閘極（DSG）切口的又一示例性立體（3D）記憶體元件的平面圖和橫截面的側視圖。 圖6A-圖6F示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的製造製程。 圖7A-圖7H示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的其他示例性立體（3D）記憶體元件的製造製程。 圖8示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的方法的流程圖。 圖9示出了根據本發明的一些實施例的用於形成具有汲極選擇閘極（DSG）切口的另一示例性立體（3D）記憶體元件的方法的流程圖。 圖10示出了根據本發明的一些實施例的用於操作步驟具有汲極選擇閘極（DSG）切口的示例性立體（3D）記憶體元件的方法的流程圖。 將參照附圖描述本發明的實施例。
204:非汲極選擇閘極切口區域
206:汲極選擇閘極切口區域
208:汲極選擇閘極(DSG)切口
210:記憶體串
400:立體(3D)記憶體元件
412:通道結構
420:基底
422:記憶體堆疊層
424:介電層
426:導電層
428:汲極選擇閘極(DSG)線
430:汲極選擇閘極(DSG)線
432:源極選擇閘極(SSG)線
436:通道插塞
440:位元線接觸
442:位元線

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一記憶體堆疊層，所述記憶體堆疊層包括垂直交錯的多個導電層和多個介電層；以及 多個記憶體串，所述多個記憶體串均垂直延伸穿過所述記憶體堆疊層， 其中，在一平面圖中，所述多個記憶體串被劃分為所述記憶體堆疊層的多個區域； 所述導電層包括多條汲極選擇閘極（DSG）線，所述多條汲極選擇閘極（DSG）線被配置為控制所述多個記憶體串的多個汲極； 所述汲極選擇閘極（DSG）線的數量在各個所述多個區域內不相同；並且 所述多個記憶體串中的每一個具有標稱相同的高度。
  2. 根據請求項1所述的立體（3D）記憶體元件，還包括多個位元線接觸，其中，所述多個記憶體串中的每一個與所述多個位元線接觸中的相應一個接觸。
  3. 根據請求項1所述的立體（3D）記憶體元件，其中，所述多個記憶體串中的每一個在其一端處包括與相應的一位元線接觸接觸的一通道插塞。
  4. 根據請求項3所述的立體（3D）記憶體元件，其中，在相同所述區域中的所述通道插塞，具有標稱相同的高度。
  5. 根據請求項4所述的立體（3D）記憶體元件，其中，所述通道插塞的高度在所述多個區域之間標稱地相同。
  6. 根據請求項4所述的立體（3D）記憶體元件，其中，所述通道插塞的高度在所述多個區域之間不同。
  7. 根據請求項1所述的立體（3D）記憶體元件，其中，所述記憶體串的數量在所述多個區域之間是相同的。
  8. 根據請求項1所述的立體（3D）記憶體元件，其中，所述汲極選擇閘極（DSG）線包括所述導電層中的一最外導電層。
  9. 根據請求項1所述的立體（3D）記憶體元件，其中，所述汲極選擇閘極（DSG）線具有不同的橫向尺寸。
  10. 根據請求項1所述的立體（3D）記憶體元件，其中，在所述多個區域之間，所述多個記憶體串垂直延伸穿過的所述汲極選擇閘極（DSG）線的數量不同。
  11. 根據請求項1所述的立體（3D）記憶體元件，其中，在所述平面圖中，所述多個區域中的任一個區域，是所述記憶體堆疊層的最小重複單位。
  12. 根據請求項11所述的立體（3D）記憶體元件，其中，所述記憶體串中的每一個鄰接所述汲極選擇閘極（DSG）線中的至少一條。
  13. 根據請求項1所述的立體（3D）記憶體元件，還包括一閘極縫隙（GLS），所述閘極縫隙在一字元線方向上橫向延伸，其中，所述多個區域包括在所述字元線方向上平行於所述閘極縫隙橫向延伸的一汲極選擇閘極（DSG）切口區域。
  14. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一基底上方形成包括交錯的多個犧牲層和多個介電層的一介電堆疊層； 移除所述犧牲層中的一最上犧牲層的一部分； 同時形成一第一記憶體串和一第二記憶體串，所述第一記憶體串和所述第二記憶體串均具有標稱相同的高度，其中，所述第一記憶體串垂直延伸穿過所述介電堆疊層的包括所述最上犧牲層的剩餘部分的一第一區域，並且所述第二記憶體串垂直延伸穿過所述介電堆疊層的不包括所述最上犧牲層的一第二區域； 利用一導電層替換所述介電堆疊層的所述犧牲層，來形成包括交錯的所述導電層和所述介電層的一記憶體堆疊層；以及 形成一第一位元線接觸和一第二位元線接觸，所述第一位元線接觸和所述第二位元線接觸分別在所述第一記憶體串和所述第二記憶體串上方，並且分別與所述第一記憶體串和所述第二記憶體串接觸。
  15. 根據請求項14所述的方法，其中，同時形成所述第一記憶體串和所述第二記憶體串包括： 同時形成一第一通道結構和一第二通道結構，所述第一通道結構和所述第二通道結構分別垂直延伸穿過所述介電堆疊層的所述第一區域和所述第二區域； 在所述介電堆疊層的所述第一區域上且不在所述第二區域上，形成一升高層； 同時形成穿過所述升高層進入所述第一通道結構的一頂部部分中的一第一凹陷、以及進入所述第二通道結構的一頂部部分中的一第二凹陷；以及 分別在所述第一凹陷和所述第二凹陷中同時形成一第一通道插塞和一第二通道插塞。
  16. 根據請求項15所述的方法，其中，所述第二凹陷的一深度與所述第一凹陷的一深度標稱地相同。
  17. 根據請求項14所述的方法，其中，同時形成所述第一記憶體串和所述第二記憶體串包括： 同時形成分別垂直延伸穿過所述介電堆疊層的所述第一區域和所述第二區域的一第一通道結構和一第二通道結構， 同時形成進入所述第一通道結構的一頂部部分中的一第一凹陷和進入所述第二通道結構的一頂部部分中的一第二凹陷；以及 分別在所述第一凹陷和所述第二凹陷中同時形成一第一通道插塞和一第二通道插塞。
  18. 一種用於形成立體（3D）記憶體元件的方法，包括： 在一基底上方形成包括交錯的多個犧牲層和多個介電層的一介電堆疊層； 移除所述犧牲層中的一最上犧牲層的一部分； 同時形成一第一通道結構和一第二通道結構，其中，所述第一通道結構垂直延伸穿過所述介電堆疊層的包括所述最上犧牲層的剩餘部分的一第一區域，並且所述第二通道結構垂直延伸穿過所述介電堆疊層的不包括所述最上犧牲層的一第二區域； 在所述介電堆疊層的所述第一區域上且不在所述第二區域上，形成一升高層； 同時形成穿過所述升高層進入所述第一通道結構的一頂部部分中的一第一凹陷，和進入所述第二通道結構的一頂部部分中的一第二凹陷；以及 分別在所述第一凹陷和所述第二凹陷中，同時形成一第一通道插塞和一第二通道插塞。
  19. 根據請求項18所述的方法，其中，同時形成所述第一通道插塞和所述第二通道插塞包括： 將一多晶矽沉積到所述第一凹陷和所述第二凹陷中；以及 平坦化所沉積的所述多晶矽，使得所述第一通道插塞和所述第二通道插塞的一上端與所述介電堆疊層的一頂表面彼此齊平。
  20. 根據請求項18所述的方法，其中，所述第二凹陷的一深度與所述第一凹陷的一深度標稱地相同。
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