TWI815033B - 具有梅花形狀的溝道結構的三維記憶體元件 - Google Patents

具有梅花形狀的溝道結構的三維記憶體元件 Download PDF

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Abstract

三維(3D)記憶體元件及其形成方法的實施例。在實施例中，一種3D記憶體元件包括：一基底；以及一溝道結構，垂直延伸設置於基底上，其中溝道結構在一平面圖中具有包含多個花瓣的一梅花形狀，且溝道結構包括分別在花瓣中的多個半導體溝道。

Description

具有梅花形狀的溝道結構的三維記憶體元件
本發明係關於一種三維記憶體元件，且特別係關於一種具有梅花形狀的溝道結構的三維記憶體元件。
經由改進製程技術、電路設計、程式設計演算法和製造製程，將平面存儲單元縮放到更小的尺寸。然而，隨著存儲單元的特徵尺寸接近物理極限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面存儲單元的存儲密度接近物理上限。
3D記憶體架構可以解決平面存儲單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的信號的週邊元件。
一種3D記憶體元件及其製作方法的實施例。
在一個實施例中，一種具有梅花形狀的溝道結構的3D記憶體元件包括：一基底；以及一溝道結構，垂直延伸設置於基底上，其中溝道結構在一平面圖中具有包含多個花瓣的一梅花形狀，且溝道結構包括分別在花瓣中的多個半導體溝道。
在另一實施例中，一種3D記憶體元件包括：在一平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層，且連續阻擋層、連續電荷捕集層和連續穿隧層的皆為梅花形狀；以及多個分開的半導體溝道，各自設置在連續穿隧層的在梅花形狀的部分的相應頂點處上。
在又一實施例中，一種3D記憶體元件包括：一基底；以及垂直延伸形成於基底上並且在一平面圖中包括兩個以上的存儲單元的一溝道結構，其中各存儲單元包括分開的半導體溝道，並且存儲單元共用在平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層。
100:3D記憶體元件
101、200、300、400、500:溝道結構
102、204、602、702:阻擋層
103:儲存堆疊結構
104、206、604、704:電荷捕集層
106、208、606、706:穿隧層
107、207、307、407、507:存儲膜
108、210A、210B、210C、310A、310B、310C、310D、410A、410B、410C、510A、510B、510C、510D、608A、608B、608C、708A、708B、708C:半導體溝道
110、212、312、412、512:帽蓋層
112:閘極線
202A、202B、202C、302A、302B、302C、302D:花瓣
212A、212B、212C、312A、312B、312C、312D、412A、412B、412C、512A、512B、512C、512D:存儲單元
304、404、504:連續阻擋層
306、406、506:連續電荷捕集層
308、408、508:連續穿隧層
608、708:半導體溝道層
610:蝕刻停止層
610A、610B、610C:剩餘部分
612、712:空隙
800、900:方法
802、804、806、808、810、812、902、904、906、908、910:操作
t a 、t e :厚度
x、y、z:軸
圖1繪示本發明較佳實施例中具有圓形溝道結構的3D記憶體元件的截面的平面圖以及此元件的另一截面的頂部透視圖。
圖2繪示本發明較佳實施例中具有梅花形狀的溝道結構的截面的平面圖。
圖3繪示本發明較佳實施例中另一具有梅花形狀的溝道結構的截面的平面圖。
圖4繪示本發明較佳實施例中又一具有梅花形狀的溝道結構的截面的平面圖。
圖5繪示本發明較佳實施例中又一具有梅花形狀的溝道結構的截面的平面圖。
圖6A繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的製程示意圖。
圖6B繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的製程示意圖。
圖6C繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的製程示意圖。
圖7A繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的另一製程示 意圖。
圖7B繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的另一製程示意圖。
圖8繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的3D記憶體元件的方法的流程圖。
圖9繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的3D記憶體元件的另一實施例性方法的流程圖。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“實施例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如是如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然 至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……(某物)上”，而且也包括“在……(某物)上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……(某物)上方”或“在……(某物)之上”的意思，而且也可以包括“在……(某物)上方”或“在……(某物)之上”，而其間沒有中間特徵或層(即直接在某物上)的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件(單個或多個)或特徵(單個或多個)的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向(旋轉90度或位於其它方向)並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構 的區域。例如是層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如是互連層可以包括一個或更多導體和接觸層(其中可形成互連線和/或過孔接觸部)和一個或更多介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設定的部件或製程步驟的特性或參數的期望值或目標值、連同高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的些微變化而引起。如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內(例如，該值的±10%、±20%、或±30%)變化。
如本文所使用的，術語“三維(3D)NAND記憶體串”是指在橫向方向的基底上串聯連接的垂直方向的記憶體單元電晶體串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直地”表示相對垂直於基底的橫向表面。
在常規3D NAND快閃記憶體元件中，存儲單元被設置到圓形溝道結構的陣列的不同平面中。例如，圖1繪示本發明較佳實施例中具有一圓形溝道結構101的一3D記憶體元件100的截面的平面圖以及此元件位於一平面AA中的另一截面的頂部透視圖。溝道結構101在基底(未繪示)以上沿方向z垂直延伸。應當指出，在圖1中包含軸x、軸y和軸z是為了進一步例示3D記憶體元件100中的各部件的空間關係。軸x和軸y在平行於晶圓表面的x-y平面中正交。基底包括在x-y平面中(即，沿橫向方向)橫向延伸的兩個橫向表面：位於晶圓的正面的頂表面以及位於與晶圓正面相對的背面的底表面。軸z垂直於軸x和軸y兩者。如文 中所使用的，當基底位於在z方向(垂直於x-y平面的垂直方向)上的半導體元件的最低平面中時，半導體元件(例如，3D記憶體元件100)的一個部件(例如，層或元件)是位於另一部件(例如，層或元件)“上”、“以上”還是“以下”是沿z方向相對於半導體元件的基底確定的。在本發明中將通篇採用相同的概念來描述空間關係。
3D記憶體元件100還包括一儲存堆疊結構103，溝道結構101垂直地穿過儲存堆疊結構103並在儲存堆疊結構103方向延伸。儲存堆疊結構103包括在z方向中位於不同平面中的閘極線112，閘極線112鄰接溝道結構101以形成了位於不同平面中的多個存儲單元。每條閘極線112橫向(例如，沿x方向)延伸，因而變成了3D記憶體元件100的字線。儲存堆疊結構103還包括位於相鄰閘極線112之間的多個閘極到閘極介電質層(未繪示)。換言之，儲存堆疊結構103包括交替的閘極線112和閘極到閘極介電質層。圓形溝道結構101包括在平面圖中從外側到內側形成一存儲膜107、一半導體溝道108和一帽蓋層110的各同心圓。存儲膜107包括在平面圖中從外側到內側的一阻擋層102、一電荷捕集層104和一穿隧層106。每條閘極線112與阻擋層102、電荷捕集層104、穿隧層106和半導體溝道108的位於同一平面的對應部分形成相應的存儲單元。
在這種設計當中，可以經由增加在x-y平面中的溝道結構101的密度以及z方向中的閘極線112的數量(例如，儲存堆疊結構103的級/層的數量)而提高存儲單元密度，而同一平面中的每個溝道結構101的存儲單元的數量是固定的，即，僅一個存儲單元。然而，隨著單元層/存儲堆疊級的數量持續增大，例如，超過了96，管理在蝕刻輪廓控制、尺寸均勻性和生產率之間的基本權衡也變得越來越困難。例如，由於提高的溝道結構密度和/或增加的存儲堆疊級的原因，諸如溝道孔臺階蝕刻和用於溝道孔雙重圖案的互連的難題遭遇了重大的挑戰。
根據本發明的各種實施例提供了具有擁有梅花形狀的溝道結構的3D記憶體元件，以提高存儲單元密度而不提高溝道結構密度或增加存儲堆疊級數。梅花形狀可以具有兩個以上的花瓣(例如，3個、4個、5個等)，在各花瓣當中分別形成分開的半導體溝道，因而在同一平面中能夠針對每個具有梅花形狀的溝道結構形成兩個以上的存儲單元。由於“角度效應”的原因，沿具有梅花形狀的溝道孔的側壁沉積的薄膜的厚度在梅花形狀的每一頂點處可以變得比在梅花形狀的邊緣處更大。經由利用由角度效應導致的薄膜厚度分佈，半導體溝道劃分過程能夠利用或者不利用蝕刻停止層將連續的半導體溝道層分隔成多個分立的半導體溝道。因此，能夠提高同一平面中的每單位面積存儲單元密度，以解決上文描述的各種難題，諸如溝道孔臺階蝕刻和用於溝道孔雙重圖案的互連。
圖2繪示本發明較佳實施例中具有梅花形狀的一溝道結構200的截面的平面圖。在一些實施例中，圖2繪示出了溝道結構200的頂表面或者接近溝道結構200的頂表面的上平面的平面圖。應當理解，儘管在平面圖中未繪示，但是上文關於圖1中的3D記憶體元件100描述的基底以及具有交替的閘極線112和閘極到閘極介電質層的儲存堆疊結構103可以類似地適用於具有溝道結構200的3D記憶體元件。例如，3D記憶體元件可以包括基底以上的具有交替的閘極線(字線)和閘極到閘極介電質層的存儲堆疊結構以及溝道結構200的陣列，每個溝道結構200垂直地穿過基底以上的存儲堆疊結構並在存儲堆疊結構方向延伸，並且具有如下文詳述的梅花形狀。基底(未繪示)可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣層(silicon-on-insulator,SOI)或任何其它適當材料。在一些實施例中，一基底經由打磨、濕/乾蝕刻、化學機械研磨(chemical mechanical polishing,CMP)或其任何組合從正常厚度薄化的薄化基底(例如，半導體層)。
根據一些實施例，如圖2所示，不同於常規的圓形溝道結構，溝道結構200具有梅花形狀，其在平面圖中具有三個花瓣202A、花瓣202B和花瓣202C。在一些實施例中，每個花瓣202A、202B或202C具有標稱相同的尺寸和形狀。在一些實施例中，相鄰花瓣202A、花瓣202B和花瓣202C傾斜相同的角度，例如，120º。梅花形狀可以具有位於相應花瓣202A、花瓣202B或花瓣202C中的三個頂點。梅花形狀的相應花瓣202A、花瓣202B或花瓣202C的每個頂點可以呈曲線，如圖2所示。應當理解，在一些實施例中，每個頂點也可以呈任何其它適當形狀。梅花形狀還可以包括連接頂點的邊緣。換言之，根據一些實施例，每個頂點是兩個邊緣相遇的凸拐角。
溝道結構200可以包括遵循梅花形狀並且沿溝道結構200的溝道孔的側壁形成的一存儲膜207。在一些實施例中，存儲膜207是在平面圖中從外側到內側按列舉順序包括一阻擋層204、一電荷捕集層206和一穿隧層208的複合介電質層。在一些實施例中，阻擋層204、電荷捕集層206和穿隧層208的每者是遵循梅花形狀的連續層。根據一些實施例，阻擋層204、電荷捕集層206和穿隧層208的每者的厚度(在x-y平面中)在平面圖中是實質上均勻的。也就是說，阻擋層204可以具有實質上均勻的厚度，電荷捕集層206可以具有實質上均勻的厚度，並且穿隧層208可以具有實質上均勻的厚度。應當理解，在不同實施例中，阻擋層204、電荷捕集層206和穿隧層208的厚度可以是實質上相同或不同的。
阻擋層204(又稱為“阻擋氧化物”)可以沿溝道孔的側壁形成，並且可以包括氧化矽、氮氧化矽、高介電常數(高k)電介質或其任何組合。在一些實施例中，閘極介電質層(未繪示)沿橫向設置在阻擋層204與閘極線(未繪示)之間，或者是與阻擋層204接觸的閘極線的部分。例如，閘極介電質層可以包括高k介電質，其包括但不限於氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鋯(ZnO2)、氧化鉭(Ta2O5)等。
電荷捕集層206(又稱為“存儲氮化物”)可以形成於阻擋層204之上，例如，是與阻擋層204的整個內側表面接觸的連續層。在一些實施例中，電荷捕集層206存儲電荷，例如，來自一半導體溝道210A、一半導體溝道210B和一半導體溝道210C的電子或電洞。電荷捕集層206中的電荷的存儲或去除可以影響半導體溝道210A、半導體溝道210B和半導體溝道210C的導通/截止狀態和/或電導。電荷捕集層206可以包括氮化矽、氮氧化矽、矽或其任何組合。
穿隧層208(又稱為“隧道氧化物”)可以形成於電荷捕集層206之上，例如，是與電荷捕集層206的整個內側表面接觸的連續層。電荷捕集層206可以夾在兩個連續層之間：在x-y平面中的阻擋層204和穿隧層208。電荷(例如，來自半導體溝道210A、半導體溝道210B和半導體溝道210C的電子或電洞)能夠穿過穿隧層208穿隧至電荷捕集層206。穿隧層208可以包括氧化矽、氮氧化矽或其任何組合。在一些實施例中，阻擋層204包括氧化矽，電荷捕集層206包括氮化矽，並且穿隧層208包括氧化矽。因而，出於3D NAND快閃記憶體的電荷捕集類型的原因，存儲膜可以被稱為“ONO”存儲膜。
如圖2所示，根據一些實施例，溝道結構200進一步包括分別位於三個花瓣202A、花瓣202B和花瓣202C中的三個半導體溝道210A、半導體溝道210B和半導體溝道210C。在一些實施例中，半導體溝道210A、半導體溝道210B和半導體溝道210C相互分開。可以在梅花形狀的花瓣202A、花瓣202B或花瓣202C中的相應頂點處將每一半導體溝道210A、半導體溝道210B或半導體溝道210C設置於部分的穿隧層208之上。也就是說，根據一些實施例，每一半導體溝道210A、半導體溝道210B或半導體溝道210C在梅花形狀的邊緣處與其它半導體溝道210A、半導體溝道210B和半導體溝道210C斷開連接。應當理解，在一些實施例中，半導體溝道210A、半導體溝道210B或半導體溝道210C可以從梅花形狀的頂點延伸至邊緣，但是仍然在梅花形狀的邊緣處與其它半導體溝道210A、半導體 溝道210B和半導體溝道210C隔開一定距離。
每一半導體溝道210A、半導體溝道210B或半導體溝道210C可以向電荷捕集層206提供經由穿隧層208穿隧的電荷，例如，電子或電洞。每個半導體溝道210A、半導體溝道210B或半導體溝道210C可以包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，每一半導體溝道210A、半導體溝道210B或半導體溝道210C包括多晶矽。如圖2所示，根據一些實施例，每個半導體溝道210A、半導體溝道210B或半導體溝道210C的厚度(在x-y平面中)在平面圖中是實質上均勻的。每個半導體溝道210A、半導體溝道210B或半導體溝道210C的厚度可以位於大約10nm和大約15nm之間，諸如，位於10nm和15nm之間(例如，10nm、10.5nm、11nm、11.5nm、12nm、12.5nm、13nm、13.5nm、14nm、14.5nm、15nm，位於由所述下端與這些值中的任何值限定的任何範圍，或者位於由這些值中的任何兩個值限定的任何範圍內)。
經由將連續半導體溝道(例如，圖1中的半導體溝道108)劃分成位於溝道結構200的梅花形狀的不同頂點處的分開的半導體溝道210A、半導體溝道210B和半導體溝道210C(例如，分別位於花瓣202A、花瓣202B和花瓣202C中)，圖2中的溝道結構200在平面圖中的同一平面中包括三個存儲單元212A、存儲單元212B和存儲單元212C，由此提高了存儲單元密度。根據一些實施例，每個存儲單元212A、存儲單元212B或存儲單元212C對應於花瓣202A、花瓣202B和花瓣202C中的相應一者。就像花瓣202A、花瓣202B和花瓣202C那樣，每個存儲單元212A、存儲單元212B或存儲單元212C可以具有實質相同的尺寸和形狀，並且相鄰存儲單元212A、存儲單元212B和存儲單元212C可以實質地傾斜相同的角度，例如，圖2中的120º。每個存儲單元212A、存儲單元212B或存儲單元212C可以包括相應的分開的半導體溝道210A、半導體溝道210B或半導體溝道210C，並且三個存儲單元212A、存儲單元212B和存儲單元212C共用在平面圖中按列舉 順序從外側到內側的連續的阻擋層204、連續的電荷捕集層206和連續的穿隧層208。例如，存儲單元212A可以包括半導體溝道210A以及阻擋層204、電荷捕集層206和穿隧層208的位於花瓣202A中的部分。類似地，存儲單元212B可以包括半導體溝道210B以及阻擋層204、電荷捕集層206和穿隧層208的位於花瓣202B中的部分；存儲單元212C可以包括半導體溝道210C以及阻擋層204、電荷捕集層206和穿隧層208的位於花瓣202C中的部分。每個存儲單元212A、存儲單元212B或存儲單元212C可以獨立地被相應閘極線(未繪示)控制。
在一些實施例中，溝道結構200進一步包括填充溝道結構200的其餘空間的帽蓋層212。根據一些實施例，在平面圖中，帽蓋層212位於溝道結構200的中間，並且被穿隧層208以及半導體溝道210A、半導體溝道210B和半導體溝道210C包圍。帽蓋層212可以包括介電質，諸如氧化矽。應當理解，在一些實施例中，帽蓋層212的部分或全部可以被空氣隙替代。也就是說，溝道結構200的其餘空間可以不被帽蓋層填充或者部分地被帽蓋層212填充。在一些實施例中，溝道結構200在梅花形狀的每一頂點處包括按列舉順序從外側到內側的阻擋層204、電荷捕集層206、穿隧層208、半導體溝道210A、半導體溝道210B或半導體溝道210C和帽蓋層212。在一些實施例中，溝道結構200在梅花形狀的邊緣處包括按列舉順序從外側到內側的阻擋層204、電荷捕集層206、穿隧層208和帽蓋層212。
儘管圖2未繪示，但是應當理解可以包含任何其它適當部件作為具有溝道結構的3D記憶體元件200的部分。例如，可以將諸如位線接觸、字線接觸和源極線接觸的局部接觸包含到3D記憶體元件中，以實現金屬路由，即，將存儲單元212A、存儲單元212B和存儲單元212C電連接至互連結構(例如，中段(MEOL)互連和後段(BEOL)互連)。例如，可以使用來自頂表面的位線接觸對每個半導體溝道210A、半導體溝道210B或半導體溝道210C進行金屬路由。 在一些實施例中，3D記憶體元件進一步包括週邊電路，諸如用於促進存儲單元212A、存儲單元212B和存儲單元212C的操作的任何適當數位、類比和/或混合信號週邊電路。例如，週邊電路可以包括頁緩衝器、解碼器(例如，行解碼器或列解碼器)、感測放大器、驅動器、電荷泵、電流或電壓參考或者這些電路的任何主動或非主動部件(例如，電晶體、二極體、電阻器或電容器)中的一者或多者。
應當理解，儘管圖2中的花瓣202A、花瓣202B和花瓣202C的數量以及半導體溝道210A、210B和210C的數量均為3，但是具有花瓣形狀的溝道結構中的花瓣以及其內的對應半導體溝道的數量不限於3，並且可以是任何大於2的整數，諸如3、4、5等。例如，圖3繪示本發明較佳實施例中另一具有梅花形狀的一溝道結構300的截面的平面圖。除了花瓣和其內的對應半導體溝道的數量之外，溝道結構300與溝道結構200類似。如圖3所示，溝道結構300的梅花形狀可以包括四個花瓣302A、花瓣302B、花瓣302C和花瓣302D，並且溝道結構300可以包括分別位於四個花瓣302A、302B、302C和302D內的四個半導體溝道310A、半導體溝道310B、半導體溝道310C和半導體溝道310D。因此，根據一些實施例，溝道結構300在平面圖中的同一平面中包括四個存儲單元312A、存儲單元312B、存儲單元312C和存儲單元312D，它們中的每者對應於相應的花瓣302A、花瓣302B、花瓣302C或花瓣302D。應當理解，為了便於說明，可能未詳細重複上文已經聯繫圖2中的溝道結構200描述的類似部件的結構、功能和材料。
如圖3所示，溝道結構300可以包括一存儲膜307，其中存儲膜307包括在平面圖內按列舉順序從外側到內側的一連續阻擋層304、一連續電荷捕集層306和一連續穿隧層308，它們每者都遵循梅花形狀。在一些實施例中，阻擋層304、電荷捕集層306和穿隧層308中的每者的厚度在平面圖中是實質均勻的。溝道結構300還可以包括四個分開的半導體溝道310A、半導體溝道310B、半導體溝 道310C和半導體溝道310D，它們每者在梅花形狀的相應頂點處設置在部分的連續穿隧層308之上。在一些實施例中，每個半導體溝道310A、半導體溝道310B、半導體溝道310C或半導體溝道310D的厚度在平面圖中是實質均勻的。例如，半導體溝道310A、半導體溝道310B、半導體溝道310C或半導體溝道310D的厚度可以位於大約10nm和大約15nm之間，諸如位於10nm和15nm之間。在一些實施例中，阻擋層304、電荷捕集層306、穿隧層308和每個半導體溝道310A、半導體溝道310B、半導體溝道310C或半導體溝道310D分別包括氧化矽、氮化矽、氧化矽和多晶矽。四個存儲單元312A、存儲單元312B、存儲單元312C和存儲單元312D中的每者包括相應的分開的半導體溝道310A、半導體溝道310B、半導體溝道310C或半導體溝道310C，並且四個存儲單元312A、存儲單元312B、存儲單元312C和存儲單元312D共用在平面圖中以列舉順序從外側到內側的連續阻擋層304、連續電荷捕集層306和連續穿隧層308。溝道結構300可以進一步包括填充溝道結構300的其餘空間的一帽蓋層312。帽蓋層312在平面圖中可以被穿隧層308以及半導體溝道310A、半導體溝道310B、半導體溝道310C和半導體溝道310D包圍。
還應當理解，儘管溝道結構300或一溝道結構400中的半導體溝道的厚度在平面圖中是實質均勻的，但是在一些實施例中，由於如下文詳述的不同製程的原因，半導體溝道的厚度在平面圖中可能是不均勻的。例如，圖4繪示本發明較佳實施例中又一具有梅花形狀的一溝道結構400的截面的平面圖。除了半導體溝道的厚度均勻性之外，溝道結構400與溝道結構200類似。如圖4所示，溝道結構400包括三個半導體溝道410A、半導體溝道410B和半導體溝道410C，並且每個半導體溝道410A半導體溝道、410B或半導體溝道410C的厚度在平面圖中是不均勻的。例如，每個半導體溝道410A、半導體溝道410B或半導體溝道410C的厚度可以在中間較大，並且朝其邊緣逐漸降低。應當理解，為了便於說明，可能未詳細重複上文已經聯繫圖2中的溝道結構200描述的類似部件的結構、功 能和材料。
如圖4所示，溝道結構400可以包括一存儲膜407，其中存儲膜407包括在平面圖中按列舉順序從外側到內側的一連續阻擋層404、一連續電荷捕集層406和一連續穿隧層408，它們每者都遵循梅花形狀。在一些實施例中，阻擋層404、電荷捕集層406和穿隧層408中的每者的厚度在平面圖中是實質均勻的。溝道結構400還可以包括三個分開的半導體溝道410A、半導體溝道410B和半導體溝道410C，它們每者在梅花形狀的相應頂點處設置在部分的連續穿隧層408之上。在一些實施例中，阻擋層404、電荷捕集層406、穿隧層408和每個半導體溝道410A、半導體溝道410B或半導體溝道410C分別包括氧化矽、氮化矽、氧化矽和多晶矽。三個存儲單元412A、存儲單元412B和存儲單元412C中的每者包括相應的分開的半導體溝道410A、半導體溝道410B或半導體溝道410C，並且三個存儲單元412A、存儲單元412B和存儲單元412C共用在平面圖中按列舉順序從外側到內側的連續阻擋層404、連續電荷捕集層406和連續穿隧層408。溝道結構400可以進一步包括填充溝道結構400的其餘空間的帽蓋層412。帽蓋層412在平面圖中可以被穿隧層408以及半導體溝道410A、半導體溝道410B和半導體溝道410C包圍。
圖5繪示本發明較佳實施例中又一具有梅花形狀的一溝道結構500的截面的平面圖。除了半導體溝道的厚度均勻性之外，溝道結構500與溝道結構300類似。如圖5所示，溝道結構500包括四個半導體溝道510A、半導體溝道510B、半導體溝道510C和半導體溝道510D，並且每個半導體溝道510A、半導體溝道510B、半導體溝道510C或半導體溝道510D的厚度在平面圖內是不均勻的。例如，每個半導體溝道510A、半導體溝道510B、半導體溝道510C或半導體溝道510D的厚度可以在中間較大，並且朝其邊緣逐漸降低。應當理解，為了便於說明，可能未詳細重複上文已經聯繫圖3中的溝道結構300描述的類似部件的結構、功 能和材料。
如圖5所示，溝道結構500可以包括一存儲膜507，其中存儲膜507包括在平面圖中按列舉順序從外側到內側的一連續阻擋層504、一連續電荷捕集層506和一連續穿隧層508，它們每者都遵循梅花形狀。在一些實施例中，阻擋層504、電荷捕集層506和穿隧層508的每者的厚度在平面圖內是實質上均勻的。溝道結構500還可以包括四個分開的半導體溝道510A、半導體溝道510B、半導體溝道510C和半導體溝道510D，它們每者在梅花形狀的相應頂點處設置在部分的連續穿隧層508之上。在一些實施例中，阻擋層504、電荷捕集層506、穿隧層508和每個半導體溝道510A、半導體溝道510B、半導體溝道510C或半導體溝道510D分別包括氧化矽、氮化矽、氧化矽和多晶矽。四個存儲單元512A、存儲單元512B、存儲單元512C和存儲單元512D中的每者包括相應的分開的半導體溝道510A、半導體溝道510B、半導體溝道510C或半導體溝道510C，並且四個存儲單元512A、存儲單元512B、存儲單元512C和存儲單元512D共用在平面圖中以列舉順序從外側到內側的連續阻擋層504、連續電荷捕集層506和連續穿隧層508。溝道結構500可以進一步包括填充溝道結構500的其餘空間的帽蓋層512。帽蓋層512在平面圖中可以被穿隧層508以及半導體溝道510A、半導體溝道510B、半導體溝道510C和半導體溝道510D包圍。
圖6A-6C繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的製程示意圖。圖6A-圖6C中的每者繪示出了溝道結構的形成中的相應中間結構的截面的平面圖以及中間結構的沿平面AA的另一截面的相應頂視圖。圖8繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的3D記憶體元件的一方法800的流程圖。圖6A-圖6C和圖8中所示的3D記憶體元件的實施例包括具有圖2中所示的溝道結構的3D記憶體元件。將對圖6A-圖6C和圖8一起描述。應當理解，方法800中所示的操作並不具有排他性，也可以在所示操作中的任何操作之 前、之後或之間進行其它操作。此外，所述操作中的一些可以是同時進行的或者可以是按照不同於圖8所示的依序進行的。
參考圖8，方法800開始於一操作802，其中，垂直延伸形成於基底上並且在俯視圖中具有梅花形狀的溝道孔。在一些實施例中，梅花形狀包括多個花瓣。根據一些實施例，花瓣的數量大於2。基底可以是矽基底。
如圖6A中所示，垂直延伸形成於基底(未繪示)以上並且在平面圖中具有擁有三個花瓣的梅花形狀的溝道。可以採用微影、顯影和蝕刻來圖案化出對應於溝道孔的梅花形狀的蝕刻遮罩(例如，軟蝕刻遮罩和/或硬蝕刻遮罩)。之後，使用濕蝕刻和/或乾蝕刻(諸如，深反應離子蝕刻(Deep reactive-ion etching,DRIE))利用蝕刻遮罩蝕刻出穿過堆疊結構的溝道孔，其中堆疊結構是包括交替的導電層和介電質層的存儲堆疊結構，或者是包括交替的犧牲層和介電質層的介電質堆疊結構。
方法800進行至一操作804，如圖8所示，在此操作中，沿溝道孔的側壁依次形成阻擋層、電荷捕集層、穿隧層和半導體溝道層，它們每者遵循梅花形狀。阻擋層、電荷捕集層、穿隧層和半導體溝道層中的每者可以是連續層。在一些實施例中，為了依次形成阻擋層、電荷捕集層、穿隧層和半導體溝道層，沿溝道孔的側壁依次沉積氧化矽層、氮化矽層、氧化矽層和多晶矽層。沉積可以包括原子層沉積(atomic layer deposition,ALD)製程。在一些實施例中，半導體溝道層的厚度在平面圖中實質上均勻，諸如位於10nm和15nm之間。
如圖6A所示，沿溝道孔的側壁依次形成一阻擋層602、一電荷捕集層604、一穿隧層606和一半導體溝道層608，因而它們每者在平面圖中遵循溝道孔的梅花形狀。在一些實施例中，使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程沿溝道 孔的側壁依次沉積諸如氧化矽層、氮化矽層和氧化矽層的介電質層，因而形成阻擋層602、電荷捕集層604和穿隧層606。之後，可以使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程在氧化矽(穿隧層606)之上沉積一層半導體材料(諸如多晶矽)，因而形成半導體溝道層608。在一些實施例中，採用共形塗覆製程(諸如，原子層沉積(atomic layer deposition,ALD))來沉積阻擋層602、電荷捕集層604、穿隧層606和半導體溝道層608中的每者，使得阻擋層602、電荷捕集層604、穿隧層606和半導體溝道層608中的每者可以在平面圖中具有x-y平面中的實質上均勻的厚度。在一些實施例中，經由控制(例如)原子層沉積(atomic layer deposition,ALD)的沉積速率和/或時間來將半導體溝道層608的厚度控制為位於大約10nm和大約15nm之間，例如，位於10nm和15nm之間。
方法800進行至一操作806，如圖8所示，在此操作中，在半導體溝道層之上形成蝕刻停止層，使得蝕刻停止層在梅花形狀的每一頂點處的頂點厚度大於蝕刻停止層在梅花形狀的邊緣處的邊緣厚度。在一些實施例中，為了形成蝕刻停止層，在不填滿溝道孔的情況下，使用原子層沉積(atomic layer deposition,ALD)在半導體溝道層之上沉積氧化矽層。
如圖6A所示，在半導體溝道層608之上形成一蝕刻停止層610。根據一些實施例，蝕刻停止層610的厚度在梅花形狀的頂點和邊緣之間存在變化。在一些實施例中，蝕刻停止層610的頂點厚度t a 大於邊緣厚度t e 。可以使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程在半導體溝道層608之上沉積氧化矽層或者不同於半導體溝道層608的材料(例如，多晶矽)的任何其它適當材料，以形成蝕刻 停止層610。在一些實施例中，由於原子層沉積(atomic layer deposition,ALD)能精確地控制沉積厚度的能力，採用原子層沉積來沉積蝕刻停止層610。在梅花形狀的每個頂點中，“角度效應”可能引起在兩個邊緣相遇的拐角處積聚更多的沉積材料。因此，蝕刻停止層610的厚度在每一頂點處變得比在邊緣處更大。例如，可以經由控制原子層沉積的沉積速率和/或時間來控制蝕刻停止層610的厚度，因而在不填滿溝道孔的同時確保預期厚度分佈(例如，t a >t e )。也就是說，可以對阻擋層602、電荷捕集層604、穿隧層606、半導體溝道層608和蝕刻停止層610的總厚度加以控制，因而在溝道孔的中間留有一空隙612，且此空隙612能夠用於將來製程的通道。
方法800進行至一操作808，如圖8所示，在此操作中，去除蝕刻停止層的位於梅花形狀的邊緣處的部分，因而露出半導體溝道層的在梅花形狀的邊緣處的部分。在一些實施例中，為了去除蝕刻停止層的這些部分，對蝕刻停止層進行濕蝕刻，直到蝕刻掉蝕刻停止層的在梅花形狀的邊緣處的部分為止，留下蝕刻停止層的在梅花形狀的每一頂點處的剩餘部分。
如圖6B所示，去除蝕刻停止層610(如圖6A所示)的在梅花形狀的邊緣部分，因而露出半導體溝道層608的在梅花形狀的邊緣處的部分。可以採用任何適當蝕刻劑來對蝕刻停止層610進行濕蝕刻，直到蝕刻掉蝕刻停止層610的在梅花形狀的邊緣處的部分為止(例如，經由控制蝕刻時間)，留下蝕刻停止層610的在梅花形狀的每一頂點處的一剩餘部分610A、一剩餘部分610B和一剩餘部分610C。可以相應地調整其它蝕刻條件，諸如蝕刻劑濃度、溫度、攪拌等，以控制濕蝕刻的適當停止時機。在蝕刻停止層610包括氧化矽的一些實施例中，經由空隙612施加包括氫氟酸的蝕刻劑來對蝕刻停止層610進行濕蝕刻。由於一厚度t a 和一厚度t e 之間的厚度差，與蝕刻停止層610在頂點的部分相比，蝕刻停止層610的在邊緣的部分被更快地去除。因此，經由控制濕蝕刻的停止時間，能夠由 蝕刻停止層610形成在梅花形狀的每個頂點處分離的剩餘部分610A、剩餘部分610B和剩餘部分610C(例如，由於蝕刻具有減小的厚度)。根據一些實施例，在蝕刻之後，半導體溝道層608在梅花形狀的邊緣的部分露出，而半導體溝道層608的在梅花形狀的頂點處的部分則仍被蝕刻停止層610的剩餘部分610、剩餘部分610B和剩餘部分610C所覆蓋和保護。
方法800進行至一操作810，如圖8所示，在此操作中，去除半導體溝道層在梅花形狀的邊緣處的部分，因而將半導體溝道層分成各自在梅花形狀的相應頂點處的多個半導體溝道。在一些實施例中，為了去除半導體溝道層的這些部分，對半導體溝道層進行濕蝕刻，直到被蝕刻停止層的剩餘部分停止為止。
如圖6C所示，去除半導體溝道層608(如圖6B所示)的在梅花形狀的邊緣處露出的部分，以將半導體溝道層608分成各自位於梅花形狀的相應頂點處的三個分開的半導體溝道608A、半導體溝道608B和半導體溝道608C。可以對半導體溝道層608進行濕蝕刻，直到被蝕刻停止層610的剩餘部分610A、剩餘部分610B和剩餘部分610C停止為止。也就是說，蝕刻停止層610的剩餘部分610A、剩餘部分610B和剩餘部分610C能夠保護半導體溝道608A、半導體溝道608B和半導體溝道608C免受濕蝕刻。在半導體溝道層608包括多晶矽的一些實施例中，經由空隙612施加包括四甲基氫氧化銨(TMAH)的蝕刻劑以對半導體溝道層608進行濕蝕刻。在一些實施例中，每個半導體溝道608A、半導體溝道608B或半導體溝道608C的厚度在平面圖中實質上均勻，例如，位於10nm和15nm之間，與半導體溝道層608相似。根據一些實施例，由此形成了各自設置在連續穿隧層606的位於梅花形狀的相應頂點處的部分之上的多個分開的半導體溝道608A、半導體溝道608B和半導體溝道608C。
方法800進行至一操作812，如圖8所示，在此操作中，形成帽蓋層以填充溝道孔。如圖6C所示，可以使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程向空隙612內沉積以完全填充溝道孔(無空氣隙)或者部分地填充溝道孔(有空氣隙)的一層氧化矽或任何其它介電質，以形成帽蓋層(未繪示)。
圖7A-7B繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的另一製程示意圖。圖7A和圖7B中的每者繪示出了溝道結構的形成當中的相應中間結構的截面的平面圖以及此中間結構的沿平面AA的另一截面的相應頂視圖。
圖9繪示本發明較佳實施例中用於形成具有梅花形狀的溝道結構的3D記憶體元件的另一方法900的流程圖。圖7A、圖7B和圖9所示的3D記憶體元件的實施例包括具有圖4所示的溝道結構400的3D記憶體元件。將對圖7A、圖7B和圖9一起進行描述。應當理解，方法900中所示的操作並不具有排他性，也可以在所示操作中的任何操作之前、之後或之間進行其它操作。此外，所述操作中的一些可以是同時進行的或者可以是按照不同於圖9所示的依序進行的。
參考圖9，方法900開始於一操作902，其中，垂直延伸形成於基底上並且在俯視圖中具有梅花形狀的溝道孔。在一些實施例中，梅花形狀包括多個花瓣。根據一些實施例，花瓣的數量大於2。基底可以是矽基底。
如圖7A中所示，垂直延伸形成於基底(未繪示)以上並且在平面圖中具有擁有三個花瓣的梅花形狀的溝道。可以採用微影、顯影和蝕刻來圖案化出對應於溝道孔的梅花形狀的蝕刻遮罩(例如，軟蝕刻遮罩和/或硬蝕刻遮罩)。之後，使用濕蝕刻和/或乾蝕刻(諸如，深反應離子蝕刻(Deep reactive-ion etching,DRIE))利用蝕刻遮罩蝕刻出穿過堆疊結構的溝道孔，其中堆疊結構是包括交替的導電層和介電質層的存儲堆疊結構，或者是包括交替的犧牲層和介電質層的介電質堆疊結構。
方法900進行至一操作904，如圖9所示，在此操作中，沿溝道孔的側壁依次形成阻擋層、電荷捕集層和穿隧層，它們中的每者遵循梅花形狀。阻擋層、電荷捕集層和穿隧層中的每者可以是連續層。在一些實施例中，為了依次形成阻擋層、電荷捕集層和穿隧層，沿溝道孔的側壁依次沉積氧化矽層、氮化矽層和氧化矽層。沉積可以包括原子層沉積(atomic layer deposition,ALD)製程。
如圖7A所示，沿溝道孔的側壁依次形成一阻擋層702、一電荷捕集層704和一穿隧層706，因而它們各自在平面圖中遵循溝道孔的梅花形狀。在一些實施例中，使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程沿溝道孔的側壁依次沉積諸如氧化矽層、氮化矽層和氧化矽層的介電質層，以形成阻擋層702、電荷捕集層704和穿隧層706。在一些實施例中，採用共形塗覆製程(諸如，原子層沉積(atomic layer deposition,ALD))來沉積阻擋層702、電荷捕集層704和穿隧層706中的每者，使得阻擋層702、電荷捕集層704和穿隧層706中的每者可以在平面圖中在x-y平面中具有實質上均勻的厚度。
方法900進行至一操作906，如圖9所示，在穿隧層之上形成半導體溝道層，使得半導體溝道層在梅花形狀的每一頂點處的頂點厚度大於半導體溝道層在梅花形狀的邊緣處的邊緣厚度。在一些實施例中，為了形成蝕刻停止層，在不填滿溝道孔的情況下，使用原子層沉積在穿隧層之上沉積多晶矽層。
如圖7A所示，在穿隧層706之上形成一半導體溝道層708。根據一些實施例，半導體溝道層708的厚度在梅花形狀的頂點和邊緣之間存在變化。在一些實施例中，半導體溝道層708的頂點厚度t a 大於邊緣厚度t e 。可以使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組 合的一種或多種薄膜沉積製程在穿隧層706之上沉積一層多晶矽或任何其它適當半導體材料，以形成半導體溝道層708。在一些實施例中，由於原子層沉積能精確地控制沉積厚度的能力，採用原子層沉積製程來沉積半導體溝道層708。在梅花形狀的每個頂點當中，“角度效應”可能引起在兩個邊緣相遇的拐角處積聚更多的沉積材料。因此，半導體溝道層708的厚度在每個頂點處變得比在邊緣處更大。例如，可以經由控制原子層沉積製程的沉積速率和/或時間來控制半導體溝道層708的厚度，以在不填滿溝道孔的同時確保預期厚度分佈(例如，t a >t e )。也就是說，可以對阻擋層702、電荷捕集層704、穿隧層706和半導體溝道層708的總厚度加以控制，以在溝道孔的中間留有一空隙712，且此空隙712能夠用於將來製程的通道。
方法900進行至一操作908，如圖9所示，在此操作中，去除半導體溝道層位於梅花形狀的邊緣處的部分，以將半導體溝道層分成各自位於梅花形狀的相應頂點處的多個半導體溝道。在一些實施例中，為了去除半導體溝道層的這些部分，對半導體溝道層進行濕蝕刻或乾蝕刻，直到蝕刻掉半導體溝道層的位於梅花形狀的邊緣處的部分為止，以留下半導體溝道層的位於梅花形狀的每個頂點處的剩餘部分。
如圖7B中所示，去除半導體溝道層708(如圖7A所示)的位於梅花形狀的邊緣處的部分，以將半導體溝道層708分成各自位於梅花形狀的相應頂點處的三個分開的半導體溝道708A、半導體溝道708B和半導體溝道708C。可以對半導體溝道層708進行濕蝕刻或乾蝕刻，直到蝕刻掉半導體溝道層708的位於梅花形狀的邊緣處的部分為止(例如，經由控制蝕刻時間)，以在梅花形狀的每個頂點處留下半導體溝道708A、半導體溝道708B和半導體溝道708C。可以相應地調整其它蝕刻條件，諸如用於濕蝕刻的蝕刻劑濃度、溫度、攪拌等或者用於乾蝕刻的功率、壓強、流速等，以控制蝕刻的適當停止時機。在半導體溝道層708 包括多晶矽的一些實施例中，經由空隙712施加包括氫氧化四甲基銨(TMAH)的蝕刻劑，以對半導體溝道層708進行濕蝕刻。在一些實施例中，施加深反應離子蝕刻(Deep reactive-ion etching,DRIE)以對半導體溝道層708進行乾蝕刻。由於厚度ta和厚度te之間的厚度差的原因，與位於頂點處的半導體溝道708A、半導體溝道708B和半導體溝道708C相比，能夠更快地去除半導體溝道層708的位於邊緣處的部分。因此，經由控制濕/乾蝕刻的停止時機，能夠由半導體溝道層708形成在梅花形狀的每個頂點處分開的半導體溝道708A、半導體溝道708B和半導體溝道708C(例如，由於蝕刻而具有減小的厚度)。根據一些實施例，由此形成了各自設置在連續穿隧層706的位於梅花形狀的相應頂點處的部分之上的多個分開的半導體溝道708A、半導體溝道708B和半導體溝道708C。
方法900進行至一操作910，如圖9所示，在此操作中，形成帽蓋層以填充溝道孔。如圖7B所示，可以使用包括但不限於物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)或其任何組合的一種或多種薄膜沉積製程來向空隙712內沉積完全填充溝道孔(無空氣隙)或者部分地填充溝道孔(有空氣隙)的一層氧化矽或任何其它介電質，以形成帽蓋層(未繪示)。
根據本發明的一個方面，一種具有梅花形狀的溝道結構的三維記憶體元件，包括一基底；以及一溝道結構，垂直延伸設置於基底上，其中溝道結構在一平面圖中具有包含多個花瓣的一梅花形狀，且溝道結構包括分別在花瓣中的多個半導體溝道。
在一些實施例中，花瓣或者半導體溝道的數量大於2。
在一些實施例中，多個半導體溝道相互分開。
在一些實施例中，半導體溝道中的厚度在平面圖中是實質上均勻的。在一些實施例中，半導體溝道的厚度位於大約10nm和大約15nm之間。
在一些實施例中，半導體溝道的厚度在平面圖中是不均勻的。
在一些實施例中，溝道結構更包括在平面圖中按順序從外側到內側的一阻擋層、一電荷捕集層和一穿隧層，並且阻擋層、電荷捕集層和穿隧層中的每者是遵循溝道結構的梅花形狀的連續層。
在一些實施例中，阻擋層、電荷捕集層和穿隧層的厚度在平面圖中是實質上均勻的。
在一些實施例中，各半導體溝道設置在穿隧層的在花瓣中的相應一者的部分的頂點處之上。
在一些實施例中，3D記憶體元件進一步包括填充溝道結構的剩餘空間的一帽蓋層。
在一些實施例中，阻擋層、電荷捕集層和穿隧層分別包括氧化矽、氮化矽和氧化矽。
在一些實施例中，半導體溝道中的每者包括多晶矽。
根據本發明的另一方面，一種三維(3D)記憶體元件，包括：在一平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層，且連續阻擋層、連續電荷捕集層和連續穿隧層的皆為梅花形狀；以及多個分開的半導體溝道，各自設置在連續穿隧層的在梅花形狀的部分的相應頂點處上。
在一些實施例中，阻擋層、電荷捕集層、穿隧層和每個半導體溝道分別包括氧化矽、氮化矽、氧化矽和多晶矽。
在一些實施例中，半導體溝道的數量大於2。
在一些實施例中，阻擋層、電荷捕集層和穿隧層中的每者的厚度在平面圖中是實質上均勻的。
在一些實施例中，半導體溝道中的每者的厚度在平面圖中標稱均勻。
在一些實施例中，半導體溝道的厚度位於大約10nm和大約15nm之間。
在一些實施例中，半導體溝道中的每者的厚度在平面圖中是不均勻的。
在一些實施例中，3D記憶體元件包括在平面圖中被穿隧層和半導體溝道包圍的帽蓋層。
根據本發明的又一方面，一種三維(3D)記憶體元件，包括：一基底；以及垂直延伸形成於基底上並且在一平面圖中包括兩個以上的存儲單元的一溝道結構，其中各存儲單元包括分開的半導體溝道，並且存儲單元共用在平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層。
在一些實施例中，阻擋層、電荷捕集層、穿隧層和半導體溝道分別包括氧化矽、氮化矽、氧化矽和多晶矽。
在一些實施例中，溝道結構在平面圖中具有包括多個花瓣的梅花形狀，並且存儲單元中的每者對應於多個花瓣中的對應一者。
在一些實施例中，半導體溝道中的每者被設置到穿隧層的位於相應花瓣的頂點處的部分之上。
在一些實施例中，存儲單元中的每者具有實質上相同的尺寸和形狀。
在一些實施例中，這存儲單元中的相鄰存儲單元傾斜實質上相同的角度。
在一些實施例中，阻擋層、電荷捕集層和穿隧層中的每者的厚度在平面圖中是實質上均勻的。
在一些實施例中，半導體溝道中的每者的厚度在平面圖中標稱均勻。在一些實施例中，半導體溝道的厚度位於大約10nm和大約15nm之間。
在一些實施例中，半導體溝道中的每者的厚度在平面圖中是不均勻的。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人(一個或多個)預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300:溝道結構
302A、302B、302C、302D:花瓣
304:連續阻擋層
306:連續電荷捕集層
307:存儲膜
308:連續穿隧層
310A、310B、310C、310D:半導體溝道
312:帽蓋層
312A、312B、312C、312D:存儲單元
x、y:軸

Claims (14)

  1. 一種具有梅花形狀的溝道結構的三維記憶體元件，包括：一基底；一溝道結構，垂直延伸設置於該基底上，其中該溝道結構在一平面圖中具有包含多個花瓣的一梅花形狀，且該溝道結構包括分別在該些花瓣中的多個半導體溝道，其中該些半導體溝道的厚度在該平面圖中是實質上均勻的，且該些半導體溝道在該平面圖中各自具有U型形狀，該溝道結構的一存儲膜的各層在深度方向上皆連續地垂直延伸，且該存儲膜的各層皆具有與該些半導體溝道的U型形狀一致的形狀；以及一帽蓋層，填充該溝道結構的剩餘空間，其中各該些半導體溝道位於該U型形狀的中間內凹處的部份直接接觸該帽蓋層。
  2. 如申請專利範圍第1項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該些花瓣或者該些半導體溝道的數量大於2。
  3. 如申請專利範圍第1項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該些半導體溝道相互分開。
  4. 如申請專利範圍第1項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該些半導體溝道的該些厚度在大約10nm與大約15nm之間。
  5. 如申請專利範圍第1項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該溝道結構的該存儲膜的各層包括在該平面圖中按順序從外側到內側的一阻擋層、一電荷捕集層和一穿隧層，並且該阻擋層、該電荷捕集層和 該穿隧層中的每者是遵循該溝道結構的該梅花形狀的連續層。
  6. 如申請專利範圍第5項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該阻擋層、該電荷捕集層和該穿隧層的厚度在該平面圖中是實質上均勻的。
  7. 如申請專利範圍第5項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中各該些半導體溝道設置在該穿隧層的在該些花瓣中的相應一者的部分的頂點處之上。
  8. 如申請專利範圍第5項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中該阻擋層、該電荷捕集層和該穿隧層分別包括氧化矽、氮化矽和氧化矽。
  9. 如申請專利範圍第5項所述之具有梅花形狀的溝道結構的三維記憶體元件，其中各該些半導體溝道包括多晶矽。
  10. 一種三維(3D)記憶體元件，包括：在一平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層，且該連續阻擋層、該連續電荷捕集層和該連續穿隧層皆為梅花形狀，該連續阻擋層、該連續電荷捕集層和該連續穿隧層在深度方向上皆連續地垂直延伸；多個分開的半導體溝道，各自設置在該連續穿隧層的在該梅花形狀的部分的相應頂點處上，其中該些半導體溝道的厚度在該平面圖中是實質上均勻的， 且該些半導體溝道在該平面圖中各自具有U型形狀，該連續阻擋層、該連續電荷捕集層和該連續穿隧層皆具有與該些半導體溝道的U型形狀一致的形狀；以及在該平面圖中被該穿隧層和該半導體溝道包圍的一帽蓋層，其中各該些半導體溝道位於該U型形狀的中間內凹處的部份直接接觸該帽蓋層。
  11. 一種三維(3D)記憶體元件，包括：一基底；垂直延伸形成於該基底上並且在一平面圖中包括兩個以上的存儲單元的一溝道結構，其中各該些存儲單元包括分開的半導體溝道，並且該些存儲單元共用在該平面圖中按順序從外側到內側的一連續阻擋層、一連續電荷捕集層和一連續穿隧層，其中該些半導體溝道的厚度在該平面圖中是實質上均勻的，且該些半導體溝道在該平面圖中各自具有U型形狀，該連續阻擋層、該連續電荷捕集層和該連續穿隧層在深度方向上皆連續地垂直延伸，且該連續阻擋層、該連續電荷捕集層和該連續穿隧層皆具有與該些半導體溝道的U型形狀一致的形狀；以及一帽蓋層，填充該溝道結構的剩餘空間，其中各該些半導體溝道位於該U型形狀的中間內凹處的部份直接接觸該帽蓋層。
  12. 如申請專利範圍第11項所述之三維記憶體元件，其中該溝道結構在該平面圖中具有包括多個花瓣的一梅花形狀，並且各該些存儲單元對應於該些花瓣中的對應的一個花瓣。
  13. 如申請專利範圍第11項所述之三維記憶體元件，其中各該些半導體溝道設置在該穿隧層的在相應花瓣的部分的頂點處上。
  14. 如申請專利範圍第11項所述之三維記憶體元件，其中該些存儲單元中相鄰的該些存儲單元實質上傾斜相同的角度。
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