CN112106200A - 具有拥有梅花形状的沟道结构的三维存储器件 - Google Patents

具有拥有梅花形状的沟道结构的三维存储器件 Download PDF

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CN112106200A CN202080001479.4A CN202080001479A CN112106200A CN 112106200 A CN112106200 A CN 112106200A CN 202080001479 A CN202080001479 A CN 202080001479A CN 112106200 A CN112106200 A CN 112106200A
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刘小欣
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Abstract

公开了三维(3D)存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括：衬底以及在衬底之上垂直地延伸并且在平面图中具有包括多个花瓣的梅花形状的沟道结构。该沟道结构包括分别在多个花瓣中的多个半导体沟道。

Description

具有拥有梅花形状的沟道结构的三维存储器件
技术领域
本公开的实施例涉及三维(3D)存储器件及其制作方法。
背景技术
通过改进工艺技术、电路设计、程序设计算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面加工和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列的信号的外围器件。
发明内容
公开了3D存储器件及其制作方法的实施例。
在一个示例中，一种3D存储器件包括：衬底以及在衬底以上垂直延伸并且在平面图中具有包括多个花瓣的梅花形状的沟道结构。该沟道结构包括分别处于多个花瓣中的多个半导体沟道。
在另一示例中，一种3D存储器件包括在平面图中按下述顺序从外侧到内侧的各自遵循梅花形状的连续阻挡层、连续电荷捕集层和连续隧穿层。3D存储器件还包括各自设置在连续隧穿层的处于梅花形状的相应顶点处的部分之上的多个分开的半导体沟道。
在又一示例中，一种3D存储器件包括衬底以及在衬底以上垂直延伸并且在平面图在同一平面中包括两个以上的存储单元的沟道结构。存储单元中的每者包括分开的半导体沟道，并且各存储单元共享在平面图中按下述顺序从外侧到内侧的连续阻挡层、连续电荷捕集层和连续隧穿层。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了具有圆形沟道结构的3D存储器件的截面的平面图以及该器件的另一截面的顶部透视图。
图2示出了根据本公开的一些实施例的具有梅花形状的示例性沟道结构的截面的平面图。
图3示出了根据本公开的一些实施例的具有梅花形状的另一示例性沟道结构的截面的平面图。
图4示出了根据本公开的一些实施例的具有梅花形状的又一示例性沟道结构的截面的平面图。
图5示出了根据本公开的一些实施例的具有梅花形状的又一示例性沟道结构的截面的平面图。
图6A-图6C示出了根据本公开的一些实施例的用于形成具有梅花形状的沟道结构的示例性制作过程。
图7A和图7B示出了根据本公开的一些实施例的用于形成具有梅花形状的沟道结构的另一示例性制作过程。
图8是根据一些实施例的用于形成所具有的沟道结构具有梅花形状的3D存储器件的示例性方法的流程图。
图9是根据一些实施例的用于形成具有拥有梅花形状的沟道结构的3D存储器件的另一示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其它配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其它应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其它实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地根据语境下的使用来理解术语。例如，至少部分地根据语境，文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一(a)”、“一个(an)”或“所述(the)”理解为传达单数用法或者传达复数用法，这至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其它的未必明确表述的因素，这还是至少部分地取决于语境。
应当容易地理解，应当按照最宽泛的方式解释本公开中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不仅意味着直接处于某物上，还包含在某物上且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，还包含在某物以上或之上且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，诸如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其它元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其它取向(旋转90度或者处于其它取向上)，并照样相应地解释文中采用的空间相对描述词。
文中使用的“衬底”一词是指在上面添加后续材料层的材料。衬底本身能够被图案化。添加到衬底上面的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括很宽泛范围内的一系列材料，诸如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料，诸如，玻璃、塑料或者蓝宝石晶圆等形成。
文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的区域，其厚度小于该连续结构的厚度。例如，层可以位于在所述连续结构的顶表面与底表面之间的任何成对水平面之间，或者位于所述顶表面和底表面处。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其内包含一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线路和/或通孔接触)以及一个或多个电介质层。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺操作的特征或参数的预期或目标值连同高于和/或低于所述预期值的某一值范围。所述值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指既定量的值能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，术语“大约”可以指示既定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
如本文所用，术语“3D存储器件”是指这样一种半导体器件：其存储单元能够在水平取向衬底上垂直布置，从而能够相对于衬底沿垂直方向提高存储单元的数量。文中使用的术语“垂直/垂直地”是指标称地垂直于衬底的横向表面。
在常规3D NAND闪速存储器件中，存储单元被布置到圆形沟道结构的阵列的不同平面中。例如，图1示出了具有圆形沟道结构101的3D存储器件100的截面的平面图以及该器件的处于AA平面中的另一截面的顶部透视图。沟道结构101在衬底(未示出)以上沿z方向垂直延伸。应当指出，在图1中包含x轴、y轴和z轴是为了进一步例示3D存储器件100中的部件的空间关系。x轴和y轴在平行于晶圆表面的x-y平面中正交。衬底包括在x-y平面中(即，沿横向方向)横向延伸的两个横向表面：处于晶圆的正面的顶表面以及处于与晶圆正面相对的背面的底表面。z轴垂直于x轴和y轴两者。如文中所使用的，当衬底处于在z方向(垂直于x-y平面的垂直方向)上的半导体器件的最低平面中时，半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“以上”还是“以下”是沿z方向相对于半导体器件的衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。
3D存储器件100还包括存储堆叠103，沟道结构101垂直地穿过存储堆叠103延伸。存储堆叠103包括在z方向中处于不同平面中的栅极线112，栅极线112邻接沟道结构101以形成了处于不同平面中的多个存储单元。每条栅极线112横向(例如，沿x方向)延伸，从而变成了3D存储器件100的字线。存储堆叠103还包括处于相邻栅极线112之间的多个栅极到栅极电介质层(未示出)。换言之，存储堆叠103包括交替的栅极线112和栅极到栅极电介质层。圆形沟道结构101包括在平面图中从外侧到内侧形成存储膜107、半导体沟道108和帽盖层110的各同心圆。存储膜107包括在平面图中从外侧到内侧的阻挡层102、电荷捕集层104和隧穿层106。每条栅极线112与阻挡层102、电荷捕集层104、隧穿层106和半导体沟道108的处于同一平面的对应部分形成相应的存储单元。
在这种设计当中，可以通过增加在x-y平面中的沟道结构101的密度以及z方向中的栅极线112的数量(例如，存储堆叠103的级/层的数量)而提高存储单元密度，而同一平面中的每个沟道结构101的存储单元的数量是固定的，即，仅一个存储单元。然而，随着单元层/存储堆叠级的数量持续增大，例如，超过了96，管理在蚀刻轮廓控制、尺寸均匀性和生产率之间的基本权衡也变得越来越困难。例如，由于提高的沟道结构密度和/或增加的存储堆叠级的原因，诸如沟道孔台阶蚀刻和用于沟道孔双重图案的互连的难题遭遇了重大的挑战。
根据本公开的各种实施例提供了具有拥有梅花形状的沟道结构的3D存储器件，以提高存储单元密度而不提高沟道结构密度或增加存储堆叠级。梅花形状可以具有两个以上的花瓣(例如，3个、4个、5个等)，在各花瓣当中分别形成分开的半导体沟道，从而在同一平面中能够针对每个具有梅花形状的沟道结构形成两个以上的存储单元。由于“角度效应”的原因，沿具有梅花形状的沟道孔的侧壁沉积的薄膜的厚度在梅花形状的每一顶点处可以变得比在梅花形状的边缘处更大。通过利用由角度效应导致的薄膜厚度分布，半导体沟道划分过程能够利用或者不利用蚀刻停止层将连续的半导体沟道层分隔成多个分立的半导体沟道。因此，能够提高同一平面中的每单位面积存储单元密度，以解决上文描述的各种难题，诸如沟道孔台阶蚀刻和用于沟道孔双重图案的互连。
图2示出了根据本公开的一些实施例的具有梅花形状的示例性沟道结构200的截面的平面图。在一些实施例中，图2示出了沟道结构200的顶表面或者接近沟道结构200的顶表面的上平面的平面图。应当理解，尽管在平面图中未示出，但是上文关于图1中的3D存储器件100描述的衬底以及具有交替的栅极线112和栅极到栅极电介质层的存储堆叠103可以类似地适用于具有沟道结构200的3D存储器件。例如，3D存储器件可以包括衬底以上的具有交替的栅极线(字线)和栅极到栅极电介质层的存储堆叠以及沟道结构200的阵列，每个沟道结构200垂直地穿过衬底以上的存储堆叠延伸，并且具有如下文详述的梅花形状。衬底(未示出)可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当材料。在一些实施例中，衬底202通过打磨、湿/干蚀刻、化学机械抛光(CMP)或其任何组合从正常厚度薄化的薄化衬底(例如，半导体层)。
根据一些实施例，如图2所示，不同于常规的圆形沟道结构，沟道结构200具有梅花形状，其在平面图中具有三个花瓣202A、202B和202C。在一些实施例中，每个花瓣202A、202B或202C具有标称相同的尺寸和形状。在一些实施例中，相邻花瓣202A、202B和202C倾斜标称相同的角度，例如，120°。梅花形状可以具有处于相应花瓣202A、202B或202C中的三个顶点。梅花形状的相应花瓣202A、202B或202C的每个顶点可以呈曲线，如图2所示。应当理解，在一些示例中，每个顶点也可以呈任何其它适当形状。梅花形状还可以包括连接顶点的边缘。换言之，根据一些实施例，每个顶点是两个边缘相遇的凸拐角。
沟道结构200可以包括遵循梅花形状并且沿沟道结构200的沟道孔的侧壁形成的存储膜207。在一些实施例中，存储膜207是在平面图中从外侧到内侧按列举顺序包括阻挡层204、电荷捕集层206和隧穿层208的复合电介质层。在一些实施例中，阻挡层204、电荷捕集层206和隧穿层208的每者是遵循梅花形状的连续层。根据一些实施例，阻挡层204、电荷捕集层206和隧穿层208的每者的厚度(在x-y平面中)在平面图中是标称均匀的。也就是说，阻挡层204可以具有标称均匀的厚度，电荷捕集层206可以具有标称均匀的厚度，并且隧穿层208可以具有标称均匀的厚度。应当理解，在不同示例中，阻挡层204、电荷捕集层206和隧穿层208的厚度可以是标称相同或不同的。
阻挡层204(又称为“阻挡氧化物”)可以沿沟道孔的侧壁形成，并且可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一些实施例中，栅极电介质层(未示出)沿横向设置在阻挡层204与栅极线(未示出)之间，或者是与阻挡层204接触的栅极线的部分。例如，栅极电介质层可以包括高k电介质，其包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等。
电荷捕集层206(又称为“存储氮化物”)可以形成于阻挡层204之上，例如，是与阻挡层204的整个内侧表面接触的连续层。在一些实施例中，电荷捕集层206存储电荷，例如，来自半导体沟道210A、210B和210C的电子或空穴。电荷捕集层206中的电荷的存储或去除可以影响半导体沟道210A、210B和210C的导通/截止状态和/或电导。电荷捕集层206可以包括氮化硅、氮氧化硅、硅或其任何组合。
隧穿层208(又称为“隧道氧化物”)可以形成于电荷捕集层206之上，例如，是与电荷捕集层206的整个内侧表面接触的连续层。电荷捕集层206可以夹在两个连续层之间：在x-y平面中的阻挡层204和隧穿层208。电荷(例如，来自半导体沟道210A、210B和210C的电子或空穴)能够穿过隧穿层208隧穿至电荷捕集层206。隧穿层208可以包括氧化硅、氮氧化硅或其任何组合。在一些实施例中，阻挡层204包括氧化硅，电荷捕集层206包括氮化硅，并且隧穿层208包括氧化硅。因而，出于3D NAND闪速存储器的电荷捕集类型的原因，存储膜可以被称为“ONO”存储膜。
如图2所示，根据一些实施例，沟道结构200进一步包括分别处于三个花瓣202A、202B和202C中的三个半导体沟道210A、210B和210C。在一些实施例中，半导体沟道210A、210B和210C相互分开。可以在梅花形状的花瓣202A、202B或202C中的相应顶点处将每一半导体沟道210A、210B或210C设置于隧穿层208的部分之上。也就是说，根据一些实施例，每一半导体沟道210A、210B或210C在梅花形状的边缘处与其它半导体沟道210A、210B和210C断开连接。应当理解，在一些示例中，半导体沟道210A、210B或210C可以从梅花形状的顶点延伸至边缘，但是仍然在梅花形状的边缘处与其它半导体沟道210A、210B和210C隔开一定距离。
每一半导体沟道210A、210B或210C可以向电荷捕集层206提供隧穿通过隧穿层208的电荷，例如，电子或空穴。每个半导体沟道210A、210B或210C可以包括硅，诸如非晶硅、多晶硅或单晶硅。在一些实施例中，每一半导体沟道210A、210B或210C包括多晶硅。如图2所示，根据一些实施例，每个半导体沟道210A、210B或210C的厚度(在x-y平面中)在平面图中是标称均匀的。每个半导体沟道210A、210B或210C的厚度可以处于大约10nm和大约15nm之间，诸如，处于10nm和15nm之间(例如，10nm、10.5nm、11nm、11.5nm、12nm、12.5nm、13nm、13.5nm、14nm、14.5nm、15nm，处于由所述下端与这些值中的任何值限定的任何范围，或者处于由这些值中的任何两个值限定的任何范围内)。
通过将连续半导体沟道(例如，图1中的108)划分成处于沟道结构200的梅花形状的不同顶点处的分开的半导体沟道210A、210B和210C(例如，分别处于花瓣202A、202B和202C中)，图2中的沟道结构200在平面图中的同一平面中包括三个存储单元212A、212B和212C，由此提高了存储单元密度。根据一些实施例，每个存储单元212A、212B或212C对应于花瓣202A、202B和202C中的相应一者。就像花瓣202A、202B和202C那样，每个存储单元212A、212B或212C可以具有标称相同的尺寸和形状，并且相邻存储单元212A、212B和212C可以标称地倾斜相同的角度，例如，图2中的120°。每个存储单元212A、212B或212C可以包括相应的分开的半导体沟道210A、210B或210C，并且三个存储单元212A、212B和212C共享在平面图中按列举顺序从外侧到内侧的连续的阻挡层204、连续的电荷捕集层206和连续的隧穿层208。例如，存储单元212A可以包括半导体沟道210A以及阻挡层204、电荷捕集层206和隧穿层208的处于花瓣202A中的部分。类似地，存储单元212B可以包括半导体沟道210B以及阻挡层204、电荷捕集层206和隧穿层208的处于花瓣202B中的部分；存储单元212C可以包括半导体沟道210C以及阻挡层204、电荷捕集层206和隧穿层208的处于花瓣202C中的部分。每个存储单元212A、212B或212C可以独立地受到相应栅极线(未示出)控制。
在一些实施例中，沟道结构200进一步包括填充沟道结构200的其余空间的帽盖层212。根据一些实施例，在平面图中，帽盖层212处于沟道结构200的中间，并且被隧穿层208以及半导体沟道210A、210B和210C包围。帽盖层212可以包括电介质，诸如氧化硅。应当理解，在一些示例中，帽盖层212的部分或全部可以被空气隙替代。也就是说，沟道结构200的其余空间可以不被帽盖层填充或者部分地被帽盖层212填充。在一些实施例中，沟道结构200在梅花形状的每一顶点处包括按列举顺序从外侧到内侧的阻挡层204、电荷捕集层206、隧穿层208、半导体沟道210A、210B或210C和帽盖层212。在一些实施例中，沟道结构200在梅花形状的边缘处包括按列举顺序从外侧到内侧的阻挡层204、电荷捕集层206、隧穿层208和帽盖层212。
尽管图2未示出，但是应当理解可以包含任何其它适当部件作为具有沟道结构200的3D存储器件200的部分。例如，可以将诸如位线接触、字线接触和源极线接触的局部接触包含到3D存储器件中，以实现金属路由，即，将存储单元212A、212B和212C电连接至互连(例如，中道工序(MEOL)互连和后道工序(BEOL)互连)。例如，可以使用来自顶表面的位线接触对每个半导体沟道210A、210B或210C进行金属路由。在一些实施例中，3D存储器件进一步包括外围电路，诸如用于促进存储单元212A、212B和212C的操作的任何适当数字、模拟和/或混合信号外围电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器或列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考或者这些电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一者或多者。
应当理解，尽管图2中的花瓣202A、202B和202C的数量以及半导体沟道210A、210B和210C的数量均为3，但是具有花瓣形状的沟道结构中的花瓣以及其内的对应半导体沟道的数量不限于3，并且可以是任何大于2的整数，诸如3、4、5等。例如，图3示出了根据本公开的一些实施例的另一具有梅花形状的示例性沟道结构300的截面的平面图。除了花瓣和其内的对应半导体沟道的数量之外，沟道结构300与沟道结构200类似。如图3所示，沟道结构300的梅花形状可以包括四个花瓣302A、302B、302C和302D，并且沟道结构300可以包括分别处于四个花瓣302A、302B、302C和302D内的四个半导体沟道310A、310B、310C和310D。因此，根据一些实施例，沟道结构300在平面图中的同一平面中包括四个存储单元312A、312B、312C和312D，它们中的每者对应于相应的花瓣302A、302B、302C或302D。应当理解，为了便于说明，可能未详细重复上文已经联系图2中的沟道结构200描述的类似部件的结构、功能和材料。
如图3所示，沟道结构300可以包括存储膜307，存储膜307包括在平面图内按列举顺序从外侧到内侧的连续阻挡层304、连续电荷捕集层306和连续隧穿层308，它们每者都遵循梅花形状。在一些实施例中，阻挡层304、电荷捕集层306和隧穿层308中的每者的厚度在平面图中是标称均匀的。沟道结构300还可以包括四个分开的半导体沟道310A、310B、310C和310D，它们每者在梅花形状的相应顶点处设置在连续隧穿层308的部分之上。在一些实施例中，每个半导体沟道310A、310B、310C或310D的厚度在平面图中是标称均匀的。例如，半导体沟道310A、310B、310C或310D的厚度可以处于大约10nm和大约15nm之间，诸如处于10nm和15nm之间。在一些实施例中，阻挡层304、电荷捕集层306、隧穿层308和每个半导体沟道310A、310B、310C或310D分别包括氧化硅、氮化硅、氧化硅和多晶硅。四个存储单元312A、312B、312C和312D中的每者包括相应的分开的半导体沟道310A、310B、310C或310C，并且四个存储单元312A、312B、312C和312D共享在平面图中以列举顺序从外侧到内侧的连续阻挡层304、连续电荷捕集层306和连续隧穿层308。沟道结构300可以进一步包括填充沟道结构300的其余空间的帽盖层312。帽盖层312在平面图中可以被隧穿层308以及半导体沟道310A、310B、310C和310D包围。
还应当理解，尽管沟道结构300或400中的半导体沟道的厚度在平面图中是标称均匀的，但是在一些示例中，由于如下文详述的不同制作工艺的原因，半导体沟道的厚度在平面图中可能是不均匀的。例如，图4示出了根据本公开的一些实施例的又一具有梅花形状的示例性沟道结构400的截面的平面图。除了半导体沟道的厚度均匀性之外，沟道结构400与沟道结构200类似。如图4所示，沟道结构400包括三个半导体沟道410A、410B和410C，并且每个半导体沟道410A、410B或410C的厚度在平面图中是不均匀的。例如，每个半导体沟道410A、410B或410C的厚度可以在中间较大，并且朝其边缘逐渐降低。应当理解，为了便于说明，可能未详细重复上文已经联系图2中的沟道结构200描述的类似部件的结构、功能和材料。
如图4所示，沟道结构400可以包括存储膜407，存储膜407包括在平面图中按列举顺序从外侧到内侧的连续阻挡层404、连续电荷捕集层406和连续隧穿层408，它们每者都遵循梅花形状。在一些实施例中，阻挡层404、电荷捕集层406和隧穿层408中的每者的厚度在平面图中是标称均匀的。沟道结构400还可以包括三个分开的半导体沟道410A、410B和410C，它们每者在梅花形状的相应顶点处设置在连续隧穿层408的部分之上。在一些实施例中，阻挡层404、电荷捕集层406、隧穿层408和每个半导体沟道410A、410B或410C分别包括氧化硅、氮化硅、氧化硅和多晶硅。三个存储单元412A、412B和412C中的每者包括相应的分开的半导体沟道410A、410B或410C，并且三个存储单元412A、412B和412C共享在平面图中按列举顺序从外侧到内侧的连续阻挡层404、连续电荷捕集层406和连续隧穿层408。沟道结构400可以进一步包括填充沟道结构400的其余空间的帽盖层412。帽盖层412在平面图中可以被隧穿层408以及半导体沟道410A、410B和410C包围。
图5示出了根据本公开的一些实施例的具有梅花形状的又一示例性沟道结构500的截面的平面图。除了半导体沟道的厚度均匀性之外，沟道结构500与沟道结构300类似。如图5所示，沟道结构500包括四个半导体沟道510A、510B、510C和510D，并且每个半导体沟道510A、510B、510C或510D的厚度在平面图内是不均匀的。例如，每个半导体沟道510A、510B、510C或510D的厚度可以在中间较大，并且朝其边缘逐渐降低。应当理解，为了便于说明，可能未详细重复上文已经联系图3中的沟道结构300描述的类似部件的结构、功能和材料。
如图5所示，沟道结构500可以包括存储膜507，存储膜507包括在平面图中按列举顺序从外侧到内侧的连续阻挡层504、连续电荷捕集层506和连续隧穿层508，它们每者都遵循梅花形状。在一些实施例中，阻挡层504、电荷捕集层506和隧穿层508的每者的厚度在平面图内是标称均匀的。沟道结构500还可以包括四个分开的半导体沟道510A、510B、510C和510D，它们每者在梅花形状的相应顶点处设置在连续隧穿层508的部分之上。在一些实施例中，阻挡层504、电荷捕集层506、隧穿层508和每个半导体沟道510A、510B、510C或510D分别包括氧化硅、氮化硅、氧化硅和多晶硅。四个存储单元512A、512B、512C和512D中的每者包括相应的分开的半导体沟道510A、510B、510C或510C，并且四个存储单元512A、512B、512C和512D共享在平面图中以列举顺序从外侧到内侧的连续阻挡层504、连续电荷捕集层506和连续隧穿层508。沟道结构500可以进一步包括填充沟道结构500的其余空间的帽盖层512。帽盖层512在平面图中可以被隧穿层508以及半导体沟道510A、510B、510C和510D包围。
图6A-图6C示出了根据本公开的一些实施例的用于形成具有梅花形状的沟道结构的示例性制作过程。图6A-图6C中的每者示出了沟道结构的形成中的相应中间结构的截面的平面图以及中间结构的沿AA平面的另一截面的相应顶视图。图8是根据一些实施例的用于形成具有拥有梅花形状的沟道结构的3D存储器件的示例性方法800的流程图。图6A-图6C和图8中所示的3D存储器件的示例包括具有图2中所示的沟道结构的3D存储器件。将对图6AA-图6C和图8一起描述。应当理解，方法800中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图8所示的顺序执行的。
参考图8，方法800开始于操作802，其中，形成在衬底以上垂直延伸并且在平面图中具有梅花形状的沟道孔。在一些实施例中，梅花形状包括多个花瓣。根据一些实施例，花瓣的数量大于2。衬底可以是硅衬底。
如图6A中所示，在衬底(未示出)以上形成垂直延伸并且在平面图中具有拥有三个花瓣的梅花形状的沟道。可以采用光刻、显影和蚀刻来图案化出对应于沟道孔的梅花形状的蚀刻掩模(例如，软蚀刻掩模和/或硬蚀刻掩模)。之后，使用湿蚀刻和/或干蚀刻(诸如，深反应离子蚀刻(DRIE))利用蚀刻掩模蚀刻出穿过堆叠结构的沟道孔，该堆叠结构是包括交替的导电层和电介质层的存储堆叠，或者是包括交替的牺牲层和电介质层的电介质堆叠。
方法800进行至操作804，如图8所示，在该操作中，沿沟道孔的侧壁依次形成阻挡层、电荷捕集层、隧穿层和半导体沟道层，它们每者遵循梅花形状。阻挡层、电荷捕集层、隧穿层和半导体沟道层中的每者可以是连续层。在一些实施例中，为了依次形成阻挡层、电荷捕集层、隧穿层和半导体沟道层，沿沟道孔的侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。沉积可以包括原子层沉积(ALD)。在一些实施例中，半导体沟道层的厚度在平面图中标称均匀，诸如处于10nm和15nm之间。
如图6A所示，沿沟道孔的侧壁依次形成阻挡层602、电荷捕集层604、隧穿层606和半导体沟道层608，因而它们每者在平面图中遵循沟道孔的梅花形状。在一些实施例中，使用包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、ALD或其任何组合的一种或多种薄膜沉积工艺沿沟道孔的侧壁依次沉积诸如氧化硅层、氮化硅层和氧化硅层的电介质层，从而形成阻挡层602、电荷捕集层604和隧穿层606。之后，可以使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺在氧化硅(隧穿层606)之上沉积一层半导体材料(诸如多晶硅)，从而形成半导体沟道层608。在一些实施例中，采用共形涂覆工艺(诸如，ALD)来沉积阻挡层602、电荷捕集层604、隧穿层606和半导体沟道层608中的每者，使得阻挡层602、电荷捕集层604、隧穿层606和半导体沟道层608中的每者可以在平面图中具有x-y平面中的标称均匀的厚度。在一些实施例中，通过控制(例如)ALD的沉积速率和/或时间来将半导体沟道层608的厚度控制为处于大约10nm和大约15nm之间，例如，处于10nm和15nm之间。
方法800进行至操作806，如图8所示，在该操作中，在半导体沟道层之上形成蚀刻停止层，使得蚀刻停止层在梅花形状的每一顶点处的顶点厚度大于蚀刻停止层在梅花形状的边缘处的边缘厚度。在一些实施例中，为了形成蚀刻停止层，在不填满沟道孔的情况下，使用ALD在半导体沟道层之上沉积氧化硅层。
如图6A所示，在半导体沟道层608之上形成蚀刻停止层610。根据一些实施例，蚀刻停止层610的厚度在梅花形状的顶点和边缘之间存在变化。在一些实施例中，蚀刻停止层610的顶点厚度ta大于边缘厚度te。可以使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺在半导体沟道层608之上沉积氧化硅层或者不同于半导体沟道层608的材料(例如，多晶硅)的任何其它适当材料，以形成蚀刻停止层610。在一些实施例中，由于ALD的精确地控制沉积厚度的能力，采用ALD来沉积蚀刻停止层610。在梅花形状的每个顶点中，“角度效应”可能引起在两个边缘相遇的拐角处积聚更多的沉积材料。因此，蚀刻停止层610的厚度在每一顶点处变得比在边缘处更大。例如，可以通过控制ALD的沉积速率和/或时间来控制蚀刻停止层610的厚度，从而在不填满沟道孔的同时确保预期厚度分布(例如，ta>te)。也就是说，可以对阻挡层602、电荷捕集层604、隧穿层606、半导体沟道层608和蚀刻停止层610的总厚度加以控制，从而在沟道孔的中间留有空隙612，空隙612能够用作用于将来工艺的通道。
方法800进行至操作808，如图8所示，在该操作中，去除蚀刻停止层的处于梅花形状的边缘处的部分，从而露出半导体沟道层的在梅花形状的边缘处的部分。在一些实施例中，为了去除蚀刻停止层的这些部分，对蚀刻停止层进行湿蚀刻，直到蚀刻掉蚀刻停止层的在梅花形状的边缘处的部分为止，留下蚀刻停止层的在梅花形状的每一顶点处的剩余部分。
如图6B所示，去除蚀刻停止层610(如图6A所示)的在梅花形状的边缘部分，从而露出半导体沟道层608的在梅花形状的边缘处的部分。可以采用任何适当蚀刻剂来对蚀刻停止层610进行湿蚀刻，直到蚀刻掉蚀刻停止层610的在梅花形状的边缘处的部分为止(例如，通过控制蚀刻时间)，留下蚀刻停止层610的在梅花形状的每一顶点处的剩余部分610A、610B和610C。可以相应地调整其它蚀刻条件，诸如蚀刻剂浓度、温度、搅拌等，以控制湿蚀刻的适当停止时机。在蚀刻停止层610包括氧化硅的一些实施例中，通过空隙612施加包括氢氟酸的蚀刻剂来对蚀刻停止层610进行湿蚀刻。由于ta和te之间的厚度差，与蚀刻停止层610的在顶点的部分相比，蚀刻停止层610的在边缘的部分被更快地去除。因此，通过控制湿蚀刻的停止时间，能够由蚀刻停止层610形成在梅花形状的每个顶点处分离的剩余部分610A、610B和610C(例如，由于蚀刻具有减小的厚度)。根据一些实施例，在蚀刻之后，半导体沟道层608的在梅花形状的边缘的部分露出，而半导体沟道层608的在梅花形状的顶点处的部分则仍被蚀刻停止层610的剩余部分610、610B和610C所覆盖和保护。
方法800进行至操作810，如图8所示，在该操作中，去除半导体沟道层的在梅花形状的边缘处的部分，从而将半导体沟道层分成各自在梅花形状的相应顶点处的多个半导体沟道。在一些实施例中，为了去除半导体沟道层的这些部分，对半导体沟道层进行湿蚀刻，直到被蚀刻停止层的剩余部分停止为止。
如图6C所示，去除半导体沟道层608(如图6B所示)的在梅花形状的边缘处露出的部分，以将半导体沟道层608分成各自处于梅花形状的相应顶点处的三个分开的半导体沟道608A、608B和608C。可以对半导体沟道层608进行湿蚀刻，直到被蚀刻停止层610的剩余部分610A、610B和610C停止为止。也就是说，蚀刻停止层610的剩余部分610A、610B和610C能够保护半导体沟道608A、608B和608C免受湿蚀刻。在半导体沟道层608包括多晶硅的一些实施例中，通过空隙612施加包括四甲基氢氧化铵(TMAH)的蚀刻剂以对半导体沟道层608进行湿蚀刻。在一些实施例中，每个半导体沟道608A、608B或608C的厚度在平面图中标称均匀，例如，处于10nm和15nm之间，与半导体沟道层608相似。根据一些实施例，由此形成了各自设置在连续隧穿层606的处于梅花形状的相应顶点处的部分之上的多个分开的半导体沟道608A、608B和608C。
方法800进行至操作812，如图8所示，在该操作中，形成帽盖层以填充沟道孔。如图6C所示，可以使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺向空隙612内沉积以完全填充沟道孔(无空气隙)或者部分地填充沟道孔(有空气隙)的一层氧化硅或任何其它电介质，以形成帽盖层(未示出)。
图7A和图7B示出了根据本公开的一些实施例的用于形成具有梅花形状的沟道结构的另一示例性制作过程。图7A和图7B中的每者示出了沟道结构的形成当中的相应中间结构的截面的平面图以及该中间结构的沿AA平面的另一截面的相应顶视图。图9是根据一些实施例的用于形成具有拥有梅花形状的沟道结构的3D存储器件的另一示例性方法900的流程图。图7A、图7B和图9所示的3D存储器件的示例包括具有图4所示的沟道结构400的3D存储器件。将对图7A、图7B和图9一起进行描述。应当理解，方法900中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图9所示的顺序执行的。
参考图9，方法900开始于操作902，其中，形成在衬底以上垂直延伸并且在平面图中具有梅花形状的沟道孔。在一些实施例中，梅花形状包括多个花瓣。根据一些实施例，花瓣的数量大于2。衬底可以是硅衬底。
如图7A中所示，在衬底(未示出)以上形成了垂直延伸并且在平面图中具有带三个花瓣的梅花形状的沟道。可以采用光刻、显影和蚀刻来图案化对应于沟道孔的梅花形状的蚀刻掩模(例如，软蚀刻掩模和/或硬蚀刻掩模)。之后，使用湿蚀刻和/或干蚀刻(诸如，DRIE)利用蚀刻掩模来蚀刻出穿过堆叠结构的沟道孔，该堆叠结构包括交替的导电层和电介质层的存储堆叠，或者包括交替的牺牲层和电介质层的电介质堆叠。
方法900进行至操作904，如图9所示，在该操作中，沿沟道孔的侧壁依次形成阻挡层、电荷捕集层和隧穿层，它们中的每者遵循梅花形状。阻挡层、电荷捕集层和隧穿层中的每者可以是连续层。在一些实施例中，为了依次形成阻挡层、电荷捕集层和隧穿层，沿沟道孔的侧壁依次沉积氧化硅层、氮化硅层和氧化硅层。沉积可以包括ALD。
如图7A所示，沿沟道孔的侧壁依次形成阻挡层702、电荷捕集层704和隧穿层706，因而它们各自在平面图中遵循沟道孔的梅花形状。在一些实施例中，使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺沿沟道孔的侧壁依次沉积诸如氧化硅层、氮化硅层和氧化硅层的电介质层，以形成阻挡层702、电荷捕集层704和隧穿层706。在一些实施例中，采用共形涂覆工艺(诸如，ALD)来沉积阻挡层702、电荷捕集层704和隧穿层706中的每者，使得阻挡层702、电荷捕集层704和隧穿层706中的每者可以在平面图中在x-y平面中具有标称均匀的厚度。
方法900进行至操作906，如图9所示，在隧穿层之上形成半导体沟道层，使得半导体沟道层的处于梅花形状的每一顶点处的顶点厚度大于半导体沟道层的处于梅花形状的边缘处的边缘厚度。在一些实施例中，为了形成蚀刻停止层，在不填满沟道孔的情况下，使用ALD在隧穿层之上沉积多晶硅层。
如图7A所示，在隧穿层706之上形成半导体沟道层708。根据一些实施例，半导体沟道层708的厚度在梅花形状的顶点和边缘之间存在变化。在一些实施例中，半导体沟道层708的顶点厚度ta大于边缘厚度te。可以使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺在隧穿层706之上沉积一层多晶硅或任何其它适当半导体材料，以形成半导体沟道层708。在一些实施例中，由于ALD的精确地控制沉积厚度的能力，采用ALD来沉积半导体沟道层708。在梅花形状的每个顶点当中，“角度效应”可能引起在两个边缘相遇的拐角处积聚更多的沉积材料。因此，半导体沟道层708的厚度在每个顶点处变得比在边缘处更大。例如，可以通过控制ALD的沉积速率和/或时间来控制半导体沟道层708的厚度，以在不填满沟道孔的同时确保预期厚度分布(例如，ta>te)。也就是说，可以对阻挡层702、电荷捕集层704、隧穿层706和半导体沟道层708的总厚度加以控制，以在沟道孔的中间留有空隙712，空隙712能够用作用于将来工艺的通道。
方法900进行至操作908，如图9所示，在该操作中，去除半导体沟道层的处于梅花形状的边缘处的部分，以将半导体沟道层分成各自处于梅花形状的相应顶点处的多个半导体沟道。在一些实施例中，为了去除半导体沟道层的这些部分，对半导体沟道层进行湿蚀刻或干蚀刻，直到蚀刻掉半导体沟道层的处于梅花形状的边缘处的部分为止，以留下半导体沟道层的处于梅花形状的每个顶点处的剩余部分。
如图7B中所示，去除半导体沟道层708(如图7A所示)的处于梅花形状的边缘处的部分，以将半导体沟道层708分成各自处于梅花形状的相应顶点处的三个分开的半导体沟道708A、708B和708C。可以对半导体沟道层708进行湿蚀刻或干蚀刻，直到蚀刻掉半导体沟道层708的处于梅花形状的边缘处的部分为止(例如，通过控制蚀刻时间)，以在梅花形状的每个顶点处留下半导体沟道708A、708B和708C。可以相应地调整其它蚀刻条件，诸如用于湿蚀刻的蚀刻剂浓度、温度、搅拌等或者用于干蚀刻的功率、压强、流速等，以控制蚀刻的适当停止时机。在半导体沟道层708包括多晶硅的一些实施例中，通过空隙712施加包括TMAH的蚀刻剂，以对半导体沟道层708进行湿蚀刻。在一些实施例中，施加DRIE以对半导体沟道层708进行干蚀刻。由于ta和te之间的厚度差的原因，与处于顶点处的半导体沟道708A、708B和708C相比，能够更快地去除半导体沟道层708的处于边缘处的部分。因此，通过控制湿/干蚀刻的停止时机，能够由半导体沟道层708形成在梅花形状的每个顶点处分开的半导体沟道708A、708B和708C(例如，由于蚀刻而具有减小的厚度)。根据一些实施例，由此形成了各自设置在连续隧穿层706的处于梅花形状的相应顶点处的部分之上的多个分开的半导体沟道708A、708B和708C。
方法900进行至操作910，如图9所示，在该操作中，形成帽盖层以填充沟道孔。如图7B所示，可以使用包括但不限于PVD、CVD、ALD或其任何组合的一种或多种薄膜沉积工艺来向空隙712内沉积完全填充沟道孔(无空气隙)或者部分地填充沟道孔(有空气隙)的一层氧化硅或任何其它电介质，以形成帽盖层(未示出)。
根据本公开的一个方面，一种3D存储器件包括衬底以及在衬底以上垂直延伸并且在平面图中具有包括多个花瓣的梅花形状的沟道结构。该沟道结构包括分别在多个花瓣中的多个半导体沟道。
在一些实施例中，花瓣或者半导体沟道的数量大于2。
在一些实施例中，多个半导体沟道相互分开。
在一些实施例中，半导体沟道中的每者的厚度在平面图中标称均匀。在一些实施例中，半导体沟道的厚度处于大约10nm和大约15nm之间。
在一些实施例中，半导体沟道中的每者的厚度在平面图中是不均匀的。
在一些实施例中，沟道结构进一步包括在平面图中按下述顺序从外到内的阻挡层、电荷捕集层和隧穿层，并且阻挡层、电荷捕集层和隧穿层中的每者是遵循沟道结构的梅花形状的连续结构。
在一些实施例中，阻挡层、电荷捕集层和隧穿层中的每者的厚度在平面图中是标称均匀的。
在一些实施例中，半导体沟道中的每者被设置到隧穿层的处于花瓣中的相应一者的顶点处的部分之上。
在一些实施例中，3D存储器件进一步包括填充沟道结构的剩余空间的帽盖层。
在一些实施例中，阻挡层、电荷捕集层和隧穿层分别包括氧化硅、氮化硅和氧化硅。
在一些实施例中，半导体沟道中的每者包括多晶硅。
根据本公开的另一方面，一种3D存储器件包括在平面图中按下述顺序从外侧到内侧各自遵循梅花形状的连续阻挡层、连续电荷捕集层和连续隧穿层。该3D存储器件还包括各自设置在连续隧穿层的处于梅花形状的相应顶点处的部分之上的多个分开的半导体沟道。
在一些实施例中，阻挡层、电荷捕集层、隧穿层和每个半导体沟道分别包括氧化硅、氮化硅、氧化硅和多晶硅。
在一些实施例中，半导体沟道的数量大于2。
在一些实施例中，阻挡层、电荷捕集层和隧穿层中的每者的厚度在平面图中是标称均匀的。
在一些实施例中，半导体沟道中的每者的厚度在平面图中标称均匀。在一些实施例中，半导体沟道的厚度处于大约10nm和大约15nm之间。
在一些实施例中，半导体沟道中的每者的厚度在平面图中是不均匀的。
在一些实施例中，3D存储器件包括在平面图中被隧穿层和半导体沟道包围的帽盖层。
根据本公开的又一方面，一种3D存储器件包括衬底以及在衬底以上垂直延伸并且在平面图中在同一平面中包括两个以上的存储单元的沟道结构。存储单元中的每者包括分开的半导体沟道，并且各存储单元共享在平面图中按下述顺序从外侧到内侧的连续阻挡层、连续电荷捕集层和连续隧穿层。
在一些实施例中，阻挡层、电荷捕集层、隧穿层和半导体沟道分别包括氧化硅、氮化硅、氧化硅和多晶硅。
在一些实施例中，沟道结构在平面图中具有包括多个花瓣的梅花形状，并且存储单元中的每者对应于多个花瓣中的对应一者。
在一些实施例中，半导体沟道中的每者被设置到隧穿层的处于相应花瓣的顶点处的部分之上。
在一些实施例中，存储单元中的每者具有标称相同的尺寸和形状。
在一些实施例中，这存储单元中的相邻存储单元倾斜标称相同的角度。
在一些实施例中，阻挡层、电荷捕集层和隧穿层中的每者的厚度在平面图中是标称均匀的。
在一些实施例中，半导体沟道中的每者的厚度在平面图中标称均匀。在一些实施例中，半导体沟道的厚度处于大约10nm和大约15nm之间。
在一些实施例中，半导体沟道中的每者的厚度在平面图中是不均匀的。
上文对具体实施例的描述将如此揭示本公开的概括实质，本领域技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般概念。因此，基于文中提供的教导和指引，意在使这样的调整和修改落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述教导和指引对本说明书的术语或措辞加以解释。
上文借助于说明所指定的功能及其关系的实施方式的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和摘要部分可能阐述了本发明人设想的本公开的一个或多个示范性实施例，而非全部的示范性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的宽度和范围不应由上述示范性实施例中的任何示范性实施例限制，而是仅根据下述权利要求及其等价方案界定。

Claims (30)

1.一种三维(3D)存储器件，包括：
衬底；以及
在所述衬底之上垂直地延伸并且在平面图中具有包括多个花瓣的梅花形状的沟道结构，
其中，所述沟道结构包括分别在所述多个花瓣中的多个半导体沟道。
2.根据权利要求1所述的3D存储器件，其中，所述花瓣或者所述半导体沟道的数量大于2。
3.根据权利要求1或2所述的3D存储器件，其中，所述多个半导体沟道相互分开。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是标称均匀的。
5.根据权利要求4所述的3D存储器件，其中，所述半导体沟道的所述厚度在大约10nm与大约15nm之间。
6.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是不均匀的。
7.根据权利要求1-6中的任何一项所述的3D存储器件，其中，所述沟道结构进一步包括在所述平面图中按下述顺序从外侧到内侧的阻挡层、电荷捕集层和隧穿层，并且所述阻挡层、所述电荷捕集层和所述隧穿层中的每者是遵循所述沟道结构的所述梅花形状的连续层。
8.根据权利要求7所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层和所述隧穿层中的每者的厚度在所述平面图中是标称均匀的。
9.根据权利要求7或8所述的3D存储器件，其中，所述半导体沟道中的每者被设置在所述隧穿层的在所述花瓣中的相应一者的顶点处的部分之上。
10.根据权利要求7-9中的任何一项所述的3D存储器件，进一步包括填充所述沟道结构的剩余空间的帽盖层。
11.根据权利要求7-10中的任何一项所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层和所述隧穿层分别包括氧化硅、氮化硅和氧化硅。
12.根据权利要求1-11中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者包括多晶硅。
13.一种三维(3D)存储器件，包括：
在平面图中按下述顺序从外侧到内侧的各自遵循梅花形状的连续阻挡层、连续电荷捕集层和连续隧穿层；以及
各自设置在所述连续隧穿层的在所述梅花形状的相应顶点处的部分之上的多个分开的半导体沟道。
14.根据权利要求13所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层、所述隧穿层和每个半导体沟道分别包括氧化硅、氮化硅、氧化硅和多晶硅。
15.根据权利要求13或14所述的3D存储器件，其中，所述半导体沟道的数量大于2。
16.根据权利要求13-15中的任何一项所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层和所述隧穿层中的每者的厚度在所述平面图中是标称均匀的。
17.根据权利要求13-16中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是标称均匀的。
18.根据权利要求17所述的3D存储器件，其中，所述半导体沟道的所述厚度在大约10nm与大约15nm之间。
19.根据权利要求13-16中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是不均匀的。
20.根据权利要求13-19中的任何一项所述的3D存储器件，进一步包括在所述平面图中被所述隧穿层和所述半导体沟道包围的帽盖层。
21.一种三维(3D)存储器件，包括：
衬底；以及
在所述衬底之上垂直地延伸并且在平面图中在同一平面中包括两个以上的存储单元的沟道结构，
其中，所述存储单元中的每者包括分开的半导体沟道，并且所述存储单元共享在所述平面图中按下述顺序从外侧到内侧的连续阻挡层、连续电荷捕集层和连续隧穿层。
22.根据权利要求21所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层、所述隧穿层和所述半导体沟道分别包括氧化硅、氮化硅、氧化硅和多晶硅。
23.根据权利要求21或22所述的3D存储器件，其中，所述沟道结构在平面图中具有包括多个花瓣的梅花形状，并且所述存储单元中的每者对应于所述多个花瓣中的对应的一个花瓣。
24.根据权利要求23所述的3D存储器件，其中，所述半导体沟道中的每者被设置在所述隧穿层的在相应花瓣的顶点处的部分之上。
25.根据权利要求21-24中的任何一项所述的3D存储器件，其中，所述存储单元中的每者具有标称相同的尺寸和形状。
26.根据权利要求21-25中的任何一项所述的3D存储器件，其中，所述存储单元中的相邻存储单元倾斜标称相同的角度。
27.根据权利要求21-26中的任何一项所述的3D存储器件，其中，所述阻挡层、所述电荷捕集层和所述隧穿层中的每者的厚度在所述平面图中是标称均匀的。
28.根据权利要求21-27中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是标称均匀的。
29.根据权利要求28所述的3D存储器件，其中，所述半导体沟道的所述厚度在大约10nm与大约15nm之间。
30.根据权利要求21-27中的任何一项所述的3D存储器件，其中，所述半导体沟道中的每者的厚度在所述平面图中是不均匀的。
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