WO2022148122A1 - 一种存储器的控制方法、控制装置和存储介质 - Google Patents

一种存储器的控制方法、控制装置和存储介质 Download PDF

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    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Definitions

  • An erase inhibit voltage is applied to the unselected bit lines, and the memory strings connected to the unselected bit lines are not erased; wherein the top select gate is higher than or equal to the erase inhibit voltage.
  • the P-type doped region is floated.
  • the string includes a plurality of sub-strings
  • the channel layer is divided into a plurality of sub-channel layers
  • each of the sub-strings is connected to a bit line through one of the sub-channel layers , the one bit line connects the two sub-storage strings.
  • the peripheral circuit is configured as:
  • FIG. 5 is a circuit diagram of a memory string in a memory provided by an embodiment of the present disclosure.
  • FIG. 5 is a circuit diagram of a memory string in a memory provided by an embodiment of the present disclosure.
  • the circuit diagram of FIG. 5 corresponds to the structure of the memory string 30 in FIG. 3 .
  • the upper end of a memory string is connected to BL, the lower end is connected to HVPW, the drain of TSG is connected to BL, and the source of BSG is connected to HVPW.
  • the material of the channel layer 32 is a semiconductor (such as polysilicon), so the channel layer 32 has a The voltage will gradually increase.
  • a word line erase voltage eg, 0V
  • 0V word line erase voltage
  • electrons in the memory layer 31 flow to the corresponding word line due to the voltage difference between the channel layer 32 and the corresponding word line.
  • the channel layer 32 flows to the bit line 60, whereby the memory string 30 is erased.
  • an erase inhibit voltage eg, 0V
  • the unselected bit lines Unselect Bit
  • TSG top select gate
  • the memory control method provided by the embodiment of the present disclosure can also be applied to the memory 400, and the operation process is the same as that of the above-mentioned embodiment, except that the selected bit line is connected to the sub-storage string 301, and the beneficial effects of the control method are not repeated here.

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Abstract

一种存储器的控制方法、控制装置和存储介质，存储块中的每个存储串包括顶部具有N型掺杂区的沟道层。在一个存储块中，对选定位线施加位线擦除电压并对未选定位线施加禁止擦除电压，同时对顶部选择栅极施加低于所述位线擦除电压的顶部选择栅极电压，当向所述选定位线和未选定位线对应的存储串所连接的相应字线，施加低于所述位线擦除电压的字线擦除电压时，可以对所述选定位线对应的所述存储串进行擦除操作。

Description

一种存储器的控制方法、控制装置和存储介质
相关申请的交叉引用
本申请基于申请号为202110011459.1，申请日为2021年01月06日，申请名称为“一种存储器的控制方法、控制装置和存储介质”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本公开实施例总体上涉及电子器件，并且更具体的，涉及一种存储器的控制方法、控制装置和存储介质。
背景技术
随着5g和大数据的发展，人们对于存储容量和存储速度的需求越来越高，3D NAND flash memory作为目前主流的非易失性存储器，目前3D NAND flash memory阵列主要的擦除方式是以存储块(block)为单位进行擦除，随着存储单元密度越来越大，擦除速度也会逐渐变慢，影响NAND的使用速度。
当选择需要擦除block1时，需事先选定一个空的block作为数据迁移，然后再擦除block1。当Block的存储单元越来越多时，这种需要数据迁移的block擦除方式将严重影响擦除速度，擦除的时间长。而且整块的擦除方式会使存储单元的擦除频率很高，这样会影响存储单元的数据保持特性，使数据容易流失，存储单元功能退化。
发明内容
本公开实施例提供一种存储器的控制方法、装置和存储介质。
一方面，本公开实施例提供一种存储器的控制方法，所述存储器的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层，所述控制方法包括：
对选定位线施加位线擦除电压；
对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；所述位线擦除电压和所述顶部选择栅极电压同步变化；
对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除。
在一些实施例中，连接至同一个所述存储块的所述存储串的位线包括所述选定位 线和未选定位线，所述控制方法还包括：
对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
在一些实施例中，所述存储器还包括位于所述多个存储串底部的P型掺杂区，所述P型掺杂区通过外延层与所述沟道层连接，所述方法还包括：
浮置所述P型掺杂区。
在一些实施例中，每个所述存储串通过所述沟道层连接与一条位线，所述一条位线连接两个所述存储串。
在一些实施例中，所述存储串包括多个子存储串，所述沟道层被分隔成多个子沟道层，每个所述子存储串通过一个所述子沟道层连接至一条位线，所述一条位线连接两个所述子存储串。
在一些实施例中，所述存储串在平行于衬底表面的方向上具有多个外凸部，所述多个外凸部沿纵向延伸，每个所述子沟道层位于一个所述外凸部中而形成一个所述子存储串。
在一些实施例中，所述对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除，包括：
对所述选定位线连接的所述子存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述子存储串进行擦除。
本公开实施例还提供了一种存储器的控制方法，所述存储器的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层，位于所述多个存储串底部的P型掺杂区通过外延层与所述沟道层连接，所述控制方法包括：
对选定位线施加位线擦除电压；
对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；
对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除；
浮置所述P型掺杂区。
在一些实施例中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述控制方法还包括：
对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
在一些实施例中，每个所述存储串通过所述沟道层连接与一条位线，所述一条位线连接两个所述存储串。
在一些实施例中，所述存储串包括多个子存储串，所述沟道层被分隔成多个子沟道层，每个所述子存储串通过一个所述子沟道层连接至一条位线，所述一条位线连接两个所述子存储串。
在一些实施例中，所述存储串在平行于衬底表面的方向上具有多个外凸部，所述多个外凸部沿纵向延伸，每个所述子沟道层位于一个所述外凸部中而形成一个所述子存储串。
在一些实施例中，所述对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除，包括：
对所述选定位线连接的所述子存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述子存储串进行擦除。
在一些实施例中，所述位线擦除电压和所述顶部选择栅极电压同步上升且同步下降。
本公开实施例还提供了一种存储器，包括：
存储阵列，所述存储阵列的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层；
外围电路，所述外围电路被配置为：
对选定位线施加位线擦除电压；
对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；所述位线擦除电压和所述顶部选择栅极电压同步变化；
对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除。
在一些实施例中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述外围电路还被配置为：
对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串 进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
本公开实施例还提供了一种存储器，包括：
存储阵列，所述存储阵列的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层，位于所述多个存储串底部的P型掺杂区通过外延层与所述沟道层连接；
外围电路，所述外围电路被配置为：
对选定位线施加位线擦除电压；
对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；
对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除；
浮置所述P型掺杂区。
在一些实施例中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述外围电路还被配置为：
对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
本公开实施例的有益效果是：本公开实施例提供的存储器的控制方法、控制装置和存储介质，每个存储串包括顶部具有N型掺杂区的沟道层，连接至同一个所述存储块的所述存储串的位线包括选定位线和未选定位线。对所述选定位线施加位线擦除电压并对所述未选定位线施加禁止擦除电压，同时对顶部选择栅极施加低于所述位线擦除电压的顶部选择栅极电压，此时所述选定位线和所述顶部选择栅极之间会产生电势差，形成的电场可以使N型掺杂区产生电子空穴对，分离的电子流向所述选定位线，分离的空穴流入沟道层使沟道层形成沟道电压。当向所述选定位线和未选定位线对应的存储串所连接的相应字线，施加低于所述位线擦除电压的字线擦除电压时，可以对所述选定位线对应的所述存储串进行擦除操作，且不对所述未选定位线对应的所述存储串进行擦除。这种以位线来选定存储串进行擦除的方式，消除了以存储块为单位进行擦除过程中的数据迁移和潜在的数据损失，有效减少了擦除时间，极大提高了擦除速率，同时还可以减少存储单元的编程擦除次数，降低存储单元的退化程度。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1是一些实施例中存储器的数据擦除过程示意图；
图2是本公开实施例提供的存储器的俯视结构示意图；
图3是本公开实施例提供的存储器在图2中A-A1处的剖面结构示意图；
图4是本公开实施例提供的存储器的控制方法的流程示意图；
图5是本公开实施例提供的存储器中一个存储串的电路图；
图6是本公开实施例提供的存储器的擦除过程的时序图；
图7是本公开实施例提供的存储器的俯视结构示意图；
图8是本公开实施例提供的存储器在XY方向的剖面结构示意图；
图9是本公开实施例的变形例提供的存储器在XY方向的剖面结构示意图；
图10是本公开实施例提供的存储器的俯视结构示意图；
图11是本公开实施例提供的存储器在XY方向的剖面结构示意图；
图12是本公开实施例提供的存储器的控制装置的结构示意图；
图13是本公开实施例提供的存储器的控制装置的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开实施例保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本公开实施例的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是 厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层。层可以包括多个层，例如，互连层可以包括一个或多个导体和接触层和一个或多个电介质层。
如本文所使用的，术语“存储器”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“纵向”是指垂直于衬底的方向，用“Z”表示；附图中用“X”表示平行于衬底的方向，用“Y”表示平行于衬底且垂直于“X”的方向。
需要说明的是，本公开实施例中所提供的图示仅以示意方式说明本公开实施例的基本构想，虽图示中仅显示与本公开实施例中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是一些实施例中存储器的数据擦除过程示意图。该存储器的擦除方式是以存储块为单位进行擦除，当选择需要擦除的存储块block1时，需要事先设定一个额外提供的存储块over provisioning(OP)block作为数据迁移，然后再擦除block1。当block的存储单元越来越多时，这种需要数据迁移的存储块擦除方式将严重影响擦除速度。例如，当只需要擦除block1中的“1”、“2”、“13”、“4”、“19”时，需要把block1中的其他数据先迁移到OP中，再擦除block1中的这些数据。
请参阅图2，图2是本公开实施例提供的存储器的俯视结构示意图，该存储器100包括多个存储块G0(图中只示出一个存储块)，多个存储块G0之间被栅线缝隙10所分隔，与所述栅线缝隙10平行的顶部选择栅切线20将一个存储块G0分成两个存储区，顶部选择栅切线的下方是虚拟沟道结构21。每个存储块G0中具有多个存储串30。
请同时参阅图3，图3是本公开实施例提供的存储器在图2中A-A1处的剖面结构示意图。该存储器100包括衬底40和位于所述衬底40上的堆叠层50，所述堆叠层50由层间绝缘层51和层间栅极层52交替层叠而成，位于顶部的所述层间栅极层52可以作为顶部选择栅极(Top Select Gate,TSG)53，位于底部的所述层间栅极层52可以作为底部选择栅极(Bottom Select Gate,BSG)54，其他的层间栅极层52可以作为字线(Word Line,WL)55。该存储器100还包括在纵向(Z)贯穿堆叠层50的存储串30(图中只显示出一个存储串30)，所述存储串30包括贯穿堆叠层50的沟道孔和依次位于所述沟道孔 内侧壁的存储层31、沟道层32和绝缘层33。其中，存储层31包括阻挡层、电荷捕获层和隧穿层，沟道层32的顶部具有N型掺杂区321。在本公开实施例中，所述衬底40为P型衬底，即可以为P型掺杂区(High Voltage P Well,HVPW)，所述P型掺杂区通过外延层与所述沟道层32连接。
在本公开实施例中，该存储器100还包括多条在Y方向延伸的位线(Bit Line,BL)60，每个存储串30通过所述沟道层32以及其上方的位线触点601与所述位线60连接。在本公开实施例中，一条位线60连接两个所述存储串30。
请参阅图4，图4是本公开实施例提供的存储器的控制方法的流程示意图，该控制方法可以应用于上述存储器，因此沿用上述存储器的结构标号。该流程示意图显示出了存储器的数据擦除方法，该方法包括步骤S1-S2。
步骤S1：连接至同一个所述存储块G0的所述存储串30的位线60包括选定位线和未选定位线，对所述选定位线施加位线擦除电压，对所述未选定位线施加禁止擦除电压。
步骤S2：对顶部选择栅极53施加顶部选择栅极电压，使所述顶部选择栅极53和所述选定位线之间形成电势差以在所述N型掺杂区321产生电子空穴对，其中，所述顶部选择栅极电压低于所述位线擦除电压，且高于或等于所述禁止擦除电压。
步骤S3：对所述选定位线和所述未选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串30进行擦除，且不对所述未选定位线连接的所述存储串30进行擦除。
在本公开实施例中，“选定位线(Select Bit)”是需要擦除的存储串30所连接的位线，“未选定位线(Unselect Bit)”不需要擦除的存储串30所连接的位线，可以理解的是，连接于一条所述位线60的两个存储串30的擦除状态相同。例如，在图2中，可以将左边一部分位线61作为选定位线，右边一部分位线62作为未选定位线。应当理解的是，每一条位线60独立而存在，因此每一条位线60都可以是选定位线或者未选定位线。“相应字线”是指选定位线和未选定位线连接的存储串30所连接的字线55，也就是与选定位线和未选定位线下方的存储串30连接的字线55。例如在图3中，若图示的位线60为选定位线或未选定位线，则与下方存储串30连接的字线55就为相应字线，即除了顶部选择栅极53和底部选择栅极54，其他的层间栅极层52都是相应字线。
请参阅图5，图5是本公开实施例提供的存储器中一个存储串的电路图，图5的电路图对应于图3中的存储串30结构。其中，一个存储串的上端连接到BL，下端连接到HVPW，TSG的漏极与BL连接，BSG的源极与HVPW连接。
请参阅图6，图6是本公开实施例提供的存储器的擦除过程的时序图。从图6的时序可以看出，图4中的步骤S1-S3的先后顺序不受流程图的限定，步骤是根据时间来执行的，可以同时执行，只是可以由不同的控制单元来执行。
在本公开实施例中，HVPW处于浮置状态，BSG的电压为0V。当对选定位线(Select Bit)施加位线擦除电压(比如20V)，同时对顶部选择栅极(TSG)53施加低于所述位线擦除电压的顶部选择栅极电压(比如12V)时，所述顶部选择栅极(TSG)53和所述选定位线(Select Bit)之间形成电势差，形成的强电场发生band2band，进而所述N型掺杂区321会产生电子空穴对。请结合图3，分离的电子会流向选定位线(BL)端，分离的空穴会流向沟道层32，所述沟道层32的材料为半导体(比如多晶硅)，因此沟道层32的电压会逐渐升高。当对相应字线施加低于所述位线擦除电压的字线擦除电压(比如0V)时，由于沟道层32和相应字线之间的压差，存储层31中的电子会流向沟道层32，进而流向位线60，从而存储串30被擦除。当对未选定位线(Unselect Bit)施加小于或等于所述顶部选择栅极电压的禁止擦除电压(比如0V)时，所述未选定位线就不会与顶部选择栅极(TSG)53形成强电场，也不会产生电子空穴对，沟道层32与相应字线不会产生压差，进而不会对存储串30进行擦除。
其中，当相应字线为0V，选定位线(Select Bit)施加的位线擦除电压越高时，存储单元擦除得越深。换句话说，当位线擦除电压为20V时，进行擦除操作后，存储层31的电压阈值一般为-2V，若需要擦除得更深，则位线擦除电压要大于20V。因此位线擦除电压可以根据擦除的深度来选择。
在本公开实施例中，顶部选择栅极(TSG)53与所述位线擦除电压是同步上升且同步下降的，目的是为了保持选定位线与顶部选择栅极(TSG)53之间的压差。当位线擦除电压为20V时，顶部选择栅极(TSG)53的电压可以为8-12V。因为经实验表明，为了使顶部选择栅极(TSG)53对应的顶部选择管处于导通状态，且使顶部选择栅极(TSG)53与选定位线之间的压差能够产生电子空穴对，8-12V是合适的顶部选择栅极电压范围。
本公开实施例提供的存储器的控制方法，旨在于同一个存储块中可以实现一条位线上存储串的数据擦除。对选定位线施加位线擦除电压，对顶部选择栅极(TSG)53施加低于所述位线擦除电压的顶部选择栅极电压，对相应字线施加低于所述位线擦除电压的字线擦除电压，可以实现对选定位线对应的存储串30的擦除操作。同时对未选定位线施加小于或等于所述顶部选择栅极电压的禁止擦除电压，则所述未选定位线对应的存储 串不被擦除，由此可以实现以位线来选定存储串进行擦除，消除了以存储块为单位进行擦除过程中的数据迁移和潜在的数据损失，有效减少了擦除时间，极大提高了擦除速率，同时还可以减少存储单元的编程擦除次数，降低存储单元的退化程度。
请参阅图7和图8，图7是本公开提供的存储器的俯视结构示意图，图8是本公开实施例提供的存储器在XY方向的剖面结构示意图。为了便于理解，在本实施例中，与上述实施例相同的结构使用相同的标号。该存储器200包括由栅线缝隙10分隔的存储块G0，在一个存储块G0中，一个存储串30包括两个子存储串301，两个子存储串301被隔槽302分隔。存储串30都包括存储层31、沟道层32和绝缘层33，存储层31、沟道层32和绝缘层33都被隔槽302分隔成两部分，比如沟道层32被分隔成两个子沟道层。其中，一个所述子存储串301通过一个所述子沟道层连接至一条位线60，所述一条位线60连接两个所述子存储串301。
本公开实施例提供的存储器的控制方法也可以应用于存储器200，不同的是，一条选定位线对应的不是存储串30，而是子存储串301。因此可以实现对所述选定位线对应的所述子存储串进行擦除操作，且不对所述未选定位线对应的所述子存储串进行擦除操作。
请参阅图9，图9是本公开实施例的变形例提供的存储器在XY方向的剖面结构示意图。该存储器300包括存储串30，存储串30包括存储层31、沟道层32和绝缘层33。其中，存储层31包括阻挡层311、电荷捕获层312和隧穿层313。所述存储串30包括两个子存储串301，所述沟道层32被绝缘层33分隔成两个子沟道层。在变形例中，每个子存储串301与上述实施例一样通过子沟道层连接至一条位线，所述一条位线连接两个所述子存储串301。存储器300的控制方法与本公开上述实施例相同。
请参阅图10和图11，图10是本公开实施例提供的存储器的俯视结构示意图，图11是本公开实施例提供的存储器在XY方向的剖面结构示意图。该存储串30包括四个子存储串301，沟道层32被绝缘层33分隔成四个子沟道层，所述存储串30在平行于衬底的平面(XY)方向具有多个外凸部(B1、B2、B3、B4)，所述多个外凸部沿所述纵向(Z)延伸，一个所述子沟道层位于一个所述外凸部中而形成一个所述子存储串301。实际上，在上述实施例(图8)和相关变形例(图9)中，存储串30在平行于衬底的平面(XY)方向也可以说具有两个外凸部。
本公开实施例提供的存储器的控制方法也可以应用于存储器400，与上述实施例的操作过程相同，只是选定位线连接的是子存储串301，该控制方法的有益效果在此不再 赘述。
为了实现本公开实施例的方法，本公开实施例还提供一种存储器的控制装置。图12是本公开实施例提供的存储器的控制装置的结构示意图，所述存储器的控制装置1000包括第一控制单元1001、第二控制单元1002和第三控制单元1003。
第一控制单元1001，用于对选定位线施加位线擦除电压，对未选定位线施加禁止擦除电压。
第二控制单元1002，用于对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差以在所述N型掺杂区产生电子空穴对，其中，所述顶部选择栅极电压低于所述位线擦除电压，且高于或等于所述禁止擦除电压。
第三控制单元1003，用于对所述选定位线和所述未选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除，且不对所述未选定位线连接的所述存储串进行擦除。
需要说明的是：上述实施例提供的存储器的控制装置1000进行控制处理时，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述处理分配由不同的程序模块完成，即将装置的内部结构划分成不同的程序模块，以完成以上描述的全部或者部分处理。另外，上述实施例提供的存储器的控制装置与存储器的控制方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。
基于上述程序模块的硬件实现，且为了实现本公开实施例的方法，本公开实施例还提供一种存储器的控制装置，请参阅图13，图13是本公开实施例提供的存储器的控制装置的结构示意图，所述存储器的控制装置2000包括：
存储器2001，用于存储可执行指令；
处理器2002，用于执行所述存储器中存储的可执行指令时，实现本公开实施例提供的存储器的控制方法。
实际应用时，如图13所示，所述存储器的控制装置1200中的各个组件通过总线系统2003耦合在一起。可理解，总线系统2003用于实现这些组件之间的连接通信。总线系统2003除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图13中将各种总线都标为总线系统2003。
本公开实施例还提供一种存储介质，所述存储介质存储有可执行指令，当所述可执行指令被至少一个处理器执行时，实现本公开实施例提供的存储器的控制方法。
在一些实施例中，存储介质可以是磁性随机存取存储器(FRAM，ferromagnetic  random access memory)、只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only Memory)、快闪存储器(Flash Memory)、磁表面存储器、光盘、或只读光盘(CD-ROM，Compact Disc Read-Only Memory)等存储器；也可以是包括上述存储器之一或任意组合的各种设备。
在一些实施例中，可执行指令可以采用程序、软件、软件模块、脚本或代码的形式，按任意形式的编程语言(包括编译或解释语言，或者声明性或过程性语言)来编写，并且其可按任意形式部署，包括被部署为独立的程序或者被部署为模块、组件、子例程或者适合在计算环境中使用的其它单元。
作为示例，可执行指令可以但不一定对应于文件系统中的文件，可以可被存储在保存其它程序或数据的文件的一部分，例如，存储在超文本标记语言(HTML，Hyper Text Markup Language)文档中的一个或多个脚本中，存储在专用于所讨论的程序的单个文件中，或者，存储在多个协同文件(例如，存储一个或多个模块、子程序或代码部分的文件)中。
作为示例，可执行指令可被部署为在一个计算设备上执行，或者在位于一个地点的多个计算设备上执行，又或者，在分布在多个地点且通过通信网络互连的多个计算设备上执行。
以上实施例的说明只是用于帮助理解本公开的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例的技术方案的范围。

Claims (18)

  1. 一种存储器的控制方法，其中，所述存储器的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层，所述控制方法包括：
    对选定位线施加位线擦除电压；
    对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；所述位线擦除电压和所述顶部选择栅极电压同步变化；
    对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除。
  2. 根据权利要求1所述的存储器的控制方法，其中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述控制方法还包括：
    对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
  3. 根据权利要求1所述的存储器的控制方法，其中，所述存储器还包括位于所述多个存储串底部的P型掺杂区，所述P型掺杂区通过外延层与所述沟道层连接，所述方法还包括：
    浮置所述P型掺杂区。
  4. 根据权利要求1所述的存储器的控制方法，其中，每个所述存储串通过所述沟道层连接与一条位线，所述一条位线连接两个所述存储串。
  5. 根据权利要求1所述的存储器的控制方法，其中，所述存储串包括多个子存储串，所述沟道层被分隔成多个子沟道层，每个所述子存储串通过一个所述子沟道层连接至一条位线，所述一条位线连接两个所述子存储串。
  6. 根据权利要求5所述的存储器的控制方法，其中，所述存储串在平行于衬底表面的方向上具有多个外凸部，所述多个外凸部沿纵向延伸，每个所述子沟道层位于一个所述外凸部中而形成一个所述子存储串。
  7. 根据权利要求5所述的存储器的控制方法，其中，所述对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除，包括：
    对所述选定位线连接的所述子存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述子存储串进行擦除。
  8. 一种存储器的控制方法，其中，所述存储器的每个存储块包括多个存储串，每个所 述存储串包括顶部具有N型掺杂区的沟道层，位于所述多个存储串底部的P型掺杂区通过外延层与所述沟道层连接，所述控制方法包括：
    对选定位线施加位线擦除电压；
    对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；
    对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除；
    浮置所述P型掺杂区。
  9. 根据权利要求8所述的存储器的控制方法，其中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述控制方法还包括：
    对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
  10. 根据权利要求8所述的存储器的控制方法，其中，每个所述存储串通过所述沟道层连接与一条位线，所述一条位线连接两个所述存储串。
  11. 根据权利要求8所述的存储器的控制方法，其中，所述存储串包括多个子存储串，所述沟道层被分隔成多个子沟道层，每个所述子存储串通过一个所述子沟道层连接至一条位线，所述一条位线连接两个所述子存储串。
  12. 根据权利要求11所述的存储器的控制方法，其中，所述存储串在平行于衬底表面的方向上具有多个外凸部，所述多个外凸部沿纵向延伸，每个所述子沟道层位于一个所述外凸部中而形成一个所述子存储串。
  13. 根据权利要求11所述的存储器的控制方法，其中，所述对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除，包括：
    对所述选定位线连接的所述子存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述子存储串进行擦除。
  14. 根据权利要求8所述的存储器的控制方法，其中，所述位线擦除电压和所述顶部选择栅极电压同步上升且同步下降。
  15. 一种存储器存储器，包括：
    存储阵列，所述存储阵列的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层；
    外围电路，所述外围电路被配置为：
    对选定位线施加位线擦除电压；
    对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；所述位线擦除电压和所述顶部选择栅极电压同步变化；
    对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除。
  16. 根据权利要求15所述的存储器，其中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述外围电路还被配置为：
    对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
  17. 一种存储器，包括：
    存储阵列，所述存储阵列的每个存储块包括多个存储串，每个所述存储串包括顶部具有N型掺杂区的沟道层，位于所述多个存储串底部的P型掺杂区通过外延层与所述沟道层连接；
    外围电路，所述外围电路被配置为：
    对选定位线施加位线擦除电压；
    对顶部选择栅极施加顶部选择栅极电压，使所述顶部选择栅极和所述选定位线之间形成电势差；其中，所述顶部选择栅极电压低于所述位线擦除电压；
    对所述选定位线连接的所述存储串的相应字线施加低于所述位线擦除电压的字线擦除电压，从而实现对所述选定位线连接的所述存储串进行擦除；
    浮置所述P型掺杂区。
  18. 根据权利要求17所述的存储器，其中，连接至同一个所述存储块的所述存储串的位线包括所述选定位线和未选定位线，所述外围电路还被配置为：
    对所述未选定位线施加禁止擦除电压，且不对所述未选定位线连接的所述存储串进行擦除；其中，所述顶部选择栅极高于或等于所述禁止擦除电压。
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