TWI763361B - 記憶體裝置及製造方法及其操作方法 - Google Patents

Abstract

記憶體裝置包括堆疊以及記憶體串列。記憶體串列分別沿著第一方向穿過堆疊，包括相鄰的第一記憶體串列及第二記憶體串列。第一記憶體串列及第二記憶體串列包括導電柱、通道結構以及記憶體結構。導電柱包括第一導電柱、第二導電柱及第三導電柱，第一記憶體串列及第二記憶體串列共享第二導電柱。通道結構包括分別沿著第一方向延伸的第一通道層、第二通道層、第三通道層及第四通道層。第一通道層及第二通道層對應於第一記憶體串列且間彼此分開。第三通道層及第四通道層對應於第二記憶體串列且彼此分開。記憶體結構設置於堆疊與通道結構之間。

Description

記憶體裝置及製造方法及其操作方法

本發明是有關於一種記憶體裝置及其製造方法及其操作方法，且特別是有關於一種三維記憶體裝置及其製造方法及其操作方法。

近來，由於非揮發性記憶體具備當電流關掉後所儲存的資料不會消失的優勢，人們對於其之需求愈來愈高。隨著現在的應用越來越多，如何提供更高之儲存容量的記憶體裝置成為重要的研究方向之一。

本發明係有關於一種記憶體裝置、其製造方法及其操作方法。

根據本發明之一實施例，提供一種記憶體裝置。記憶體裝置包括一堆疊以及複數個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的複數個絕緣層及複數個導電層。記憶體串列分別沿著一第一方向穿過堆疊，記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中第一記憶體串列及第二記憶體串列包括複數個 導電柱、複數個通道結構以及複數個記憶體結構。導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，分別沿著第一方向延伸且彼此電性隔離。第二導電柱設置於第一導電柱與第三導電柱之間，第一記憶體串列及第二記憶體串列共享第二導電柱。通道結構包括分別沿著第一方向延伸的一第一通道層、一第二通道層、一第三通道層及一第四通道層，其中第一通道層及第二通道層對應於第一記憶體串列且耦接於第一導電柱與第二導電柱，第一通道層及第二通道層之間彼此分開。第三通道層及第四通道層對應於第二記憶體串列且耦接於第二導電柱與第三導電柱，第三通道層及第四通道層之間彼此分開。記憶體結構設置於堆疊與該些通道結構之間。

根據本發明之另一實施例，提供一種記憶體裝置的製造方法。方法包括下列步驟。首先，提供一層疊結構於一基板上，層疊結構包括交替堆疊的複數個絕緣層及複數個犧牲層。其次，形成複數個開口。開口沿著一第一方向穿過層疊結構。接著，依序填充一通道材料及一絕緣材料於開口中。接著，沿著第一方向移除部分的通道材料、部分的絕緣材料、部分的絕緣層及部分的犧牲層以在相鄰的開口之間以及開口的最外2側形成複數個延伸孔洞，剩餘部分的通道材料形成連接於延伸孔洞的複數個通道結構，其中延伸孔洞是與開口沿著一第二方向交替排列且彼此連接，第二方向垂直於第一方向。之後，填充一導電材料於延伸孔洞之中，以形成複數個導電柱，導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，第二導電柱設置於第一導電柱與第二導電柱之間。此後，移除犧牲層，以暴露部分的導電柱 及通道結構。在犧牲層被移除的位置依序形成複數個記憶體結構以及交替堆疊於絕緣層的複數個導電層，絕緣層及導電層形成一堆疊，記憶體結構設置於堆疊與通道結構之間，記憶體結構、通道結構與導電層的每個重疊位置(intersection)形成一記憶胞，複數個該記憶胞形成分別沿著第一方向延伸的複數個記憶體串列，記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中第一記憶體串列及第二記憶體串列共享第二導電柱。

根據本發明之又一實施例，提供一種記憶體裝置的製造方法。方法包括下列步驟。首先，提供一層疊結構於一基板上，層疊結構包括交替堆疊的複數個絕緣層及複數個犧牲層。其次，形成複數個開口。開口沿著一第一方向穿過層疊結構。接著，依序填充一記憶體材料、一通道材料及一絕緣材料於開口中。接著，沿著第一方向移除部分的記憶體材料、部分的通道材料、部分的絕緣材料、部分的絕緣層及部分的犧牲層以在相鄰的開口之間以及開口的最外2側形成複數個延伸孔洞，剩餘部分的通道材料形成連接於延伸孔洞的複數個通道結構，剩餘部分的記憶體材料形成環繞通道結構的複數個記憶體結構。其中延伸孔洞是與開口沿著一第二方向交替排列且彼此連接，第二方向垂直於第一方向。之後，填充一導電材料於延伸孔洞之中，以形成複數個導電柱，導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，第二導電柱設置於第一導電柱與第二導電柱之間。此後，移除犧牲層，以暴露部分的導電柱及記憶體結構。在犧牲層被移除的位置形成交替堆疊於絕緣層的複數個導電層，絕緣層及導電層 形成一堆疊，記憶體結構設置於堆疊與通道結構之間，記憶體結構、通道結構與導電層的每個重疊位置(intersection)形成一記憶胞，複數個該記憶胞形成分別沿著第一方向延伸的複數個記憶體串列，記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中第一記憶體串列及第二記憶體串列共享第二導電柱。

根據本發明之又一實施例，提供一種記憶體裝置的操作方法。方法包括提供一種如上所述的記憶體裝置，若欲對第二記憶體串列中的一特定記憶胞進行一讀取操作、一程式化操作或一抹除操作，則施加一第一電壓於第二導電柱，施加一第二電壓於第三導電柱，施加一第三電壓於耦接於特定記憶胞的導電層，並施加一第四電壓於未耦接於特定記憶胞的導電層，其中第三電壓的絕對值大於第四電壓的絕對值。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

10,20,30,40,50:記憶體裝置

100:基板

100a:上表面

112:絕緣層

114:犧牲層

116,216,116II:記憶體結構

118,218:導電層

120,220:開口

122,122II,222:通道結構

122’:通道材料

124,124II,224:絕緣柱

124’:絕緣材料

126,126II,226:導電柱

130,130a,130b,130c,130d,230,230a,230b,230c,230d:延伸孔洞

216’:記憶體材料

222’:通道材料

224’:絕緣材料

1221,2221:第一通道層

1222,2222:第二通道層

1223,2223:第三通道層

1224,2224:第四通道層

122,2225:第五通道層

1226,2226:第六通道層

1241:第一絕緣柱

1242:第二絕緣柱

1243:第三絕緣柱

126a,126aI,226a:第一導電柱

126b,126bI,226b:第二導電柱

126c,126cI,226c:第三導電柱

126d,126dI,226d:第四導電柱

2161:第一記憶體層

2162:第二記憶體層

2163:第三記憶體層

2164:第四記憶體層

2165:第五記憶體層

2166:第六記憶體層

A,A’:剖面線端點

BL₀,BL₁,BL₂,BL₃,BL_n,BL_n+1,BL_k:位元線

D1,D2:偏移距離

MS,MS0,MSk:記憶體串列

MS1,MS10:第一記憶體串列

MS2,MS20:第二記憶體串列

MS3,MS30:第三記憶體串列

MT:特定記憶胞

S1,S2:堆疊

S1’,S2’:層疊結構

T1:第一位點

T2:第二位點

V1:第一電壓

V2:第二電壓

V3:第三電壓

V4:第四電壓

V5:第五電壓

W1,W2:最大寬度

WL1,WL2,WL3:字元線

第1A~5B圖繪示依照本發明一實施例的記憶體裝置的製造方法的示意圖；第6圖繪示依照本發明又一實施例的記憶體裝置的上視圖；第7圖繪示依照本發明又一實施例的記憶體裝置的上視圖；第8圖繪示依照本發明又一實施例的記憶體裝置的上視圖；第9A~13B圖繪示依照本發明又一實施例的記憶體裝置的製造方 法的示意圖；第14~16圖繪示記憶體裝置的操作方法的等效電路圖；以及第17~19圖繪示對特定記憶胞的第一位點進行程式化操作時的模擬結果。

在下文的詳細描述中，為了便於解釋，係提供各種的特定細節以整體理解本揭露之實施例。然而，應理解的是，一或多個實施例能夠在不採用這些特定細節的情況下實現。在其他情況下，為了簡化圖式，已知的結構及元件係以示意圖表示。

以下將說明所述記憶體裝置及其製作方法及其操作方法。為易於解釋，以下的實施例將特別以三維及快閃記憶體(3D AND flash memory)為例。然而，本發明並不受限於此。

第1A~5B圖繪示依照本發明一實施例的記憶體裝置10的製造方法的示意圖，其中第1A、2A、3A、4A及5A圖繪示記憶體裝置10的製造方法的立體示意圖，亦即繪示第一方向(例如是Z方向)、第二方向(例如是X方向)及第三方向(例如是Y方向)所形成的立體示意圖；第1B、2B、3B、4B及5B圖分別繪示第1A、2A、3A、4A及5A圖之A-A’連線的橫截面，亦即繪示第二方向(例如是X方向)及第三方向(例如是Y方向)所形成的上視圖。第一方向、第二方向及第三方向可彼此交叉，例如是彼此垂直。

首先，請同時參照第1A及1B圖，提供一層疊結構S1’於一基板100的上表面100a上，層疊結構S1’包括沿著第一方向 (例如是Z方向，或者是基板100之上表面100a的法線方向)交替堆疊的複數個絕緣層112及複數個犧牲層114。絕緣層112及犧牲層114例如是藉由沉積製程所形成。此後，藉由一蝕刻製程形成沿著第一方向(例如是Z方向)穿過層疊結構S1’的複數個開口120。每個開口120的底部暴露基板100的一部分上表面100a。部分的開口120沿著第二方向排列且彼此連接，形成一排開口120，不同排的開口120沿著第三方向分開，且相鄰兩排開口120之間在第二方向上具有一偏移距離D1。在第1A及1B圖中僅示例性繪示2排開口120，且每排開口120包括3個開口120，然本發明之開口120的排數及每排開口120所包括的開口120的數量並不以此為限。開口120亦可稱做垂直通道開口(vertical channel opening)。在其他實施例中，部分的開口120沿著第二方向排列形成一排開口120，但同一排的開口120彼此不連接。

在本實施例中，開口120在第1B圖的上視圖中具有圓形的橫截面，然本發明並不以此為限，開口120在第1B圖的上視圖中的橫截面可以為橢圓形、矩形或其他合適的幾何形狀。

在一些實施例中，基板100例如是一介電層(例如是氧化矽層(silicon oxide layer))、一矽基板或其他合適的基板。絕緣層112可例如是氧化物層，氧化物層可包括二氧化矽(silicon dioxide)。犧牲層114可例如是氮化物層，氮化物層可包括氮化矽(silicon nitride)。在本實施例中，層疊結構S1’的最頂層及最底層為絕緣層112，且層疊結構S1’包括4層絕緣層112及3層犧牲層 114，然本發明並不以此為限，絕緣層112及犧牲層114的層數可依需求進行調整。

其次，請同時參照第2A及2B圖，依序填充一通道材料122’及一絕緣材料124’於開口120中。舉例而言，可藉由沉積製程將通道材料122’形成於開口120的側壁上，通道材料122’暴露一部分的基板100，通道材料122’則共形於開口120的形狀，此後藉由沉積製程填充絕緣材料124’於具有通道材料122’的開口120中。

在一些實施例中，通道材料122’可包括未摻雜之多晶矽。絕緣材料124’可包括氧化矽，例如是二氧化矽。

接著，請同時參照第3A及3B圖，沿著第一方向移除部分的通道材料122’、部分的絕緣材料124’、部分的絕緣層112及部分的犧牲層114以在相鄰的開口120之間以及開口120的最外2側形成複數個延伸孔洞130，剩餘部分的通道材料122’形成連接於延伸孔洞130的複數個通道結構122，剩餘部分的絕緣材料124’在延伸孔洞130及通道結構122之間形成複數個絕緣柱124，其中延伸孔洞130可與開口120沿著第二方向交替排列且彼此連接。

舉例而言，同一排的延伸孔洞130包括設置於相鄰的開口120之邊界的中心點的延伸孔洞130b及130c、設置於開口120的最左側的延伸孔洞130a及設置於開口120的最右側的延伸孔洞130d，延伸孔洞130a~130d之中心點之間的連線例如是穿過該些開口120的中心點。延伸孔洞130的直徑小於開口120的直 徑。此後，填充一導電材料於延伸孔洞130之中，以形成複數個導電柱126，其中導電材料例如是摻雜之多晶矽。在本實施例中，導電柱126可包括第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d。通道結構122可包括第一通道層1221、第二通道層1222、第三通道層1223、第四通道層1224、第五通道層1225及第六通道層1226。

在一些實施例中，在形成導電柱126之後，可進行一平坦化製程，平坦化製程例如是化學機械平坦化(Chemical-Mechanical Planarization,CMP)。

接著，請同時參照第4A及4B圖，移除犧牲層114，以暴露部分的導電柱126及通道結構122。例如，可藉由一選擇性蝕刻製程移除犧牲層114，保留絕緣層112。

此後，請同時參照第5A及5B圖，在犧牲層114被移除的位置依序形成複數個記憶體結構116以及交替堆疊於絕緣層112的複數個導電層118，絕緣層112及導電層118形成一堆疊S1。如此一來，便形成記憶體裝置10。舉例而言，在犧牲層114被移除之後形成暴露部分的導電柱126及通道結構122的複數個側向開口，藉由沉積製程形成共形於側向開口、導電柱126及通道結構122的記憶體結構116之後，藉由沉積製程形成導電層118於具有記憶體結構116的側向開口之中。記憶體結構116、通道結構122與導電層118的每個重疊位置形成一記憶胞，複數個記憶胞形成分別沿著第一方向延伸的複數個記憶體串列MS。在本實施例 中，同一排的記憶體串列MS包括相鄰的一第一記憶體串列MS1、一第二記憶體串列MS2及一第三記憶體串列MS3，然本發明並不限於此。在一些實施例中，記憶體結構116可為氧化物層-氮化物層-氧化物層所形成的複合層、鐵電材料層或其他合適的記憶體層。

如第5A及5B圖所示，記憶體裝置10包括形成於基板100上的堆疊S1以及複數個記憶體串列MS。堆疊S1包括交替堆疊的複數個絕緣層112及複數個導電層118。記憶體串列MS分別沿著第一方向穿過堆疊S1。記憶體串列MS在基板100上形成分別沿著第二方向(例如是X方向)延伸的複數排記憶體串列MS，相鄰的該些排記憶體串列MS在第三方向(例如是Y方向)上彼此分開。在本實施例中，同一排的記憶體串列MS包括相鄰的一第一記憶體串列MS1、一第二記憶體串列MS2及一第三記憶體串列MS3，然本發明之同一排的記憶體串列MS的數量並不以此為限。第一記憶體串列MS1、第二記憶體串列MS2及第三記憶體串列MS3包括複數個導電柱126、複數個通道結構122以及複數個記憶體結構116。

在一些實施例中，導電柱126例如是設置於對應的記憶體串列MS的相對兩側。導電柱126包括分別沿著第一方向延伸且彼此電性隔離的第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d。第二導電柱126b設置於第一導電柱126a與第三導電柱126c之間，第三導電柱126c設置於第二導電柱126b與第四導電柱126d之間。如第5A及5B圖所示，第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d的橫截面是圓形，然本發明並 不限於此，第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d的橫截面可以是橢圓形(如第6圖所示)、矩形(如第8圖所示)或其他合適的形狀。第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d可分別電性連接於不同的位元線(未繪示)。

請回頭參照第5A及5B圖，第一導電柱126a與第二導電柱126b可作為第一記憶體串列MS1的汲極或源極；第二導電柱126b與第三導電柱126c可作為第二記憶體串列MS2的汲極或源極；第三導電柱126c與第四導電柱126d可作為第三記憶體串列MS3的汲極或源極。在一實施例中，當第一導電柱126a作為第一記憶體串列MS1的源極且第二導電柱126b作為第一記憶體串列MS1的汲極時，第二導電柱126b可作為第二記憶體串列MS2的源極；當第一導電柱126a作為第一記憶體串列MS1的汲極且第二導電柱126b作為第一記憶體串列MS1的源極時，第二導電柱126b可作為第二記憶體串列MS2的汲極。換言之，第一記憶體串列MS1及第二記憶體串列MS2共享第二導電柱126b；第二記憶體串列MS2及第三記憶體串列MS3共享第三導電柱126c。由於第二導電柱126b與第三導電柱126c可同時作為汲極與源極，皆連接於對應的位元線，記憶體裝置10可稱作虛擬接地陣列三維及記憶體裝置(virtual-ground-array 3D AND memory device)。相較於記憶體串列彼此分開沒有共享任何導電柱的比較例而言，由於本案之記憶體裝置10中相鄰的記憶體串列可共享一導電柱，位元線之間可具有較小的間距，故可降低記憶胞的尺寸，使記憶胞串列的排 列更為緊密，進而可提高記憶體裝置的儲存容量，減少半導體裝置的所需體積。

在一些實施例中，通道結構122包括分別沿著第一方向延伸的一第一通道層1221、一第二通道層1222、一第三通道層1223、一第四通道層1224、一第五通道層1225及一第六通道層1226。第一通道層1221及第二通道層1222對應於第一記憶體串列MS1且耦接於(例如是直接接觸且電性連接於)第一導電柱126a與第二導電柱126b，第一通道層1221及第二通道層1222之間可藉由第一導電柱126a與第二導電柱126b彼此物理性分開。第三通道層1223及第四通道層1224對應於第二記憶體串列MS2且耦接於(例如是直接接觸且電性連接於)第二導電柱126b與第三導電柱126c，第三通道層1223及第四通道層1224之間可藉由第二導電柱126b與第三導電柱126c彼此物理性分開。第五通道層1225及第六通道層1226對應於第三記憶體串列MS3且耦接於(例如是直接接觸且電性連接於)第三導電柱126c與第四導電柱126d，第五通道層1225及第六通道層1226之間可藉由第三導電柱126c與第四導電柱126d彼此物理性分開。對應於第一記憶體串列MS1與第二記憶體串列MS2的通道結構122是連接於相同的導電柱(亦即第二導電柱126b)。對應於第二記憶體串列MS2與第三記憶體串列MS3的通道結構122是連接於相同的導電柱(亦即第三導電柱126c)。

在一些實施例中，記憶體結構116設置於堆疊S1與通道結構122之間、堆疊S1與導電柱126之間以及絕緣層112與導電層118之間。在本實施例中，對應於不同導電柱126及通道結構 122的多個記憶體結構116是彼此連接。如第5B圖所示，對應於第一記憶體串列MS1及第二記憶體串列MS2的記憶體結構116是彼此相連，對應於第二記憶體串列MS2及第三記憶體串列MS3的記憶體結構116是彼此相連。記憶體結構116例如是連續性延伸於導電層118與通道結構122之間以及導電層118與導電柱126之間，環繞通道結構122及導電柱126，但本發明並不限於此。此外，記憶體結構116可直接接觸於導電柱126(包括第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d)。

在一些實施例中，絕緣柱124包括分別對應於第一記憶體串列MS1、第二記憶體串列MS2及第三記憶體串列MS3的一第一絕緣柱1241、一第二絕緣柱1242及一第三絕緣柱1243，第一絕緣柱1241、第二絕緣柱1242及第三絕緣柱1243分別沿著第一方向延伸，其中第一絕緣柱1241設置於第一導電柱126a、第二導電柱126b、第一通道層1221及第二通道層1222之間；第二絕緣柱1242設置於第二導電柱126b、第三導電柱126c、第三通道層1223及第四通道層1224之間；第三絕緣柱1243設置於第三導電柱126c、第四導電柱126d、第五通道層1225及第六通道層1226之間。相鄰的導電柱126之間例如是藉由對應的絕緣柱124彼此電性隔離。導電柱126可直接接觸於絕緣柱124。第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d之中心點之間的連線例如是穿過第一絕緣柱1241、第二絕緣柱1242及第三絕緣柱1243的中心點。

第6圖繪示依照本發明又一實施例的記憶體裝置20的上視圖。記憶體裝置20具有類似於記憶體裝置10的結構，其不同之處在於第一導電柱126aI、第二導電柱126bI、第三導電柱126cI及第四導電柱126dI之橫截面的形狀。

在形成記憶體裝置20的過程當中，相鄰的垂直通道開口之間的重疊面積大於如第1B圖所示的開口120之間的重疊面積，因此相較於記憶體裝置10而言，記憶體裝置20的相鄰之記憶體串列MS的中心點之間的間距較小，記憶體裝置20的記憶體串列MS在第二方向上具有較小的寬度，亦即是記憶胞具有較小的尺寸，使記憶體串列的排列可更為緊密，故可讓記憶體裝置20的儲存容量更為增加。在本實施例中，第一導電柱126aI、第二導電柱126bI、第三導電柱126cI及第四導電柱126dI之橫截面為橢圓形。

第7圖繪示依照本發明又一實施例的記憶體裝置30的上視圖。記憶體裝置30具有類似於記憶體裝置10的結構，其不同之處在於相鄰之記憶體串列的中心點之間的間距。

在形成記憶體裝置30的過程當中，垂直通道開口沿著第二方向排列且彼此分開，因此相較於記憶體裝置10而言，記憶體裝置30的記憶體串列MS在第二方向上具有較大的寬度，互相連接的多個記憶體結構116II在第二方向上所形成的總寬度亦較大，相鄰之記憶體串列MS的中心點之間的間距亦較大。

第8圖繪示依照本發明又一實施例的記憶體裝置40的上視圖。記憶體裝置40具有類似於記憶體裝置10的結構，其不同之處在於記憶體串列MS之橫截面的形狀。

在形成記憶體裝置40的過程當中，垂直通道開口的橫截面為矩形，因此後續形成的通道結構122II、絕緣柱124II、導電柱126II可具有矩形的橫截面。多個記憶體串列MS沿著第二方向排列且彼此連接，形成扁平長條狀的一排記憶體串列MS。不同排的記憶體串列MS在第三方向上彼此分開。相較於記憶體裝置10而言，記憶體裝置40之不同排的記憶體串列MS在第三方向上具有較小的間距，且同一排的記憶體串列MS在第二方向上具有較小的寬度，亦即是記憶胞具有較小的尺寸，使記憶體串列的排列可更為緊密，故可讓記憶體裝置40的儲存容量更為增加。在一記憶體串列MS中，導電柱126II(包括第一導電柱)在第三方向上的最大寬度W1是相同於通道結構122II(包括第一通道層與該第二通道層)在第三方向上所形成的最大寬度W2。

第9A~13B圖繪示依照本發明一實施例的記憶體裝置50的製造方法的示意圖，其中第9A、10A、11A、12A及13A圖繪示記憶體裝置50的製造方法的立體示意圖，亦即繪示第一方向(例如是Z方向)、第二方向(例如是X方向)及第三方向(例如示Y方向)所形成的立體示意圖；第9B、10B、11B、12B及13B圖分別繪示第9A、10A、11A、12A及13A圖之A-A’連線的橫截面，亦即繪示第二方向(例如是X方向) 及第三方向(例如示Y方向)所形成的上視圖。第一方向、第二方向及第三方向可彼此交叉，例如是彼此垂直。

首先，請同時參照第9A及9B圖，提供一層疊結構S2’於一基板100的上表面100a上，層疊結構S2’包括沿著第一方向(例如是Z方向，或者是基板100之上表面100a的法線方向)交替堆疊的複數個絕緣層112及複數個犧牲層114。絕緣層112及犧牲層114例如是藉由沉積製程所形成。此後，藉由一蝕刻製程形成沿著第一方向(例如是Z方向)穿過層疊結構S2’的複數個開口220。每個開口220的底部暴露基板100的一部分上表面100a。部分的開口220沿著第二方向排列且彼此分開，形成一排開口220，不同排的開口220沿著第三方向分開，且相鄰兩排開口220之間在第二方向上具有一偏移距離D2。在其他實施例中，同一排的開口220可沿著第二方向排列且彼此連接。在第9A及9B圖中僅示例性繪示2排開口220，且每排開口220包括3個開口220，然本發明之開口220的排數及每排開口220所包括的開口220的數量並不以此為限。開口220亦可稱做垂直通道開口(vertical channel opening)。

在本實施例中，開口220在第9B圖的上視圖中具有圓形的橫截面，然本發明並不以此為限，開口220在第9B圖的上視圖中的橫截面可以為橢圓形、矩形或其他合適的幾何形狀。

在一些實施例中，基板100例如是一介電層(例如是氧化矽層(silicon oxide layer))、一矽基板或其他合適的基板。絕緣層112可例如是氧化物層，氧化物層可包括二氧化矽(silicon dioxide)。犧牲層114可例如是氮化物層，氮化物層可包括氮化矽(silicon nitride)。在本實施例中，層疊結構S2’的最頂層及最底層為絕緣層112，且層疊結構S2’包括4層絕緣層112及3層犧牲層114，然本發明並不以此為限，絕緣層112及犧牲層114的層數可依需求進行調整。

其次，請同時參照第10A及10B圖，依序填充一記憶體材料216’、一通道材料222’及一絕緣材料224’於開口220中。舉例而言，可藉由沉積製程將記憶體材料216’形成於開口220的側壁上，記憶體材料216’暴露一部分的基板100，之後可藉由沉積製程將通道材料222’形成於具有記憶體材料216’之開口220的側壁上，通道材料222’暴露一部分的基板100，記憶體材料216’及通道材料222’共形於開口220的形狀，此後藉由沉積製程填充絕緣材料224’於具有記憶體材料216’及通道材料222’的開口220中。

在一些實施例中，記憶體材料216’可包括氧化物-氮化物-氧化物、鐵電材料或其他合適的記憶體材料。通道材料222’可包括未摻雜之多晶矽。絕緣材料224’可包括氧化矽，例如是二氧化矽。

接著，請同時參照第11A及11B圖，沿著第一方向移除部分的部分的記憶體材料216’、部分的通道材料222’、部分的絕緣材料224’、部分的絕緣層112及部分的犧牲層114以在相鄰的開口220之間以及開口220的最外2側形成複數個延伸孔洞230，剩餘 部分的通道材料222’形成連接於延伸孔洞230的複數個通道結構222，剩餘部分的記憶體材料216’形成環繞通道結構222的複數個記憶體結構216，剩餘部分的絕緣材料224’在延伸孔洞230及通道結構222之間形成複數個絕緣柱224，其中延伸孔洞230可與開口220沿著第二方向交替排列且彼此連接。

舉例而言，同一排的延伸孔洞230包括設置於相鄰的開口220之邊界的中心點的延伸孔洞230b及230c、設置於開口220的最左側的延伸孔洞230a及設置於開口220的最右側的延伸孔洞230d，延伸孔洞230a~230d之中心點之間的連線例如是穿過該些開口220的中心點。延伸孔洞230的直徑小於開口220的直徑。此後，填充一導電材料於延伸孔洞230之中，以形成複數個導電柱226，其中導電材料例如是摻雜之多晶矽。在本實施例中，導電柱226可包括第一導電柱226a、第二導電柱226b、第三導電柱226c及第四導電柱226d。記憶體結構216可包括第一記憶體層2161、第二記憶體層2162、第三記憶體層2163、第四記憶體層2164、第五記憶體層2165及第六記憶體層2166。通道結構222可包括第一通道層2221、第二通道層2222、第三通道層2223、第四通道層2224、第五通道層2225及第六通道層2226。

在一些實施例中，在形成導電柱226之後，可進行一平坦化製程，平坦化製程例如是化學機械平坦化(Chemical-Mechanical Planarization,CMP)。

接著，請同時參照第12A及12B圖，移除犧牲層114，以暴露部分的導電柱226及記憶體結構216。例如，可藉由一選擇性蝕刻製程移除犧牲層114，保留絕緣層112。

此後，請同時參照第13A及13B圖，在犧牲層114被移除的位置形成交替堆疊於絕緣層112的複數個導電層218，絕緣層112及導電層218形成一堆疊S2。如此一來，便形成記憶體裝置50。記憶體結構216、通道結構222與導電層218的每個重疊位置形成一記憶胞，複數個記憶胞形成分別沿著第一方向延伸的複數個記憶體串列MS0。在本實施例中，同一排的記憶體串列MS0包括相鄰的一第一記憶體串列MS10、一第二記憶體串列MS20及一第三記憶體串列MS30，然本發明並不限於此。在一些實施例中，記憶體結構216可為氧化物層-氮化物層-氧化物層所形成的複合層、鐵電材料層或其他合適的記憶體層。

如第13A及13B圖所示，記憶體裝置50包括形成於基板100上的堆疊S2以及複數個記憶體串列MS0。堆疊S2包括交替堆疊的複數個絕緣層112及複數個導電層218。記憶體串列MS0分別沿著第一方向穿過堆疊S2。記憶體串列MS0在基板100上形成分別沿著第二方向(例如是X方向)延伸的複數排記憶體串列MS0，相鄰的該些排記憶體串列MS0在第三方向(例如是Y方向)上彼此分開。在本實施例中，同一排的記憶體串列MS0包括相鄰的一第一記憶體串列MS10、一第二記憶體串列MS20及一第三記憶體串列MS30，然本發明之同一排的記憶體串列MS0的數量並不以此為限。第一記憶體串 列MS10、第二記憶體串列MS20及第三記憶體串列MS30包括複數個導電柱226、複數個通道結構222以及複數個記憶體結構216。

在一些實施例中，導電柱226例如是設置於對應的記憶體串列MS0的相對兩側。導電柱226包括分別沿著第一方向延伸且彼此電性隔離的第一導電柱226a、第二導電柱226b、第三導電柱226c及第四導電柱226d。第二導電柱226b設置於第一導電柱226a與第三導電柱226c之間，第三導電柱226c設置於第二導電柱226b與第四導電柱226d之間。如第13A及13B圖所示，第一導電柱226a、第二導電柱226b、第三導電柱226c及第四導電柱226d的橫截面是圓形，然本發明並不限於此，第一導電柱226a、第二導電柱126b、第三導電柱226c及第四導電柱126d的橫截面可以是橢圓形、矩形或其他合適的形狀。第一導電柱226a、第二導電柱226b、第三導電柱226c及第四導電柱226d可分別電性連接於不同的位元線(未繪示)。第一導電柱226a與第二導電柱226b可作為第一記憶體串列MS10的汲極或源極；第二導電柱226b與第三導電柱226c可作為第二記憶體串列MS20的汲極或源極；第三導電柱226c與第四導電柱226d可作為第三記憶體串列MS30的汲極或源極。在一實施例中，當第一導電柱226a作為第一記憶體串列MS10的源極且第二導電柱226b作為第一記憶體串列MS10的汲極時，第二導電柱226b可作為第二記憶體串列MS20的源極；當第一導電柱226a作為第一記憶體串列MS10的汲極且第二導電柱226b作為第一記憶體串列MS10的源極時，第二導電柱226b可作為第二記憶體串列MS20的汲極。換言之，第一記憶體串列MS10及第二記憶體串列 MS20共享第二導電柱226b；第二記憶體串列MS20及第三記憶體串列MS30共享第三導電柱226c。相較於記憶體串列彼此分開沒有共享任何導電柱的比較例而言，由於本案之記憶體裝置50中相鄰的記憶體串列MS0可共享一導電柱226，位元線之間可具有較小的間距，故可降低記憶胞的尺寸，使記憶胞體列的排列更為緊密，進而可提高記憶體裝置的儲存容量。

記憶體裝置50是類似於記憶體裝置10，其不同之處在於記憶體結構216的結構，其他相同或相似的特徵將不再詳細描述。如第13A及13B圖所示，對應於第一記憶體串列MS10、第二記憶體串列MS20及第三記憶體串列MS30的記憶體結構216是彼此分開。例如，對應於第一記憶體串列MS10的第一記憶體層2161與第二記憶體層2162是與對應於第二記憶體串列MS20的第三記憶體層2163與第四記憶體層2164彼此分開，對應於第二記憶體串列MS20的第三記憶體層2163與第四記憶體層2164是與對應於第三記憶體串列MS30的第五記憶體層2165及第六記憶體層2166彼此分開。記憶體結構216沿著第一方向連續延伸穿過導電層218及絕緣層112。

第14~16圖繪示記憶體裝置的操作方法的等效電路圖，其中第14圖繪示對記憶體裝置中的特定記憶胞MT進行讀取操作或程式化操作，第15圖繪示對記憶體裝置中特定記憶胞MT進行抹除操作，第16圖繪示對記憶體裝置中特定記憶胞MT的特定位點 進行讀取操作或程式化操作。記憶體裝置可以是依照本發明之任一實施例的記憶體裝置10~50或其他合適的記憶體裝置。

在本發明的記憶體裝置中，多個記憶體串列MS沿著第二方向在基板(未繪示)上排列且彼此連接，導電層(例如是導電層118或218)可作為字元線WL1~WL3，導電柱(例如是導電柱126或226)可分別電性連接於對應的位元線BL₀...BL_n,B_n+1...BL_K，其中n或k是正整數。相鄰的記憶體串列MS共享一導電柱(亦即是共享一位元線)。

如第14~16圖所示，記憶體串列MS包括初始記憶體串列MS0、第一記憶體串列MS1、第二記憶體串列MS2、第三記憶體串列MS3、第k個記憶體串列MSk及其他記憶體串列(未繪示)。第一記憶體串列MS1與第二記憶體串列MS2共享一導電柱(例如是第二導電柱)及一位元線BL_n，第二記憶體串列MS2與第三記憶體串列MS3共享一導電柱(例如是第三導電柱)及一位元線BL_n+1。若欲對第二記憶體串列MS2中的一特定記憶胞MT進行一讀取操作、一程式化操作(例如是藉由通道熱電子注入(Channel Hot Electron Injection))或一抹除操作(例如是藉由福勒-諾德漢穿隧(Fowler-Nordheim tunneling,FN-tunneling))，則經由位元線BL_n施加一第一電壓V1於第二導電柱，經由位元線BL_n+1施加一第二電壓V2於第三導電柱，施加一第三電壓V3於耦接於此特定記憶胞MT的導電層(亦即是字元線WL2)，並施加一第四電壓V4於未耦接於此特定記憶胞MT的導電層(亦即是字元線WL1及WL3)，其中第三電壓V3的絕對值大 於第四電壓V4的絕對值。亦即，耦接於特定記憶胞MT的位元線BL_n及BL_n+1為選擇的位元線；其他未耦接於特定記憶胞MT的位元線BL0、BL_K...為未選擇的位元線。耦接於特定記憶胞MT的字元線WL2為選擇的字元線；其他未耦接於特定記憶胞MT的字元線WL1,WL3為未選擇的字元線。

如第14圖所示，當欲對第二記憶體串列MS2中的特定記憶胞MT進行讀取操作時，第二電壓V2高於第一電壓V1，第二電壓V2與第一電壓V1之間的差異值是介於0.1V與2V之間，例如，第一電壓V1為0V，第二電壓V2介於0.1V與2V之間，未選擇的位元線BL0、BL_K...為浮接(floating)，亦即是沒有施加電壓，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於3V與7V之間，第四電壓V4為0V。在一些實施例中，亦可施加0V於未選擇的位元線BL₀、BL_K...。

如第14圖所示，當欲對第二記憶體串列MS2中的特定記憶胞MT進行程式化操作時，第二電壓V2高於第一電壓V1，第二電壓V2與第一電壓V1之間的差異值是介於3V與5V之間，例如，第一電壓V1為0V，第二電壓V2介於3V與5V之間，未選擇的位元線BL₀、BL_K...為浮接，亦即是沒有施加電壓，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於5V與10V之間，第四電壓V4為0V。在一些實施例中，亦可施加0V於未選擇的位元線BL0、BLK...。

如第15圖所示，當欲對第二記憶體串列MS2中的特定記憶胞MT進行抹除操作時，第二電壓V2等於第一電壓V1，例如是介於6V與10V之間，第三電壓V3低於第四電壓V4，例如，第三電壓V3介於-6V與-10V之間，第四電壓為0V，其他未耦接於特定記憶胞MT的位 元線BL₀、BL_K...為未選擇的位元線，且分別施加第五電壓V5於位元線BL₀、BL_K...，第五電壓V5等於第一電壓V1及第二電壓V2，例如是介於6V與10V之間。

如第16圖所示，特定記憶胞MT包括2個位點(bit)，亦即是一第一位點T1及一第二位點T2，第一位點T1及一第二位點T2可位於同一記憶層中且位於相對兩側(例如是右側與左側)，第一位點T1相較於第二位點T2而言較鄰近於第三導電柱及位元線BL_n+1，第二位點T2相較於第一位點T1而言較鄰近於第二導電柱及位元線BL_n。

當欲對特定記憶胞MT的第一位點T1進行讀取操作時，第一電壓V1高於第二電壓V2，第二電壓V2與第一電壓V1之間的差異值是介於0.1V至2V，例如，第一電壓V1介於0.1V與2V之間，第二電壓V2為0V，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於3V與7V之間，第四電壓V4為0V，其他未耦接於特定記憶胞MT的位元線BL₀、BL_K...為未選擇的位元線，且係為浮接，未施加電壓。在一些實施例中，亦可施加0V於未選擇的位元線BL₀、BL_K...。

當欲對特定記憶胞MT的第一位點T1進行程式化操作時，第二電壓V2高於第一電壓V1，第二電壓V2與第一電壓V1之間的差異值是介於3V至5V，例如，第一電壓V1為0V，第二電壓介於3V與5V之間，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於5V與10V之間，第四電壓V4為0V。

當欲對特定記憶胞MT的第二位點T2進行讀取操作時，第二電壓V2高於第一電壓V1，第一電壓V1與第二電壓V2之間的差異值是介於0.1V至2V，例如，第一電壓V1為0V，第二電 壓V2介於0.1V與2V之間，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於3V與7V之間，第四電壓V4為0V。

當欲對特定記憶胞MT的第二位點T2進行程式化操作時，第一電壓V1高於第二電壓V2，第一電壓V1與第二電壓V2之間的差異值是介於3V至5V，例如，第一電壓V1介於3V與5V之間，第二電壓V2為0V，且第三電壓V3高於第四電壓V4，例如，第三電壓V3介於5V與10V之間，第四電壓V4為0V。

第17~19圖繪示對特定記憶胞MT的第一位點T1進行程式化操作時的模擬結果。

請參照第17圖，其繪示記憶體裝置10中，對記憶體串列MS2之特定記憶胞MT的第一位點T1進行程式化操作的電子的分布情形的簡單示意圖。網點越密集表示所捕捉到的電子越多。第一導電柱126a、第二導電柱126b、第三導電柱126c及第四導電柱126d分別電性連接於位元線BL₀,BL₁,BL₂與BL₃。在本實施例中，經由位元線BL1施加0V於第二導電柱126b，經由位元線BL2施加5V於第三導電柱126c，施加10V於耦接於特定記憶胞MT的導電層118，其他未耦接於特定記憶胞MT的導電層118則施加0V。如第17圖所示，在記憶體串列MS2之特定記憶胞MT中，右側的第一位點T1具有較高密度的網點，表示在程式化操作之下，電子確實往較鄰近於第三導電柱126c及位元線BL2的位置聚集。

請參照第18圖，其繪示依據第17圖及相關段落所述之程式化操作的條件在不同時間(例如是0秒、10^-8秒、10^-7秒、10^-6秒、10^-5 秒、10^-4秒與10^-3秒)之下的電流與電壓的關係圖，Y軸表示位元線BL2之電流Id(安培)，X軸表示耦接於特定記憶胞MT的字元線之電壓Vg(伏特)。可見，隨著時間的增加(例如是由0秒變成10^-6秒)，臨界電壓隨之增加。

請參照第19圖，其繪示實驗例1及2之臨界電壓Vt與時間的關係圖。Y軸表示位元線BL₂之電流為10μA時的臨界電壓Vt(V)，X軸表示時間(秒，S)。實驗例1表示依據第17圖及相關段落所述之程式化操作的條件(例如施加5V於位元線BL₂)之臨界電壓Vt在不同時間之下的變化。實驗例2與實驗例1的不同之處在於，施加7V於位元線BL₂。如第19圖所示，隨著時間的增加，臨界電壓Vt逐漸增加，當施加於位元線BL2的電壓提高時，臨界電壓Vt增加的速度較快。

根據上述內容，本發明提供一種記憶體裝置。記憶體裝置包括一堆疊以及複數個記憶體串列。堆疊形成於一基板上，堆疊包括交替堆疊的複數個絕緣層及複數個導電層。記憶體串列分別沿著一第一方向穿過堆疊，記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中第一記憶體串列及第二記憶體串列包括複數個導電柱、複數個通道結構以及複數個記憶體結構。導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，分別沿著第一方向延伸且彼此電性隔離。第二導電柱設置於第一導電柱與第三導電柱之間，第一記憶體串列及第二記憶體串列共享第二導電柱。通道結構包括分別沿著第一方向延伸的一第一通道層、一第二通道層、一第三通道層及一第四通道層，其中第一通道層及第二通道層對應於第一記憶體串列且耦 接於第一導電柱與第二導電柱，第一通道層及第二通道層之間彼此分開。第三通道層及第四通道層對應於第二記憶體串列且耦接於第二導電柱與第三導電柱，第三通道層及第四通道層之間彼此分開。記憶體結構設置於堆疊與該些通道結構之間。

相較於記憶體串列彼此分開沒有共享任何導電柱的比較例而言，由於本案之記憶體裝置中相鄰的記憶體串列可共享一導電柱，位元線之間可具有較小的間距，故可降低記憶胞的尺寸，使記憶胞體列的排列更為緊密，進而可提高記憶體裝置的儲存容量。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:記憶體裝置

116:記憶體結構

118:導電層

122:通道結構

124:絕緣柱

126:導電柱

1221:第一通道層

1222:第二通道層

1223:第三通道層

1224:第四通道層

1225:第五通道層

1226:第六通道層

1241:第一絕緣柱

1242:第二絕緣柱

1243:第三絕緣柱

126a:第一導電柱

126b:第二導電柱

126c:第三導電柱

126d:第四導電柱

MS:記憶體串列

MS1:第一記憶體串列

MS2:第二記憶體串列

MS3:第三記憶體串列

Claims (10)

1. 一種記憶體裝置，包括：一堆疊，形成於一基板上，該堆疊包括交替堆疊的複數個絕緣層及複數個導電層；以及複數個記憶體串列，分別沿著一第一方向穿過該堆疊，該些記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中該第一記憶體串列及該第二記憶體串列包括複數個導電柱、複數個通道結構以及複數個記憶體結構；其中該些導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，分別沿著該第一方向延伸且彼此電性隔離，該第二導電柱設置於該第一導電柱與該第三導電柱之間，該第一記憶體串列及該第二記憶體串列共享該第二導電柱；其中該些通道結構包括分別沿著該第一方向延伸的一第一通道層、一第二通道層、一第三通道層及一第四通道層，其中該第一通道層及該第二通道層對應於該第一記憶體串列且耦接於該第一導電柱與該第二導電柱，該第一通道層及該第二通道層之間彼此分開；其中該第三通道層及該第四通道層對應於該第二記憶體串列且耦接於該第二導電柱與該第三導電柱，該第三通道層及該第四通道層之間彼此分開；以及 其中該些記憶體結構設置於該堆疊與該些通道結構之間。
2. 如請求項1所述之記憶體裝置，其中該些記憶體結構直接接觸於該第一導電柱、該第二導電柱及該第三導電柱。
3. 如請求項1所述之記憶體裝置，其中對應於該第一記憶體串列及該第二記憶體串列的該些記憶體結構是彼此分開。
4. 如請求項1所述之記憶體裝置，其中該第一導電柱、該第二導電柱及該第三導電柱的橫截面是圓形、橢圓形或矩形。
5. 一種記憶體裝置的製造方法，包括：提供一層疊結構於一基板上，該層疊結構包括交替堆疊的複數個絕緣層及複數個犧牲層；形成複數個開口，該些開口沿著一第一方向穿過該層疊結構；依序填充一通道材料及一絕緣材料於該些開口中；沿著該第一方向移除部分的該通道材料、部分的該絕緣材料、部分的該些絕緣層及部分的該些犧牲層以在相鄰的該些開口之間以及該些開口的最外2側形成複數個延伸孔洞，剩餘部分的該通道材料形成連接於該些延伸孔洞的複數個通道 結構，其中該些延伸孔洞是與該些開口沿著一第二方向交替排列且彼此連接，該第二方向垂直於該第一方向；填充一導電材料於該些延伸孔洞之中，以形成複數個導電柱，該些導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，該第二導電柱設置於該第一導電柱與該第三導電柱之間；移除該些犧牲層，以暴露部分的該些導電柱及該些通道結構；在該些犧牲層被移除的位置依序形成複數個記憶體結構以及交替堆疊於該些絕緣層的複數個導電層，該些絕緣層及該些導電層形成一堆疊，該些記憶體結構設置於該堆疊與該些通道結構之間，該些記憶體結構、該些通道結構與該些導電層的每個重疊位置形成一記憶胞，複數個該記憶胞形成分別沿著該第一方向延伸的複數個記憶體串列，該些記憶體串列包括相鄰的一第一記憶體串列及一第二記憶體串列，其中該第一記憶體串列及該第二記憶體串列共享該第二導電柱。
6. 一種記憶體裝置的製造方法，包括：提供一層疊結構於一基板上，該層疊結構包括交替堆疊的複數個絕緣層及複數個犧牲層；形成複數個開口，該些開口沿著一第一方向穿過該層疊結構； 依序填充一記憶體材料、一通道材料及一絕緣材料於該些開口中；沿著該第一方向移除部分的該記憶體材料、部分的該通道材料、部分的該絕緣材料、部分的該些絕緣層及部分的該些犧牲層以在相鄰的該些開口之間以及該些開口的最外2側形成複數個延伸孔洞，剩餘部分的該通道材料形成連接於該些延伸孔洞的複數個通道結構，剩餘部分的該記憶體材料形成環繞該些通道結構的複數個記憶體結構，其中該些延伸孔洞是與該些開口沿著一第二方向交替排列且彼此連接，該第二方向垂直於該第一方向；填充一導電材料於該些延伸孔洞之中，以形成複數個導電柱，該些導電柱包括一第一導電柱、一第二導電柱及一第三導電柱，該第二導電柱設置於該第一導電柱與該第三導電柱之間；移除該些犧牲層，以暴露部分的該些導電柱及該些記憶體結構；在該些犧牲層被移除的位置形成交替堆疊於該些絕緣層的複數個導電層，該些絕緣層及該些導電層形成一堆疊，該些記憶體結構設置於該堆疊與該些通道結構之間，該些記憶體結構、該些通道結構與該些導電層的每個重疊位置形成一記憶胞，複數個該記憶胞形成分別沿著該第一方向延伸的複數個記憶體串列，該些記憶體串列包括相鄰的一第一記憶體 串列及一第二記憶體串列，其中該第一記憶體串列及該第二記憶體串列共享該第二導電柱。
7. 一種記憶體裝置的操作方法，包括：提供一種如請求項1所述的記憶體裝置，若欲對該第二記憶體串列中的一特定記憶胞進行一讀取操作、一程式化操作或一抹除操作，則施加一第一電壓於該第二導電柱，施加一第二電壓於該第三導電柱，施加一第三電壓於耦接於該特定記憶胞的該導電層，並施加一第四電壓於未耦接於該特定記憶胞的該些導電層，其中該第三電壓的絕對值大於該第四電壓的絕對值。
8. 如請求項7所述之記憶體裝置的操作方法，其中該特定記憶胞包括一第一位點及一第二位點，該第一位點相較於該第二位點而言較鄰近於該第三導電柱，該第二位點相較於該第一位點而言較鄰近於該第二導電柱。
9. 如請求項8所述之記憶體裝置的操作方法，當欲對該特定記憶胞的該第一位點進行該讀取操作時，該第一電壓高於該第二電壓，該第二電壓與該第一電壓之間的差異值是介於0.1V至2V，且該第三電壓高於該第四電壓。
10. 如請求項8所述之記憶體裝置的操作方法，當欲對該特定記憶胞的該第一位點進行該程式化操作時，該第二電壓高於該第一電壓，該第二電壓與該第一電壓之間的差異值是介於3V至5V，且該第三電壓高於該第四電壓。

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