TW202101679A - 具有加大儲存密度的立體快閃記憶體元件 - Google Patents

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Abstract

一種3D快閃記憶體元件，包括：基底，具有基本平坦的表面。半導體材料的多個主動柱設置在所述基底上方。所述多個主動柱中的每一個沿與所述基底的所述平坦的表面垂直的第一方向延伸。所述多個主動柱以平面陣列佈置。所述多個主動柱中的每一個包括沿所述第一方向延伸的多個本地源極線和多個本地位元線。多個通道區設置在所述多個本地位元線和所述多個本地源極線之間。字元線堆疊體環繞所述多個主動柱。電荷儲存元件設置在所述多個主動柱中的每一個和所述字元線堆疊體之間。

Description

具有加大儲存密度的立體快閃記憶體元件
本發明涉及一種記憶體元件，並且更具體地，涉及一種具有加大儲存密度的立體（3D）NOR快閃記憶體元件。
快閃記憶體元件是非揮發性記憶體元件，其中儲存的資料可以被電擦除或寫入（即，可程式設計）。實際上，快閃記憶體元件廣泛用於電腦和儲存卡中，因為它們可以在單個過程中被擦除，並且是可藉由電訊號來進行程式設計的。
基於讀取操作步驟的邏輯門，有兩種主要類型的快閃記憶體：NAND型和NOR型。對於NOR快閃記憶體，可以獨立地讀取或修改每一個單獨的記憶體單元，其提供完全的隨機存取，並且因此可以用於具有非揮發性的可執行代碼儲存以替代揮發性SRAM或DRAM。
如本領域中已知的，NOR記憶體串或NOR串包括多個儲存電晶體，每一個儲存電晶體連接到共用源極區和共用汲極區。因此，NOR串中的電晶體並聯連接。為了對NOR串中的儲存電晶體進行讀取或程式設計，僅需要啟動該儲存電晶體（即，“開啟”或導通），NOR串中的所有其他儲存電晶體保持休眠（即，“關閉”或不導通）。因此，NOR串允許更快地感測啟動的儲存電晶體以進行讀取。
傳統的NOR電晶體透過通道熱電子（CHE）注入技術程式設計，其中當適當的電壓施加到控制閘極時，電子透過源極區和汲極區之間的電壓差在通道區中加速，並注入控制閘極和通道區之間的電荷捕獲層中。
隨著快閃記憶體晶片的相繼產生，重點繼續放在加大陣列密度和最大化晶片面積，同時最小化製造成本上。進一步希望在改變極少或不改變當前製程流程的情況下，加大快閃記憶體元件的儲存密度。
本發明的一個目的是提供一種具有加大儲存密度的改進的立體（3D）NOR快閃記憶體元件。
根據本發明的一方面，一種立體快閃記憶體元件，包括：基底，具有基本平坦的表面。半導體材料的多個主動柱設置在所述基底上方。所述多個主動柱中的每一個沿與所述基底的所述平坦的表面垂直的第一方向延伸。所述多個主動柱以平面陣列佈置。所述多個主動柱中的每一個包括沿所述第一方向延伸的至少一個本地源極線和至少兩個本地位元線。第一通道區設置在所述至少兩個本地位元線中的第一本地位元線與所述至少一個本地源極線之間。第二通道區設置在所述至少兩個本地位元線中的第二本地位元線與所述至少一個本地源極線之間。字元線堆疊體環繞所述多個主動柱。電荷儲存元件設置在所述多個主動柱中的每一個和所述字元線堆疊體之間。
根據一些實施例，所述字元線堆疊體沿與所述基底的所述平坦的表面平行的第二方向延伸。
根據一些實施例，所述至少兩個本地位元線分別電耦合到兩個全域位元線。
根據一些實施例，所述兩個全域位元線沿不平行於所述第二方向，而平行於所述基底的所述平坦的表面的第三方向延伸。
根據一些實施例，所述兩個全域位元線中的每一個電耦合到位元線存取選擇電晶體，其中，所述位元線存取選擇電晶體將所述兩個全域位元線中的每一個連接至所述至少兩個本地位元線中的每一個。
根據一些實施例，所述電荷儲存元件包括電荷捕獲層。
根據一些實施例，所述電荷捕獲層包括氮化矽。
根據一些實施例，所述立體快閃記憶體元件還包括：通道斷路器，將所述第一通道區與所述第二通道區分開。
根據一些實施例，所述多個主動柱以交錯方式佈置。
根據一些實施例，所述基底包括矽基底。
根據本發明的另一方面，一種立體快閃記憶體元件，包括：基底，具有基本平坦的表面。半導體材料的多個主動柱設置在所述基底上方。所述多個主動柱中的每一個沿與所述基底的所述平坦的表面垂直的第一方向延伸。所述多個主動柱以平面陣列佈置。所述多個主動柱中的每一個包括沿所述第一方向延伸的多個本地源極線和多個本地位元線。多個通道區設置在所述多個本地位元線和所述多個本地源極線之間。字元線堆疊體環繞所述多個主動柱。電荷儲存元件設置在所述多個主動柱中的每一個和所述字元線堆疊體之間。
根據一些實施例，所述字元線堆疊體沿與所述基底的所述平坦的表面平行的第二方向延伸。
根據一些實施例，所述多個本地位元線分別電耦合到多個全域位元線。
根據一些實施例，所述多個全域位元線沿不平行於所述第二方向，而平行於所述基底的所述平坦的表面的第三方向延伸。
根據一些實施例，所述多個全域位元線中的每一個電耦合到位元線存取選擇電晶體，其中，所述位元線存取選擇電晶體將所述多個全域位元線中的每一個連接至所述多個本地位元線中的每一個。
根據一些實施例，所述電荷儲存元件包括電荷捕獲層。
根據一些實施例，所述電荷捕獲層包括氮化矽。
根據一些實施例，所述立體快閃記憶體元件還包括：通道斷路器，在所述多個本地位元線中的兩個之間。
根據一些實施例，所述多個主動柱以交錯方式佈置。
根據一些實施例，所述基底包括矽基底。
在閱讀了在各個圖和圖樣中示出的較佳實施例的以下詳細描述之後，本發明的這些和其他目的無疑將對本領域普通技術人員變得顯而易見。
現在將詳細參考本發明的示例性實施例，其在附圖中示出以便理解和實施本發明並實現技術效果。可以理解，以下描述僅透過示例的方式進行，而不是限制本發明。本發明的各種實施例和實施例中的彼此不衝突的各種特徵可以以各種方式組合和重新佈置。在不脫離本發明的精神和範圍的情況下，本發明的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本發明的範圍內。
應當注意，申請檔中對“一個實施例”、“實施例”、“示範性實施例”、“一些實施例”等的引用指示描述的實施例可以包括特定特徵、結構、或特性，但是每一個實施例不必然包括該特定特徵、結構、或特性。此外，該短語不必然指相同的實施例。
此外，當聯繫實施例描述特定特徵、結構或特性時，不管是否明確描述，與其它實施例相聯繫來實現該特徵、結構或特性都在本領域技術人員的知識範圍內。
通常，可以至少部分根據上下文中的用法來理解術語學。例如，於此使用的術語“一個或更多”，至少部分取決於上下文，可以用於在單數的意義上描述任何特徵、結構、或特性，或可以用於在複數的意義上描述特徵、結構或特性的組合。類似地，例如“一”、“一個”、或“所述”的術語再次可以被理解為傳達單數用法或傳達複數用法，至少部分取決於上下文。
將易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也能夠包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即，直接在某物上）的意思。
此外，空間上的相對術語，例如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中示例的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的取向之外，空間上的相對術語還意圖涵蓋使用或操作步驟中元件的不同取向。裝置可以另外地取向（旋轉90度或處於其它取向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。術語“垂直”指的是垂直於半導體基底的表面的方向，術語“水平”指的是平行於半導體基底表面的任何方向。
圖1 示出了概念化記憶體結構1，其示出了在垂直NOR串中設置的記憶體單元（或儲存元件）的立體組織。在概念化記憶體結構1中，根據本發明的一個實施例，每一個垂直NOR串包括記憶體單元，每一個記憶體單元由對應的水平字元線控制。在概念化記憶體結構1中，每一個記憶體單元形成在“正交”，即，沿垂直於基底10的表面的方向，設置的沉積薄膜中。基底10 例如可以是用於製造積體電路的傳統矽晶片或矽基底，但不限於此。如圖1中所示，採用直角坐標系僅僅是為了便於討論。在該坐標系下，基底10的表面被認為是平行於XY平面的平面。因此，如在本說明書中所使用的，術語“水平”是指平行於XY平面的任何方向，而“垂直”是指Z方向。
在 圖1中，Z方向上的每一個垂直柱表示垂直NOR串（例如，垂直NOR串111）中的儲存元件或薄膜電晶體（TFT） 。垂直NOR串以規則的方式佈置成均沿X方向延伸的列。替代地，可以將相同的佈置視為均沿Y方向延伸的列的佈置。垂直NOR串的儲存元件可以包括垂直本地位元線，並且可以共用垂直本地源極線（未示出）。水平字元線（例如，字元線113）的堆疊體沿Y方向延伸，每一個字元線用作與沿Y方向的字元線相鄰設置的垂直NOR串的對應TFT的控制閘極。全域源極線（Global source line，例如，GSL 112）和全域位元線（Global bit line，例如，GBL 114）可沿X方向設置，通常在概念化記憶體結構1的底部下方或在頂部上延伸。替代地，信號線GSL 112和GBL 114可以都在概念化記憶體結構1下方佈線或者都在概念化記憶體結構1頂部上佈線，這些信號線中的每一個可以透過存取電晶體（圖1中未示出）選擇性地連接到各個垂直NOR串的本地源極線和本地位元線。
僅出於說明的目的，概念化記憶體結構1是多閘極垂直NOR串陣列，其由垂直NOR串的4×5佈置構成，每一個NOR串典型地具有32個或更多個儲存元件和存取選擇電晶體。儘管圖1中示為垂直NOR串的4×5佈置，其中每一個垂直NOR串具有多個記憶元件，但是本發明的記憶體結構可在沿X和Y方向中的任一個的每一行中具有任意數量的垂直NOR串，並且在每一個垂直NOR串中具有任意數量的儲存元件。例如，可以存在數千個在沿X和Y方向的行中排列的垂直NOR串，每一個NOR串具有例如2、4、8、16、32、64、128或更多個儲存元件。
圖1的每一個垂直NOR串（例如，垂直NOR串111）中的儲存元件的數量對應於向垂直NOR串提供控制閘極的字元線（例如，WL 113）的數量。字元線可以形成為窄的長金屬條帶，每一個條帶沿Y方向延伸。字元線堆疊在彼此之上，並且透過其間的介電絕緣層彼此電性隔離。每一個堆疊體中的字元線的數量可以是任何數量，但是較佳地是2的n次方整數（即，2n ，其中n是整數）。
圖2 是根據本發明的一個實施例的在ZY平面中的橫截面，示出了主動柱C1 的垂直NOR串至全域位元線GBL1 、全域源極線 GSL1 、共用基底偏壓源206的連接。如圖2所示 ，位元線存取選擇電晶體211連接全域位元線GBL1 與本地位元線LBL1 ，且接觸部256任選地將主動條帶上的P- 體（或未摻雜體）區連接至基底200中的共用基底偏壓源206 。位元線存取選擇電晶體211形成於主動柱C1 上方。然而，替代地，位元線存取選擇電晶體211可在主動柱C1 的底部形成或在其它實施例中在基底200中形成。
例如，位元線存取選擇電晶體211可以與存取選擇字元線SWL一起形成於N+ /P- /N+ 摻雜的多晶矽堆疊體的隔離島中。當足夠大的電壓被施加到選擇字元線SWL時，P- 通道發生反轉，進而將本地位元線LBL1 連接到全域位元線GBL1 。存取選擇字元線SWL可以沿與字元線223不同的方向（即，Y方向）延伸，字元線223用作垂直NOR串的薄膜電晶體（TFT） 270的控制閘極。存取選擇字元線 SWL可以與字元線223分開形成。在一個實施例中，全域位元線GBL1 沿X方向（即，垂直於字元線的方向）水平延伸，並且位元線存取選擇電晶體211提供對本地位元線LBL1 的存取，該本地位元線LBL1 是由全域位元線GBL1 服務的許多垂直NOR串中的僅一個垂直NOR串的本地位元線。為了提高讀取和程式設計操作步驟效率，在多閘極NOR串陣列中，可以使用數千個全域位元線來對由存取選擇字元線SWL存取的數千個垂直NOR串的本地位元線進行平行存取。在圖2中，本地源極線LSL1 可以透過接觸部257連接到全域源極線 GSL1 。應當理解，圖2中的主動柱C1 的垂直NOR串僅用於說明目的。應當理解，在一些其他實施例中，可以省略位元線存取選擇電晶體211。
可以透過基底200中的解碼電路對全域源極線 GSL1 進行解碼。支援電路可以包括位址編碼器、位址解碼器、感測放大器、輸入/輸出驅動器、移位暫存器、鎖存器、參考單元、電源線、偏壓和參考電壓發生器、反相器、NAND、NOR、XOR和其他邏輯門、其他儲存元件、順序器和狀態機等。多閘極NOR串陣列可以被組織為多個電路塊，每一個塊具有多個多閘極NOR串陣列。
圖3 是XY平面中的橫截面，示出了 根據本發明的實施例的共用字元線堆疊體的垂直NOR串的交錯緊密堆積。根據本發明的一個實施例，如圖3所示，示出了具有環繞字元線的多個垂直NOR串或主動柱。垂直NOR串或主動柱交錯為更靠近在一起，使得字元線堆疊體323p（WL31 -0）可由更多垂直NOR串共用。
在圖3中，半導體材料的多個主動柱（由通道孔CH00 、CH01 、CH10 、CH11 表示）設置在基底（圖3中未示出）上方，並且多個主動柱中的每一個沿著與基底的平面表面垂直的方向延伸。主動柱以平面陣列和交錯方式佈置。垂直NOR串分別形成在通道孔CH00 、CH01 、CH10 、CH11 內。通道孔CH00 、CH01 、CH10 、CH11 透過蝕刻穿過金屬字元線和字元線之間的介電隔離層的堆疊體來形成。製造製程流程類似於現有技術的垂直NAND串的製造製程流程，除了垂直NOR串中的電晶體彼此並行設置，而不是像在垂直NAND翼中串列設置之外。在四個示例性通道孔CH00 、CH01 、CH10 、CH11 中的每一個內，透過N+ 摻雜的垂直柱方便垂直NOR串中的電晶體的形成，垂直柱延伸到通道孔的整個深度，設置有用於沿垂直NOR串的所有TFT的一個共用的本地源極線（LSL）355和兩個本地位元線（LBL）354a和本地位元線（LBL）354b。
根據本發明的一個實施例，在四個示例性通道孔CH00 、CH01 、CH10 、CH11 中的每一個中，未摻雜或輕摻雜的通道區356a和通道區356b分別與本地位元線（LBL）354a和本地位元線354b相鄰設置。通道區356a和通道區356b透過例如絕緣層的通道斷路器320彼此分開。包括電荷捕獲層的電荷儲存元件334位於通道區356a和通道區356b與字元線堆疊體323p之間，進而沿垂直主動條帶形成2、4、8、16、32、64、128 或更多的TFT的堆疊體。根據本發明的一個實施例，電荷儲存元件334的電荷捕獲層可以包括氮化矽，但不限於此。電荷捕獲層可以是電晶體閘極介電材料，例如包括：隧道介電（例如，二氧化矽）的薄膜；例如氮化矽等電荷捕獲材料的薄層或嵌入在非導電介電材料中的導電奈米點，或隔離浮動閘極，並且電荷捕獲層由例如ONO（氧化物-氮化物-氧化物）等阻擋介電層、或例如氧化鋁或氧化鉿或這些介電的一些組合等高介電常數膜覆蓋。電荷可以採用通道熱電子注入程式設計途徑儲存在電荷捕獲層中。
在圖3的實施例中，字元線堆疊體沿Y方向延伸，各個字元線堆疊體323p （WL31 -0）、323p（WL31 -1）透過空氣間隙或介電隔離310彼此分開。八個示例性全域位元線（GBL）314-0~314-7沿X方向成行水平延伸，垂直於字元線。八個全域位元線（GBL）314-0、314-1、314-2、314-3、314-4、314-5、314-6、314-7中的每一個透過存取選擇電晶體（圖2中的211，圖3中未示出）對本地位元線（LBL）進行存取，該存取選擇電晶體可以位於記憶體陣列上方。類似地，每一個全域源極線（圖3中未示出）對沿著行的本地源極線支柱進行存取。例如，全域源極線可以設置在記憶體陣列之下。
在圖3中，兩個TFT（或兩個記憶體單元）設置在四個示例性通道孔CH00 、CH01 、CH10 、CH11 中的每一個中。例如，兩個儲存單元T10a和T10b設置在通道孔CH10 中，兩個儲存單元T00a和T00b 設置在通道孔CH00 中，兩個儲存單元T11a 和T11b設置在通道孔CH11 中，並且兩個儲存單元T01a和T01b設置在通道孔CH01 中。圖3中所示的每一個垂直NOR串具有兩個通道區356a和356b、兩個本地位元線（LBL）354a和354b、以及一個共用本地源極線（LSL）355。例如，通道區356a、本地位元線354a、共用本地源極線355、電荷儲存元件334、以及字元線堆疊體323p構成通道孔CH10 中的儲存單元T10a 。例如，通道區356b、本地位元線354b、共用本地源極線355、電荷儲存元件334、以及字元線堆疊體323p構成通道孔CH10 中的儲存單元T10b 。 因此，所公開的記憶體結構使垂直NOR串的儲存密度加倍。
圖4是根據本發明另一實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線，其中相似的數字標號表示相似的元件、區或層。如圖4所示，主動柱AC被字元線WL環繞。主動柱AC包括沿Z方向延伸的垂直NOR串，Z方向垂直於基底（圖4中未示出）的平坦表面。可以存在多個主動柱，這些主動柱以平面陣列並且以交錯的方式佈置在基底上，如圖3所示。
應當理解，圖4中僅示出了主動柱AC中的垂直NOR串的一個特定平面。示出了圓形矽通道356。包括電荷捕獲層的電荷儲存元件334位於矽通道356和字元線WL之間。應當理解，矽通道356和主動柱AC的形狀僅用於說明目的。根據本發明的各種實施例，可以應用例如橢圓形狀、矩形形狀或不規則形狀的其他形狀。應當理解，信號線LBL和LSL以及通道斷路器的位置的形狀僅用於說明目的。可以根據處理/製造要求來調整信號線LBL和LSL以及通道斷路器的位置。
根據另一實施例，主動柱AC包括兩個本地位元線354a和本地位元線354b以及兩個本地源極線355a和355b。通道區356a位於本地位元線354a和本地源極線355a之間。通道區356b位於本地位元線354b和本地源極線355b之間。同樣，例如絕緣層的通道斷路器320位於兩個本地位元線354a和354b之間，以便將通道區356a與通道區356b分開。應當理解，在一些實施例中，可以省略通道斷路器320。例如，通道區356a、本地位元線354a、本地源極線355a、電荷儲存元件334、以及字元線堆疊體323p構成記憶體單元T1 。例如，通道區356b、本地位元線354b、本地源極線355b、電荷儲存元件334、以及字元線堆疊體323p構成儲存單元T2 。
每一個主動柱中的信號線LBL和LSL 的數量可以取決於設計要求。在一些實施例中，可以存在兩個以上的信號線LBL和兩個以上的信號線LSL，以進一步加大快閃記憶體元件的儲存密度。圖5是根據本發明的又一個實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線，其中相似的數字標號表示相似的元件、區域或層。同樣地，如圖5所示，主動柱AC被字元線WL環繞。主動柱AC包括沿Z方向延伸的垂直NOR串，Z方向垂直於基底（圖5中未示出）的平坦表面。
應當理解，圖5中僅示出了主動柱AC中的垂直NOR串的一個特定平面。示出了圓形矽通道356。包括電荷捕獲層的電荷儲存元件334位於矽通道356和字元線WL之間。應當理解，矽通道356和主動柱AC的形狀僅用於說明目的。根據本發明的各種實施例，可以應用例如橢圓形狀、矩形形狀或不規則形狀的其他形狀。應當理解，信號線LBL和LSL的位置的形狀僅用於說明目的。可以根據處理/製造要求來調整信號線LBL和LSL的位置。
根據另一實施例，主動柱AC包括四個本地位元354a、354b、354c、354d和四個本地源極線355a、355b、355c、355d。矽通道356由四個本地位元線354a~354d和四個本地源極線355a~355d分成多個通道區356-1、356-2、356-3、356-4、356-5、356-6、356-7、356-8。在圖5中，沒有通道斷路器位於本地位元線之間。可以形成多個記憶體單元，以便加大快閃記憶體元件的儲存密度。例如，通道區356-1和356-8、本地位元線354a、與本地位元線354a相鄰的兩個本地源極線355a和355d、電荷儲存元件334、以及字元線堆疊體323p構成一個記憶體單元。
圖6是根據本發明的又一個實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線，其中相似的數字標號表示相似的元件、區或層。同樣地，如圖6所示，主動柱AC被字元線WL環繞。主動柱AC包括沿Z方向延伸的垂直NOR串，Z方向垂直於基底（圖6中未示出）的平坦表面。
應當理解，圖6中僅示出了主動柱AC中的垂直NOR串的一個特定平面。示出了圓形矽通道356。包括電荷捕獲層的電荷儲存元件334位於矽通道356和字元線WL之間。應當理解，矽通道356和主動柱AC的形狀僅用於說明目的。根據本發明的各種實施例，可以應用例如橢圓形狀、矩形形狀或不規則形狀的其他形狀。應當理解，信號線LBL和LSL以及通道斷路器的位置的形狀僅用於說明目的。可以根據處理/製造要求調整信號線LBL和LSL以及通道斷路器的位置。
根據另一實施例，主動柱AC包括四個本地位元線354a、354b、354c、354d和四個本地源極線355a、355b、355c、355d。矽通道356由四個本地位元線354a~354d和四個本地源極線355a~355d分成多個通道區356-1~356-6。可以形成多個記憶體單元，以便加大快閃記憶體元件的儲存密度。例如，通道區356-1、本地位元線354a、與本地位元線354a相鄰的共用本地源極線355a、電荷儲存元件334、以及字元線堆疊體323p構成記憶體單元T1 。例如，通道區356-2、本地位元線354b、與本地位元線354b相鄰的共用本地源極線355a、電荷儲存元件334、以及字元線堆疊體323p構成記憶體單元T2 。例如，通道區356-3和356-4、本地位元線354c、與本地位元線354c相鄰的兩個本地源極線355b和355c、電荷儲存元件334、以及字元線堆疊體323p構成記憶體單元T3 。例如，通道區356-5和356-6、本地位元線354d、與本地位元線354d相鄰的兩個本地源極線355c和355d、電荷儲存元件334、以及字元線堆疊體323p構成記憶體單元T4 。
在圖6中，可以添加兩個示例性的通道斷路器320a和通道斷路器320b以斷開通道，然而它不是必須的。應當理解，兩個通道斷路器320a和通道斷路器320b 僅用於說明目的。可以加大或減少通道斷路器的數量，只要它不影響如下事實：每一個LBL可以在其旁邊找到至少一個LSL，並且在LBL和LSL之間存在連續通道。該圖中的通道斷路器的位置和數量僅用於說明。本領域技術人員將容易地觀察到，可以在保留本發明的教導的同時對元件和方法進行許多修改和變更。因此，上述公開內容應被解釋為僅受所附申請專利範圍的範圍和界限的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:概念化記憶體結構 10:基底 111:垂直NOR串 112:全域源極線（GSL） 113:字元線（WL） 114:全域位元線（GBL） 200:基底 206:共用基底偏壓源 211:位元線存取選擇電晶體 223:字元線 256:接觸部 257:接觸部 270:薄膜電晶體 310:介電隔離 314-0、314-1、314-2、314-3、314-4、314-5、314-6、314-7:全域位元線（GBL） 320:通道斷路器 320a、320b:通道斷路器 323p、WL31-0、WL31-1:字元線堆疊體 334:電荷儲存元件 354a、354b、354c、354d:本地位元線（LBL） 355:本地源極線（LSL） 355a、355b、355c、355d:本地源極線（LSL） 356:矽通道 356-1、356-2、356-3、356-4、356-5、356-6、356-7、356-8:通道區 356a、356b:通道區 AC:主動柱 CH00、CH01、CH10、CH11:通道孔（主動柱） C1:主動柱 GBL1:全域位元線 GSL1:全域源極線 LBL1:本地位元線 SWL:存取選擇字元線 T00a、T00b、T10a、T10b 、T11a、T11b、T01a、T01b:儲存單元 T1、T2、T3、T4:記憶體單元
結合於此並形成說明書的部分的附圖示出了本發明的實施例，並且與說明書一起進一步用於解釋本發明的原理並使本領域技術人員能夠實現和使用本發明。 圖1示出了根據本發明的一個實施例的概念化的記憶體結構，其示出了在垂直NOR串中設置的記憶體單元的立體組織，其中每一個垂直NOR串具有記憶體單元，每一個記憶體單元由多個水平字元線中的一個控制； 圖2 是根據本發明的一個實施例的ZY平面中的橫截面，示出了主動柱的垂直NOR串至全域位元線、全域源極線和共用體偏壓源（Common body bias source）的連接； 圖3 是根據本發明實施例的XY平面中的橫截面，示出了共用字元線堆疊體的垂直NOR串的交錯緊密堆積； 圖4是根據本發明另一實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線； 圖5是根據本發明又一實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線；以及 圖6是根據本發明又一實施例的XY平面中的示意性橫截面圖，示出了一個主動柱中的多個本地位元線和多個本地源極線。 將參考附圖描述本發明的實施例。
310:介電隔離
314-0、314-1、314-2、314-3、314-4、314-5、314-6、314-7:全域位元線(GBL)
320:通道斷路器
323p、WL31-0、WL31-1:字元線堆疊體
334:電荷儲存元件
354a、354b:本地位元線(LBL)
355:本地源極線(LSL)
356a、356b:通道區
CH00、CH01、CH10、CH11:通道孔(主動柱)
T00a、T00b、T10a、T10b、T11a、T11b、T01a、T01b:儲存單元

Claims (20)

  1. 一種立體快閃記憶體元件，包括： 一基底，具有基本平坦的一表面； 由半導體材料構成的多個主動柱，設置在所述基底上方，各個所述多個主動柱沿與所述基底的所述平坦的表面垂直的一第一方向延伸，其中，所述多個主動柱以平面陣列佈置，其中，各個所述多個主動柱包括沿所述第一方向延伸的至少一個本地源極線（local source line，LSL）和至少兩個本地位元線（local bit lines，LBL）； 一第一通道區，在所述至少兩個本地位元線中的一第一本地位元線與所述至少一個本地源極線之間； 一第二通道區，在所述至少兩個本地位元線中的一第二本地位元線與所述至少一個本地源極線之間； 一字元線堆疊體，環繞所述多個主動柱；以及 一電荷儲存元件，設置在所述各個多個主動柱和所述字元線堆疊體之間。
  2. 根據申請專利範圍第1項所述的立體快閃記憶體元件，其中，所述字元線堆疊體沿與所述基底的所述平坦的表面平行的一第二方向延伸。
  3. 根據申請專利範圍第2項所述的立體快閃記憶體元件，其中，所述至少兩個本地位元線分別電耦合到兩個全域位元線。
  4. 根據申請專利範圍第3項所述的立體快閃記憶體元件，其中，所述兩個全域位元線沿不平行於所述第二方向，而平行於所述基底的所述平坦的表面的一第三方向延伸。
  5. 根據申請專利範圍第3項所述的立體快閃記憶體元件，其中，各個所述兩個全域位元線電耦合到一位元線存取選擇電晶體，其中，所述位元線存取選擇電晶體將各個所述兩個全域位元線連接至各個所述至少兩個本地位元線。
  6. 根據申請專利範圍第1項所述的立體快閃記憶體元件，其中，所述電荷儲存元件包括一電荷捕獲層。
  7. 根據申請專利範圍第6項所述的立體快閃記憶體元件，其中，所述電荷捕獲層的材質包括氮化矽。
  8. 根據申請專利範圍第1項所述的立體快閃記憶體元件，還包括： 一通道斷路器，將所述第一通道區與所述第二通道區分開。
  9. 根據申請專利範圍第1項所述的立體快閃記憶體元件，其中，所述多個主動柱以交錯方式佈置。
  10. 根據申請專利範圍第1項所述的立體快閃記憶體元件，其中，所述基底包括矽基底。
  11. 一種立體快閃記憶體元件，包括： 一基底，具有基本平坦的一表面； 由半導體材料構成的多個主動柱，設置在所述基底上方，各個所述多個主動柱沿與所述基底的所述平坦的表面垂直的一第一方向延伸，其中，所述多個主動柱以平面陣列佈置，其中，各個所述多個主動柱包括沿所述第一方向延伸的多個本地源極線和多個本地位元線； 多個通道區，在所述多個本地位元線和所述多個本地源極線之間； 一字元線堆疊體，環繞所述多個主動柱；以及 一電荷儲存元件，設置在各個所述多個主動柱和所述字元線堆疊體之間。
  12. 根據申請專利範圍第11項所述的立體快閃記憶體元件，其中，所述字元線堆疊體沿與所述基底的所述平坦的表面平行的一第二方向延伸。
  13. 根據申請專利範圍第12項所述的立體快閃記憶體元件，其中，所述多個本地位元線分別電耦合到多個全域位元線。
  14. 根據申請專利範圍第13項所述的立體快閃記憶體元件，其中，所述多個全域位元線沿不平行於所述第二方向，而平行於所述基底的所述平坦的表面的一第三方向延伸。
  15. 根據申請專利範圍第13項所述的立體快閃記憶體元件，其中，各個所述多個全域位元線電耦合到一位元線存取選擇電晶體，其中，所述位元線存取選擇電晶體將各個所述多個全域位元線連接至各個所述多個本地位元線。
  16. 根據申請專利範圍第11項所述的立體快閃記憶體元件，其中，所述電荷儲存元件包括一電荷捕獲層。
  17. 根據申請專利範圍第16項所述的立體快閃記憶體元件，其中，所述電荷捕獲層的材質包括氮化矽。
  18. 根據申請專利範圍第11項所述的立體快閃記憶體元件，還包括： 一通道斷路器，在所述多個本地位元線中的其中兩個之間。
  19. 根據申請專利範圍第11項所述的立體快閃記憶體元件，其中，所述多個主動柱以交錯方式佈置。
  20. 根據申請專利範圍第11項所述的立體快閃記憶體元件，其中，所述基底包括矽基底。
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