JP7325552B2 - 高記憶密度化３次元フラッシュメモリデバイス - Google Patents

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Description

本開示は、メモリデバイスに関し、より詳細には、高記憶密度化３次元（３Ｄ）ＮＯＲフラッシュメモリデバイスに関する。
フラッシュメモリデバイスは、記憶されたデータが電気的に消去または書き込み可能な（すなわち、プログラミング可能な）不揮発性メモリデバイスである。実際に、フラッシュメモリデバイスは、単一の処理で消去でき、電気的にプログラミング可能であるので、コンピュータおよびメモリカードに広く使用されている。
読出し動作用のロジックゲートに基づくフラッシュメモリには２つの主要な種類、ＮＡＮＤタイプおよびＮＯＲタイプがある。ＮＯＲフラッシュメモリに関して、あらゆる個々のメモリセルが別々に読み出されまたは変更され得、それにより完全なランダムアクセスを提供し、そのため、揮発性ＳＲＡＭまたはＤＲＡＭを置換する、不揮発性を有する実行可能なコード記憶装置として使用され得る。
当技術分野で知られているように、ＮＯＲメモリストリングまたはＮＯＲストリングは、多くの記憶トランジスタを含み、その各々が共有ソース領域および共有ドレイン領域に接続されている。そのため、ＮＯＲストリングのトランジスタは、並列に接続されている。ＮＯＲストリング内の記憶トランジスタを読み出すまたはプログラミングするために、その記憶トランジスタのみが、アクティブ化される（すなわち、「オン」または導通）必要があり、ＮＯＲストリング内の他のすべての記憶トランジスタは、休止状態（すなわち、「オフ」または非導通）のままである。したがって、ＮＯＲストリングは、読み出されるアクティブ化された記憶トランジスタの非常に速い検知を可能にする。
従来のＮＯＲトランジスタは、電子がソース領域とドレイン領域との間の電圧差によってチャネル領域で加速され、適切な電圧が制御ゲートに印加されているときに制御ゲートとチャネル領域との間の電荷捕捉層内に注入される、チャネルホットエレクトロン（ＣＨＥ）注入法によってプログラミングされる。
フラッシュメモリチップの連続する世代とともに、製造コストを最小化する一方で、アレイ密度を増大させチップ面積を最大化することに、重点が置かれ続けている。目下の工程フローの最小限の変更でまたは変更せずに、フラッシュメモリデバイスの記憶密度を増大させることが、さらに所望されている。
改善された高記憶密度化３次元（３Ｄ）ＮＯＲフラッシュメモリデバイスを提供することが、本開示の一目的である。
本開示の一態様によれば、３次元フラッシュメモリデバイスは、十分な平坦面を有する基板を含む。半導体材料の複数の活性円柱が、基板上に配置されている。複数の活性円柱の各々は、基板の平坦面に直交する第１の方向に沿って延在する。複数の活性円柱は、２次元のアレイに配設されている。複数の活性円柱の各々は、第１の方向に沿って延在する、少なくとも２つのローカルビット線および少なくとも１つのローカルソース線を備える。第１のチャネル領域が、少なくとも２つのローカルビット線のうちの第１のローカルビット線と、少なくとも１つのローカルソース線との間に配置されている。第２のチャネル領域が、少なくとも２つのローカルビット線のうちの第２のローカルビット線と、少なくとも１つのローカルソース線との間に配置されている。ワード線スタックが、複数の活性円柱の周りを覆っている。電荷蓄積要素が、ワード線スタックと複数の活性円柱の各々との間に配置されている。
いくつかの実施形態によれば、ワード線スタックは、基板の平坦面に平行な第２の方向に沿って延在する。
いくつかの実施形態によれば、少なくとも２つのローカルビット線が、２つのグローバルビット線にそれぞれ電気的に結合されている。
いくつかの実施形態によれば、２つのグローバルビット線は、第２の方向に平行でなく、基板の平坦面に平行な第３の方向に沿って延在する。
いくつかの実施形態によれば、２つのグローバルビット線の各々は、ビットラインアクセス選択トランジスタに電気的に結合されており、ビットラインアクセス選択トランジスタは、２つのグローバルビット線の各々を少なくとも２つのローカルビット線の各々に接続する。
いくつかの実施形態によれば、電荷蓄積要素は、電荷捕捉層を含む。
いくつかの実施形態によれば、電荷捕捉層は、窒化シリコンを含む。
いくつかの実施形態によれば、３次元フラッシュメモリデバイスは、第１のチャネル領域を第２のチャネル領域から分離する、チャネルブレーカをさらに備える。
いくつかの実施形態によれば、複数の活性円柱は、互い違いに配設されている。
いくつかの実施形態によれば、基板は、シリコン基板を含む。
本開示の別の態様によれば、３次元フラッシュメモリデバイスは、十分な平坦面を有する基板を含む。半導体材料の複数の活性円柱が、基板上に配置される。複数の活性円柱の各々は、基板の平坦面に直交する第１の方向に沿って延在する。複数の活性円柱は、２次元のアレイに配設されている。複数の活性円柱の各々は、第１の方向に沿って延在する、複数のローカルビット線および複数のローカルソース線を備える。複数のチャネル領域が、複数のローカルビット線と複数のローカルソース線との間に配置されている。ワード線スタックが、複数の活性円柱の周りを覆っている。電荷蓄積要素が、ワード線スタックと複数の活性円柱の各々との間に配置されている。
いくつかの実施形態によれば、ワード線スタックは、基板の平坦面に平行な第２の方向に沿って延在する。
いくつかの実施形態によれば、複数のローカルビット線は、複数のグローバルビット線にそれぞれ電気的に結合されている。
いくつかの実施形態によれば、複数のグローバルビット線は、第２の方向に平行でなく、基板の平坦面に平行な第３の方向に沿って延在する。
いくつかの実施形態によれば、複数のグローバルビット線の各々は、ビットラインアクセス選択トランジスタに電気的に結合されており、ビットラインアクセス選択トランジスタは、複数のグローバルビット線の各々を複数のローカルビット線の各々に接続する。
いくつかの実施形態によれば、電荷蓄積要素は、電荷捕捉層を含む。
いくつかの実施形態によれば、電荷捕捉層は、窒化シリコンを含む。
いくつかの実施形態によれば、３次元フラッシュメモリデバイスは、複数のローカルビット線のうちの２つの間のチャネルブレーカをさらに備える。
いくつかの実施形態によれば、複数の活性円柱は、互い違いに配設されている。
いくつかの実施形態によれば、基板は、シリコン基板を含む。
本発明のこれらの目的および他の目的は、以下の、多様な図形および図画で図示されている好ましい実施形態の詳細な説明を読むことで、当業者にはおそらく明白になるであろう。
本明細書に組み込まれ、明細書の一部を形成する添付図面は、本開示の実施形態を図解し、記述と共に、本開示の原理を説明し、当業者が本開示を製造し、使用することを可能にすることに、さらに助力する。
本発明のある実施形態による、概念化されたメモリ構造の図であり、垂直ＮＯＲストリング内に設けられたメモリセルの３次元構成を図解している。各垂直ＮＯＲストリングは、いくつかの水平ワード線のうちの１つによって各々が制御されるメモリセルを有する。 本発明のある実施形態による、活性円柱の垂直ＮＯＲストリングの、グローバルビット線、グローバルソース線、および共通柱身バイアスソースへの接続を示す、Ｚ－Ｙ平面の断面図である。 本発明の実施形態による、ワード線スタックを共有する垂直ＮＯＲストリングの互い違いの近接実装を示す、Ｘ－Ｙ平面の断面図である。 本発明の別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図である。 本発明のやはり別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図である。 本発明のさらに別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図である。
本開示の実施形態が、添付図面を参照して説明されることになる。
ここで、本開示を理解し、実施し、技術的効果を実感するために、添付図面において図示されている、本発明の例示的な実施形態への参照が、詳細になされることになる。以下の説明が、一例としてのみなされ、しかしながら本開示を限定するためになされていないことが、理解されよう。本開示の多様な実施形態および実施形態内の互いに矛盾しない多様な特徴は、多様な方法で組み合わせられ、再編成され得る。本開示の主旨および範囲から逸脱することなく、本開示への変形例、同等物、または改善は、当業者に理解可能であり、本開示の範囲内に包括的に含まれることが意図されている。
明細書内での「ある実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などへの参照は、記述された実施形態が特定の機能、構造、または特徴を含み得るが、あらゆる実施形態が必ずしも特定の形体、構造、または特徴を含まなくてもよい、ことを示すことに留意されたい。また、そのような語句は、必ずしも同一の実施形態を参照しない。
さらに、特定の形体、構造、または特徴が、ある実施形態と連絡して記述されている場合、それが他の実施形態と連絡するそのような特定の形体、構造、または特徴に影響を及ぼすことは、明示的に記述されているか否かにかかわらず、当業者には自明のことであろう。
一般に、専門用語は、文脈内での使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、文脈に少なくとも部分的に依存して、任意の形体、構造、または特徴を単一の意味で記述するために使用され得る、あるいは形体、構造、または特徴の組み合わせを複数の意味で使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、やはり文脈に少なくとも部分的に依存して、単一の語法を伝える、あるいは複数の語法を伝えると理解され得る。
本開示内の「の上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、「の上方に（ｏｖｅｒ）」の意味は、最も広範に解釈されるべきであり、「の上に（ｏｎ）」は、何か「の直接上に（ｏｎ）」の意味だけでなく、それらの間に中間の形体または層を有して何か「の上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」、「の上方に（ｏｖｅｒ）」は、何か「より上に（ａｂｏｖｅ）」、「の上方に（ｏｖｅｒ）」を意味するだけでなく、それらの間に中間の形体または層を有さないで何か「より上に（ａｂｏｖｅ）」、「の上方に（ｏｖｅｒ）」の意味（すなわち、何かの直接上）も含み得ることが容易に理解されるであろう。
また、「の下に（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下のほうの（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上のほうの（ｕｐｐｅｒ）」などの空間的に相対的な用語が、ある構成要素、もしくは形体の別の構成要素との関係、または図中で説明されているような形体の記述を記述しやすくするために、本明細書では使用されている場合がある。空間的に相対的な用語は、図中で表現されている向きに加えて、使用または動作中のデバイスの異なる向きを、包括的に含むことが意図されている。装置は、別の方向に向けられ（９０度回転されまたは他の向きで）、本明細書で使用されている空間的に相対的な記述語が、それに応じて同様に解釈され得る。「垂直の」という用語は、半導体基板の表面に垂直な方向を指し、「水平の」という用語は、その半導体基板の表面に平行な任意の方向を指す。
図１は、概念化されたメモリ構造１を示し、垂直ＮＯＲストリング内に設けられたメモリセル（または記憶素子）の３次元構成を図解している。概念化されたメモリ構造１では、各垂直ＮＯＲストリングは、本発明のある実施形態による、対応する水平ワード線によって各々が制御されるメモリセルを含む。概念化されたメモリ構造１では、各メモリセルは、「垂直に」配設されている、すなわち、基板１０の表面に垂直な方向に沿って、堆積された薄膜内に形成されている。基板１０は、たとえば、それらに限定されないが、集積回路製造に使用される、従来のシリコンウェハまたはシリコン基板であり得る。図１に示されているように、デカルト座標系が、単に説明を容易にするために採用されている。この座標系では、基板１０表面は、Ｘ－Ｙ平面に平行な平面としてみなされる。そのため、本明細書で使用されるように、「水平の」という用語は、Ｘ－Ｙ平面に平行な任意の方向を指し、一方、「垂直の」は、Ｚ方向を指す。
図１では、Ｚ方向にある各々の垂直柱が、垂直ＮＯＲストリング（たとえば、垂直ＮＯＲストリング１１１）内の記憶素子またはＴＦＴに相当する。垂直ＮＯＲストリングは、Ｘ方向に沿って各々延在する列では、規則的に配設されている。同様の配置が、代わりに、Ｙ方向に沿って各々延在する列の配置として見られ得る。垂直ＮＯＲストリングの記憶素子は、垂直ローカルビット線を備え得、垂直ローカルソース線を共有し得る（図示せず）。水平ワード線（例えば、ＷＬ１１３）のスタックがＹ方向に沿って通っており、各ワード線は、Ｙ方向に沿ったワード線に隣接して配置された垂直ＮＯＲストリングの対応するＴＦＴ用の制御ゲートとして機能する。グローバルソース線（例えば、ＧＳＬ１１２）およびグローバルビット線（ＧＢＬ１１４）は、通常、概念化されたメモリ構造１の底部下方または上部上方のどちらかを通るＸ方向に沿って配設され得る。代わりに、信号ラインＧＳＬ１１２およびＧＢＬ１１４は、両方、概念化されたメモリ構造１の下方に、または上方に経路が定められ得、それらの各々は、アクセストランジスタ（図１に図示せず）によって個々の垂直ＮＯＲストリングのローカルソース線およびローカルビット線に選択的に接続され得る。
図解目的だけのために、概念化されたメモリ構造１は、垂直ＮＯＲストリングの４×５配列から構成されるマルチゲート垂直ＮＯＲストリングアレイであり、各ＮＯＲストリングは、通常、３２以上の記憶素子およびアクセス選択トランジスタを有する。図１内で、いくつかの記憶素子を有する各垂直ＮＯＲストリングを備える、垂直ＮＯＲストリングの４×５配列として示されているが、本発明のメモリ構造は、ＸおよびＹ方向のいずれかに沿った各列内に任意の数の垂直ＮＯＲストリングを、および各垂直ＮＯＲストリング内に任意の数の記憶素子を、有し得る。たとえば、ＸおよびＹ方向の両方に沿った列内に配列された、たとえば２、４、８、１６、３２、６４、１２８またはより多くの記憶素子を有するＮＯＲストリングを各々備える、数千の垂直ＮＯＲストリングが、存在し得る。
図１の各垂直ＮＯＲストリング（たとえば、垂直ＮＯＲストリング）内の記憶素子の数は、垂直ＮＯＲストリングに制御ゲートを提供するワード線（例えば、ＷＬ１１３）の数に相当する。ワード線は、Ｙ方向に沿って各々延在する、細く長い金属帯状体として形成されていてもよい。ワード線は、互いにスタックされており、それらの間の誘電体絶縁層によって互いから電気的に絶縁されている。各スタック内のワード線の数は、任意の数であり得るが、２の整数倍（すなわち、２ｎ、ここでｎは整数）であることが好ましい。
図２は、本発明のある実施形態による、活性円柱Ｃ１の垂直ＮＯＲストリングの、グローバルビット線ＧＢＬ１、グローバルソース線ＧＳＬ１、および共通柱身バイアスソース２０６への接続を示す、Ｚ－Ｙ平面の断面図である。図２に示されているように、ビットラインアクセス選択トランジスタ２１１は、グローバルビット線ＧＢＬ１とローカルビット線ＬＢＬ１を接続し、コンタクト２５６は、任意選択で、活性帯状体上のＰ－柱身（または無ドープの柱身）領域を基板２００内の柱身バイアスソース２０６に接続する。ビットラインアクセス選択トランジスタ２１１が活性円柱Ｃ１の上方に形成されている。しかしながら、代わりに、ビットラインアクセス選択トランジスタ２１１は、活性円柱Ｃ１の底部で、または他の実施形態の基板２００内で形成され得る。
たとえば、ビットラインアクセス選択トランジスタ２１１は、Ｎ＋／Ｐ－／Ｎ＋ドープされた多結晶シリコンスタックの絶縁された島内に、アクセス選択ワード線ＳＷＬと共に、形成され得る。十分に高い電圧が選択ワード線ＳＷＬに印加された場合、Ｐ－チャネルが反転されて、それによりローカルビット線ＬＢＬ１をグローバルビット線ＧＢＬ１に接続する。アクセス選択ワード線ＳＷＬは、垂直ＮＯＲストリングのＴＦＴ２７０への制御ゲートとして機能する、ワード線２２３と異なる方向（すなわち、Ｙ方向）に沿って通り得る。アクセス選択ワード線ＳＷＬは、ワード線２２３から別に形成され得る。ある実施形態では、グローバルビット線ＧＢＬ１は、水平にＸ方向（すなわち、ワード線の方向と垂直に）に沿って通り、ビットラインアクセス選択トランジスタ２１１は、グローバルビット線ＧＢＬ１によってサービングされる多くの垂直ＮＯＲストリングのうちの単に１つのローカルビット線である、ローカルビット線ＬＢＬ１へのアクセスを提供する。読み出しおよびプログラム動作の効率を向上させるために、マルチゲートＮＯＲストリングアレイでは、数千のグローバルビット線は、アクセス選択ワード線ＳＷＬによってアクセスされる、数千の垂直ＮＯＲストリングのローカルビット線に、並列にアクセスするために使用され得る。図２では、ローカルソース線ＬＳＬ１が、コンタクト２５７を介してグローバルソース線ＧＳＬ１に接続され得る。図２の活性円柱Ｃ１の垂直ＮＯＲストリングは、図解目的だけのためのものであることが分かる。いくつかの他の実施形態では、ビットラインアクセス選択トランジスタ２１１は、省略され得ることが理解されよう。
グローバルソース線ＧＳＬ１は、基板２００内のデコーディング回路によってデコードされ得る。支援回路は、とりわけ、アドレスエンコーダ、アドレスデコーダ、センス増幅器、入力／出力ドライバ、シフトレジスタ、ラッチ、基準セル、電力供給ライン、バイアスおよび基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和および他のロジックゲート、他の記憶素子、シーケンサ、ならびに状態機械を備え得る。マルチゲートＮＯＲストリングアレイは、回路の複数のブロックとして組織され得、各ブロックは、複数のマルチゲートＮＯＲストリングアレイを有する。
図３は、本発明の実施形態による、ワード線スタックを共有する垂直ＮＯＲストリングの互い違いの近接実装を示す、Ｘ－Ｙ平面の断面図である。本発明のある実施形態によれば、図３で示されているように、複数の垂直ＮＯＲストリングまたは周りを覆うワード線を備える活性円柱が、図示されている。垂直ＮＯＲストリングまたは活性円柱は、共により近接するように互い違いにされ、その結果、ワード線スタック３２３ｐ（ＷＬ３１－０）は、より多くの垂直ＮＯＲストリングによって共有され得る。
図３では、半導体材料の複数の活性円柱（チャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１によって表される）が、基板（図３に図示せず）上方に配置されており、複数の活性円柱の各々は、基板の平坦面に直交する方向に沿って延在する。活性円柱は、２次元のアレイに互い違いに配設されている。垂直ＮＯＲストリングは、チャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１、それぞれの内側に形成されている。チャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１は、ワード線間の金属ワード線のスタックと誘電体絶縁層をエッチングで貫通することによって形成される。製造工程フローは、従来技術の垂直ＮＡＮＤストリングのものと同様であるが、垂直ＮＡＮＤウイング内のトランジスタが直列に配設されているのに対して、垂直ＮＯＲストリング内のトランジスタが互いに平行に配設されていることを除く。４つの例示のチャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１の各々の内部で、垂直ＮＯＲストリングのトランジスタ形成は、垂直ＮＯＲストリングに沿ったすべてのＴＦＴの１つの共有ローカルソース線（ＬＳＬ）３５５ならびに２つのローカルビット線（ＬＢＬ）３５４ａおよび３５４ｂを備える、チャネルホールの深さ全体に延在するＮ＋ドープ垂直柱によって支援される。
本発明のある実施形態によれば、４つの例示のチャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１の各々において、無ドープのまたは低濃度ドープのチャネル領域３５６ａおよび３５６ｂは、ローカルビット線（ＬＢＬ）３５４ａおよび３５４ｂにそれぞれ隣接して配置されている。チャネル領域３５６ａおよび３５６ｂは、絶縁層などのチャネルブレーカ３２０によって、互いから分離されている。電荷捕捉層を含む電荷蓄積素子３３４は、チャネル領域３５６ａおよび３５６ｂとワード線スタック３２３ｐとの間に位置しており、そのため、垂直活性帯状体に沿った２、４、８、１６、３２、６４、１２８またはより多くのＴＦＴのスタックを形成する。本発明のある実施形態によれば、電荷蓄積素子３３４の電荷捕捉層は、それに限定されないが、窒化シリコンを含み得る。電荷トラッピング層は、たとえば、トンネル誘電体（例えば、シリコン二酸化物）の薄膜と、その後に続く窒化シリコンまたは非導電性誘電体材料に埋め込まれた導電性ナノドットなどの電荷トラッピング材料の薄層と、または絶縁フローディングゲート、から構成されるトランジスタゲート誘電体材料であり得、ＯＮＯ（酸化物－窒化物－酸化物）などの阻止誘電体層またはアルミニウム酸化物もしくはハフニウム酸化物などの高誘電率膜、あるいはそのような誘電体のいくつかの組み合わせによって覆われている。電荷は、チャネルホットエレクトロン注入プログラミング手法を使用して、電荷捕捉層内に蓄積される。
図３の実施形態では、ワード線スタックは、エアギャップまたは絶縁分離３１０によって互いから分離されている個々の水平帯状体３２３ｐ（ＷＬ３１－０）、３２３ｐ（ＷＬ３１－１）と共に、Ｙ方向に通っている。８つの例示のグローバルビット線（ＧＢＬ）３１４－０～３１４－７は、ワード線と垂直に、Ｘ方向に沿った列で水平に通っている。８つの例示のグローバルビット線（ＧＢＬ）３１４－０～３１４－７の各々は、垂直帯状体の列に沿ったローカルビット線（ＬＢＬ）に、メモリアレイ上方に位置し得るアクセス選択トランジスタ（図２の２１１、図３で図示せず）を介してアクセスする。同様に、各グローバルソース線（図３で図示せず）は、列にそったローカルソース線柱にアクセスする。たとえば、グローバルソース線は、メモリアレイの下方に配置され得る。
図３では、２つのＴＦＴ（または２つのメモリセル）が４つの例示のチャネルホールＣＨ００、ＣＨ０１、ＣＨ１０、ＣＨ１１の各々に配置されている。たとえば、２つのメモリセルＴ１０ａおよびＴ１０ｂは、チャネルホールＣＨ１０内に配置され、２つのメモリセルＴ００ａおよびＴ００ｂは、チャネルホールＣＨ００内に配置され、２つのメモリセルＴ１１ａおよびＴ１１ｂは、チャネルホールＣＨ１１内に配置され、２つのメモリセルＴ０１ａおよびＴ０１ｂは、チャネルホールＣＨ０１内に配置されている。図３に示されている、各垂直ＮＯＲストリングは、２つのチャネル領域３５６ａおよび３５６ｂ、２つのローカルビット線（ＬＢＬ）３５４ａおよび３５４ｂ、ならびに１つの共有ローカルソース線（ＬＳＬ）３５５を有する。たとえば、チャネル領域３５６ａ、ローカルビット線３５４ａ、共有ローカルソース線３５５、電荷蓄積要素３３４、およびワード線３２３ｐが、チャネルホールＣＨ１０内のメモリセルＴ１０ａを構成する。たとえば、チャネル領域３５６ｂ、ローカルビット線３５４ｂ、共有ローカルソース線３５５、電荷蓄積要素３３４、およびワード線３２３ｐが、チャネルホールＣＨ１０内のメモリセルＴ１０ｂを構成する。したがって、開示されているメモリ構造は、垂直ＮＯＲストリングの記憶密度を２倍にする。
図４は、本発明の別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図であり、同様の数字が、同様の要素、領域、または層を指定している。図４で示しているように、活性円柱ＡＣが、ワード線ＷＬによって、周りを覆われている。活性円柱ＡＣは、基板（図４で図示せず）の平坦面に直交するＺ方向に沿って延在する垂直ＮＯＲストリングを備える。図３に示されているように、基板上で２次元アレイ内に互い違いに配置された複数の活性円柱が存在し得る。
活性円柱ＡＣ内の垂直ＮＯＲストリングの１つの特定の平面のみが、図４に示されていることが分かる。環状シリコンチャネル３５６が、示されている。電荷捕捉層を含む電荷蓄積要素３３４が、シリコンチャネル３５６とワード線ＷＬとの間に位置している。シリコンチャネル３５６および活性円柱ＡＣの形状は、図解目的のためだけのものであることが理解されよう。卵形の形状、長方形の形状、または不規則な形状などの他の形状が、本発明の多様な実施形態に従って、適用可能であり得る。信号ラインＬＢＬおよびＬＳＬならびにチャネルブレーカの位置の形状は、図解目的のためだけのものであることが理解されよう。信号ラインＬＢＬおよびＬＳＬならびにチャネルブレーカの位置は、処理／製造要件に従って、調整され得る。
別の実施形態によれば、活性円柱ＡＣは、２つのローカルビット線３５４ａおよび３５４ｂ、ならびに２つのローカルソース線３５５ａおよび３５５ｂを含み得る。チャネル領域３５６ａは、ローカルビット線３５４ａとローカルソース線３５５ａとの間に位置する。チャネル領域３５６ｂは、ローカルビット線３５４ｂとローカルソース線３５５ｂとの間に位置する。同様に、絶縁層などのチャネルブレーカ３２０は、チャネル領域３５６ａをチャネル領域３５６ｂから分離するように、２つのローカルビット線３５４ａと３５４ｂとの間に位置する。いくつかの実施形態では、チャネルブレーカ３２０が省略され得ることが分かる。たとえば、チャネル領域３５６ａ、ローカルビット線３５４ａ、ローカルソース線３５５ａ、電荷蓄積要素３３４、およびワード線３２３ｐが、メモリセルＴ１を構成する。たとえば、チャネル領域３５６ｂ、ローカルビット線３５４ｂ、ローカルソース線３５５ｂ、電荷蓄積要素３３４、およびワード線３２３ｐが、メモリセルＴ２を構成する。
各活性円柱内の信号ラインＬＢＬおよびＬＳＬの数は、設計要件に依存し得る。いくつかの実施形態では、３つ以上の信号ラインＬＢＬおよび３つ以上の信号ラインＬＳＬが、フラッシュメモリデバイスの記憶密度をさらに増大させるために、存在し得る。図５は、本発明のやはり別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図であり、同様の数字が、同様の要素、領域、または層を指定している。図５で示しているように、同様に、活性円柱ＡＣが、ワード線ＷＬによって、周りを覆われている。活性円柱ＡＣは、基板（図５で図示せず）の平坦面に直交するＺ方向に沿って延在する垂直ＮＯＲストリングを備える。
活性円柱ＡＣ内の垂直ＮＯＲストリングの１つの特定の平面のみが、図５に示されていることが分かる。環状シリコンチャネル３５６が、示されている。電荷捕捉層を含む電荷蓄積要素３３４が、シリコンチャネル３５６とワード線ＷＬとの間に位置している。シリコンチャネル３５６および活性円柱ＡＣの形状は、図解目的のためだけのものであることが理解されよう。卵形の形状、長方形の形状、または不規則な形状などの他の形状が、本発明の多様な実施形態に従って、適用可能であり得る。信号ラインＬＢＬおよびＬＳＬの位置の形状は、図解目的のためだけのものであることが理解されよう。信号ラインＬＢＬおよびＬＳＬの位置は、処理／製造要件に従って、調整され得る。
別の実施形態によれば、活性円柱ＡＣは、４つのローカルビット線３５４ａ～３５４ｄ、ならびに４つのローカルソース線３５５ａ～３５５ｄを含み得る。シリコンチャネル３５６は、４つのローカルビット線３５４ａ～３５４ｄ、ならびに４つのローカルソース線３５５ａ～３５５ｄによって、複数のチャネル領域３５６－１～３５６－８に分断されている。図５では、チャネルブレーカは、ローカルビット線間に配置されていない。複数のメモリセルが、フラッシュメモリデバイスの記憶密度を増大させるように、形成され得る。たとえば、チャネル領域３５６－１および３５６－８、ローカルビット線３５４ａ、ローカルビット線３５４ａに隣接する２つのローカルソース線３５５ａおよび３５５ｄ、電荷蓄積要素３３４、ならびにワード線３２３ｐが、１つのメモリセルを構成する。
図６は、本発明のさらに別の実施形態による、１つの活性円柱の複数のローカルビット線および複数のローカルソース線を示す、Ｘ－Ｙ平面の概略断面図であり、同様の数字が、同様の要素、領域、または層を指定している。図６で示しているように、同様に、活性円柱ＡＣが、ワード線ＷＬによって、周りを覆われている。活性円柱ＡＣは、基板（図６で図示せず）の平坦面に直交するＺ方向に沿って延在する垂直ＮＯＲストリングを備える。
活性円柱ＡＣ内の垂直ＮＯＲストリングの１つの特定の平面のみが、図６に示されていることが分かる。環状シリコンチャネル３５６が、示されている。電荷捕捉層を含む電荷蓄積要素３３４が、シリコンチャネル３５６とワード線ＷＬとの間に位置している。シリコンチャネル３５６および活性円柱ＡＣの形状は、図解目的のためだけのものであることが理解されよう。卵形の形状、長方形の形状、または不規則な形状などの他の形状が、本発明の多様な実施形態に従って、適用可能であり得る。信号ラインＬＢＬおよびＬＳＬならびにチャネルブレーカの位置の形状は、図解目的のためだけのものであることが理解されよう。信号ラインＬＢＬおよびＬＳＬならびにチャネルブレーカの位置は、処理／製造要件に従って、調整され得る。
別の実施形態によれば、活性円柱ＡＣは、４つのローカルビット線３５４ａ～３５４ｄ、ならびに４つのローカルソース線３５５ａ～３５５ｄを含み得る。シリコンチャネル３５６は、４つのローカルビット線３５４ａ～３５４ｄ、ならびに４つのローカルソース線３５５ａ～３５５ｄによって、複数のチャネル領域３５６－１～３５６－６に分断されている。複数のメモリセルが、フラッシュメモリデバイスの記憶密度を増大させるように、形成され得る。たとえば、チャネル領域３５６－１、ローカルビット線３５４ａ、ローカルビット線３５４ａに隣接する共有ローカルソース線３５５ａ、電荷蓄積要素３３４、ならびにワード線３２３ｐが、メモリセルＴ１を構成する。たとえば、チャネル領域３５６－２、ローカルビット線３５４ｂ、ローカルビット線３５４ｂに隣接する共有ローカルソース線３５５ａ、電荷蓄積要素３３４、ならびにワード線３２３ｐが、メモリセルＴ２を構成する。たとえば、チャネル領域３５６－３および３５６－４、ローカルビット線３５４ｃ、ローカルビット線３５４ｃに隣接する２つのローカルソース線３５５ｂおよび３５５ｃ、電荷蓄積要素３３４、ならびにワード線３２３ｐが、メモリセルＴ３を構成する。たとえば、チャネル領域３５６－５および３５６－６、ローカルビット線３５４ｄ、ローカルビット線３５４ｄに隣接する２つのローカルソース線３５５ｃおよび３５５ｄ、電荷蓄積要素３３４、ならびにワード線３２３ｐが、メモリセルＴ４を構成する。
図６では、２つの例示のチャネルブレーカ３２０ａおよび３２０ｂが、チャネルを分断するために追加されているが、必ずしも有する必要はない。２つのチャネルブレーカ３２０ａおよび３２０ｂは、図解目的のためだけのものであることが分かる。チャネルブレーカの数は、各ＬＢＬがそれに加えて少なくとも１つのＬＳＬ有することができ、ＬＢＬとＬＳＬとの間に連続するチャネルが存在する、という事実に影響を及ぼさない限り、増減され得る。この図内のチャネルブレーカの位置および数は、図解のためだけのものである。本発明の教示を保持しながらも、デバイスおよび方法の多数の変形および変更がなされ得ることに、当業者は、容易に気づくであろう。したがって、上の開示は、添付の請求項の境界によってのみ、限定されると解釈されるべきである。
１ メモリ構造
１０ 基板
１１１ 垂直ＮＯＲストリング
１１２ グローバルソース線 （ＧＳＬ）、信号ライン
１１３ ワード線（ＷＬ）
１１４ グローバルビット線（ＧＢＬ）、信号ライン
２００ 基板
２０６ 柱身バイアスソース
２１１ ビットラインアクセス選択トランジスタ
２２３ ワード線
２５６ コンタクト
２５７ コンタクト
２７０ 垂直ＮＯＲストリングのＴＦＴ
３１０ 絶縁分離
３１４－０～３１４－７ グローバルビット線（ＧＢＬ）
３２０、３２０ａ、３２０ｂ チャネルブレーカ
３２３ｐ ワード線スタック
３３４ 電荷蓄積素子
３５４ａ～３５４ｄ ローカルビット線（ＬＢＬ）
３５５、３５５ａ～３５５ｄ ローカルソース線（ＬＳＬ）
３５６ チャネル領域、環状シリコンチャネル
３５６ａ、３５６ｂ、３５６－１～３５６－８ チャネル領域

Claims (16)

  1. 基板と、
    前記基板上方に配置された、垂直方向に沿って延在する半導体材料の円柱と、
    前記円柱の周りを覆っているワード線スタックと、
    前記ワード線スタックと前記円柱との間に配置された電荷蓄積要素と、を含み、前記円柱、前記電荷蓄積要素、および前記ワード線スタックは、少なくとも２つのメモリセルを構成する、３次元フラッシュメモリデバイスであって、
    前記少なくとも２つのメモリセルのうちの２つは、前記垂直方向に沿って延在する共通のローカルソース線を含み、
    前記少なくとも２つのメモリセルのうちの２つは、前記垂直方向に沿って延在し、前記少なくとも２つのメモリセルのうちの２つを分離する、チャネルブレーカを含み、
    前記円柱は、前記垂直方向に沿って延在する、少なくとも２つのローカルビット線および前記共通のローカルソース線を備え、
    前記３次元フラッシュメモリデバイスは、
    前記少なくとも２つのローカルビット線のうちの第１のローカルビット線と、前記共通のローカルソース線との間の第１のチャネル領域と、
    前記少なくとも２つのローカルビット線のうちの第２のローカルビット線と、前記共通のローカルソース線との間の第２のチャネル領域と、を含み、
    前記チャネルブレーカは、前記第１のチャネル領域を前記第２のチャネル領域から分離する、
    ３次元フラッシュメモリデバイス。
  2. 前記チャネルブレーカは、絶縁層を含む、請求項１に記載の３次元フラッシュメモリデバイス。
  3. 前記チャネルブレーカは、前記少なくとも２つのローカルビット線を分離することによって前記少なくとも２つのメモリセルを分離する、請求項１に記載の３次元フラッシュメモリデバイス。
  4. ワード線を含む前記ワード線スタックが、前記垂直方向と直角をなす第２の方向に沿って延在する、請求項３に記載の３次元フラッシュメモリデバイス。
  5. 前記少なくとも２つのメモリセルのうちの２つは、前記ワード線および前記少なくとも２つのローカルビット線によって制御されるように構成される、請求項４に記載の３次元フラッシュメモリデバイス。
  6. 前記少なくとも２つのローカルビット線が、２つのグローバルビット線にそれぞれ電気的に結合されている、請求項４に記載の３次元フラッシュメモリデバイス。
  7. 前記２つのグローバルビット線が、前記第２の方向および前記垂直方向と直角をなす第３の方向に沿って延在する、請求項６に記載の３次元フラッシュメモリデバイス。
  8. 前記２つのグローバルビット線が、選択トランジスタに電気的に結合されており、前記選択トランジスタが、前記２つのグローバルビット線を前記少なくとも２つのローカルビット線に接続する、請求項６に記載の３次元フラッシュメモリデバイス。
  9. 基板と、
    前記基板上方に配置された半導体材料の複数の円柱であって、前記複数の円柱の各々が、垂直方向に沿って延在する、複数の円柱と、
    前記複数の円柱の周りを覆っているワード線スタックと、
    前記ワード線スタックと前記複数の円柱の各々との間に配置された電荷蓄積要素と、を含み、前記複数の円柱の各々、前記電荷蓄積要素、および前記ワード線スタックは、複数のメモリセルを構成し、
    前記複数のメモリセルは、前記垂直方向に沿って延在する少なくとも１つの共通のローカルソース線を含み、
    前記複数の円柱の各々は、前記垂直方向に沿って延在する、複数のローカルビット線および複数のローカルソース線を備え、複数のチャネル領域が、前記複数のローカルビット線と複数のローカルソース線との間に配置されており、
    前記複数のチャネル領域のうちの２つの間を分離するチャネルブレーカをさらに備える、
    ３次元フラッシュメモリデバイス。
  10. 前記複数のメモリセルのうちの各々２つは、前記垂直方向に沿って延在する、少なくとも２つのローカルビット線および前記少なくとも１つの共通のローカルソース線を備える、請求項９に記載の３次元フラッシュメモリデバイス。
  11. ワード線を含む前記ワード線スタックが、前記垂直方向と直角をなす第２の方向に沿って延在する、請求項１０に記載の３次元フラッシュメモリデバイス。
  12. 前記複数のメモリセルのうちの各々２つは、ワード線および前記少なくとも２つのローカルビット線によって制御されるように構成される、請求項１１に記載の３次元フラッシュメモリデバイス。
  13. 前記複数のローカルビット線が、複数のグローバルビット線にそれぞれ電気的に結合されている、請求項１１に記載の３次元フラッシュメモリデバイス。
  14. 前記複数のグローバルビット線が、前記第２の方向および前記垂直方向と直角をなす第３の方向に沿って延在する、請求項１３に記載の３次元フラッシュメモリデバイス。
  15. 前記複数のグローバルビット線の各々が、選択トランジスタに電気的に結合されており、前記選択トランジスタが、前記複数のグローバルビット線を前記複数のローカルビット線に接続する、請求項１３に記載の３次元フラッシュメモリデバイス。
  16. 前記チャネルブレーカが、前記複数のローカルビット線のうちの２つの間に配置される、請求項９に記載の３次元フラッシュメモリデバイス。
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