CN112437982B - 三维半导体器件及其制造方法 - Google Patents

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Abstract

本公开的各方面提供了一种半导体器件和用于制造该半导体器件的方法。穿过半导体器件的衬底之上的堆叠层形成沟道孔。沟道孔的侧壁沿着垂直于衬底的竖直方向延伸。在沟道孔中形成沿着竖直方向延伸的栅极电介质结构、沟道层和电介质结构。栅极电介质结构可以沿着沟道孔的侧壁形成，并且电介质结构可以形成在沟道层之上。可以将沟道层分离成沟道层区段以形成沟道结构，该沟道结构包括栅极电介质结构和用于相应晶体管串的沟道层区段。

Description

三维半导体器件及其制造方法
技术领域
本申请描述了总体上涉及半导体存储器件的实施例。
背景技术
随着集成电路中的器件的关键尺寸缩小到存储单元技术的极限，开发了用于实现更大存储容量的技术。与平面晶体管结构相比，3D半导体存储器件的垂直结构可以包括更复杂的制造工艺。随着3D半导体存储器件向具有更多存储单元层的构造迁移，从而以较低的每位成本实现更高的密度，改进结构及其制造方法成为越来越大的挑战。
发明内容
本公开的各方面提供了一种用于形成半导体器件的方法。该方法包括穿过半导体器件的衬底之上的堆叠层形成沟道孔，其中沟道孔的侧壁沿着垂直于衬底的竖直方向延伸。该方法包括形成沿着竖直方向并在沟道孔中延伸的栅极电介质结构、沟道层和电介质结构。栅极电介质结构沿着沟道孔的侧壁形成，并且电介质结构形成在沟道层之上。该方法包括将沟道层分离成沟道层区段以形成沟道结构，该沟道结构包括栅极电介质结构和用于相应晶体管串的沟道层区段。在示例中，将沟道层分离成沟道层区段包括利用蚀刻掩模使用第一蚀刻工艺在电介质结构内部形成孔。该方法包括使用第二蚀刻工艺去除电介质结构的与沟道层的第一部分相邻的部分，其中沟道层的第二部分通过电介质结构与孔分离。
在实施例中，形成栅极电介质结构包括沿着竖直方向顺序地形成阻挡层、电荷捕获层和隧穿层，其中阻挡层沿着沟道孔的侧壁形成并且与堆叠层接触。形成沟道层包括在隧穿层的内表面之上形成沟道层。形成电介质结构包括在沟道层的内表面之上形成电介质结构。堆叠层包括交替的牺牲层和绝缘层。该方法还包括用栅极线层替换牺牲层。
在实施例中，分离沟道层还包括通过蚀刻工艺去除沟道层的第一部分以将沟道层分离成沟道层区段并沉积电介质材料。孔包括对应于沟道层的去除的第一部分的空隙。沉积在空隙中的电介质材料设置在沟道层区段中的相邻的沟道层区段之间。
在示例中，去除沟道层的第一部分还包括通过蚀刻工艺去除与沟道层的第一部分相邻的隧穿层的第一部分，以将隧穿层分离成隧穿层区段。电介质材料可以沉积在隧穿层区段中的相邻的隧穿层区段之间。
在示例中，去除沟道层的第一部分还包括：(i)通过蚀刻工艺去除与沟道层的第一部分相邻的隧穿层的第一部分，以将隧穿层分离成隧穿层区段；以及(ii)通过蚀刻工艺去除与隧穿层的第一部分相邻的电荷捕获层的第一部分，以将电荷捕获层分离成电荷捕获层区段。电介质材料可以沉积在隧穿层区段中的相邻的隧穿层区段与电荷捕获层区段中的相邻的电荷捕获层区段之间。
在实施例中，分离沟道层还包括：将沟道层的第一部分氧化成氧化材料，以将沟道层分离成沟道层区段；以及将电介质材料沉积到孔中。氧化材料设置在沟道层区段中的相邻的沟道层区段之间。
在实施例中，栅极电介质结构包括沿着竖直方向顺序形成的阻挡层、电荷捕获层和隧穿层。阻挡层沿着沟道孔的侧壁形成。该方法还包括氧化隧穿层的部分以将隧穿层分离成隧穿层区段和/或氧化电荷捕获层的部分以将电荷捕获层分离成电荷捕获层区段，隧穿层区段和电荷捕获层区段对应于沟道层区段。
在实施例中，垂直于竖直方向的沟道孔的横截面具有多个对称轴。第一距离是在多个对称轴相交的中心点与沟道孔的横截面的侧壁上的相应点之间的距离中的最小距离。第二距离是所述距离中的最大距离。第一距离小于第二距离。在示例中，沟道孔的横截面具有椭圆形轮廓、三叶形轮廓、四叶形轮廓和星形轮廓之一。在示例中，多个对称轴的数量大于1。在示例中，第二距离与第一距离之比在1.5到2的范围内。
在实施例中，沟道层区段包括四个沟道层区段，其中四个沟道层区段中的每个对应于晶体管串中的不同的晶体管串。四个沟道层区段在垂直于竖直方向的沟道孔的横截面中布置在垂直对称轴的端部。
本公开的各方面提供了一种半导体器件。半导体器件包括在半导体器件的衬底之上的堆叠层中的沟道孔。沟道孔的侧壁沿着垂直于衬底的竖直方向延伸。半导体器件包括设置在沟道孔中的沟道结构，其中沟道结构沿着竖直方向延伸。垂直于竖直方向的沟道结构的横截面包括用于相应晶体管串的物理上分离的沟道层区段以及设置在沟道层区段中的相邻的沟道层区段之间的第一电介质材料。半导体器件包括堆叠层中的围绕沟道结构的栅极结构。
在实施例中，沟道结构还包括栅极电介质结构。栅极电介质结构包括阻挡层，该阻挡层沿着沟道孔的侧壁形成并且在竖直方向上延伸，其中阻挡层与栅极结构接触。栅极电介质结构包括形成在阻挡层的内表面之上的电荷捕获层和形成在电荷捕获层的内表面之上的隧穿层。沟道层区段布置在隧穿层的内表面之上，并且第一电介质材料与隧穿层接触。
在实施例中，沟道结构还包括第二电介质材料，该第二电介质材料形成在相应沟道层区段的内表面之上，其中第二电介质材料不同于第一电介质材料。
在实施例中，阻挡层、电荷捕获层和隧穿层的垂直于竖直方向的横截面具有闭环构造。
在示例中，隧穿层的横截面是不连续的。隧穿层包括与相应沟道层区段相对应的多个隧穿层区段。多个隧穿层区段通过第一电介质材料彼此间隔开。
在示例中，电荷捕获层的垂直于竖直方向的横截面是不连续的。电荷捕获层包括与相应隧穿层区段相对应的多个电荷捕获层区段。多个电荷捕获层区段通过第一电介质材料彼此间隔开。
在实施例中，沟道孔的垂直于竖直方向的横截面具有多个对称轴。第一距离是在多个对称轴相交的中心点与沟道孔的横截面的侧壁上的相应点之间的距离中的最小距离。第二距离是所述距离中的最大距离。第一距离小于第二距离。在示例中，沟道孔的横截面具有椭圆形轮廓、三叶形轮廓、四叶形轮廓和星形轮廓之一。在示例中，多个对称轴的数量大于1。第二距离与第一距离之比在1.5至2的范围内。
在实施例中，沟道层区段包括四个沟道层区段，其中四个沟道层区段中的每个对应于晶体管串中的不同晶体管串。四个沟道层区段在垂直于竖直方向的沟道孔的横截面中布置在垂直对称轴的端部。
附图说明
当结合附图阅读时，根据以下具体实施方式可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚，可以增加或减小各种特征的尺寸。
图1示出了根据本公开的实施例的示例性3D半导体器件的截面图。
图2A是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2B是根据本公开的实施例的平行于竖直轴的沟道结构的截面图。
图2C是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2D是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2E是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2F是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2G是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图2H是示出根据本公开的实施例的垂直于竖直轴的示例性沟道结构的横截面的俯视图。
图3-图6、图7A-图7C、图8A-图8C和图9A-图9C示出了与根据本公开的各方面的制造3D半导体器件的各步骤相对应的横截面的俯视图。
图10是根据本公开的实施例的用于制造3D半导体器件的过程的流程图。
图11-图14、图15A-图15D、图16A-图16D和图17A-图17D示出了与根据本公开的各方面的制造3D半导体器件的各步骤相对应的横截面的俯视图。
具体实施方式
以下公开内容提供了用于实施所提供主题的不同特征的许多不同实施例或示例。以下描述部件和布置的具体示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征可以直接接触的实施例，并且还可以包括其中在第一特征与第二特征之间可以形成附加特征以使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各示例中重复附图标记的数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或构造之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上方”、“上部”之类的空间相对术语，以描述一个元件或特征相对于另一个或多个元件或特征的如图所示的关系。除了在图中描述的取向之外，所述空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以同样地被相应地解释。
3D半导体器件(例如，3D-NAND存储器件)可以包括形成在3D半导体器件的衬底之上的栅极线层和绝缘层的堆叠层中的多个沟道结构。可以在堆叠层中的沟道孔中形成被称为沟道结构的多个沟道结构之一。根据本公开的各方面，沟道结构可以包括具有开环(或不连续)构造的沟道层，其中开环沟道层被分离成多个沟道层区段。包括开环沟道层的沟道结构可以被称为开环沟道结构或具有开环构造的沟道结构。因此，基于具有闭环构造的沟道层(或连续沟道层)形成的单个晶体管(例如，存储单元或MC)可以被划分成基于多个沟道层区段形成的多个晶体管(例如，多个MC)。因此，可以将单个晶体管串(例如，MC串)划分成基于沟道结构形成的多个晶体管串(例如，多个MC串)，以增加3D半导体器件的晶体管密度(或存储密度、位密度)。
为了制造开环沟道结构，可以在沟道孔内部沿着垂直于3D半导体器件的衬底表面的竖直方向形成预沟道结构。垂直于竖直方向的沟道结构和沟道孔的横截面可以是各向异性的。沟道孔的横截面可以包括不同的对称轴。沟道孔的横截面包括至少一个长轴和至少一个短轴。在示例中，至少一个长轴和至少一个短轴对应于沟道孔的不同对称轴。预沟道结构可以包括栅极电介质结构、闭环沟道层以及可以顺序地形成在沟道孔中并且沿着竖直方向延伸的电介质结构(也称为隔离结构)。可以例如利用蚀刻掩模通过蚀刻工艺在电介质结构中形成孔，以暴露闭环沟道层的第一部分，而闭环沟道层的其余部分(或第二部分)不被暴露并通过隔离结构与孔分离。在示例中，闭环沟道层的第一部分与至少一个短轴相邻。
随后，可以基于闭环沟道层的暴露的第一部分将闭环沟道层分割成多个沟道层区段，从而成为开环沟道层。在示例中，施加蚀刻工艺以去除闭环沟道层的第三部分。第三部分可以包括暴露的第一部分。在示例中，施加氧化工艺(例如，多晶硅氧化工艺)以将闭环沟道层的第三部分氧化成氧化材料(例如，氧化硅)，并且因此将闭环沟道层分割成多个沟道层区段。因此，闭环沟道层的第三部分可以被去除或氧化成氧化物材料，并且闭环沟道层的其余部分可以成为多个沟道层区段。在示例中，闭环沟道层的第三部分与至少一个短轴相邻，并且多个沟道层区段与至少一个长轴相邻或与至少一个长轴对准。
图1是示例性3D半导体器件(例如3D-NAND存储器件)100的截面图。3D半导体器件100可以具有包括工作表面11的衬底10。多个栅极线层12和多个绝缘层14可以交替地堆叠在衬底10之上。例如，基于器件和/或性能要求，3D半导体器件100中可以包括任何数量的栅极线层和任何数量的绝缘层。在示例中，图1中示出了16个栅极线层12a-12p和17个绝缘层14a-14q。
参考图1，多个栅极线层12可以包括顺序地设置在衬底10之上的底部选择栅极(BSG)层、多个字线层和顶部选择栅极(TSG)层。BSG层可以包括最下面的栅极线层12a。在一些实施例中，BSG层12a之上的一个或多个栅极线层(例如栅极线层12b-12c)可以是虚设栅极线层(或虚设BSG层)。TSG层可以包括最上面的栅极线层12p。在一些实施例中，TSG层12p下方的一个或多个栅极线层(例如栅极线层12n-12o)可以是虚设栅极线层(或虚设TSG层)。底部选择晶体管(BST)可以至少基于BSG层12a形成，并且可以控制阵列公共源极(ACS)区域16与基于多个字线层(例如12d-12m)形成的多个MC之间的数据传输。顶部选择晶体管(TST)可以至少基于TSG层12p形成，并且可以控制位线(未示出)与基于多个字线层形成的多个MC之间的数据传输。在示例中，(多个)BST可以包括分别基于BSG层12a和虚设BSG层(例如12b-12c)形成的BST和虚设MC。(多个)TST可以包括分别基于TSG层12p和虚设TSG层(例如12n-12o)形成的TST和虚设MC。可以基于多个字线层12d-12m形成多个MC。
可以基于多个牺牲栅极线层(也称为牺牲层，诸如氮化硅层)形成多个栅极线层12。可以去除多个牺牲栅极线层，并分别用多个栅极线层12替换所述多个牺牲栅极线层。多个栅极线层12中的每个可以包括高介电常数(高K)子层、胶合子层和金属子层。多个栅极线层12中的每个可以包括高K子层和金属子层。高K层可以包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化钽(Ta2O5)和/或另一种高K材料。金属层可以包括钨(W)、钴(Co)和/或另一种金属材料。根据产品规格、器件操作、制造能力等的要求，多个栅极线层12可以具有任何合适的厚度，例如从10nm至100nm。多个栅极线层12可以具有相同或不同的厚度。多个栅极线层12可以具有相同或不同的子层。
多个绝缘层14可以位于衬底10上并且与多个栅极线层12交替地布置。多个栅极线层12可以通过多个绝缘层14彼此间隔开。另外，多个栅极线层12可以通过多个绝缘层14中的最下面的绝缘层14a与衬底10分离。多个绝缘层14可以具有相同或不同的厚度。多个绝缘层14可以具有相同或不同的材料。在示例中，多个绝缘层14中的每个由SiO2制成，厚度为从5nm至50nm。
3D半导体器件100可以包括形成在多个栅极线层12和多个绝缘层14的堆叠层中的阶梯区域(例如，阶梯区域100B-100C)和阵列区域(例如，阵列区域100A)。
阵列区域100A可以包括多个沟道结构18。多个沟道结构18可以耦合到多个栅极线层12以形成相应MC串。MC串可以是沿着竖直方向(也称为高度方向或Z方向)竖直堆叠的NAND MC串。竖直方向可以垂直于衬底10的工作表面11。每个MC串可以包括沿着竖直方向顺序地并且串联地设置在衬底10之上的BST、多个MC和TST。如上所述，可以分别基于(多个)BSG层、多个字线层和(多个)TSG层形成(多个)BST、多个MC和(多个)TST。
沟道结构18可以沿着竖直方向形成在衬底10之上。沟道结构18可以延伸穿过多个栅极线层12和多个绝缘层14，并且可以进一步延伸到衬底10中。在3D半导体器件100中可以包括任何合适数量的沟道结构18。
根据本公开的各方面，沟道结构18可以包括围绕平行于竖直方向的竖直轴B-B’布置的开环沟道层和栅极电介质结构(例如，包括隧穿层、电荷捕获层和阻挡层)。开环沟道层(或不连续沟道层)可以包括多个分离的沟道层区段，因此可以基于沟道结构18中的多个沟道层区段形成多个MC串(例如，MC串19(A)和19(C))。
3D半导体器件100可以包括诸如缝隙结构20a-20b的多个缝隙结构(或栅极线缝隙结构)。3D半导体器件100可以包括任何合适数量的缝隙结构，并且缝隙结构可以位于任何合适的位置。在一些实施例中，使用后栅极制造技术来形成3D半导体器件100，因此缝隙结构20a-20b被形成为帮助去除牺牲栅极线层以及随后形成多个栅极线层12。缝隙结构20a-20b可以由导电材料制成并且位于ACS区域16上以用作触点，其中可以在衬底10中形成ACS区域16以用作公共源极。缝隙结构20a-20b也可以由电介质材料制成以用作分离结构。在示例中，缝隙结构20a-20b位于阵列区域100A的两个相对边界处，并连接到ACS区域16。
缝隙结构20a-20b可以延伸穿过多个栅极线层12和多个绝缘层14，并且进一步沿着垂直于竖直方向的第一方向(也称为长度方向或X方向)延伸。每个缝隙结构20a-20b可以具有电介质间隔体26、导电层30和触点28。电介质间隔体26可以沿着相应缝隙结构20a-20b的侧壁形成并且与多个栅极线层12和多个绝缘层14直接接触。导电层30可以沿着电介质间隔体26并在相应的ACS区域16之上形成。触点28可以沿着电介质间隔体26并在导电层30之上形成。在示例中，电介质间隔体26包括二氧化硅(SiO2)，导电层30包括多晶硅，并且触点28包括W。
在3D半导体器件100中，多个栅极线层12和多个绝缘层14可以以阶梯形或台阶形轮廓延伸到阶梯区域100B-100C中。因此，阶梯区域100B-100C可以包括形成在多个栅极线层12中的阶梯和形成在阶梯上以连接到多个栅极线层12的栅极线触点22。阶梯区域100B-100C可以位于阵列区域100A的两侧。
3D半导体器件100可以具有多个栅极线接触结构22。栅极线接触结构22可以形成在电介质层24中并且位于相应的栅极线层12上。为了简单和清楚，在阶梯区域100B和100C中的每个中示出三个栅极线接触结构22。栅极线接触结构22可以进一步耦合到栅极电压。可以通过多个栅极线层12将栅极电压施加到BST、多个MC和TST的栅极结构以分别操作BST、多个MC和TST。
图2A是示出根据本公开的实施例的垂直于竖直轴B-B’的沟道结构18的示例(称为沟道结构18(1))的横截面的俯视图。图2B是从包括图2A中的线A-A’和竖直轴B-B’的平面获得的沟道结构18(1)的截面图。线A-A’和竖直轴B-B’在点O处相交。参考图2A-图2B，沟道结构18(1)可以沿着垂直于衬底10的工作表面11的竖直方向形成，并且经由沟道结构18(1)的底部沟道触点202与衬底10电耦合。可以沿着交替的多个栅极线层12和多个绝缘层14的堆叠层中的沟道孔(未示出)的侧壁240形成沟道结构18(1)。侧壁240的垂直于竖直轴B-B’的横截面和沟道结构18(1)的横截面可以包括至少一个短轴(例如，轴E-E’和F-F’)和至少一个长轴(例如，垂直于竖直轴B-B’的轴H-H’和G-G’)。至少一个短轴(例如，轴E-E’和F-F’)和至少一个长轴(例如，轴H-H’和G-G’)可以在点O处相交。轴E-E’、FF-F’、H-H’和G-G’在点E、E’、F、F’、H、H’、G和G’处分别与侧壁240相交。
参考图2A，侧壁240和沟道结构18(1)的横截面可以是各向异性的。在点O与侧壁240的横截面上的相应点之间的距离中，第一距离OE、OE’、OF和OF’可以是最小的。在点O与侧壁240的横截面上的相应点之间的距离中，第二距离OH、OH’、OG和OG’可以是最大的。第一距离OE、OE’、OF和OF’短于第二距离OH、OH’、OG和OG’。类似地，沿着相应的短轴E-E’和F-F’的距离EE’和FF’短于沿着相应的长轴G-G’和H-H’的距离GG’和HH’。第二距离中的一个(例如，OH)与第一距离中的一个(例如，OE)之比可以大于1，例如在1.5至2的范围内。在示例中，侧壁240和沟道结构18(1)的横截面关于点O对称。在示例中，侧壁240和沟道结构18(1)的每个横截面是镜像对称的并且具有多个对称轴。侧壁240的多个对称轴(例如轴E-E’、F-F’、H-H’和G-G’)可以与沟道结构18(1)的对称轴相同。因此，第一距离OE、OE’、OF和OF’相同，并且第二距离OH、OH’、OG和OG’相同。
参考图2A-图2B，沟道结构18(1)可以具有栅极电介质结构230。栅极电介质结构230可以包括阻挡层212、电荷捕获层210和隧穿层208。在示例中，例如如图2A所示，阻挡层212、电荷捕获层210和隧穿层208的垂直于竖直方向的横截面具有闭环构造。
阻挡层212可以沿着竖直方向形成。阻挡层212可以沿着沟道孔的侧壁240并在底部沟道触点202之上共形地形成。阻挡层212可以与多个栅极结构312(例如，图2B中的栅极结构312a-312p)和多个绝缘层14直接接触。多个栅极结构312可以分别连接并电耦合到多个栅极线层12。电荷捕获层210可以共形地形成在阻挡层212的内表面241之上，并且隧穿层208可以共形地形成在电荷捕获层210的内表面242之上。
沟道结构18(1)还可以包括沟道层(或开环沟道层)，其具有共形地形成在隧穿层208的内表面243之上的沟道层区段206A-206D。沟道层可以具有开环构造，其中沟道层包括例如通过电介质区段201A-201D分离的沟道层区段206A-206D。图2B示出了沟道层区段206A和206C。沟道层的底部部分可以位于底部沟道触点202之上并与之直接接触。
在一些实施例中，阻挡层212、电荷捕获层210、隧穿层208和沟道层区段206A-206D可以在竖直方向上围绕竖直轴B-B’同心地布置。另外，沟道层区段206A和206C可以分离地布置在长轴G-G’的相对端，并且沟道层区段206B和206D可以分离地布置在长轴H-H’的相对端。
参考图2A-图2B，沟道结构18(1)可以包括沿着例如沟道层区段206A-206D的内表面244设置的沟道电介质结构(也称为沟道隔离结构、电介质结构或隔离结构)204以填充沟道结构18(1)。在示例中，沟道电介质结构204完全填充沟道结构18(1)，如图2A所示。替代地，沟道电介质结构204可以部分填充沟道结构18(1)。沟道电介质结构204可以包括在沟道层区段206A-206D中的相邻的沟道层区段之间的电介质区段201A-201D，使得沟道层区段206A-206D彼此间隔开。电介质区段201A-201D可以沿着隧穿层208的内表面243布置。在图2A所示的示例中，电介质区段201A-201D可以与至少一个短轴(例如，轴E-E’和F-F’)相邻布置。例如，电介质区段201A设置在沟道层区段206A-206B之间并且与轴F-F’相邻，电介质区段201B设置在沟道层区段206B-206C之间并且与轴E-E’相邻，电介质区段201C设置在沟道层区段206C-206D之间并且与轴F-F’相邻，并且电介质区段201D设置在沟道层区段206D和206A之间并且与轴E-E’相邻。
沟道结构18(1)可以包括例如形成在相应沟道层区段206A-206D之上并与之直接接触的顶部沟道触点214A-214D。例如，顶部沟道触点214A可以形成在沟道层区段206A之上，顶部沟道触点214B可以形成在沟道层区段206B之上，顶部沟道触点214C可以形成在沟道层区段206C之上，并且顶部沟道触点214D可以形成在沟道层区段206D之上。顶部沟道触点214A-214D(例如，图2B所示的顶部沟道触点214A和214C)可以位于连接到TSG层12p的栅极结构312p上方，以防止顶部沟道触点214A-214D与栅极结构312p和/或TSG层12p之间的电干扰。
参考图2B，栅极电介质层216可以形成在底部沟道触点202和连接到BSG层12a的栅极结构312a之间。栅极电介质层216可以位于绝缘层14b和14a之间并且围绕底部沟道触点202。
阻挡层212可以包括一种或多种电介质材料，例如SiO2、Al2O3等。阻挡层212可以包括一个或多个子层。电荷捕获层210可以包括一种或多种电介质材料，例如SiN、SiON等。电荷捕获层210可以包括一个或多个子层。在示例中，电荷捕获层210包括诸如SiN/SiON/SiN构造的多子层构造。隧穿层208可以包括一种或多种电介质材料。隧穿层208可以包括一个或多个子层，例如多子层(例如，SiO/SiON/SiO)构造。沟道层可以包括一种或多种导电材料，例如多晶硅(例如，使用炉低压化学气相沉积(CVD)工艺形成的)。沟道电介质结构204可以包括电介质材料，例如SiO2。顶部沟道触点214A-214D和底部沟道触点202可以包括诸如多晶硅的导电材料。
侧壁240的横截面(或沟道孔的横截面)和沟道结构18(1)的横截面可以具有各种轮廓，例如任何合适的各向异性轮廓。各向异性轮廓可以是椭圆形轮廓、三叶形轮廓、四叶形轮廓、星形轮廓等之一。各向异性轮廓可以是对称的或不对称的。如上所述，侧壁240的横截面(或沟道孔的横截面)可以是镜像对称的并且包括多个对称轴(例如，E-E’、F-F’、G-G’和H-H’)。多个对称轴的数量可以大于1，例如针对椭圆形轮廓、三叶形轮廓、四叶形轮廓和星形轮廓，分别为2、3、4和5。
参考图2A，侧壁240的横截面(或沟道孔的横截面)和沟道结构18(1)的横截面具有四叶形轮廓。四个沟道层区段206A-206D在侧壁240的横截面中布置在垂直长轴G-G’和H-H’的相对端处。因此，基于沟道结构18(1)和栅极结构312可以形成四个MC串。可以基于相应沟道层区段206A-206D、栅极电介质结构230和栅极结构312形成四个MC串。例如，基于沟道层区段206A形成第一MC串，基于沟道层区段206B形成第二MC串，基于沟道层区段206C形成第三MC串，并且基于沟道层区段206D形成第四MC串。因此，与具有闭环沟道层和与栅极电介质结构230相同的栅极电介质结构的器件相比，3D半导体器件100的位密度可以变为四倍。
参考图2A，沟道结构18(1)示出了四相划分单元构造(例如，四相划分MC构造)，其中可以基于沟道结构18(1)(例如，沟道层区段206A-206D)形成四个分离的单元(例如，四个分离的MC)。包括分离的沟道层区段206A-206D的沟道层具有划分沟道构造。
沟道电介质结构204可以包括任何合适的电介质材料。沟道电介质结构204中的电介质材料的分布可以是均匀的(例如，如图2A所示)或非均匀的(例如，如下图2C所示)。图2C示出了被称为沟道结构18(2)的沟道结构18的示例。除了沟道电介质结构204之外，图2C中的沟道结构18(2)与图2A中的沟道结构18(1)相同。参考图2C，沟道电介质结构204包括不同的电介质材料，例如至少第一电介质材料和不同于第一电介质材料的第二电介质材料，并且不同的电介质材料(例如，第一电介质材料和第二电介质材料)分布在图2C中的沟道电介质结构204内的不同位置。
参考图2C，沟道电介质结构204可以包括电介质区段203A-203D、电介质区段201A-201D和中央电介质区段234。电介质区段201A-201D可以包括第一电介质材料。形成在相应沟道层区段206A-206D的内表面244之上的电介质区段203A-203D可以包括第二电介质材料。中央电介质区段234可以包括与第一电介质材料或第二电介质材料相同的第三电介质材料。替代地，第三电介质材料可以不同于第一电介质材料和第二电介质材料。在示例中，第一电介质材料、第二电介质材料和第三电介质材料是具有相同或不同密度的氧化物材料(例如，氧化硅)。
图2C所示的电介质区段201A-201D和203A-203D以及中央电介质区段234的形状仅用于说明的目的，并且任何合适的形状和尺寸可以分别用于电介质区段201A-201D、电介质区段203A-203D和中央电介质区段234。
在一些示例中，栅极电介质结构230中的一层或多层可以被分离，并且因此可以具有开环构造。图2D是示出了垂直于竖直轴B-B’的沟道结构18的示例(也称为沟道结构18(3))的横截面的俯视图。沟道结构18(3)可以包括栅极电介质结构238、包括沟道层区段206A-206D的沟道层以及沟道电介质结构224。
与沟道结构18(1)相似，沟道结构18(3)中的栅极电介质结构238包括阻挡层212和电荷捕获层210。沟道结构18(1)和18(3)之间的差异如下所述。在图2D中，栅极电介质结构238包括隧穿层(或不连续隧穿层)，该隧穿层具有带有开环构造的多个隧穿层区段218A-218D。在图2A中，栅极电介质结构230包括闭环隧穿层(或连续隧穿层)208。
在图2D中，除了分隔多个沟道层区段206A-206D之外，沟道电介质结构224中的电介质区段231A-231D还分别分隔多个隧穿层区段218A-218D。图2A中的内表面243被分离成内表面258。电介质区段231A-231D可以沿着电荷捕获层210的内表面242布置。在图2A中，电介质区段201A-201D将多个沟道层区段206A-206D分离，并且不将闭环隧穿层208分离。
参考图2D，可以基于沟道层区段206A、顶部沟道触点214A、阻挡层212、电荷捕获层210和隧穿层区段218A形成第一MC串。可以基于沟道层区段206B、顶部沟道触点214B、阻挡层212、电荷捕获层210和隧穿层区段218B形成第二MC串。可以基于沟道层区段206C、顶部沟道触点214C、阻挡层212、电荷捕获层210和隧穿层区段218C形成第三MC串。可以基于沟道层区段206D、顶部沟道触点214D、阻挡层212、电荷捕获层210和隧穿层区段218D形成第四MC串。通过将开环构造引入具有多个隧穿层区段218A-218D的隧穿层中，可以防止第一、第二、第三和第四MC串中的数据干扰，并且在沟道结构18是沟道结构18(3)的3D半导体器件100中，可以提高器件可靠性。
图2E是示出垂直于竖直轴B-B’的沟道结构18的示例(也称为沟道结构18(4))的横截面的俯视图。沟道结构18(4)可以包括栅极电介质结构238’、包括沟道层区段206A-206D的沟道层以及沟道电介质结构224。
与沟道结构18(3)相似，沟道结构18(4)中的栅极电介质结构238’包括阻挡层212和具有多个隧穿层区段218A-218D的不连续隧穿层。下面描述沟道结构18(3)和18(4)之间的差异。在图2E中，栅极电介质结构238’包括电荷捕获层(或不连续电荷捕获层)，该电荷捕获层具有带有开环构造的多个电荷捕获层区段220A-220D和内表面268。在图2D中，栅极电介质结构238包括闭环电荷捕获层(或连续电荷捕获层)210。
在图2D中，电介质区段231A-231D将多个沟道层区段206A-206D和多个隧穿层区段218A-218D分离。在图2E中，除了将多个沟道层区段206A-206D和多个隧穿层区段218A-218D分离之外，沟道电介质结构224中的电介质区段231A’-231D’还分别将多个电荷捕获层区段220A-220D分离。电介质区段231A’-231D’可以沿着阻挡层212的内表面241布置。
参考图2E，可以基于沟道层区段206A、顶部沟道触点214A、阻挡层212、电荷捕获层区段220A和隧穿层区段218A形成第一MC串。可以基于沟道层区段206B、顶部沟道触点214B、阻挡层212、电荷捕获层区段220B和隧穿层区段218B形成第二MC串。可以基于沟道层区段206C、顶部沟道触点214C、阻挡层212、电荷捕获层区段220C和隧穿层区段218C形成第三MC串。可以基于沟道层区段206D、顶部沟道触点214D、阻挡层212、电荷捕获层区段220D和隧穿层区段218D形成第四MC串。通过将开环构造引入具有多个隧穿层区段218A-218D的隧穿层以及具有多个电荷捕获层区段220A-220D的电荷捕获层中，可以进一步防止在第一、第二、第三和第四MC串中的数据干扰，并且在沟道结构18为沟道结构18(4)的3D半导体器件100中，可以提高器件可靠性。
如上所述，侧壁240的横截面(或沟道孔的横截面)和沟道结构18的横截面(例如，18(1)-(4)中的一个)可以具有各种轮廓，例如椭圆形轮廓、三叶形轮廓、四叶形轮廓、星形轮廓等。
图2F是示出根据本公开的实施例的垂直于竖直轴B-B’的沟道结构18的示例(称为沟道结构18(5))的横截面的俯视图。沟道结构18(5)与沟道结构18(1)相似，除了沟道结构18(5)的横截面具有椭圆形轮廓，因此为了简洁起见而省略了对沟道结构18(5)的详细描述。下面描述沟道结构18(5)和沟道结构18(1)之间的差异。
参考图2F，侧壁240的横截面(或沟道孔的横截面)可以是镜像对称的并且包括两个对称轴，例如侧壁240的横截面的短轴C-C’和长轴D-D’。
两个沟道层区段206A和206C可以布置在两个对称轴中的一个的相对端(例如，长轴D-D’)。沟道电介质结构204的电介质区段233A和233C可以将多个沟道层区段206A和206C分离。包括两个沟道层区段206A和206C的沟道层具有开环构造，并且栅极电介质结构230具有闭环构造。沟道结构18(5)示出了两相划分单元构造(例如，两相划分MC构造)，其中可以基于沟道结构18(5)(沟道层区段206A和206C)形成两个分离的单元(例如，两个分离的MC)。包括分离的沟道层区段206A和206C的沟道层具有划分沟道构造。
相应地，可以基于沟道结构18(5)和栅极结构312形成两个MC串。可以基于相应的沟道层区段206A和206C、栅极电介质结构230和栅极结构312形成两个MC串。例如，第一MC串基于沟道层区段206A形成，并且第二MC串基于沟道层区段206C形成。因此，与具有闭环沟道层和与栅极电介质结构230相同的栅极电介质结构的器件相比，3D半导体器件100的位密度可以加倍。
点C、C’、D和D’是轴C-C’和D-D’与侧壁240的交点。在点O与侧壁240的横截面上的相应点之间的距离中，第一距离OC和OC’可以是最小的。在点O与侧壁240的横截面上的相应点之间的距离中，第二距离OD和OD’可以是最大的。第一距离OC和OC’短于第二距离OD和OD’。同样，沿着短轴C-C’的距离CC’短于沿着长轴D-D’的距离DD’。第二距离中的一个(例如，OD)与第一距离中的一个(例如，OC)之比可以大于1，例如在1.5至2的范围内。在示例中，侧壁240和沟道结构18(5)关于点O对称。因此，第一距离OC和OC’可以相同，而第二距离OD和OD’可以相同。
沟道电介质结构204可以包括任何合适的电介质材料。沟道电介质结构204中的电介质材料的分布可以是均匀的(例如，如图2F所示)或非均匀的(例如，如下图16A所示)。图16A示出了沟道结构18(5)的示例，其中沟道电介质结构204包括不同的电介质材料。
根据本公开的各方面，图2F所示的栅极电介质结构230中的一层或多层可以被分离，并且因此可以具有开环构造。图2G是示出了垂直于竖直轴B-B’的沟道结构18的示例(也称为沟道结构18(6))的横截面的俯视图。沟道结构18(6)可以包括栅极电介质结构238、包括沟道层区段206A和206C的沟道层以及沟道电介质结构225。
与沟道结构18(5)相似，沟道结构18(6)中的栅极电介质结构238包括阻挡层212和电荷捕获层210。下面描述沟道结构18(5)-18(6)之间的差异。在图2G中，栅极电介质结构238包括隧穿层(或不连续隧穿层)，该隧穿层具有带有开环构造的两个隧穿层区段218A和218C。在图2F中，栅极电介质结构230包括闭环隧穿层(或连续隧穿层)208。
在图2G中，除了分离两个沟道层区段206A和206C之外，沟道电介质结构225中的电介质区段232A和232C还分离两个隧穿层区段218A和218C以及两个隧穿层区段218A和218C的内表面258。电介质区段232A和232C可以沿着电荷捕获层210的内表面242布置。在图2F中，电介质区段233A和233C将两个沟道层区段206A和206C分离，并且不将闭环隧穿层208分离。
参考图2G，可以基于沟道层区段206A、顶部沟道触点214A、阻挡层212、电荷捕获层210和隧穿层区段218A形成第一MC串。可以基于沟道层区段206C、顶部沟道触点214C、阻挡层212、电荷捕获层210和隧穿层区段218C形成第二MC串。通过将开环构造引入具有隧穿层区段218A和218C的隧穿层中，可以防止第一和第二MC串中的MC串之间的干扰，并且在其中沟道结构18是沟道结构18(6)的3D半导体器件100中，可以提高器件可靠性。
图2H是示出了垂直于竖直轴B-B’的沟道结构18的示例(也称为沟道结构18(7))的横截面的俯视图。沟道结构18(7)可以包括栅极电介质结构238’、包括沟道层区段206A和206C的沟道层、以及沟道电介质结构226。
与沟道结构18(6)相似，沟道结构18(7)中的栅极电介质结构238’包括阻挡层212和具有隧穿层区段218A和218C的不连续隧穿层。下面描述沟道结构18(6)和18(7)之间的差异。在图2H中，栅极电介质结构238’包括电荷捕获层(或不连续电荷捕获层)，该电荷捕获层具有带有开环构造的两个电荷捕获层区段220A和220C以及内表面268。在图2G中，栅极电介质结构238包括闭环电荷捕获层(或连续电荷捕获层)210。
在图2H中，除了将沟道层区段206A和206C以及隧穿层区段218A和218C分离之外，沟道电介质结构226中的电介质区段232A’和232C’还将电荷捕获层区段220A和220C分离。电介质区段232A’和232C’可以沿着阻挡层212的内表面241布置。
参考图2H，可以基于沟道层区段206A、顶部沟道触点214A、阻挡层212、电荷捕获层区段220A和隧穿层区段218A形成第一MC串。可以基于沟道层区段206C、顶部沟道触点214C、阻挡层212、电荷捕获层区段220C和隧穿层区段218C形成第二MC串。通过将开环构造引入具有隧穿层区段218A和218C的隧穿层以及具有电荷捕获层区段220A和220C的电荷捕获层中，可以进一步防止在第一和第二MC串中的MC串之间的干扰，并且在其中沟道结构18是沟道结构18(7)的3D半导体器件100中，可以提高器件可靠性。
图3-6、图7A-7C、图8A-8C和图9A-9C示出了根据本公开的各方面的制造3D半导体器件(例如，包括沟道结构18的3D半导体器件100)的各步骤的横截面的俯视图。图10示出了根据本公开的实施例的用于制造3D半导体器件100的过程1000的流程图。过程1000可以用于形成包括沟道结构的3D半导体器件，其中沟道结构可以具有任何合适的形状或轮廓，例如椭圆形轮廓、三叶形轮廓、四叶形轮廓、星形轮廓等。
为了说明的目的，图3-6、图7A-7C、图8A-8C和图9A-9C示出了具有四叶形轮廓的示例性沟道结构。图11-14、图15A-15D、图16A-16B和图17A-17B示出了制造包括具有椭圆形轮廓的示例性沟道结构的3D半导体器件的各步骤的横截面的俯视图。为了简洁起见，省略了用于制造具有椭圆形轮廓的3D半导体器件100(例如，图11-14、图15A-15D、图16A-16B和图17A-17B)的详细描述。描述了制造具有四叶形轮廓和椭圆形轮廓的3D半导体器件100之间的差异。
处理1000在S1001处开始并且进行到S1010。参考图3和图10，在S1010处，可以通过图案化工艺在衬底10上的包括多个栅极线层12和多个绝缘层14的堆叠层中沿着竖直方向形成包括侧壁240的沟道孔341。图案化工艺可以包括光刻工艺和蚀刻工艺，其蚀刻交替的栅极线层12和绝缘层14。
通常，沟道孔341可以沿着竖直方向延伸穿过堆叠层。垂直于竖直方向的侧壁240的横截面(也是沟道孔的横截面)可以具有任何合适的各向异性轮廓(例如，图11所示的椭圆形轮廓、三叶形轮廓、四叶形轮廓、星形轮廓等)。侧壁240的横截面可以具有如上所述的多个对称轴(例如，E-E’、F-F’、G-G’和H-H’)。多个对称轴可以在侧壁240的中心点(例如，点O)处相交。在中心点(例如，点O)与沟道孔341的横截面的侧壁240上的相应点之间的距离中，第一距离(例如，OE)最小。第一距离(例如，OE)可以沿着多个对称轴中的第一个(例如，轴E-E’)。第二距离(例如，OH)在所述距离中最大，并且第二距离可以沿着多个对称轴中的第二个(例如，H-H’)。第二距离可以大于第一距离。
在示例中，侧壁240的横截面具有至少一个短轴和至少一个长轴，如上面参考图2A所述。在示例中，至少一个轴包括轴E-E’和F-F’，并且至少一个长轴包括轴G-G’和H-H’。因此，第二距离(例如，OH)与第一距离(例如，OE)之比可以大于1，例如在1.5至2的范围内。距离HH’与距离EE’之比可以大于1，例如在1.5至2的范围内。在示例中，侧壁240的横截面具有四叶形轮廓并且是镜像对称的，具有参考图2A所述的多个对称轴。
参考图10和图11，在S1010处，3D半导体器件100的包括侧壁240的沟道孔341可以具有椭圆形轮廓，该椭圆形轮廓具有长轴D-D’和短轴C-C’。
参考图4和图10，在S1020处，预沟道结构400可以形成在沟道孔341中并且沿着竖直轴B-B’延伸穿过堆叠层。预沟道结构400可以具有围绕竖直轴B-B’同心地布置的栅极电介质结构230和沟道层306。沟道层306可以具有闭环构造。栅极电介质结构230可以包括围绕竖直轴B-B’同心地布置的阻挡层212、电荷捕获层210和隧穿层208，如上所述。
阻挡层212可以沿着沟道孔341的侧壁240共形地形成，其中阻挡层212可以围绕竖直轴B-B’同心地定位并且与多个栅极结构312和多个绝缘层14直接接触。电荷捕获层210可以共形地形成在阻挡层212的内表面241之上。隧穿层208可以共形地形成在电荷捕获层210的内表面242之上。沟道层306可以共形地形成在隧穿层208的内表面243之上。此外，电介质结构304可以形成在沟道层306的内表面248之上。电介质结构304可以完全或部分地填充沟道孔341。各种沉积工艺可以用来形成栅极电介质结构230、沟道层306和电介质结构304。
垂直于竖直轴B-B’的预沟道结构400的横截面可以具有各向异性轮廓。参考图4，预沟道结构400的各向异性轮廓可以与沟道孔341(或侧壁240)的各向异性轮廓相同。在示例中，垂直于竖直轴B-B’的沟道层306的横截面可以具有与沟道孔341(或侧壁240)的各向异性轮廓相同或相似的各向异性轮廓，因为栅极电介质结构230和沟道层306可以通过在侧壁240之上顺序地沉积阻挡层212、电荷捕获层210、隧穿层208和沟道层306而共形地形成。沟道层306的横截面可以是镜像对称的并且包括与侧壁240的横截面的相应对称轴平行的对称轴。沟道层306的横截面可以包括至少一个短轴(例如，轴E-E’(或I-I’)和F-F’(或J-J’))和至少一个长轴(例如，轴G-G’(或K-K’)和H-H’(或L-L’))。轴I-I’、J-J’、K-K’和L-L’分别在点I、I’、J、J’、K、K’、L和L’处与内表面284相交。
当侧壁240和沟道层306的横截面是镜像对称的时，距离EE’和FF’相同，距离II’和JJ’相同，距离GG’和HH’相同，并且距离KK’和LL’相同。此外，距离OI、OI’、OJ和OJ’相同，距离OK、OK’、OL和OL’相同，距离OE、OE’、OF和OF’相同，并且距离OG、OG’、OH和OH’相同。距离OK、OK’、OL和OL’中的一个与距离OI、OI’、OJ和OJ’中的一个的第一比率可以大于1，例如在1.5到2的范围内。在示例中，第一比率等于第二距离(例如，距离OH)与第一距离(例如，距离OE)之比。
参考图10和图12，在S1020处，预沟道结构400可以具有椭圆形轮廓。因此，栅极电介质结构230和沟道层306可以具有椭圆形轮廓。沟道层306的横截面可以包括短轴C-C’和长轴D-D’。轴C-C’和D-D’分别在点Q、Q’、T和T’处与内表面248相交。
参考图5和图10，在S1030处，可以应用诸如干法蚀刻工艺的蚀刻工艺(例如，第一蚀刻工艺)以在电介质结构304中形成孔510。可以控制孔510的尺寸，使得垂直于竖直轴B-B’的孔510的横截面在沟道层306的横截面内。例如，孔510具有圆柱形状，因此孔510的横截面是圆。圆的直径可以小于或等于距离II’和JJ’。替代地，圆的半径可以小于或等于距离OI、OI’、OJ和OJ’。蚀刻掩模可以用于形成孔510，并且蚀刻掩模的尺寸可以与孔510的尺寸基本相同。
参考图10和图13，在S1030处，可以在电介质结构304中形成孔510。类似地，圆的直径可以小于或等于距离QQ’。
在示例中，例如，当圆(或孔510)的直径小于图5中的距离I-I’和JJ’或图13中的距离QQ’时，沟道层306被电介质结构304完全覆盖。因此，孔510通过电介质结构304与沟道层306分离。
可以使用第二蚀刻工艺。参考图5-图6，在S1030处，通过蚀刻工艺将孔510进一步扩大成孔610，在该孔610中，可以去除电介质结构304的围绕沟道层306的第一部分601A-601D或与该第一部分601A-601D相邻的部分。沟道层306的第一部分601A-601D可以分别与电介质区段201A-201D部分地或基本上处于同一位置。因此，沟道层306的第一部分601A-601D可以被孔610暴露或未被孔610覆盖，并且沟道层306的其余部分(或第二部分)可以被其余的电介质结构304覆盖。因此，沟道层306的第二部分通过其余的电介质结构304与孔610分离。沟道层306的各向异性轮廓可以促进沟道层306的第一部分601A-601D的暴露和沟道层306的第二部分的覆盖。在图5-图6所示的示例中，沟道层306的第一部分601A-601D围绕至少一个短轴(例如，短轴E-E’和F-F’)或与该至少一个短轴相邻，并且沟道层306的第二部分围绕长轴G-G’和H-H’或与该长轴相邻。
用于形成孔510的蚀刻掩模可以在第二蚀刻工艺之前被去除，并且用于形成孔610的第二蚀刻工艺可以是没有蚀刻掩模的空白蚀刻工艺。第二蚀刻工艺可以是选择性的，并且因此选择性地蚀刻电介质结构304(例如，氧化硅)，而不蚀刻或最小程度地蚀刻沟道层306(例如，多晶硅)。第二蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、或干法蚀刻工艺和湿法蚀刻工艺的组合。可以控制第二蚀刻工艺的蚀刻条件(例如蚀刻持续时间、温度、蚀刻类型)，使得沟道层306的第一部分601A-601D受到第二蚀刻工艺的影响最小。
类似地，参考图10和图14，在S1030处，可以通过第二蚀刻工艺进一步扩大孔510以形成孔610，在该孔610中可以去除电介质结构304的围绕沟道层306的第一部分601A和601C或与该第一部分601A和601C相邻的部分。可以控制第二蚀刻工艺的蚀刻条件，使得沟道层306的第一部分601A和601C受第二蚀刻工艺的影响最小。
参考图10，在S1040处，可以基于沟道层306的第一部分601A-601D将沟道层306分割或分离成沟道层区段206A-206D。在示例中，参考图6和图7A，通过使用蚀刻工艺去除沟道层306的与第一部分601A-601D处于同一位置的第三部分，可以将沟道层306分割成沟道层区段206A-206D。因此，沟道层306的内表面248成为沟道层区段206A-206D的内表面244。在示例中，沟道层306的第三部分包括沟道层306的第一部分601A-601D。在示例中，沟道层306的第三部分包括在沟道层306的第一部分601A-601D中。因此，闭环沟道层306变为包括沟道层区段206A-206D的开环沟道层。通过控制蚀刻条件，例如蚀刻持续时间，可以去除沟道层306的第三部分，并且沟道层306的其余部分(或第四部分)可以保留并成为沟道层区段206A-206D。因此，可以将闭环沟道层306蚀刻成包括沟道层区段206A-206D的开环沟道层中。孔610可以包括与沟道层的去除的第三部分相对应的空隙。在示例中，孔610因此沿着至少一个短轴(例如，短轴E-E’和F-F’)扩大，并且隧穿层208的内表面243的部分可以被暴露。
在示例中，隧穿层208受图7A中的蚀刻工艺的影响最小并且保持闭环构造。在示例中，参考图8A，通过蚀刻工艺进一步蚀刻隧穿层208以具有开环构造，以形成具有内表面258的隧穿层区段218A-D。隧穿层区段218A-D可以对应于相应沟道层区段206A-D。在示例中，参考图9A，通过蚀刻工艺将图6中的隧穿层208进一步蚀刻为具有开环构造，以形成隧穿层区段218A-D。此外，通过蚀刻工艺将电荷捕获层210进一步蚀刻为具有开环构造，以形成电荷捕获层区段220A-D，其中栅极电介质结构238’包括具有内表面258的隧穿层区段218A-D、具有内表面268的电荷捕获层区段220A-D、以及阻挡层212。电荷捕获层区段220A-D可以对应于相应隧穿层区段218A-D。
上面的描述可以适用于针对椭圆形轮廓的图15A、图16A和图17A。参考图15A、图16A和图17A，可以通过使用蚀刻工艺去除沟道层306的与第一部分601A和601C处于同一位置的第三部分来将沟道层306分割成沟道层区段206A和206C。
在示例中，参考图15A，隧穿层208受蚀刻工艺影响最小并且保持闭环构造。
在示例中，参考图16A，通过蚀刻工艺将隧穿层208进一步蚀刻为具有开环构造，以形成隧穿层区段218A和218C，从而形成栅极电介质结构238。
在示例中，参考图17A，通过蚀刻工艺将图14中的隧穿层208进一步蚀刻为具有开环构造，以形成隧穿层区段218A和218C。通过蚀刻工艺将电荷捕获层210进一步蚀刻为具有开环构造，以形成电荷捕获层区段220A和220C，其中栅极电介质结构238’包括隧穿层区段218A和218C、电荷捕获层区段220A和220C、以及阻挡层212。
参考图2A、图7A和图10，在S1050处，可以沉积电介质材料以填充图7A中的孔610。沉积工艺可以类似于用于形成电介质结构304的沉积工艺。沉积在空隙中的电介质材料可以设置在沟道层区段206A-206D中的相邻的沟道层区段之间。
在示例中，在S1050处沉积的电介质材料可以由与电介质结构304的材料相同的材料(例如氧化硅)制成。因此，可以由在S1050处沉积的电介质材料和其余的电介质结构304形成沟道电介质结构204，并且可以形成沟道结构18(1)。
在示例中，在S1050处沉积的电介质材料可以与电介质结构304的电介质材料不同。可以由在S1050处沉积的电介质材料(例如，第一电介质材料)以及其余的电介质结构304(例如，第二电介质材料)形成沟道电介质结构204，并且可以形成沟道结构18(2)。
类似地，参考图8A和图10，在S1050处，可以沉积电介质材料以填充图8A中的孔610。填充孔610的电介质材料可以与在电介质区段304中使用的材料相同或不同。在示例中，电介质材料与在电介质区段304中使用的材料相同，并且因此可以形成图2D中的沟道结构18(3)，其中电介质区段224包括电介质区段304和填充孔610的电介质材料。
类似地，参考图9A和图10，在S1050处，可以沉积电介质材料以填充图9A中的孔610。填充孔610的电介质材料可以与在电介质区段304中使用的材料相同或不同。在示例中，电介质材料与在电介质区段304中使用的材料相同，并且因此可以形成图2E中的沟道结构18(4)，其中电介质区段224包括电介质区段304和填充孔610的电介质材料。
类似地，对于椭圆形轮廓，参考图10、图15A和图15B，在S1050处，可以沉积电介质材料以填充图15A中的孔610并形成图15B中的电介质区段404A，并且因此可以形成图15B中的沟道结构400。电介质区段404A和电介质结构304中的电介质材料可以是不同的(例如，如图15B所示)或相同的(例如，如图2F中的电介质结构204所示，其中电介质结构204包括电介质结构304和电介质区段404A)。
图15B示出了沟道结构的示例，其中沟道电介质结构204包括不同的电介质材料，例如至少第一电介质材料和与第一电介质材料不同的第二电介质材料，并且不同的电介质材料(例如，第一电介质材料和第二电介质材料)分布在沟道电介质结构204内的不同位置(304和404A)。
类似地，对于椭圆形轮廓，参考图10、图16A和图16B，在S1050处，可以沉积电介质材料以填充孔610并形成图16B中的电介质区段404B，并且因此可以形成图16B中的沟道结构400。电介质区段404B和电介质结构304中的电介质材料可以是不同的(例如，如图16B所示)或相同的(例如，如图2G中的电介质结构204所示)。
类似地，对于椭圆形轮廓，参考图10、图17A和图17B，在S1050处，可以沉积电介质材料以填充孔610并形成图17B中的电介质区段404C，并且因此可以形成图17B中的沟道结构400。电介质区段404C和电介质结构304中的电介质材料可以是不同的(例如，如图17B所示)或相同的(例如，如图2H中的电介质结构204所示)。
如上所述，在S1040处，可以基于沟道层306的第一部分601A-601D(例如，与至少一个短轴(例如，轴E-E’和F-F’)相邻)将沟道层306分割或分离成沟道层区段206A-206D。在以上参考图7A的描述中，蚀刻工艺用于实施S1040。
可以使用不同的工艺来实施S1040。参考图7B，在S1040处，通过利用设置在沟道层区段206A-206D中的相邻的沟道层区段之间的电介质材料或氧化材料(氧化硅)替换沟道层306的第三部分(例如，与至少一个短轴(例如，轴E-E’和F-F’)相邻)的导电材料(例如，多晶硅)，可以将沟道层306分割成沟道层区段206A-206D。氧化材料可以形成电介质区段201A-201D。因此，可以用电介质区段201A-201D替换沟道层306的第三部分。在示例中，诸如多晶硅氧化的氧化工艺用于将沟道层306的第三部分从多晶硅氧化成氧化硅。电介质区段201A-201D中的电介质材料(例如，氧化硅)可以与在电介质结构304中使用的(多种)电介质材料相同或不同，如上面参考图2A和图2C所述。如上所述，可以使用至少两种不同的方法将闭环沟道层306分离成沟道层区段206A-206D。
随后，参考图7C，在S1050处，可以沉积电介质材料以填充孔610A，从而形成电介质区段910，如上所述。在示例中，可以形成沟道结构18(2)，其中电介质区段201A-201D中的电介质材料(例如，第一电介质材料)与沟道电介质结构204中的其他部分(例如，第二电介质材料)不同。参考图2C和图7C，图7C中的电介质区段910对应于图2C中的中央电介质区段234并且图7C中的电介质结构304的其余部分可以包括图2C中的电介质区段203A-203D。电介质区段910、电介质区段201A-D以及电介质结构304的其余部分中的电介质材料可以不同或相同。替代地，可以形成沟道结构18(1)，其中电介质区段201A-201D中的电介质材料与沟道电介质结构204中的其他部分相同。
参考图8B和图9B，可以在例如通过图7B所示的氧化工艺分离沟道层306之后，通过例如氧化工艺进一步分离隧穿层208和/或电荷捕获层210。在如图7B所示用电介质区段201A-201D替换沟道层306的第三部分之后，可以如图8B所示将隧穿层208的与电介质区段201A-201D相邻的部分替换为电介质区段801A-801D。因此，可以通过电介质区段801A-801D将隧穿层208分离成隧穿层区段218A-218D。在示例中，隧穿层208具有SiO/SiON/SiO构造，因此在隧穿层208的部分中的SiON可以被氧化成氧化硅。因此，电介质区段801A-801D包括氧化硅，而隧穿层区段218A-218D包括SiO/SiON/SiO。随后，参考图8C，可以沉积电介质材料以填充图8B中的孔610A，并因此形成电介质区段910，如上面参考图7C所述。因此，为了简洁起见，省略了详细描述。
参考图8B和图9B，电荷捕获层210的与图8B中所示的电介质区段801A-801D相邻的部分可以进一步被电介质区段901A-901D替换。因此，电荷捕获层210可以被电介质区段901A-901D分离成电荷捕获层区段220A-220D。在示例中，电荷捕获层210具有SiN/SiON/SiN构造，因此电荷捕获层210的部分中的SiON和SiN可以被氧化成氧化硅。因此，电介质区段901A-901D包括氧化硅，而电荷捕获层区段220A-220D包括SiN/SiON/SiN。随后，参考图9C，可以沉积电介质材料以填充图9B中的孔610A，并因此形成电介质区段910，如上面参考图7C所述。因此，为了简洁起见，省略了详细描述。
隧穿层208和电荷捕获层210在图9B和图9C中是分离的。替代地，例如，当隧穿层208仅包括氧化物材料时，隧穿层208可以保持在闭环构造中，并且电荷捕获层210可以分离成电荷捕获层区段220A-220D。
对图7B至图7C的步骤S1040和S1050的描述可以适用于图14中所示的椭圆形轮廓。参考图14和图15C，在S1040处，图14中的沟道层306被设置为在图10C中示出。通过利用设置在沟道层区段206A和206C中的相邻的沟道层区段之间的电介质材料或氧化材料(例如，氧化硅)替换沟道层306的第三部分(例如，与轴C-C’相邻)的(多种)导电材料(例如，多晶硅)，可以将图14中的沟道层306分割成沟道层区段206A和206C。氧化材料可以形成电介质区段201A’和201C’。因此，沟道层306的第三部分可以被电介质区段201A’和201C’替换。内表面248然后变成内表面244。在示例中，诸如多晶硅氧化的氧化工艺用于将沟道层306的第三部分从多晶硅氧化成氧化硅。电介质区段201A’和201C’中的电介质材料(例如氧化硅)可以与电介质结构304中使用的电介质材料相同或不同。随后，参考图15D，在S1050处，可以沉积电介质材料以填充孔610，从而形成电介质区段910。电介质区段910、电介质区段201A’和201C’以及电介质结构304的其余部分中的电介质材料可以不同或相同。
对图8B、图8C、图9B和图9C的步骤S1040和S1050的描述可以适用于图15C中所示的椭圆形轮廓。参考图16C和图17C，例如，在通过例如图15C所示的氧化工艺分离沟道层306之后，可以通过例如氧化工艺进一步分离隧穿层208和/或电荷捕获层210。在如图15C所示用电介质区段201A’和201C’替换沟道层306的第三部分之后，可以如图16C所示将隧穿层208的与电介质区段201A’和201C’相邻的部分替换为电介质区段1501A和1501C。因此，可以通过电介质区段1501A和1501C将隧穿层208分离成隧穿层区段218A和218C。在示例中，隧穿层208具有SiO/SiON/SiO构造，因此在隧穿层208的部分中的SiON可以被氧化成氧化硅。因此，电介质区段1501A和1501C包括氧化硅，而隧穿层区段218A和218C包括SiO/SiON/SiO。随后，参考图16D，可以沉积电介质材料以填充图16C中的孔610，并因此形成电介质区段910，如上文参考图15D所述。因此，为了简洁起见，省略了详细描述。
参考图16C和图17C，可以将电荷捕获层210的与图16C中所示的电介质区段1501A和1501C相邻的部分进一步替换为电介质区段1701A和1701C。因此，可以通过电介质区段1701A和1701C将电荷捕获层210分离成电荷捕获层区段220A和220C。在示例中，电荷捕获层210具有SiN/SiON/SiN构造，因此电荷捕获层210的部分中的SiON和SiN可以被氧化成氧化硅。因此，电介质区段1701A和1701C包括氧化硅，而电荷捕获层区段220A和220C包括SiN/SiON/SiN。随后，参考图17D，可以沉积电介质材料以填充图17C中的孔610，并且因此形成电介质区段910，如上文参考图16D所述。因此，为了简洁起见，省略了详细描述。
隧穿层208和电荷捕获层210在图17C和图17D中是分离的。替代地，例如，当隧穿层208仅包括氧化物材料时，隧穿层208可以保持闭环构造，并且可以将电荷捕获层210分离成电荷捕获层区段220A和220C。
过程1000和包括沟道结构18(例如，沟道结构18(1)-18(3))的3D半导体器件100相对于相关半导体器件和用于制造相关半导体器件的相关工艺可以提供优势。相关半导体器件可以包括沟道结构，该沟道结构具有栅极电介质结构和通过沟道孔形成的闭环沟道层，该沟道孔具有同心布置的多个材料层，例如围绕平行于竖直方向的中心轴呈圆形布置的多个材料层。沟道孔可以是圆形的。
当相关半导体器件中的沟道孔的横截面(垂直于竖直方向)的尺寸与3D半导体器件100中的沟道孔的尺寸相同时，3D半导体器件100的位密度可以是相关半导体器件的位密度的N倍(例如，N＝4)，因为开环沟道层被分离成N个(例如4个)沟道层区段(例如206A-206D)。N是大于1的整数。
当相关半导体器件中的栅极线层的数量与3D半导体器件100中的栅极线层12的数量相同并且通过减小相关半导体器件中的沟道孔的尺寸而使相关半导体器件的位密度与3D半导体器件100的位密度相同时，用于蚀刻3D半导体器件100的沟道孔341的蚀刻窗口可以明显大于相关半导体器件的蚀刻窗口。因此，对于3D半导体器件100，可以实现更好的蚀刻均匀性并且可以减轻沟道孔蚀刻中的倾斜问题。
在示例中，可以通过在多个堆叠层(例如，上部堆叠层和下部堆叠层)中组合子沟道孔来形成相关半导体器件中的沟道孔，以在不牺牲蚀刻均匀性的情况下增加位密度。然而，多个堆叠层中的子沟道孔的对准问题可能具有挑战性。例如，可能会发生未对准。基于双重图案化的沟道孔的连接问题可能变得更糟，因此制造具有更高位密度的相关半导体器件可能变得具有挑战性。使用3D半导体器件100可以实现相同的位密度，并且避免了与双重图案化相关联的对准问题和/或连接问题。
在示例中，对于3D半导体器件100(或预沟道结构400)，用于蚀刻相关半导体器件的沟道孔的蚀刻窗口的第一尺寸类似于图5中用于蚀刻孔510的蚀刻窗口的第二尺寸。由于以下原因，与用于相关半导体器件的用于蚀刻沟道孔的蚀刻工艺相比，用于蚀刻孔510的蚀刻工艺可以实现更好的均匀性。用于蚀刻孔510的蚀刻工艺蚀刻电介质结构304中的电介质材料。电介质材料可以沿着竖直方向均匀地分布。在示例中，(多种)电介质材料包括沿着竖直方向均匀分布的一种材料，例如氧化硅。另一方面，用于相关半导体器件的用于蚀刻沟道孔的蚀刻工艺蚀刻具有多种材料的多层，例如氧化硅和氮化硅的交替层。因此，与蚀刻相关半导体器件中的氧化硅和氮化硅的非均匀分布的交替层相比，蚀刻3D半导体器件100中的均匀分布的电介质材料可以实现更好的蚀刻均匀性。
根据本公开的各方面，可以基于划分沟道构造(或包括划分单元或MC的划分单元构造)来提高3D半导体器件100的位密度。可以通过将单个闭环沟道层划分成开环沟道层中的多个分离的沟道层区段来形成划分MC。因此，可以将单个MC串划分成多个MC串。因此，可以避免在相关半导体器件中遇到的问题(例如，蚀刻均匀性、倾斜问题、对准问题、连接问题等)。
过程1000中的步骤可以被适当地修改，并且因此可以被修改、省略和组合。例如，在S1010处，可以在包括多个栅极线层12和多个绝缘层14的堆叠层中形成沟道孔341。替代地，在S1010处，堆叠层包括交替的牺牲栅极线层和绝缘层。例如，在实施S1050之后，可以添加步骤，其中可以将牺牲栅极线层替换为栅极结构312和对应的栅极线层12，以基于沟道层区段206A-206D和栅极结构312形成晶体管串。此外，可以形成顶部沟道触点(例如，图2A、图2C、图2D、图2E、图7C、图8C和图9C中的顶部沟道触点214A-D、图2F、图2G、图2H、图15B、图15D、图16B、图16D、图17B和图17D中的顶部沟道触点214A和214C)。
可以使用任何合适的顺序来实施过程1000中的步骤。可以将过程1000与其他过程流组合以在3D半导体器件100上制造其他合适的半导体部件(未示出)，例如其他类型的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝等。在各种实施例中，过程1000也可以与其他过程流组合以制造其他合适的电路，例如，用于驱动MC的外围电路、用于读取存储在MC中的数据的感测放大器、解码电路等。处理1000的步骤，包括参考图2A-图2D和图3-图10给出的任何描述，仅是示例性的，并且不旨在进行限制。
应当注意，可以在过程1000之前、期间和之后提供附加步骤，并且对于过程1000的附加实施例，可以以不同的顺序替换、消除或执行所描述的一个或多个步骤。例如，可以在形成沟道结构18之后形成阶梯区域中的栅极线触点22、以及阵列区域中的栅极线划分结构20a-20b。此外，可以在3D半导体器件100之上形成各种附加的互连结构(例如，具有导线和/或过孔的金属化层)。这种互连结构可以将3D半导体器件100和其他接触结构和/或有源器件电连接以形成功能电路。也可以形成附加的器件特征，例如钝化层、输入/输出结构等。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实行与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且本领域技术人员可以在本文中做出各种改变、替换和变更，而不脱离本公开的精神和范围。

Claims (19)

1.一种用于形成半导体器件的方法，包括：
穿过所述半导体器件的衬底之上的堆叠层形成沿着垂直于所述衬底的竖直方向延伸的栅极电介质结构、沟道层和电介质结构，所述栅极电介质结构包括在所述竖直方向上连续延伸的阻挡层、电荷捕获层和隧穿层，所述沟道层形成在所述栅极电介质结构的内表面之上并与所述栅极电介质结构接触，所述电介质结构形成在所述沟道层之上；以及
通过所述电介质结构将所述沟道层分离成沟道层区段以形成沟道结构，其中，所述电介质结构包括形成于相邻的所述沟道层区段之间的电介质区段，所述沟道结构包括所述栅极电介质结构和用于相应晶体管串的所述沟道层区段，
其中，将所述沟道层分离成沟道层区段包括：
用蚀刻掩模使用第一蚀刻工艺在所述电介质结构内部形成孔；以及
使用第二蚀刻工艺去除所述电介质结构的与所述沟道层的第一部分相邻的部分，所述沟道层的第二部分通过所述电介质结构与所述孔分离。
2.根据权利要求1所述的方法，其中：
形成所述栅极电介质结构包括沿着所述竖直方向顺序地形成阻挡层、电荷捕获层和隧穿层，所述阻挡层与所述堆叠层接触；
形成所述沟道层包括在所述隧穿层的内表面之上形成所述沟道层；
形成所述电介质结构包括在所述沟道层的内表面之上形成所述电介质结构；
所述堆叠层包括交替的牺牲层和绝缘层；并且
所述方法还包括用栅极线层替换所述牺牲层。
3.根据权利要求2所述的方法，其中，分离所述沟道层还包括：
通过蚀刻工艺去除所述沟道层的所述第一部分，以将所述沟道层分离成所述沟道层区段，所述孔包括与所述沟道层的所去除的第一部分相对应的空隙；以及
沉积电介质材料，沉积在所述空隙中的所述电介质材料设置在所述沟道层区段中的相邻的沟道层区段之间。
4.根据权利要求3所述的方法，其中，去除所述沟道层的所述第一部分还包括通过所述蚀刻工艺去除与所述沟道层的所述第一部分相邻的所述隧穿层的第一部分，以将所述隧穿层分离成隧穿层区段，所述电介质材料沉积在所述隧穿层区段中的相邻的隧穿层区段之间。
5.根据权利要求3所述的方法，其中，去除所述沟道层的所述第一部分还包括：
通过所述蚀刻工艺去除与所述沟道层的所述第一部分相邻的所述隧穿层的第一部分，以将所述隧穿层分离成隧穿层区段；以及
通过所述蚀刻工艺去除与所述隧穿层的所述第一部分相邻的所述电荷捕获层的第一部分，以将所述电荷捕获层分离成电荷捕获层区段，所述电介质材料沉积在所述隧穿层区段中的相邻的隧穿层区段与所述电荷捕获层区段中的相邻的电荷捕获层区段之间。
6.根据权利要求1所述的方法，其中，分离所述沟道层还包括：
将所述沟道层的所述第一部分氧化成氧化材料，以将所述沟道层分离成所述沟道层区段，所述氧化材料设置在所述沟道层区段中的相邻的沟道层区段之间；以及
将电介质材料沉积到所述孔中。
7.根据权利要求6所述的方法，其中
所述栅极电介质结构包括沿着所述竖直方向顺序地形成的阻挡层、电荷捕获层和隧穿层；并且
所述方法还包括氧化所述隧穿层的部分以将所述隧穿层分离成隧穿层区段和/或氧化所述电荷捕获层的部分以将所述电荷捕获层分离成电荷捕获层区段，所述隧穿层区段和所述电荷捕获层区段对应于所述沟道层区段。
8.根据权利要求1所述的方法，其中，
所述沟道结构的垂直于所述竖直方向的横截面具有多个对称轴；并且
第一距离是在所述多个对称轴相交的中心点与所述沟道结构的所述横截面的侧壁上的相应点之间的距离中的最小距离；
第二距离是所述距离中的最大距离；并且
所述第一距离小于所述第二距离。
9.根据权利要求8所述的方法，其中，所述沟道结构的所述横截面具有椭圆形轮廓、三叶形轮廓、四叶形轮廓和星形轮廓之一。
10.根据权利要求8所述的方法，其中，所述多个对称轴的数量大于1。
11.根据权利要求8所述的方法，其中，所述第二距离与所述第一距离之比在1.5至2的范围内。
12.根据权利要求1所述的方法，其中
所述沟道层区段包括四个沟道层区段，所述四个沟道层区段中的每个沟道层区段对应于所述晶体管串中的不同的晶体管串；并且
在所述沟道结构的垂直于所述竖直方向的横截面中，所述四个沟道层区段布置在垂直对称轴的端部。
13.一种半导体器件，所述半导体器件是根据权利要求1-12中任一项所述的方法制备的，所述半导体器件包括：
沟道结构，穿过所述半导体器件的衬底之上的堆叠层，所述沟道结构沿着竖直方向延伸，其中，所述沟道结构的垂直于所述竖直方向的横截面包括物理上分离的沟道层区段和用于形成所述物理上分离的沟道层区段的电介质结构，其中，所述电介质结构包括设置在所述沟道层区段中的相邻的沟道层区段之间的第一电介质材料以及形成在相应沟道层区段的内表面之上的第二电介质材料；以及
所述堆叠层中的围绕所述沟道结构的栅极结构，
其中，所述沟道结构还包括栅极电介质结构，所述栅极电介质结构包括在所述竖直方向上连续的阻挡层、电荷捕获层和隧穿层。
14.根据权利要求13所述的半导体器件，其中，所述栅极电介质结构包括：
在所述竖直方向上延伸的阻挡层，所述阻挡层与所述栅极结构接触；
形成在所述阻挡层的内表面之上的电荷捕获层；以及
形成在所述电荷捕获层的内表面之上的隧穿层，所述沟道层区段布置在所述隧穿层的内表面之上，并且所述第一电介质材料与所述隧穿层接触。
15.根据权利要求14所述的半导体器件，其中，所述第二电介质材料不同于所述第一电介质材料。
16.根据权利要求14所述的半导体器件，其中，所述阻挡层、所述电荷捕获层和所述隧穿层的垂直于所述竖直方向的横截面具有闭环构造。
17.根据权利要求14所述的半导体器件，其中：
所述隧穿层的垂直于所述竖直方向的横截面是不连续的；
所述隧穿层包括与相应沟道层区段相对应的多个隧穿层区段；并且
所述多个隧穿层区段通过所述第一电介质材料彼此间隔开。
18.根据权利要求17所述的半导体器件，其中：
所述电荷捕获层的垂直于所述竖直方向的横截面是不连续的；
所述电荷捕获层包括与相应隧穿层区段相对应的多个电荷捕获层区段；并且
所述多个电荷捕获层区段通过所述第一电介质材料彼此间隔开。
19.根据权利要求13所述的半导体器件，其中，
所述沟道结构的垂直于所述竖直方向的横截面具有多个对称轴；
第一距离是在所述多个对称轴相交的中心点与所述沟道结构的所述横截面的侧壁上的相应点之间的距离中的最小距离；
第二距离是所述距离中的最大距离；并且
所述第一距离小于所述第二距离。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107623006A (zh) * 2016-07-14 2018-01-23 三星电子株式会社 存储器器件
TW202013689A (zh) * 2018-09-20 2020-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置
CN112106200A (zh) * 2020-07-08 2020-12-18 长江存储科技有限责任公司 具有拥有梅花形状的沟道结构的三维存储器件
CN112106199A (zh) * 2020-07-08 2020-12-18 长江存储科技有限责任公司 用于形成具有拥有梅花形状的沟道结构的三维存储器件的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539699B1 (ko) * 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9911748B2 (en) * 2015-09-28 2018-03-06 Sandisk Technologies Llc Epitaxial source region for uniform threshold voltage of vertical transistors in 3D memory devices
KR102606822B1 (ko) * 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10297610B2 (en) * 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US10998331B2 (en) * 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
CN111312718B (zh) * 2018-09-27 2021-02-19 长江存储科技有限责任公司 半导体器件及其制造方法
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10777575B1 (en) * 2019-03-22 2020-09-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned vertical conductive strips having a gate-all-around configuration and method of making the same
TWI701816B (zh) * 2019-04-01 2020-08-11 旺宏電子股份有限公司 用於三維記憶體元件的半導體結構及其製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107623006A (zh) * 2016-07-14 2018-01-23 三星电子株式会社 存储器器件
TW202013689A (zh) * 2018-09-20 2020-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置
CN112106200A (zh) * 2020-07-08 2020-12-18 长江存储科技有限责任公司 具有拥有梅花形状的沟道结构的三维存储器件
CN112106199A (zh) * 2020-07-08 2020-12-18 长江存储科技有限责任公司 用于形成具有拥有梅花形状的沟道结构的三维存储器件的方法

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