TWI761796B - 三維nand記憶體元件及形成其的方法 - Google Patents

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Abstract

本發明提供了一種半導體元件。所述半導體元件包括交替地堆疊在基底上的字元線層和絕緣層的堆疊。所述半導體元件還包括第一介電質溝槽結構。所述第一介電質溝槽結構被放置在所述字元線層中的底部選擇閘(BSG)層中以分隔所述BSG層並且在基底的第一方向上延伸。所述半導體元件還包括第二介電質溝槽結構。所述第二介電質溝槽結構被放置在所述字元線層中的頂部選擇閘(TSG)層中以分隔所述TSG層並且在所述基底的所述第一方向上延伸。所述第二介電質溝槽結構在垂直於所述第一方向的所述基底的第二方向上與所述第一介電質溝槽結構偏離。

Description

三維NAND記憶體元件及形成其的方法
本發明涉及一種三維NAND記憶體元件及形成其的方法，特別是涉及具有第一介電質溝槽結構與第二介電質溝槽結構的三維NAND記憶體元件及其形成方法。
隨著積體電路中的元件的臨界尺寸縮小到常見儲存單元技術的極限，設計人員已經在展望用於儲存單元的堆疊的多個片儲存區以達到更大的儲存容量和達到更低的每比特成本的技術。3D-NAND記憶體元件是一種儲存單元的堆疊的多個片儲存區以達到更大的儲存容量和達到更低的每比特成本的示例性元件。隨著3D NAND技術向更高密度和大容量遷移，特別是從64L向128L架構遷移，垂直於基底的縱向上的字元線層(或者閘控制層)的數量已經在顯著增長。增長的字元線層數量引起3D-NAND記憶體元件的塊大小的急劇增長，這接著可以導致更長的讀和擦除時間、更長的資料傳輸時間和更低的儲存效率。
根據本發明內容的一個方面，提供了一種半導體元件。所述半導體元件包括交替地堆疊在基底上的字元線層和絕緣層的堆疊。所述半導體元件還 包括第一介電質溝槽結構。所述第一介電質溝槽結構被放置在所述字元線層中的底部選擇閘(BSG)層中以將所述BSG層分隔成兩個部分，並且在基底的第一方向上延伸。所述半導體元件進一步包括第二介電質溝槽結構。所述第二介電質溝槽結構被放置在所述字元線層中的頂部選擇閘(TSG)層中以將所述TSG層分隔成兩個部分，並且在所述基底的所述第一方向(例如，長度方向)上延伸。所述第二介電質溝槽結構在垂直於所述第一方向的所述基底的第二方向(例如，寬度方向)上與所述第一介電質溝槽結構偏離。
所述半導體元件可以包括第一縫隙結構和第二縫隙結構。所述第一縫隙結構可以被放置在所述堆疊的第一邊界處，其中，所述第一縫隙結構延伸貫穿所述堆疊，並且沿所述基底的所述第一方向延伸。所述第二縫隙結構可以被放置在所述堆疊的第二邊界處，其中，所述第二縫隙結構延伸貫穿所述堆疊，並且沿所述基底的所述第一方向延伸。
在一些實施例中，所述第一介電質溝槽結構和所述第二介電質溝槽結構可以在所述基底的所述第二方向上被安排在所述第一縫隙結構和所述第二縫隙結構之間。另外，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構可以在所述基底的所述第一方向上平行於彼此地延伸。
所述半導體元件可以包括被形成在所述基底上並且進一步延伸貫穿所述堆疊的多個通道結構，其中，所述通道結構被安排在所述第一縫隙結構和所述第二縫隙結構之間。所述半導體元件可以進一步包括被形成在所述基底上並且進一步延伸貫穿所述堆疊的多個虛擬通道結構，其中，所述虛擬通道結構被安排在所述第一縫隙結構和所述第二縫隙結構之間。
在一些實施例中，所述第一介電質溝槽結構延伸跨越所述虛擬通道結構的第一集合，並且所述第二介電質溝槽結構延伸跨越所述虛擬通道結構的 第二集合。
在一些實施例中，所述TSG層可以是所述字元線層中的最高的字元線層，並且所述BSG層可以是所述字元線層中的最低的字元線層。
在一些實施例中，所述半導體元件可以包括第一區域、第二區域和第三區域。所述第一區域由所述第一縫隙結構和所述第二介電質溝槽結構定義的。所述第二區域由所述第一介電質溝槽結構和所述第二介電質溝槽結構定義。所述第三區域由所述第一介電質溝槽結構和所述第二縫隙結構定義。所述第一區域、所述第二區域和所述第三區域被配置為獨立地操作。
根據本發明內容的另一個方面，提供了一種用於製造半導體元件的方法。在所公開的方法中，在基底上形成多個第一絕緣層和虛擬底部選擇閘(BSG)層。所述虛擬BSG層被安排在所述第一絕緣層之間。隨後形成第一介電質溝槽結構。所述第一介電質溝槽結構貫穿所述虛擬BSG層，並且在所述基底的第一方向(例如，長度方向)上延伸。所述虛擬BSG層被所述第一介電質溝槽結構分隔成兩個部分。然後在所述第一絕緣層上形成多個犧牲字元線層和多個第二絕緣層，其中，所述第二絕緣層和所述犧牲字元線層被交替地安排。進一步地，形成第二介電質溝槽結構，其中，所述第二介電質溝槽結構貫穿所述犧牲字元線層中的犧牲頂部選擇閘(TSG)層以將所述犧牲TSG層分隔成兩個部分，並且在所述基底的所述第一方向上延伸。所述第二介電質溝槽結構在所述基底的第二(或者寬度)方向上與所述第一介電質溝槽結構偏離。
在一些實施例中，在形成所述第二介電質溝槽結構之前，可以在所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層上執行修剪蝕刻過程以在所述基底上形成陣列區和階梯區，其中，所述階梯區被放置在所述陣列區的兩側處。
在一些實施例中，可以在所述陣列區中形成通道結構，其中，所述 通道結構從所述基底開始延伸，並且貫穿所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層地在所述陣列區中延伸。此外，可以將第一縫隙結構形成為被放置在所述陣列區和所述階梯區的第一邊界處，並且可以將第二縫隙結構形成為被放置在所述陣列區和所述階梯區的第二邊界處。所述第一縫隙結構和所述第二縫隙結構延伸貫穿所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層，並且進一步沿所述基底的所述第一方向延伸。隨後，可以用BSG層替換所述虛擬BSG層，並且可以用字元線層替換所述犧牲字元線層。可以在所述階梯區上形成觸點結構，其中，所述觸點結構被連接到所述階梯區中的所述BSG層和所述字元線層。
在所公開的方法中，所述第一介電質溝槽結構和所述第二介電質溝槽結構在所述基底的所述第二方向上被安排在所述第一縫隙結構和所述第二縫隙結構之間。另外，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構在所述基底的所述第一方向上平行於彼此地延伸。
根據本發明內容的又另一個方面，提供了一種半導體元件。所述半導體元件包括被形成在堆疊中的陣列區和階梯區，其中，所述階梯區被放置在所述陣列區的兩側處，並且所述堆疊包括交替地堆疊在基底上的字元線層和絕緣層。所述半導體元件包括第一縫隙結構和第二縫隙結構。所述第一縫隙結構被放置在所述陣列區和所述階梯區的第一邊界處，並且貫穿所述堆疊並且沿所述基底的第一(或者長度)方向延伸。所述第二縫隙結構被放置在所述陣列區和所述階梯區的第二邊界處，並且貫穿所述堆疊並且沿所述基底的所述第一方向延伸。
所述半導體元件進一步具有第一介電質溝槽結構和第二介電質溝槽結構。所述第一介電質溝槽結構被安排在所述第一和第二縫隙結構之間、被放 置在所述字元線層中的底部選擇閘(BSG)層中以將所述BSG層分隔成兩個部分並且在所述基底的所述第一方向上延伸。所述第二介電質溝槽結構被安排在所述第一和第二縫隙結構之間、被放置在所述字元線層中的頂部選擇閘(TSG)層中以將所述TSG層分隔成兩個部分並且在所述基底的所述第一方向上延伸。所述第二介電質溝槽結構在所述基底的第二方向上與所述第一介電質溝槽結構偏離。
在一些實施例中，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構在所述基底的所述第一方向上平行於彼此地延伸。
在一些實施例中，所述半導體元件包括多個通道結構和多個觸點結構。所述通道結構被形成在所述基底上並且進一步延伸貫穿所述堆疊的所述陣列區中的所述字元線層和所述絕緣層。所述觸點結構被形成在所述階梯區上，並且被連接到所述階梯區中的所述字元線層。
所述半導體元件進一步包括多個虛擬通道結構。所述虛擬通道結構被形成在所述基底上並且進一步延伸貫穿所述堆疊的所述陣列區中的所述字元線層和所述絕緣層，其中，所述第一介電質溝槽結構延伸跨越所述虛擬通道結構的第一集合，並且所述第二介電質溝槽結構延伸跨越所述虛擬通道結構的第二集合。
1,2,3,4:邊界
10:基底
100,300A,300B:3D-NAND記憶體元件
100A:陣列區
100B,100C:階梯區
102,104,106,326,327,328:子儲存塊
12a:BSG層
12a-1,12a-2:子BSG層
12p-1,12p-2:子TSG層
12b,12c,12n,12o:虛擬字元線層
12p:TSG層
14a,14b:第一絕緣層
14q,14p,14c:第二絕緣層
16:陣列共源區
18,306,322:通道結構
1100:過程
S1104,S1106,S1108,S1110,S1112,S1114:步驟
202:底部通道觸點
204:通道絕緣層
206:通道層
208:穿隧層
20a,20b:縫隙結構
210:電荷捕獲層
212:阻隔層
214:頂部通道觸點
216:閘介電質層
22:觸點結構
24:介電質層
26:介電質間隙壁
28:觸點
30:導電層
302,314:第一縫隙結構
304,316:第二縫隙結構
308:介電質溝槽結構
32,320:第二介電質溝槽結構
34,318:第一介電質溝槽結構
36,312,324:虛擬通道結構
500:堆疊
X,Y,Z:方向
在結合圖式閱讀時，從以下詳細描述內容中最好地理解本發明內容的方面。應當指出，根據產業中的標準實踐，各種特徵不是按比例繪製的。實際上，為了討論的清楚性，可以增大或者減小各種特徵的尺寸。
圖1A是根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件的橫截面圖。
圖1B是根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件的俯視圖。
圖1C是根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件的三維視圖。
圖2是根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件中的通道結構的橫截面圖。
圖3A是第一3D-NAND記憶體元件的俯視圖。
圖3B是第二3D-NAND記憶體元件的俯視圖。
圖4A、4B、5、6、7A、7B、8A、8B、9A、9B和10是製造根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件的各種中間步驟的橫截面圖和俯視圖。
圖11是用於製造根據本發明內容的示例性實施例的一個示例性3D-NAND記憶體元件的過程的流程圖。
以下公開內容提供用於實現所提供的主題的不同特徵的許多不同的實施例或者示例。下面描述部件和安排的具體的示例以簡化本發明內容。當然，這些僅是示例，而不旨在是限制性的。例如，隨後的描述內容中的在第二特徵之上或者上面形成第一特徵可以包括在其中第一和第二特徵是被形成的可以有直接接觸的特徵的實施例，並且還可以包括在其中可以在第一和第二特徵之間形成額外的特徵以使得第一和第二特徵可以沒有直接接觸的實施例。另外，本發明內容可以在各種示例中重複標號和/或字母。該重複是出於簡單和清楚的目 的的，並且其自身不指示所討論的各種實施例和/或配置之間的關係。
進一步地，為了易於描述，可以在本文中使用空間相對術語(諸如“在……之下”、“在……下面”、“較低”、“在……上面”、“較高”等)以便描述如圖式中說明的一個元素或者特徵與另一個(些)元素或者特徵的關係。除了圖式中描繪的朝向之外，空間相對術語旨在還包括處在使用或者操作中的設備的不同的朝向。裝置可以被另外地定向(被旋轉90度或者被定向在其它的朝向處)，並且同樣可以相應地解釋本文中使用的空間相對描述語。
概念涉及例如3D-NAND記憶體元件的形成，所述3D-NAND記憶體元件具有經劃分的儲存塊結構，並且所述經劃分的儲存塊結構中的每個經劃分的儲存塊結構可以被獨立地操作(例如，程式設計、擦除或者讀)。
一個3D-NAND記憶體元件可以包括多個儲存單元儲存塊(或者儲存塊)。儲存塊中的每個儲存塊可以包括多個縱向NAND儲存單元串。縱向NAND儲存單元串中的每個縱向NAND儲存單元串可以具有沿基底的高度方向(或者Z方向)被順序地並且連續地安排在基底上的一個或多個底部選擇電晶體(BST)、一個或多個虛擬BST、多個儲存單元(MC)、一個或多個虛擬頂部選擇電晶體(TST)以及一個或多個TST。縱向NAND儲存單元串中的每個縱向NAND儲存單元串中的最低的BST的源區被連接到共源極線(CSL)，並且縱向NAND儲存單元串中的每個縱向NAND儲存單元串中的最高的TST的汲區被連接到分別的位元線。在3D-NAND記憶體元件中，同一個儲存塊的縱向NAND儲存單元串可以共用一個或多個頂部選擇閘(TSG)。被共用的一個或多個TSG相應地在操作相關的3D-NAND記憶體元件(諸如對3D-NAND記憶體元件進行程式設計或者讀取)期間同時控制相同的儲存塊中的縱向NAND儲存單元串的TST。
在3D-NAND記憶體元件中，相同的儲存塊的縱向NAND儲存單元串可以共用一個或多個底部選擇閘(BSG)。被共用的一個或多個BSG相應地在操 作3D-NAND記憶體元件(諸如擦除3D-NAND記憶體元件)期間同時控制相同的儲存塊中的縱向NAND儲存單元串的BST。隨著3D-NAND記憶體元件向具有增大的儲存塊大小的更高容量遷移，被共用的一個或多個TSG或者BSG可以導致更長的操作時間、更長的資料傳輸時間和更低的儲存效率。
在相關3D-NAND記憶體元件中，可以透過利用一個或多個介電質溝槽結構將一個或多個被共用的TSG劃分成多個子TSG來將一個儲存塊分隔成多個子儲存塊。可以獨立地操作子儲存塊以使得可以相應地減少操作時間和資料傳輸時間。在第一示例中，可以應用一個介電質溝槽結構以將儲存塊分隔成兩個子儲存塊。然而，這樣的配置可能導致產生低的儲存單元密度。在第二示例中，可以應用兩個介電質溝槽結構以將儲存塊分隔成三個子儲存塊。然而，兩個介電質溝槽結構之間的子儲存塊可能不起作用，這是因為不可以例如在下面圖3B描述的那樣用字元線層替換該子儲存塊中的犧牲字元線層。
在所公開的3D-NAND記憶體元件中，一個儲存塊可以具有被放置在底部選擇閘(BSG)層中的用於將BSG層分隔成兩個部分的第一介電質溝槽結構和被放置在頂部選擇閘(TSG)層中的用於將TSG層分隔成兩個部分的第二介電質溝槽結構。第二介電質溝槽結構是與第一介電質溝槽結構偏離的。所公開的配置透過將儲存塊劃分成三個獨立的並且起作用的子儲存塊而允許儲存塊中的更高的通道結構密度。
圖1A是一個示例性3D-NAND記憶體元件100的橫截面圖，以及圖1B是示例性3D-NAND記憶體元件100的俯視圖，其中，圖1A中的3D-NAND記憶體元件100的橫截面圖是從圖1B中的沿基底的Z方向(或者高度方向)的線A-A’獲得的。圖1B中的虛線指示透視圖。圖1C是示例性3D-NAND記憶體元件100的3D視圖。為了簡單和清楚起見，在圖1A、1B和1C中提供了3D-NAND記憶體元件100的僅一個儲存塊。
如在圖1A中示出的，3D-NAND記憶體元件100可以具有基底10。多個字元線層和多個絕緣層被交替地堆疊在基底10上。在圖1A的示例性實施例中，包括了16個字元線層和17個絕緣層。然而，圖1A僅是一個示例，並且可以基於元件結構包括任意數量的字元線層和絕緣層。在一些實施例中，最低字元線層12a可以充當被連接到BST的閘極的底部選擇閘(BSG)層。在一些實施例中，BSG層12a之上的字元線層中的一個或多個字元線層(諸如字元線層12b-12c)可以是被連接到虛擬儲存單元(虛擬MC)的閘極的虛擬字元線層(或者虛擬BSG層)。BST和虛擬MC一起可以控制陣列共源(ACS)區16與儲存單元之間的資料傳輸。在一些實施例中，最高字元線層12p可以充當被連接到TST的閘極的頂部選擇閘(TSG)層。在一些實施例中，TSG層12p之下的字元線層中的一個或多個字元線層(諸如字元線層12n-12o)可以是被連接到虛擬儲存單元(虛擬MC)的閘極的虛擬字元線層(或者虛擬TSG層)。TST和虛擬MC一起控制位元線(未示出)與儲存單元之間的資料傳輸。
絕緣層被放置在基底10上，並且與字元線層交替地被佈置。透過絕緣層將字元線層與彼此分隔開。另外，透過絕緣層中的最低絕緣層(稱為第一絕緣層14a)將字元線層與基底10分隔開。
在一些實施例中，首先使用犧牲字元線層(例如，SiN)形成圖1A中說明的字元線層。可以移除並且用高K層、黏合層和一個或多個金屬層替換犧牲字元線層。高K層可以是由氧化鋁(Al2O3)和/或氧化鉿(HfO2)和/或氧化鉭(Ta2O5)和/或另一種高K(介電常數)材料製成的。金屬層可以是由例如鎢(W)、鈷(Co)製成的。根據產品規範、設備操作、製造能力等的要求，字元線可以具有從10nm到100nm的範圍中的厚度。在圖1A的實施例中，絕緣層可以是由具有從5nm到50nm的厚度的SiO2製成的。
在一些實施例中，3D-NAND記憶體元件100可以具有陣列區100A和 兩個階梯區100B-100C。階梯區100B-100C可以被放置在陣列區100A的兩側處。字元線層和絕緣層可以延伸到階梯區100B-100C中，具有階梯式剖面或者步梯式剖面。
3D-NAND記憶體元件100可以包括陣列區100A中的多個通道結構18。通道結構18沿基底的Z方向(或者高度方向)被形成在基底10上。如圖1A中示出的，包括了五個通道結構18。然而，圖1A僅是一個示例，並且可以在3D-NAND記憶體元件100中包括任意數量的通道結構18。通道結構18可以延伸貫穿字元線層和絕緣層，並且進一步延伸到基底10中以形成縱向儲存單元串的陣列。縱向儲存單元串中的每個縱向儲存單元串可以包括相對應的通道結構，所述相對應的通道結構被耦合到字元線層以形成一個或多個底部選擇電晶體(BSG)、多個儲存單元(MC)和一個或多個頂部選擇電晶體(TST)。BST、MC和TST被順序地並且連續地安排在基底上。另外，通道結構18中的每個通道結構18可以進一步包括通道層、穿隧層、電荷捕獲層和阻隔層，這在圖3中被進一步詳細地示出。
3D-NAND記憶體元件100可以具有多個縫隙結構。例如，在圖1A中包括兩個縫隙結構20a-20b。在一些實施例中，使用後閘極製造技術來形成3D-NAND記憶體元件100，因此，形成縫隙結構以輔助移除犧牲字元線層和形成真正的閘極。在一些實施例中，縫隙結構可以是由導電材料製成的並且被放置在陣列共源(ACS)區16上以充當觸點，其中，ACS區被形成在基底10上以充當共源極。在一些實施例中，縫隙結構可以是由介電質材料製成的以充當分隔結構。在圖1A的示例性實施例中，縫隙結構20a-20b被放置在陣列區100A的兩個相對的邊界處，並且被連接到ACS區16。
在一些實施例中，縫隙結構20a-20b可以延伸貫穿字元線層和絕緣層，並且進一步沿基底10的第一方向(也被稱為長度方向或者X方向)延伸。在 一些實施例中，縫隙結構20a-20b可以具有介電質間隙壁26、導電層30和觸點28。介電質間隙壁26沿縫隙高度的側壁被形成，並且與字元線層和絕緣層有直接接觸。沿介電質間隙壁26並且在ACS區16上形成導電層30。沿介電質間隙壁26並且在導電層30上形成觸點28。在圖1A的實施例中，介電質間隙壁26是由SiO2製成的，導電層30是由多晶矽製成的，並且觸點28是由鎢製成的。
3D-NAND記憶體元件100可以具有多個觸點結構22。觸點結構22被形成在介電質層24中，並且被放置在字元線層上以連接到字元線層。為了簡單和清楚起見，在階梯區100B和100C中的每個階梯區中說明了僅三個觸點結構22。觸點結構22可以進一步被耦合到閘電壓。可以透過字元線層對BST、MC和TST的閘極施加閘電壓以相對應地操作BST、MC和TST。
3D-NAND記憶體元件100可以具有在基底10的第一方向上延伸的第一介電質溝槽結構34。在一些實施例中，第一介電質溝槽結構34可以被放置在BSG層12a中以將BSG層12a分隔成兩個部分(或者子BSG層)12a-1和12a-2。在一些實施例中，根據元件設計，第一介電質溝槽結構34可以進一步延伸貫穿一個或多個虛擬字元線層(諸如12b-12c)以將虛擬字元線層分隔成兩個部分(或者子虛擬字元線層)。在圖1A的示例性實施例中，第一介電質溝槽結構34僅被放置在BSG層12a中以將BSG層12a分隔成兩個子BSG層12a-1和12a-2。
仍然參考圖1A，第二介電質溝槽結構32被放置在頂部選擇閘(TSG)層12p和虛擬字元線層12n-12o中以將TSG層12p和虛擬字元線層12n-12o分隔成兩個部分。例如，在引入第二介電質溝槽結構32時，TSG層12p變成部分12p-1和12p-2。第二介電質溝槽結構32在基底10的第一方向上延伸。相應地，TSG層12p和虛擬字元線層12n-12o沿基底的第一方向被劃分成兩個子TSG層和兩個子虛擬字元線層。應當指出，圖1A僅是一個示例，並且第二介電質溝槽結構32可以在3D-NAND記憶體元件100的頂部分隔任意數量的字元線層。
第一介電質溝槽結構34在垂直於第一方向的基底10的第二方向(也被稱為寬度方向或者Y方向)上與第二介電質溝槽結構32偏離。還透過一個或多個字元線層和絕緣層沿基底10的Z方向(或者高度方向)將第一介電質溝槽結構34與第二介電質溝槽結構32分隔開。
在一些實施例中，第一和第二介電質溝槽結構34和32可以具有從50nm到150nm的臨界尺寸(CD)。在一些實施例中，第一和第二介電質溝槽結構34和32可以是空的結構。在一些實施例中，可以用SiN、SiO2、SiON、SiOCN、SiCN或者其它合適的介電質材料填充第一和第二介電質溝槽結構34和32。在一些實施例中，第一和第二介電質溝槽結構34和32可以以10nm到100nm之間的深度沿基底10的第一方向延伸。在一些實施例中，第一介電質溝槽結構34和第二介電質溝槽結構32在基底10的第二方向上被安排在縫隙結構20a-20b之間。在一些實施例中，第一介電質溝槽結構34、第二介電質溝槽結構32和縫隙結構20a-20b在基底10的第一方向上平行於彼此地延伸。
透過在3D-NAND記憶體元件100中引入第一和第二介電質溝槽結構34和32，BSG層和TSG層可以被分隔成多個子BSG層和子TSG層。子BSG層和子TSG層可以將3D-NAND記憶體元件100劃分成多個子儲存塊。子儲存塊中的每個子儲存塊可以具有分別的子BSG層和分別的子TSG層。相應地，可以透過控制分別的子BSG層和分別的子TSG層獨立地操作子儲存塊中的每個子儲存塊。相對應地，3D-NAND記憶體元件100可以精確地控制期望的子儲存塊(或者子陣列區)以便有效地減少程式設計時間、讀時間、擦除時間和資料傳輸時間，並且大大提升資料儲存效率。
圖1B是根據本發明內容的一些實施例的3D-NAND記憶體元件100的俯視圖。如圖1B中示出的，3D-NAND記憶體元件100可以具有四個邊界1-4。兩個縫隙結構20a-20b分別被放置在第一邊界1和第二邊界2處，並且進一步沿基底 10的第一方向(或者長度方向)延伸。縫隙結構20a被安排在陣列區100A和階梯區100B-100C的第一邊界(或者頂部邊界)處。縫隙結構20b被安排在陣列區100A和階梯區100B-100C的第二邊界(或者底部邊界)處。根據一些實施例，第二邊界是與第一邊界相對的。縫隙結構20a-20b可以充當用於連接3D-NAND記憶體元件100的ACS區16的觸點，並且進一步將3D-NAND記憶體元件100與相鄰的部件隔絕開。
仍然參考圖1B，第一介電質溝槽結構34和第二介電質溝槽結構32在基底10的第二方向上被安排在縫隙結構20a-20b之間。第一介電質溝槽結構34、第二介電質溝槽結構32和縫隙結構20a-20b在基底10的第一方向上平行於彼此地延伸。在一些實施例中，有意地使第一和第二介電質溝槽結構34和32沿基底10的第二方向(寬度方向)與彼此偏離。
可以透過在第一和第二介電質溝槽結構34和32之間引入未對準的剖面來獲得若干好處。首先，第一介電質溝槽結構34和第二介電質溝槽結構32可以將3D-NAND記憶體元件100劃分成三個子儲存塊102、104和106。可以透過在子BSG層12a-1和12a-2以及子TSG層12p-1和12p-2上施加合適的控制電壓獨立地操作三個子儲存塊102、104和106。在一個示例中，為了對子儲存塊102進行程式設計，可以對子TSG層12p-1施加Vcc電壓(諸如1.0伏)，以及可以對子BSG層12a-1施加零電壓。在另一個示例中，為了擦除子儲存塊104，子TSG層12p-2可以是處在上浮階段的，並且可以將子BSG層12a-1從地階段(例如，零伏)切換到上浮階段。
第二，第一和第二介電質溝槽結構34和32之間的未對準的剖面允許用字元線層替換每個子儲存塊中的犧牲字元線層。在將犧牲字元線層替換成字元線層期間，濕式蝕刻化學品可以從縫隙結構被引入，並且流向第一和第二介電質溝槽結構34和32。濕式蝕刻化學物在犧牲字元線層和絕緣層之間具有良好 的蝕刻選擇性。於是，可以移除犧牲字元線層以形成空的空間，並且絕緣層仍然保留。可以隨後引入沉積過程以填充空的空間以形成字元線層。
3D-NAND記憶體元件100可以進一步包括被形成在基底上並且沿基底的Z方向(或者高度方向)延伸貫穿字元線層和絕緣層的多個虛擬通道結構36。在一些實施例中，僅在階梯區100B和100C中形成虛擬通道結構。在一些實施例中，可以在階梯區100B和100C以及陣列區100A兩者中形成虛擬通道結構36。虛擬通道結構充當用於在犧牲字元線層被移除時支撐階梯區和/或陣列區的支撐部件。在圖1B的實施例中，在陣列區100A中形成虛擬通道結構36。在一些實施例中，虛擬通道結構36可以是與通道結構18一起被形成的，並且具有與通道結構18相似的結構。因此，虛擬結構也可以包括阻隔層、捕獲層、穿隧層和通道層。在一些實施例中，虛擬通道結構36具有與通道結構18不同的結構。例如，虛擬通道結構36是由介電質材料(諸如SiO、SiN或者其它合適的介電質材料)製成的。
如在圖1B中示出的，通道結構18被形成在基底10上，並且進一步延伸貫穿字元線層和絕緣層。通道結構18被安排在縫隙結構20a-20b之間。虛擬通道結構36也被安排在第一縫隙結構和第二縫隙結構之間。在一些實施例中，第一介電質溝槽結構34延伸跨越虛擬通道結構的第一集合，並且第二介電質溝槽結構32延伸跨越虛擬通道結構的第二集合。進一步地，觸點結構22被放置在階梯區100B和100C中的字元線層上。應當理解，圖1B僅是一個示例。3D-NAND記憶體元件100可以包括任意數量的通道結構18、任意數量的觸點結構22和任意數量的虛擬通道結構36。
圖1C是根據本發明內容的示例性實施例的3D-NAND記憶體元件100的三維視圖。如在圖2中示出的，字元線層和絕緣層被交替地堆疊在基底10上。第二介電質溝槽結構32被放置在字元線層中的頂部選擇閘(TSG)層12p和虛擬 字元線層12n-12o中以將TSG層12p和虛擬字元線層12n-12o分隔成兩個部分。第二介電質溝槽結構32進一步在基底10的第一方向(或者X方向)上延伸。第一介電質溝槽結構34被放置在字元線層中的底部選擇閘(BSG)層12a中以將BSG層12a分隔成兩個部分，並且在基底10的第一方向上延伸。第一介電質溝槽結構34在基底10的第二方向(或者Y方向)上與第二介電質溝槽結構32偏離。
圖2是3D-NAND記憶體元件100中的通道結構18的橫截面圖。如在圖2中示出的，通道結構18可以具有圓柱形狀，該圓柱形狀具有側壁和底部區域。當然，其它的形狀是可能的。通道結構18沿垂直於基底10的Z方向被形成，並且經由被放置在通道結構的底部區域處的底部通道觸點202與基底10電耦合在一起。通道結構18進一步包括通道層206、穿隧層208、電荷捕獲層210和阻隔層212。阻隔層212沿通道結構18的側壁並且在底部通道觸點202上被形成。阻隔層212與字元線和絕緣層有直接接觸。電荷捕獲層210沿阻隔層212並且在底部通道觸點202上被形成，並且穿隧層208沿電荷捕獲層210並且在底部通道觸點202上被形成。通道層206具有沿穿隧層208被形成的側部，並且具有延伸貫穿被放置在底部通道觸點202上的穿隧層208、電荷捕獲層210和阻隔層212的底部的T形底部。通道層206的T形底部進一步被放置在底部通道觸點202上，並且與底部通道觸點202有直接接觸。另外，穿隧層208、電荷捕獲層210和阻隔層212可以在通道結構18中形成“L腳”配置。L腳配置可以包括沿通道結構18的側壁被形成的側部和位於底部通道觸點202之上的底部。
通道結構18可以還具有通道絕緣層204，通道絕緣層204沿通道層206被形成以填充通道結構18。通道絕緣層204可以具有延伸貫穿通道層206、穿隧層208、電荷捕獲層210和阻隔層212的底部並且在通道層206上著陸的T形底部。在一些實施例中，通道絕緣層204可以包括被放置在通道絕緣層204的中間位置處的孔洞。通道結構18可以進一步包括沿通道絕緣層204被形成並且與通道層 206有直接接觸的頂部通道觸點214。頂部通道觸點214被放置在TSG層12p之上以防止頂部通道觸點214與TSG層12p之間的任何電氣干擾。在通道結構18中，進一步在BSG層12a與底部通道觸點202之間形成閘介電質層216。閘介電質層216可以被放置在第一絕緣層14b和第一絕緣層14a之間，並且具有環形形狀以圍繞底部通道觸點202。
在圖2的實施例中，阻隔層212是由SiO2製成的。在另一個實施例中，阻隔層212可以包括多個層(諸如SiO2和Al2O3)。在圖2的實施例中，電荷捕獲層210是由SiN製成的。在另一個實施例中，電荷捕獲層210可以包括多層配置(諸如SiN/SiON/SiN多層配置)。在一些實施例中，穿隧層208可以包括多層配置(諸如SiO/SiON/SiO多層配置)。在圖2的實施例中，通道層206是由多晶矽經由爐管低壓化學氣相沉積(CVD)過程製成的。通道絕緣層204可以是由SiO2製成的，並且頂部和底部通道觸點214和202可以是由多晶矽製成的。
如在圖2中示出的，通道結構18可以具有圓柱形狀。然而，本發明內容不限於此，並且通道結構18可以以其它形狀(諸如方柱形、橢圓柱形或者任何其它合適的形狀)被形成。
圖3A是第一相關3D-NAND記憶體元件300A的俯視圖。為了簡單和清楚起見，在圖3A中說明了3D-NAND記憶體元件300A的僅一個儲存塊。如在圖3A中示出的，3D-NAND記憶體元件300A具有被放置在3D-NAND記憶體元件300A的第一邊界處的第一縫隙結構302和被放置在3D-NAND記憶體元件300A的相對的第二邊界處的第二縫隙結構304。第一和第二縫隙結構302和304在3D-NAND記憶體元件300A的長度(或者X)方向上延伸。多個通道結構306被安排在第一和第二縫隙結構302和304之間。多個虛擬通道結構312被安排在第一和第二縫隙結構之間。虛擬通道結構312可以具有與通道結構306相同的結構或者與通道結構306不同的結構。介電質溝槽結構308被放置在3D-NAND記憶體元件 300A中，並且在3D-NAND記憶體元件300A的長度方向上延伸。介電質溝槽結構308將3D-NAND記憶體元件300A的TSG層分隔成兩個子TSG層，這接著將3D-NAND記憶體元件300A劃分成兩個子儲存塊。介電質溝槽結構308進一步延伸跨越虛擬通道結構312的集合。3D-NAND記憶體元件300A的限制在於高儲存塊間隔和低通道結構密度。
圖3B是第二相關3D-NAND記憶體元件300B的俯視圖。為了簡單和清楚起見，在圖3B中說明了3D-NAND記憶體元件300B的僅一個儲存塊。記憶體元件300B具有被放置在3D-NAND記憶體元件300B的第一邊界處的第一縫隙結構314和被放置在3D-NAND記憶體元件300B的第二邊界處的第二縫隙結構316。第一和第二縫隙結構314和316在3D-NAND記憶體元件300B的長度(或者X)方向上延伸。多個通道結構322被安排在第一和第二縫隙結構314和316之間。多個虛擬通道結構324被安排在第一和第二縫隙結構314和316之間。虛擬通道結構324可以具有與通道結構322相同的結構或者與通道結構322不同的結構。第一介電質溝槽結構318和第二介電質溝槽結構320被放置在3D-NAND記憶體元件300B中，並且在3D-NAND記憶體元件300B的長度方向上延伸。第一和第二介電質溝槽結構318和320將3D-NAND記憶體元件300B的TSG層分隔成三個子TSG層，這接著將3D-NAND記憶體元件300B劃分成三個子儲存塊326-328。3D-NAND記憶體元件300B可以具有比3D-NAND記憶體元件300A更大的通道結構密度。然而，在子儲存塊327中被安排在第一和第二介電質溝槽結構318和320之間的犧牲字元線層可能不能夠透過蝕刻過程來移除，因為第一和第二介電質溝槽結構318和320可以阻隔蝕刻化學物以避免蝕刻過程。相應地，子儲存塊327可能不起作用。
圖4A、4B、5、6、7A、7B、8A、8B、9A、9B和10是根據本發明內容的示例性實施例的製造3D-NAND記憶體元件100的各種中間步驟的橫截面圖和俯視圖。
圖4A和4B說明了第一介電質溝槽結構34的形成。圖4A是基底10的橫截面圖，並且圖4B是基底10的俯視圖，其中，圖4A中的橫截面圖是從圖4B中的沿基底10的Z方向(或者高度方向)的線A-A’獲得的。如在圖4A中示出的，一個或多個底部選擇閘(BSG)層和多個第一絕緣層可以被形成並且被交替地放置在基底10上。在圖4A的示例性實施例中，BSG層12a和兩個第一絕緣層14a-14b被形成在基底10上。因此，最低第一絕緣層14a被形成在基底10上，並且BSG層12a被佈置在第一絕緣層14a-14b之間。
BSG層12a可以是由SiN製成的虛擬BSG層。可以在隨後的製造步驟中移除並且用高K層和金屬層替換虛擬BSG層。BSG層12a可以具有從10nm到100nm的範圍中的厚度。第一絕緣層可以包括SiO、SiCN、SiOCN或者其它合適的材料。第一絕緣層14a-14b可以具有從5nm到50nm的厚度。可以應用任何合適的沉積過程來形成BSG層、第一絕緣層，諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、擴散或者其任意組合。
仍然參考圖4A，可以在BSG層12a中形成第一介電質溝槽結構34以將BSG層12a分隔成兩個部分(或者子BSG層)12a-1和12a-2。第一介電質溝槽結構34在基底10的第一方向(也被稱為長度方向或者X方向)上延伸。儘管第一介電質溝槽結構34被說明為是被形成在最低BSG層中的，但在其它實施例中，第一介電質溝槽結構34可以被形成在另一個BSG層中。第一介電質溝槽結構34可以具有從50nm到150nm的CD。第一介電質溝槽結構34可以是由SiCN、SiO2、SiON、SiOCN、SiN或者其它合適的介電質材料製成的。在一些實施例中，第一介電質溝槽結構34可以以10nm到100nm之間的深度延伸到基底10中。為了形成第一介電質溝槽結構34，可以透過微影過程在第一絕緣層14b上形成成像遮罩堆疊。隨後可以引入蝕刻處理以貫穿第一絕緣層、BSG層地進行蝕刻，並且進一步延伸到基底10中以形成溝槽缺口(未示出)。然後可以透過應用CVD、PVD、 ALD、擴散或者其任意組合利用介電質材料(諸如SiO2、SiON、SiOCN、SiN、SiCN或者其它合適的材料)填充溝槽缺口。可以執行表面平坦化過程(諸如化學機械研磨(CMP)過程)以移除第一絕緣層14b上的任何過多的介電質材料。保留在溝槽缺口中的介電質材料變成第一介電質溝槽結構34。在一些實施例中，一旦形成了溝槽缺口，則溝槽缺口可以保持是空的，並且變成第一介電質溝槽結構34。相應地，第一介電質溝槽結構34可以是空的結構。
在圖5中，在第一絕緣層14b上沉積多個字元線層和多個第二絕緣層。字元線層、第二絕緣層、第一絕緣層14a-14b和BSG層12a相應地形成堆疊500。交替地放置字元線層和第二絕緣層以使得透過第二絕緣層將字元線層與彼此間隔開。例如，如在圖5中示出的，字元線層12b被放置在第一絕緣層14b上，並且第二絕緣層14c被放置在字元線層12b上。將最高字元線層12p放置在最高第二絕緣層14q和第二絕緣層14p之間。在一些實施例中，字元線層中的最高字元線層12p可以充當TSG層。在其它實施例中，TSG層可以是不同於最高字元線層12p的字元線層(諸如被放置在字元線層12p之下的字元線層12n或者字元線層12o)。在一些實施例中，字元線層12p充當TSG層，並且字元線層12n-12o可以是虛擬字元線層。在又其它的實施例中，BSG層12a之上的字元線層中的一個或多個字元線層(諸如字元線層12b-12c)可以是虛擬字元線層。
字元線層還可以是犧牲層，這些犧牲層是由SiN製成的，並且具有從10nm到100nm的範圍中的厚度。可以在隨後的製造步驟中移除並且用高K層和金屬層替換犧牲層。第二絕緣層可以具有5nm到50nm之間的厚度，並且包括SiO2、SiCN、SiOCN或者其它合適的材料。可以應用任何合適的沉積過程來形成字元線層和第二絕緣層，諸如CVD、PVD、ALD、擴散或者其任意組合。
在圖6中，在堆疊500中形成兩個階梯區100B和100C。可以透過修剪蝕刻過程來形成對兩個階梯區100B和100C的形成。可以對第二絕緣層、字元線 層、BSG層12a和第一絕緣層14a-14b應用修剪蝕刻過程以形成兩個階梯區100B和100C。一旦形成了階梯區100B和100C，則陣列區100A被放置在階梯區100B和100C之間。
圖7A和7B說明了形成堆疊500中的第二介電質溝槽結構32。圖7A是基底10的橫截面圖，並且圖7B是基底10的俯視圖，其中，圖7A中的橫截面圖是從圖7B中的沿基底10的Z方向(或者高度方向)的線A-A’獲得的。如在圖7A中示出的，可以在字元線層12n-12p中形成第二介電質溝槽結構32。在一些實施例中，字元線層12p可以是3D-NAND記憶體元件100的TSG層，並且字元線層12n-12o可以是兩個虛擬字元線層。第二介電質溝槽結構32在基底10的第一方向上延伸以將TSG層12p和虛擬字元線層12n-12o分隔成兩個部分。例如，可以在圖7A中形成兩個子TSG層12p-1和12p-2。在一些實施例中，第二介電質溝槽結構32可以是在基底10的第二方向(也被稱為寬度方向，或者Y方向)上與第一介電質溝槽結構34偏離的。在一些實施例中，第二介電質溝槽結構32可以具有從50nm到150nm的CD，並且包括SiO2、SiON、SiOCN、SiN、SiCN或者其它合適的介電質材料。在一些實施例中，第二介電質溝槽結構32可以是空的結構。可以基於與上面提到的用於形成第一介電質溝槽結構34的過程類似的過程形成第二介電質溝槽結構32。
應當指出，圖7A和7B僅是示例，第一介電質溝槽結構34可以進一步沿Z方向延伸以便被放置在BSG層12a之上的任意數量的字元線層中。根據元件結構，第二介電質溝槽結構32可以進一步向基底延伸以便被放置在字元線層12n之下的任意數量的字元線層中。
圖8A和8B說明了形成堆疊500中的通道結構18和虛擬通道結構36。圖8A是基底10的橫截面圖，並且圖8B是基底10的俯視圖，其中，圖8A中的橫截面圖是從圖8B中的沿基底10的Z方向(或者高度方向)的線A-A’獲得的。為了形 成通道結構18，首先可以形成多個通道缺口。可以透過用於形成成像遮罩的微影過程和隨後的用於轉移遮罩的圖案的蝕刻過程來形成通道缺口。所形成的通道缺口可以貫穿字元線層、BSG層12a以及第一和第二絕緣層，並且進一步延伸到基底10中。通道缺口中的每個通道缺口可以具有用於暴露基底10的側部和底部。在形成通道缺口時，可以在通道缺口的底部處形成多個底部通道觸點(諸如圖2中說明的底部通道觸點202)。通道缺口中的每個通道缺口可以具有分別的位於底部處的底部觸點。底部通道觸點可以從BSG層12a伸出，並且底部通道觸點中的每個底部通道觸點的頂面可以被放置在BSG層12a和字元線層12b之間。
仍然參考圖8A，一旦形成了底部通道觸點，可以沿通道缺口的側部並且在底部通道觸點之上順序地形成阻隔層、電荷捕獲層和穿隧層。可以應用隨後的非等向性等離子蝕刻來移除被安排在底部通道觸點之上的阻隔層、電荷捕獲層和穿隧層的部分以形成多個互連缺口。每個互連缺口暴露分別的底部通道觸點。通道層可以隨後沿通道缺口的側部被形成，並且進一步延伸貫穿互連缺口以連接底部通道觸點。
一旦形成了通道層，則通道層可以具有沿穿隧層被形成的側部延伸和延伸貫穿被放置在底部通道觸點之上的穿隧層、電荷捕獲層和阻隔層的底部的T形底部。通道層的T形底部與底部通道觸點有直接接觸，這可以在圖2中示出。另外，穿隧層、電荷捕獲層和阻隔層可以在通道缺口中形成L腳配置。L腳配置可以包括沿通道缺口的側壁被形成的側部和位於底部通道觸點之上的底部。
在一些實施例中，一旦形成了通道層，則可以應用隨後的退火過程以釋放晶圓應力並且還減少缺陷(懸空鍵)。在一些情況下，退火過程還用於將通道層變換成多晶的。在一些實施例中，通道結構的形成進一步包括在通道層上形成通道絕緣層以填充通道缺口，以及在通道絕緣層上形成頂部通道觸點以 使得頂部通道觸點與通道層有直接接觸。可以在圖2中說明詳細的通道結構。
圖8B是用於說明通道結構18的形成的俯視圖。如在圖8B中示出的，可以在陣列區100A中形成通道結構18。另外，還可以在陣列區100A中形成多個虛擬通道結構36。在一些實施例中，虛擬通道結構36可以是與通道結構18一起被形成的，並且具有與通道結構18相似的結構。因此，虛擬結構也可以包括阻隔層、捕獲層、穿隧層和通道層。在一些實施例中，虛擬通道結構36具有與通道結構18不同的結構。例如，虛擬通道結構36是由介電質材料(諸如SiO、SiN或者我們合適的介電質材料)製成的。在一些實施例中，第二介電質溝槽結構32可以延伸跨越虛擬通道結構的第一集合，並且第一介電質溝槽結構34可以延伸跨越虛擬通道結構的第二集合。在一些實施例中，可以遠離第一和第二介電質溝槽結構34和32地放置虛擬通道結構36。在一些實施例中，可以進一步在階梯區100B和100C中形成虛擬通道結構36。在圖8B的實施例中，通道結構18和虛擬通道結構36可以沿基底的第二方向(例如，Y方向)被佈置到14行中，其中，虛擬通道結構36可以被放置在第5和10行中。進一步地，四行(例如，第6-9行)通道結構可以被佈置在第一介電質溝槽結構34和第二介電質溝槽結構32之間。
圖9A和9B說明了形成堆疊500中的縫隙結構20a和20b。圖9A是基底10的橫截面圖，並且圖9B是基底10的俯視圖，其中，圖9A中的橫截面圖是從圖9B中的沿基底10的Z方向(或者高度方向)的線A-A’獲得的。為了形成縫隙結構20a和20b，可以透過微影過程將成像遮罩放置在堆疊500的最高第二絕緣層14q上，並且隨後的蝕刻過程可以將成像遮罩的圖案轉移到堆疊500的字元線層以及第一和第二絕緣層中以形成縫隙缺口(未示出)。堆疊500可以具有四個邊界1-4。縫隙缺口可以被放置在堆疊500的第一邊界1和第二邊界2處。縫隙缺口可以貫穿字元線層、第二絕緣層、第一絕緣層14a-14b和BSG層12a。縫隙缺口可以進一步延伸到基底10中。縫隙缺口中的每個縫隙缺口可以具有延伸到基底10中的側部 和底部。縫隙缺口可以進一步沿基底的第一方向(或者長度方向)延伸，並且被安排得與第一和第二介電質溝槽結構34和32平行。
在形成縫隙缺口之後，隨後的用於完成對縫隙結構的形成的製造步驟(例如，在閘極最先製造流程與閘極最後製造流程之間)可以是不同的。在閘極最先製造流程中，可以隨後應用離子注入以在縫隙缺口中的每個縫隙缺口的底部處形成摻雜區，諸如，摻雜區(也被稱為陣列共源區)16。可以沿縫隙缺口的側部並且在摻雜區之上形成介電質間隙壁(諸如介電質間隙壁26)。可以實現非等向性等離子蝕刻以移除被形成在摻雜區16上的介電質間隙壁26的底部以暴露摻雜區16。導電層(諸如導電層30)可以是沿介電質間隙壁26被沉積的，並且填充縫隙缺口。之後可以透過蝕刻過程使導電層30凹陷，以及可以沿介電質間隙壁26並且在導電層30之上形成觸點(諸如觸點28)。在形成觸點時，完成了具有與圖9A中的縫隙結構20a和20b相同的剖面的縫隙結構。相應地，在堆疊500的第一邊界1和第二邊界2處形成兩個縫隙結構20a和20b。
然而，在閘極最後製造流程中，在形成縫隙缺口時，隨後由透過縫隙缺口被引入的濕式蝕刻化學物移除字元線層和BSG層12a以形成多個空位(或者空的空間)。之後可以應用離子注入以在縫隙缺口中的每個縫隙缺口的底部處形成摻雜區(例如，ACS區16)。在注入步驟之後，經由透過縫隙缺口用高K層加金屬層填充空位改造字元線層和BSG層12a。接下來，可以沿縫隙缺口的側部並且在摻雜區16之上形成介電質間隙壁(諸如介電質間隙壁26)。隨後，可以實現非等向性等離子蝕刻以移除被形成在摻雜區16之上的介電質間隙壁26的底部以暴露摻雜區16。導電層(諸如導電層30)可以是沿介電質間隙壁26被沉積的，並且填充共源缺口。之後可以透過蝕刻過程使導電層30凹陷，以及可以沿介電質間隙壁26並且在導電層30之上形成觸點(諸如觸點28)。在形成觸點時，完成了具有與圖9A中的縫隙結構20a和20b相同的剖面的縫隙結構。
在圖10中，可以在階梯區100B和100C中形成多個觸點結構22。在一些實施例中，在形成觸點結構22之前，可以在基底10上形成介電質層24。介電質層24可以進一步覆蓋階梯區100B和100C。可以應用成像過程以在介電質層24中形成多個觸點缺口。觸點缺口可以在第一和第二絕緣層上著陸，並且進一步延伸貫穿第一和第二絕緣層以暴露字元線層和BSG層12a。隨後可以應用沉積過程以將導電材料沉積到觸點缺口中，並且可以應用CMP過程以移除介電質層24的頂面上的任何過多的導電材料。在完成CMP過程時，仍然留在觸點缺口中的導電材料變成觸點結構22。在形成觸點結構22之後，形成了圖10中的最後的3D-NAND記憶體元件100(諸如圖1A中說明的3D-NAND記憶體元件100)。
圖11是用於製造根據一些實施例的3D-NAND記憶體元件100的過程1100的流程圖。過程1100在步驟S1104處開始，在該處，可以在基底上形成多個第一絕緣層和虛擬底部選擇閘(BSG)層。虛擬BSG層被安排在第一絕緣層之間。在過程1100的步驟S1106中，可以形成第一介電質溝槽結構。第一介電質溝槽結構貫穿虛擬BSG層，並且在基底的第一方向上延伸以使得虛擬BSG層被第一介電質溝槽結構分隔成兩個部分。在一些實施例中，可以如參考圖4A和4B說明的那樣執行步驟S1104和S1106。
過程1100然後前進到步驟S1108，在該處，在第一絕緣層上形成多個犧牲字元線層和多個第二絕緣層。交替地安排第二絕緣層和犧牲字元線層。在一些實施例中，可以如參考圖5說明的那樣執行步驟S1108。
在步驟S1110中，可以形成第二介電質溝槽結構。第二介電質溝槽結構可以貫穿犧牲字元線層中的犧牲頂部選擇閘(TSG)層以將犧牲TSG層分隔成兩個部分，並且在基底的第一方向上延伸。第二介電質溝槽結構在基底的第二方向上與第一介電質溝槽結構偏離。在一些實施例中，在形成第二介電質溝槽結構之前，可以對第一絕緣層、虛擬BSG層、第二絕緣層和犧牲字元線層應用 修剪蝕刻過程以形成陣列區和階梯區。在一些實施例中，可以如參考圖6、7A和7B說明的那樣執行步驟S1110。
過程1100前進到步驟S1112，在該處，可以形成通道結構、虛擬通道結構和縫隙結構。在一些實施例中，在形成縫隙結構之前，可以分別用BSG層和字元線層替換虛擬BSG層和犧牲字元線層。在一些實施例中，可以如參考圖8A、8B、9A、9B和10說明的那樣執行步驟S1112。
應當指出，可以在過程1100之前、期間和之後提供額外的步驟，並且，對於過程1100的額外的實施例，可以替換、排除或者按照不同的次序執行所描述的步驟中的一些步驟。在一個示例中，可以在形成第二介電質溝槽結構之後形成階梯區。在另一個示例中，可以在形成階梯區之前形成通道結構。在一些實施例中，可以在階梯區中形成虛擬通道結構。
在過程1100的隨後的過程步驟中，可以在3D-NAND記憶體元件100上形成各種額外的互連結構(例如，具有導線和/或過孔的金屬化層)。這樣的互連結構將3D-NAND記憶體元件100與其它的觸點結構和/或主動元件電氣連接在一起以形成功能電路。還可以形成額外的元件特徵(諸如鈍化層、輸入/輸出結構等)。
本文中描述的各種實施例提供優於相關記憶體元件的若干優點。例如，相關記憶體元件或者具有較低儲存單元密度，或者具有不起作用的子儲存塊。在所公開的3D-NAND記憶體元件中，儲存單元的儲存塊可以具有被放置在底部選擇閘(BSG)層中的用於將BSG層分隔成兩個部分的第一介電質溝槽結構和被放置在頂部選擇閘(TSG)層中的用於將TSG層分隔成兩個部分的第二介電質溝槽結構。第二介電質溝槽結構是與第一介電質溝槽結構偏離的。所公開的配置透過將儲存塊劃分成三個獨立的並且起作用的子儲存塊而允許儲存塊中的更高的通道結構密度。
前述內容概述了若干實施例的特徵以使得本領域的技術人員可以更好地理解本發明內容的方面。本領域的技術人員應當認識到，他們可以容易地將本發明內容用作設計或者修改其它的用於實現與本文中介紹的實施例相同的目的和/或達到與本文中介紹的實施例相同的優點的過程和結構的基礎。本領域的技術人員還應當認識到，這樣的等價構造不脫離本發明內容的精神和範圍，並且他們可以在本文中作出各種變更、替換和改變，而不脫離本發明內容的精神和範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
100:3D-NAND記憶體元件
100A:陣列區
100B,100C:階梯區
12a:BSG層
12a-1,12a-2:子BSG層
12p-1,12p-2:子TSG層
12b,12c,12n,12o:虛擬字元線層
12p:TSG層
14a:第一絕緣層
14q:第二絕緣層
16:陣列共源區
18:通道結構
20a,20b:縫隙結構
22:觸點結構
24:介電質層
26:介電質間隙壁
28:觸點
30:導電層
32:第二介電質溝槽結構
34:第一介電質溝槽結構
X,Y,Z:方向

Claims (16)

  1. 一種半導體元件，包括：交替地堆疊在基底上的字元線層和絕緣層的堆疊；被放置在所述字元線層中的底部選擇閘(BSG)層中以分隔所述BSG層並且在所述基底的第一方向上延伸的第一介電質溝槽結構；被放置在所述字元線層中的頂部選擇閘(TSG)層中以分隔所述TSG層並且在所述基底的所述第一方向上延伸的第二介電質溝槽結構，所述第二介電質溝槽結構在垂直於所述第一方向的所述基底的第二方向上與所述第一介電質溝槽結構偏離；以及被放置在所述堆疊的第一縫隙結構和第二縫隙結構，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構在所述基底的所述第一方向上平行於彼此地延伸，所述第一縫隙結構鄰近於所述第二介電質溝槽結構，所述第二縫隙結構鄰近於所述第一介電質溝槽結構；其中，在所述半導體元件的一俯視方向上，所述半導體元件的一第一子儲存塊位於所述第一縫隙結構和所述第二介電質溝槽結構之間，所述半導體元件的一第二子儲存塊位於所述第一介電質溝槽結構和所述第二介電質溝槽結構之間，所述半導體元件的一第三子儲存塊位於所述第一介電質溝槽結構和所述第二縫隙結構之間，其中所述第一子儲存塊、所述第二子儲存塊和所述第三子儲存塊被配置為獨立地操作。
  2. 根據請求項1所述的半導體元件，其中所述第一縫隙結構被放置在所述堆疊的第一邊界處，所述第一縫隙結構延伸貫穿所述堆疊並且沿所述基底的所述第一方向延伸，所述第二縫隙結構被放置在所述堆疊的第二邊 界處，所述第二縫隙結構延伸貫穿所述堆疊並且沿所述基底的所述第一方向延伸。
  3. 根據請求項2所述的半導體元件，其中，所述第一介電質溝槽結構和所述第二介電質溝槽結構在所述基底的所述第二方向上被安排在所述第一縫隙結構和所述第二縫隙結構之間。
  4. 根據請求項3所述的半導體元件，還包括：被形成在所述基底上並且還延伸貫穿所述堆疊的多個通道結構，所述通道結構被安排在所述第一縫隙結構和所述第二縫隙結構之間。
  5. 根據請求項4所述的半導體元件，還包括：被形成在所述基底上並且還延伸貫穿所述堆疊的多個虛擬通道結構，所述虛擬通道結構被安排在所述第一縫隙結構和所述第二縫隙結構之間。
  6. 根據請求項5所述的半導體元件，其中，所述第一介電質溝槽結構延伸跨越所述虛擬通道結構的第一集合，並且所述第二介電質溝槽結構延伸跨越所述虛擬通道結構的第二集合。
  7. 根據請求項6所述的半導體元件，其中，所述TSG層是所述字元線層中的最高的字元線層。
  8. 根據請求項7所述的半導體元件，其中，所述BSG層是所述字元線層中的最低的字元線層。
  9. 根據請求項8所述的半導體元件，其中，所述通道結構和所述虛擬通道結構沿所述基底的所述第二方向被佈置在14行中。
  10. 一種用於製造半導體元件的方法，包括：在基底上形成多個第一絕緣層和虛擬底部選擇閘(BSG)層，所述虛擬BSG層被安排在所述第一絕緣層之間；形成貫穿所述虛擬BSG層並且在所述基底的第一方向上延伸的第一介電質溝槽結構，所述虛擬BSG層被所述第一介電質溝槽結構分隔；在所述第一絕緣層上形成多個犧牲字元線層和多個第二絕緣層，所述第二絕緣層和所述犧牲字元線層被交替地安排；在所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層上執行修剪蝕刻過程以在所述基底上形成陣列區和階梯區，所述階梯區被放置在所述陣列區的兩側處；形成被放置在所述陣列區和所述階梯區的第一邊界處的第一縫隙結構和被放置在所述陣列區和所述階梯區的第二邊界處的第二縫隙結構，所述第一縫隙結構和所述第二縫隙結構延伸貫穿所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層，並且還沿所述基底的所述第一方向延伸；以及形成貫穿所述犧牲字元線層中的犧牲頂部選擇閘(TSG)層以分隔所述犧牲TSG層並且在所述基底的所述第一方向上延伸的第二介電質溝槽結構，所述第二介電質溝槽結構在所述基底的第二方向上與所述第一介電質溝槽結構偏離；其中，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫 隙結構和所述第二縫隙結構在所述基底的所述第一方向上平行於彼此地延伸，所述第一縫隙結構鄰近於所述第二介電質溝槽結構，所述第二縫隙結構鄰近於所述第一介電質溝槽結構，在所述半導體元件的一俯視方向上，所述半導體元件的一第一子儲存塊位於所述第一縫隙結構和所述第二介電質溝槽結構之間，所述半導體元件的一第二子儲存塊位於所述第一介電質溝槽結構和所述第二介電質溝槽結構之間，所述半導體元件的一第三子儲存塊位於所述第一介電質溝槽結構和所述第二縫隙結構之間，其中所述第一子儲存塊、所述第二子儲存塊和所述第三子儲存塊被配置為獨立地操作。
  11. 根據請求項10所述的方法，還包括：在所述陣列區中形成通道結構，所述通道結構從所述基底開始延伸，並且延伸貫穿所述第一絕緣層、所述虛擬BSG層、所述犧牲字元線層和所述第二絕緣層；用BSG層替換所述虛擬BSG層，以及用字元線層替換所述犧牲字元線層；以及在所述階梯區上形成觸點結構，所述觸點結構被連接到所述階梯區中的所述BSG層和所述字元線層。
  12. 根據請求項10所述的方法，其中，所述第一介電質溝槽結構和所述第二介電質溝槽結構在所述基底的所述第二方向上被安排在所述第一縫隙結構和所述第二縫隙結構之間。
  13. 根據請求項10所述的方法，其中，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構在所述基 底的所述第一方向上平行於彼此地延伸。
  14. 一種半導體元件，包括：包括交替地堆疊在基底上的字元線層和絕緣層的堆疊；被放置在所述堆疊的第一邊界處的第一縫隙結構，所述第一縫隙結構貫穿所述堆疊並且沿所述基底的第一方向延伸；被放置在所述堆疊的第二邊界處的第二縫隙結構，所述第二縫隙結構貫穿所述堆疊並且沿所述基底的所述第一方向延伸；被安排在所述第一縫隙結構和所述第二縫隙結構之間、被放置在所述字元線層中的底部選擇閘(BSG)層中以分隔所述BSG層，並且在所述基底的所述第一方向上延伸的第一介電質溝槽結構；以及被安排在所述第一縫隙結構和所述第二縫隙結構之間、被放置在所述字元線層中的頂部選擇閘(TSG)層中以分隔所述TSG層並且在所述基底的所述第一方向上延伸的第二介電質溝槽結構，所述第二介電質溝槽結構在所述基底的第二方向上與所述第一介電質溝槽結構偏離；其中，所述第一介電質溝槽結構、所述第二介電質溝槽結構、所述第一縫隙結構和所述第二縫隙結構在所述基底的所述第一方向上平行於彼此地延伸，所述第一縫隙結構鄰近於所述第二介電質溝槽結構，所述第二縫隙結構鄰近於所述第一介電質溝槽結構，在所述半導體元件的一俯視方向上，所述半導體元件的一第一子儲存塊位於所述第一縫隙結構和所述第二介電質溝槽結構之間，所述半導體元件的一第二子儲存塊位於所述第一介電質溝槽結構和所述第二介電質溝槽結構之間，所述半導體元件的一第三子儲存塊位於所述第一介電質溝槽結構和所述第二縫隙結構之間，其中所述第一子儲存塊、所述第二子儲存塊和所述 第三子儲存塊被配置為獨立地操作。
  15. 根據請求項14所述的半導體元件，還包括：被形成在所述基底上並且還延伸貫穿所述堆疊中的所述字元線層和所述絕緣層的多個通道結構；以及被形成在所述基底上並且還延伸貫穿所述堆疊中的所述字元線層和所述絕緣層的多個虛擬通道結構，所述第一介電質溝槽結構延伸跨越所述虛擬通道結構的第一集合，並且所述第二介電質溝槽結構延伸跨越所述虛擬通道結構的第二集合。
  16. 根據請求項15所述的半導體元件，其中，所述通道結構和所述虛擬通道結構沿所述基底的所述第二方向被佈置在14行中。
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