TWI750678B - 半導體記憶體結構及其製造方法 - Google Patents

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Abstract

一種半導體記憶體結構及其製造方法。在一方面，在第一階中的介電層的第一堆疊上形成介電層的中間堆疊。然後，部分或完全蝕刻介電層的中間堆疊並在其上沉積接著墊層。響應於平坦化接著墊層以暴露介電層的中間堆疊的頂面，在經平坦化的接著墊層上方沉積介電層的第二堆疊。通過蝕刻記憶體元件的階梯區中的介電層的第二堆疊、介電層的中間堆疊和介電層的第一堆疊而形成階梯。所述階梯位於中央接著墊的一端附近，其中階梯的台階在中央接著墊的厚度內形成。

Description

半導體記憶體結構及其製造方法
本公開是關於一種半導體記憶體結構及其製造方法。
近年來，半導體記憶體元件的儲存容量一直在增加，並且這種記憶體元件的結構也在不斷變化。對記憶體元件的需求集中在小尺寸和大記憶容量上。為了滿足此需求，已經廣泛地探索了三維(3D)記憶體元件，例如3D NAND快閃記憶體元件，以具有競爭力的成本來實現增加的記憶胞密度。為了製造3D NAND快閃記憶體元件，目前使用先進的字元線構圖，並通過重複的階梯(staircase)蝕刻和硬罩幕修整製程，以為記憶體元件中的字元線接點(contact)產生階梯。
本公開描述了用於製造記憶體元件的方法。記憶體元件 包括周邊區、階梯區和位於記憶體陣列區的第一階中的多個記憶胞。一種製造記憶體元件的方法開始於在記憶體元件的上述區域中的介電層的第一堆疊上形成介電層的中間堆疊。之後，蝕刻介電層的中間堆疊的一個或多個介電層(其上沉積有接著墊層)。接著墊層位於經蝕刻的介電層的中間堆疊上方，並位於記憶體元件的周邊區、階梯區和記憶體陣列區域中。在接下來的步驟中，將沉積的接著墊層平坦化，以暴露介電層的中間堆疊的頂面並形成中央接著墊。所述方法進一步包括在中央接著墊上方形成介電層的第二堆疊，並蝕刻穿過介電層的第二堆疊、介電層的中間堆疊和介電層的第一堆疊，以在記憶體元件的階梯區中形成階梯。如詳細描述中所述，介電層的第一堆疊、介電層的第二堆疊和介電層的中間堆疊包括不同組成的交替介電層。
另外，本公開描述了包括記憶體陣列區、中央接著墊、階梯區和周邊區的記憶體元件。在一個示例性的記憶體元件中，記憶體陣列區包括垂直排列的多個階。所述多個階中的每一個包括多個記憶胞和分別耦接到所述多個記憶胞的多個字元線。中央接著墊位於所述多個階中的兩個相鄰階之間。此外，記憶體元件的階梯區包括鄰近中央接著墊的一端的階梯以及與階梯連接的多個導電柱。具體而言，階梯的一個或多個台階形成在中央接著墊的厚度範圍內。記憶體元件的周邊區包括多個介電層的疊層以及向下穿過所述多個介電層的疊層的通孔接點。
此外，本公開內容描述了包括周邊區以及記憶體體陣列 區的記憶體元件。周邊區包括多個介電層的堆疊。記憶體體陣列區包括垂直排列的多個階。記憶體陣列區包括多個記憶胞以及分別與所述多個記憶胞耦接的多個字元線。記憶體元件更包括階梯區，在其中製造有階梯。階梯包括從記憶體元件的記憶體陣列區延伸的多個字元線的部分。特別地，記憶體元件包括中央接著墊，其位於記憶體陣列區中的階梯之間。在所述架構中，中央接著墊的頂面和底面與記憶體元件的周邊區中的介電層之間的兩個相應的過渡界面(transition interface)共面。
本公開的另一方面的特徵在於，介電層包括一對氧化矽層和氮化矽層、一對氧化矽層和多晶矽層、一對氮化矽層和多晶矽層、一對氧化矽層和鎢層或一組氧化矽層、氮化矽層和多晶矽層。
在某些情況下，記憶體元件的中央接著墊的厚度等於記憶體元件的周邊區中的一個或多個連續的介電層的厚度的總和。
為了說明的目的，以下描述涉及用於3D記憶體元件的階梯和相關的製造方法。本公開可以應用於具有浮置閘極(FG)或電荷捕捉(CT)閘極的3D NAND記憶體元件。此外，3D記憶體元件可具有各種架構，包括在記憶體陣列下的CMOS(CUA)和在記憶體陣列附近的CMOS(CNA)。
一個或多個實施例的細節在附圖和以下描述中闡述。根據說明書、附圖和申請專利範圍，其他方面、特徵和優點將是顯而易見的。
10、100:記憶體元件
12:記憶體控制器
13:列解碼器
14:記憶胞陣列
15:行解碼器
16:暫時儲存器
17:電壓源
101:階梯結構
105:陣列下電路
106:內連線
110:周邊區
115:第一階
116、118、911、912:台階
120:記憶體陣列區
125:第二階
130:交替堆疊層
131、132、811、812、820:介電層
140:通孔接點
145:接觸墊
150:中央接著墊
155:共同源極線
160:控制閘極
161:字元線
170:電極間介電質
171:電荷捕捉層
174:阻擋層
173:穿隧層
175:通道層
180:插塞
210:第一堆疊
220:介電桿
230:胞孔
310:中間堆疊
410:光阻
610:接著墊層
810:第二堆疊
830:硬罩幕層
910:階梯結構
1010:介電材料
1110:記憶胞孔
1210:介電材料
1310:狹縫溝槽
1510:導電狹縫
2000:階梯區
2001:導電柱
T1、T2:厚度
圖1為示例性記憶體元件。
圖2a為示例性半導體記憶體元件上的一部分的示意性截面側視圖。
圖2b為圖2a中的記憶體元件的放大的記憶體陣列區的示意性截面側視圖。
圖3至圖17為繪示出圖1所示的示例性半導體記憶體的示例性製程的示意性截面側視圖。
在各個附圖中，相同的附圖標記和命名指示相同的元件。還應理解，圖中所示的各種示例性實施方式僅是說明性表示，並且不一定按比例繪製。
3D記憶體元件通過垂直堆疊多層記憶體陣列來增加記憶體密度，且不會縮小個別記憶胞的尺寸。在3D記憶體元件中，記憶體陣列的字元線的邊緣通過對多層堆疊重複蝕刻和遮罩修整(resist trimming)以形成階梯來進行處理。階梯提供了3D記憶體元件中的記憶胞和垂直內連線之間的接點，並配置為將記憶胞連接到陣列下方的電路以進行資料讀取、寫入和抹除。
為了位元線電路和記憶胞之間的連接，通過疊層形成垂 直記憶體通道。具體地，蝕刻並填充記憶胞孔以形成記憶體通道。然而，在足夠大量的層的情況下，變得難以蝕刻穿過層堆疊的記憶胞孔。為了解決這個問題，可以在3D記憶體元件中各層的不同階之間提供一個或多個中央接著墊(center landing pad)。這樣的接著墊在蝕刻記憶胞孔期間用作各階之間的蝕刻停止層。不幸的是，在製造3D記憶體元件的過程中，引入多階的記憶體陣列層和中央接著墊會帶來進一步的挑戰。特別地，由於由中央接著墊材料和3D記憶體元件中的其他材料引入的非均勻蝕刻選擇性，難以精確地控制階梯形成。
本公開提出了一種方法和結構，其中可以在蝕刻和修整步驟的單一次序中跨越多階3D記憶體元件製造階梯。具體地，本公開通過在記憶體陣列的層的第一階的頂部上沉積一對或多對介電堆疊層來界定中央接著墊的位置和厚度。沉積的成對的介電堆疊層被圖案化、填充和平坦化。因此，成對的介電堆疊層的蝕刻掉的部分被填充以界定中央接著墊。然後，在平坦化的中央接著墊上製造記憶體陣列的層的第二階，其具有與記憶體陣列的層的第一階相似的記憶胞。
在本公開中，可以通過單區段製程穿過多階來形成階梯。所述單區段製程包括修整和蝕刻在多階記憶體元件的打開的階梯區的多個循環。中央接著墊的位置和厚度可以精確控制，以便中央接著墊嵌入介電堆疊層中並且在單區段階梯製程中不會暴露。即，階梯蝕刻製程僅蝕刻多階記憶體元件的介電堆疊層。因 此，可以在字元線的邊緣處產生均勻的階梯，以在3D記憶體元件中形成接點。
另外，本揭露提供用於產生採用單區段階梯形成的多階記憶體元件的簡化整合流程，這可以降低記憶體元件的成本。
圖1為示例性記憶體元件10。記憶體元件10包括記憶體控制器12和記憶胞陣列14。記憶體控制器12包括用於執行各種操作的硬體和軟體邏輯，這些邏輯包括對記憶胞陣列14進行程式化，例如對記憶胞陣列14進行寫入、讀取或抹除。在一些實施方式中，記憶體控制器12包括一個或多個處理器，以對記憶胞陣列14中的記憶胞進行程式化。例如，記憶體控制器12可以執行操作以對記憶胞陣列14進行程式化。這些操作可以儲存在記憶體控制器12可存取的儲存器中。在一些實施方式中，所述操作可以儲存在快閃記憶體或硬碟處。在一些實施方式中，所述操作可以儲存在暫時儲存器處。在一些實施方式中，所述操作可以儲存在與待程式化的記憶胞不同的記憶胞陣列14的專用部分中。
記憶胞陣列14包括一個或多個記憶塊。在一些實施方式中，每個記憶塊可以包括多個記憶胞串。一個串可以包括多個記憶胞。記憶胞可以是單級(single-level)記憶胞或多級記憶胞。在一些實施方式中，記憶胞陣列14包括非揮發性記憶胞，例如快閃記憶胞。然而，記憶胞陣列14可包括任何類型的3D記憶胞，包括但不限於包括U形串的3D NAND快閃記憶胞和包括非U形串的3D NAND快閃記憶胞。在一些實施方式中，每個記憶塊可以包 括單一串。
記憶體元件10包括列解碼器13和行解碼器15。在一些實施方式中，列解碼器耦接至在記憶胞陣列14中沿第一方向佈置的多個字元線，行解碼器15耦接至在記憶胞陣列14中沿第二方向佈置的多個位元線。在一些其他實施方式中，列解碼器耦接至在記憶胞陣列14中沿第一方向佈置的多個位元線，行解碼器15耦接至在記憶胞陣列14中沿第二方向佈置的多個字元線。
記憶體控制器12可使用列解碼器13或行解碼器15控制對記憶胞陣列14中的一個或多個記憶胞的讀取或程式化操作。在一些實施方式中，記憶體控制器12提供位址到列解碼器13和行解碼器15，以對記憶胞陣列14中的一個或多個特定記憶胞執行讀取或程式化操作。在一些其他實施方式中，可以從外部設備或外部電路向列解碼器13和行解碼器15提供位址，以對記憶胞陣列14中的一個或多個特定記憶胞執行讀取或程式化操作。
在一些實施方式中，記憶體元件10包括電壓源17。記憶體控制器12控制電壓源17以為記憶胞陣列14提供電源。記憶體控制器12可以使用電壓源17提供的電源執行讀取和程式化操作。
在一些實施方式中，記憶體元件10可以進一步包括暫時儲存器16，以儲存用於對記憶胞陣列14中的記憶胞進行程式化的信息。所述信息可以包括不同的電壓準位和時序資料，以定義將不同的電壓準位施加到記憶胞陣列的時間。可以將多種格式用於將不同電壓準位施加到記憶胞陣列的時序資料，例如特定電壓準 位的開始時間和結束時間或特定電壓的開始時間和持續時間。暫時儲存器16可以是任何類型的合適的儲存器。例如，暫時儲存器16可以是靜態隨機存取記憶體(SRAM)、NAND快閃記憶體或一組暫存器。在一些實施方式中，暫時儲存器16可以被實現為記憶胞陣列14的一部分，其可以與待程式化的記憶胞不同。
更具體地參考附圖，圖2a為記憶體元件100的一部分的示例的橫截面側視圖的示意圖。記憶體元件100可提供圖1的記憶胞陣列14。在本示例中，記憶體元件100包括周邊區110、階梯區2000和記憶體陣列區120。在本示例中，記憶體元件100包括子陣列電路，例如陣列下電路105，其設置在周邊區110、階梯區2000和記憶體陣列區120中的基底上。記憶體元件100還包括內連線106，內連線106包括位於周邊區110、階梯區2000和記憶體陣列區120中的基底上方的位元線。在所述示例中，多個接觸墊145位在陣列下電路105的頂面上。內連線106可以通過通孔接點140連接到陣列下電路105的接觸墊145，其中通孔接點140延伸穿過周邊區110的堆疊膜部分中的交替堆疊層130。在另一個示例中，子陣列電路不在記憶體陣列之下，而是在記憶體陣列附近。
如圖2a所示，記憶體陣列區120包括多個字元線161，字元線161沿記憶體堆疊方向平行且間隔開排列。字元線161與在記憶體陣列區120中用作控制閘極160的記憶胞接觸。在記憶體元件100中，字元線方向和位元線方向正交。
在所述示例中，記憶體陣列區120包括用於更好的靜電控制和由更大的有效閘極寬度提供的更大的導通電流(on-current)的垂直通道記憶胞。如本公開中稍後所述，通過沉積交替的電介質膜的堆疊且然後在穿過膜堆疊形成胞孔來製造記憶胞。交替的電介質膜的堆疊可以包括多個成對的膜，例如每一對可以包括介電層和用於置換閘極形成的犧牲層。胞孔可以通過高深寬比蝕刻形成，以便騰出空間以在其中形成電極間介電質170和通道層175。
圖2a顯示出了二階(two-tier)記憶體陣列，其包括設置在記憶體層的第一階115和第二階125之間的中央接著墊150。中央接著墊150用作在第二階125中形成記憶胞孔的蝕刻停止層。中央接著墊150可以由各種材料形成，例如多晶矽、鎢、氮化矽、氧化矽、氮氧化矽、高介電常數(high-K)介電材料、矽化物(例如CoSi、TiSi或NiSi)以及其他材料。在一些實施方式中，記憶體陣列區120可包括水平通道記憶胞，其給出較小的有效記憶胞面積。
記憶體元件100包括字元線161，字元線161呈現為用於記憶體陣列區120中的記憶胞的多個閘極層。字元線161由層間介電材料(例如，氧化矽)隔開，並將記憶體陣列區120中的每個記憶胞與陣列下電路105和內連線106電性連接。
對於3D NAND記憶體操作，通過字元線161和位元線存取記憶胞。緊鄰記憶體陣列區120，記憶體元件100包括周邊區 110，周邊區110包括用於從記憶體元件100的記憶胞讀取和寫入至記憶體元件100的記憶胞的電性連接。如圖2a所示，階梯結構101形成在字元線161的一端。導電柱2001從內連線106延伸到字元線161的末端。內連線106位於記憶體元件100的頂部。在所述示例中，多個內連線106連接接觸開口(例如通孔接點140)，所述接觸開口延伸穿過交替堆疊層130並在其內電絕緣，並且被設置為在記憶體元件100的記憶胞和陣列下電路105之間提供內連線。如圖2a所示，通孔接點140延伸穿過周邊區110中的介電層多層堆疊，並將內連線106連接到接觸墊145。通孔接點140可以由金屬、金屬矽化物或其他材料形成。內連線106可以由例如金屬的導電材料形成。
如圖2b中的記憶體陣列區的放大區域圖所示，每個記憶胞的閘電極包括一個電極間介電質170插入在兩個電極層(控制閘極160)之間而製造。在所述示例中，在控制閘極160和電荷捕捉層171之間插入例如高K材料層的阻擋層174，以防止在抹除操作期間電子從控制閘極160注入到電荷捕捉層171中。記憶胞的電荷保留和持久特性可以保持良好狀態。同時，在電荷捕捉層171和通道層175之間插入例如氧化物層的穿隧層173，以用作載子的穿隧阻障。
在所述示例中，如圖2a所示，記憶體元件100的階梯結構101包括一個或多個台階，所述台階位於中央接著墊150的一端附近。如圖2a所示，具有兩個台階116、118，其形成在中央接 著墊150的厚度內，即在中央接著墊150的頂面和底面之間。中央接著墊150的厚度等於周邊區110中一個或多個連續介電層的厚度的總和。作為示例，中央接著墊150的厚度等於整數個連續成對的交替介電層131和132的厚度的總和加上額外的介電層132的厚度。例如，中央接著墊150的厚度等於介電層的中間堆疊310中的三個連續介電層的厚度的總和。台階116和118被介電層131(例如氧化矽層)隔離。這兩個台階沒有電性連接到垂直對準的通孔接點140，因為它們在階梯區2000中沒有接觸任何導電柱2001至內連線106。
記憶體元件100在記憶體元件100的底部處包括陣列下電路105。陣列下電路105可執行的功能包括記憶胞列和行解碼、位元線預充電邏輯讀取、感測放大器和時序控制。陣列下電路105可以通過前段(FEOL)CMOS製程製造在基底(此處未顯示)上。如圖2a所示，通孔接點140將陣列下電路105連接到內連線106。
記憶體元件100還包括位於所述多個記憶胞下方並連接到所述多個記憶胞的共同源極線155。共同源極線155可連接到多個記憶胞，以將它們的控制閘極160耦接到多個字元線161，以減小記憶體元件100的尺寸。共同源極線155可以由一種或多種導電材料(例如多晶矽、鎢、鋁、銅和其他材料)提供。
記憶體元件100的製造涉及重大挑戰，例如控制用於蝕刻階梯的多台階圖案化程序以及以極高的深寬比蝕刻形成接著在小台階上記憶胞孔。圖3至圖17是圖2a和圖2b中所示的示例性 記憶體元件100的截面側視圖，以示出用於製造記憶體元件的製造過程。
圖3是示出了根據本公開的示例性記憶體元件100的一部分的截面側視圖的示意圖。記憶體元件100包括記憶體陣列區120、階梯區2000和周邊區110。在記憶體陣列區120中，沿字元線方向切開的陣列(沿字元線方向的陣列)的橫截面圖和沿位元線方向切開的陣列(沿位元線方向的陣列)的橫截面圖如圖所示。記憶體元件100包括位於陣列下電路105上方的多個共同源極線155。共同源極線155平行地橫向橫向延伸，並且被介電層131(例如氧化矽)隔開，以進行電隔離。
介電層的第一堆疊210沉積在陣列下電路105上。介電層的第一堆疊210包括成對的具有不同組成的交替的介電層131和132，例如交替的氧化物層和氮化物層，例如交替的氧化矽膜和氮化矽膜。成對的介電層131、132(例如氧化矽膜和氮化矽膜)可重複地沉積例如96次至第一介電層堆疊中的產生96對層。一對層中的一層(例如下介電層131(例如氧化矽膜))提供用於記憶體元件組成的機械支撐和介電隔離。所述一對層中的另一層(例如上介電層132(例如氮化矽膜))用作犧牲層，所述犧牲層隨後將被去除以形成置換閘極。
在此示例中，交替介電膜的厚度決定記憶體元件100中的記憶胞的閘極長度，並且可以在5nm至50nm的範圍內。膜厚度中的任何缺陷或小的變化都可能導致記憶體陣列的較大偏差， 從而導致較差的元件性能。因此，可能需要高度均勻和光滑的沉積、層間精準度和附著力。另外，隨著堆疊層數的增加，替代性介電膜應力管理變得至關重要，並且更具挑戰性。在一些實施方式中，介電層的第一堆疊210可以包括氧化矽層和多晶矽層、氮化矽層和多晶矽層、氧化矽層和鎢層以及氧化矽層、氮化矽層和多晶矽層以及其他層。
在記憶體元件100的記憶體陣列區120中，穿過介電層的第一堆疊210蝕刻垂直胞孔230，以創造用於記憶胞形成以及在記憶層之間的垂直電性連接的空間。可以通過高深寬比的定向蝕刻(例如，RIE蝕刻)形成垂直胞孔。一旦胞孔被蝕刻，電極間介電質170(例如氧化矽-氮化矽-氧化矽多層)被共形地沉積在胞孔的側壁和底面上。通過這種配置，導電的垂直通道層175(例如由多晶矽形成)沿著電極間介電質170的內表面沉積。垂直通道層175之間殘留的間隙可以由例如氧化矽的介電桿220填充。在每個胞孔的上表面上形成插塞180(例如多晶矽)。插塞180是導電的並蓋在多晶矽通道層175的頂部上，以在記憶胞的較低的第一階和較高的第二階之間提供電性連接。另外，在製造第二階記憶胞期間，插塞180用作蝕刻停止層，以保護記憶胞的第一階免受垂直胞孔蝕刻。
圖4繪示出在周邊區110、階梯區2000和記憶體陣列區120中的介電層的第一堆疊210上形成介電層的中間堆疊310之後的示例性記憶體元件100的一部分的截面側視圖的示意圖。在此 示例中，可沉積介電層的中間堆疊310，並且記憶體陣列區120包括在第一階115中的多個記憶胞。介電層的中間堆疊310包括一對或多對介電層131和132。介電層的中間堆疊310中的每對介電層包括交替的層，例如組成不同的上介電層132和下介電層131。介電層的中間堆疊310可包括兩對氧化矽層和氮化矽層，它們交替沉積在圖3所示的記憶體陣列區120、階梯區2000和周邊區110中的結構的頂部上。在其他實施方式中，可沉積具有與介電層的中間堆疊310的交替結構相似的交替結構的各種成對的堆疊層，包括一對氮化矽層和氧化矽層以及在頂部的氧化矽層；兩對氮化矽和氧化矽堆疊層；兩對氮化矽和氧化矽堆疊層以及在頂部的氮化矽層；以及兩對氮化矽和氧化矽疊層以及位於兩對疊層之間的多晶矽層。介電層的中間堆疊310的總厚度將根據介電層對的數量和每個層的厚度而變化。介電層的中間堆疊310將界定隨後製造的接著墊的厚度。
可以通過化學氣相沉積(CVD)技術或原子層沉積(ALD)技術來沉積介電層的中間堆疊310，以實現包括與介電層的第一堆疊210相似的不同組成的交替層以及後續形成的介電層的第二堆疊810的膜堆疊。
圖5繪示出光微影之後的示例性記憶體元件100的一部分的截面側視圖的示意圖。光阻410沉積並圖案化在記憶體元件100的介電層的中間堆疊310的頂面上。在暴露於UV光之後，將光阻410烘烤並顯影，並在蝕刻期間用作罩幕，以將圖案從光微 影罩幕轉移到介電層的中間堆疊310。特別地，去除光阻410的一部分以暴露記憶體陣列區120和階梯區2000中的介電層的中間堆疊310，以界定用於中央接著墊的空間。部分的光阻410可保留在階梯區2000上方和記憶體陣列區120的某些區域上方，以使得能夠形成後續的狹縫。
圖6繪示出蝕刻之後的示例性記憶體元件100的一部分的截面側視圖的示意圖。在此步驟中，使用圖案化的光阻410作為罩幕來蝕刻介電層的中間堆疊310。如圖6所示，蝕刻掉未被光阻410覆蓋的介電層的中間堆疊310的一個或多個介電層，並且將光微影罩幕的圖案轉移到介電層的中間堆疊310。在蝕刻之後，剝除光阻410。
特別地，可例如利用非等向性蝕刻(例如反應離子蝕刻(RIE))來蝕刻介電層的中間堆疊310的暴露部分。在此示例中，蝕刻一對介電層131和132以及第二介電層(例如氮化矽層)。另外，可通過選擇性地蝕刻介電堆疊對層以停止在介電層的特定層上來控制介電層的中間堆疊310上的蝕刻深度。可通過基於時間的蝕刻或蝕刻期間的終點檢測控制來實現蝕刻停止。在蝕刻步驟之後，部分的介電層的中間堆疊310可保留在階梯區2000上方。部分的介電層的中間堆疊310(沿位元線方向以陣列示出)可保留在記憶體陣列區120的一些區域上，以使得能夠形成後續的縫隙。
圖7繪示出在沉積接著墊層610之後的示例性記憶體元件100的一部分的截面側視圖。在此步驟中，接著墊層610(例如 多晶矽層)沉積在經蝕刻的介電層的中間堆疊310上方以及周邊區110、階梯區2000和記憶體陣列區域120中。所沉積的接著墊層610具有大於介電層的中間堆疊310的厚度的厚度，從而共形地覆蓋經蝕刻的介電層的中間堆疊310的邊緣深度。接著墊層610的材料可包括例如多晶矽、鎢、氮化矽、氧化矽、氮氧化矽、高K介電材料和矽化物(例如CoSi、TiSi或NiSi)以及其他材料。
在沉積接著墊層610之後是平坦化步驟，以平坦化沉積的接著墊層610，直到暴露出下方的介電層的中間堆疊310的頂面。所述平坦化可以通過研磨製程(例如化學機械研磨)來執行。如圖8所示，保留在介電層的中間堆疊310中的溝槽中的接著墊層610的部分提供中央接著墊150。
在形成中央接著墊150之後，在基底上方製造記憶體陣列的第二階125，且第二階125與第一階115垂直對準。在一些示例中，中央接著墊150位於多個階的兩個相鄰階之間，例如第一階115和第二階125之間。圖9繪示出在形成介電層的第二堆疊810之後的示例性記憶體元件100的一部分的截面側視圖。在此示例中，沉積包括不同組成的交替的介電層811和812(例如，氮化物材料和氧化物材料的交替層)的介電層的第二堆疊810。特別地，交替的介電層811和812包括與第一階115中的上介電層132的組成相同的上介電層812以及與第一階115中的介電層131的組成相同的下介電層811。例如，交替的介電層811和812可以分別是氧化矽層和氮化矽層，類似於介電層的第一堆疊210。
第一堆疊210和第二堆疊810中的交替的介電層的沉積條件和厚度可以相同。在一些其他實施方式中，與介電層的第一堆疊210相比，介電層的第二堆疊810可以包括不同對的介電堆疊層。
在介電層的第二堆疊810上方，沉積例如氧化矽層的介電層820和例如多晶矽層的硬罩幕層830。介電層820覆蓋頂部的介電層812(例如頂部氮化矽層)，隨後將其轉換為記憶體陣列區120的頂部上的導電閘極層。在以下步驟中，硬罩幕層830將用作階梯形成的硬罩幕層。在此示例中，周邊區110包括介電層的第一堆疊210、介電層的中間堆疊310和介電層的第二堆疊810。
在一些示例中，介電層的第一堆疊、中間堆疊和第二堆疊中的交替的介電層包括一對氧化矽層和氮化矽層、一對氧化矽層和多晶矽層、一對氮化矽層和多晶矽層、一對氧化矽層和鎢層、一組氧化矽層、氮化矽層和多晶矽層中的一個。
圖10繪示出在形成階梯之後的示例性記憶體元件100的一部分的截面側視圖。在此示例中，在階梯區2000中，穿過介電層的第二堆疊810、中間堆疊310和第一堆疊210蝕刻階梯。此階梯的形成暴露每個上介電層132和812的末端，以便後續形成垂直接點。使用圖案化的光阻和圖案化的光阻的二維(2D)修整，通過蝕刻交替的介電層的多個循環來製造階梯。此步驟需要精確的蝕刻台階輪廓、修整蝕刻均勻性以及對字元線接點的內縮(pull back)臨界尺寸控制。
如圖10所示，首先將硬罩幕層830圖案化以產生用於蝕刻階梯區2000的開口。階梯中的台階是通過在介電堆疊層上重複施加蝕刻並在圖案化的光阻上施加修整來產生，且最終靠近共同源極線155。在此示例中，可沿著修整後的光阻並穿過階梯區2000中的介電層的第二堆疊、中間堆疊和第一堆疊進行定向蝕刻。可以通過非等向性定向蝕刻技術(例如RIE)在一對堆疊介電層(例如一對氮化矽層和氧化矽層)上執行蝕刻步驟。所述蝕刻不會與階梯區2000中的其他暴露材料發生反應，因此形成均勻的階梯。修整步驟可通過2D修整技術(例如乾蝕刻)來進行，以在水平方向上修整圖案化的光阻。修整步驟也可通過最小增量層成本(minimal incremental layer cost)修整在階梯區2000上方的圖案化光阻來進行。在一些其他實施方式中，通過多對堆疊介電層的光阻2D修整和垂直蝕刻來進行階梯蝕刻。
在形成階梯的過程中，中央接著墊150完全水平地嵌入在介電層的中間堆疊310的一對或多對介電層中。因此，中央接著墊150不暴露於修整和蝕刻製程。在這點上，僅交替的介電堆疊層暴露於循環的修整/蝕刻步驟，且因此，用於成對的介電堆疊層而產生的階梯的台階可以非常均一。另外，在階梯形成期間，周邊區110和記憶體陣列區120中的堆疊層區域保持被硬罩幕層830覆蓋，且因此不受其修整和蝕刻製程的影響。在此示例中，階梯可形成為連續的階梯結構910，即，階梯具有不間斷的一系列台階。在階梯區2000中，階梯的台階可橫向均一地間隔開。同樣地， 在階梯區2000中，階梯的台階可在垂直均一地間隔開。
在這個例子中，階梯包括兩個台階，它們位於中央接著墊150的一端附近。具體地，如圖10所示，兩個台階911和912位於中央接著墊150的一端附近。每一個台階包括一對介電層131和132，並且將在後續處理過程中選擇性地移除並由導電閘極材料填充所述介電層中的一個，例如犧牲介電層132。在此示例中，台階911和912在中央接著墊150的厚度內形成。如先前所述，中央接著墊150的厚度與介電層的中間堆疊310的厚度及其上的蝕刻台階有關。在一些實施方式中，可能有超過兩個的台階位於中央接著墊150的一端附近。在一些其他實施方式中，在記憶體陣列區120中的多階之間可以存在多個中央接著墊。
在此示例中，中央接著墊150的頂面和底面與周邊區110中的介電層之間的兩個相應過渡界面共面。例如，如圖10所示，中央接著墊150的頂面和底面與介電層的中間堆疊310和介電層的第二堆疊810之間的過渡界面共面，且介電層的第一堆疊210和介電層的中間堆疊310之間的過渡界面共面。
圖11繪示出在階梯區2000中的層間電介質填充之後的示例性記憶體元件100的一部分的截面側視圖。在此步驟中，介電材料1010(例如氧化矽)沉積在記憶體元件100上，以填充蝕刻的階梯上方的開放空間。介電材料1010可通過化學氣相沉積(CVD)技術沉積，且可隨後被平坦化以在記憶體元件100上形成平坦化的氧化矽表面。可使用其他材料代替氧化矽，例如可流 動的氧化物、旋塗電介質或其他多孔膜。可通過CMP製程來完成平坦化製程，以研磨掉多晶矽硬罩幕層830上方的過度填充的氧化矽，並停止多晶矽硬罩幕層830上的平坦化。在平坦化之後，例如通過濕蝕刻製程去除多晶矽硬罩幕層830。
圖12至圖17是圖2a中的示例性記憶體元件100的截面側視圖，以示出用於製造第二階記憶體陣列和導電閘極層的製程。
如圖12所示，通過高深寬比蝕刻技術，穿過介電層的第二堆疊810向下蝕刻記憶胞孔1110。一般來說，通道孔蝕刻涉及胞孔的高深寬比結構以及字元線堆疊中涉及的不同材料。多階3D NAND記憶體孔的深寬比可能大於40：1，而平面NAND記憶體元件的深寬比則為10：1。在此示例中，在具有有限記憶體層和低深寬比的記憶胞孔的單階(例如第二階125)上進行垂直胞孔蝕刻。
穿過第二階125中的介電層的第二堆疊810和中央接著墊150來蝕刻記憶胞孔1110，並停止在第一階115的插塞180上。在此示例中，多個記憶胞孔1110實質上與記憶體陣列區120中的第一階115中的記憶胞孔對準。垂直的記憶胞孔1110的蝕刻包括多個步驟，例如第一蝕刻步驟和第二蝕刻步驟。在此示例中，第一蝕刻步驟蝕刻穿過介電層的第二堆疊810並停止在中央接著墊150上。第二蝕刻步驟蝕刻穿過中央接著墊150，並停止在第一階115的插塞180上。第一蝕刻步驟和第二蝕刻步驟可涉及在介電堆疊層材料和插塞材料之間具有不同蝕刻選擇性的不同蝕刻化學劑。在此示例中，可通過使用先進電漿蝕刻技術(例如RIE蝕刻) 來進行記憶胞孔的蝕刻。堆疊的多階記憶體陣列結構是通過依次蝕刻其中具有有限的記憶胞層和低蝕刻深寬比的每個記憶體階的胞孔且接著堆疊記憶體階並在它們之間插入中央接著墊作為胞孔蝕刻停止層而製成的。
圖13繪示出在第二記憶體階中的記憶胞處理之後的示例性記憶體元件100的一部分的截面側視圖。在此示例中，在記憶體陣列區120的第二階125中製造多個記憶胞。在此步驟中，穿過介電層的第二堆疊810首先蝕刻垂直圓柱形記憶體孔，然後形成電極間介電質170和導電通道層175。電極間介電質170可包括多層膜(例如氧化矽-氮化矽-氧化矽(ONO)多層)，並沉積在記憶胞孔1110的內部側壁和底面上。在此示例中，電極間介電質170中的第一氧化矽層和第二氧化矽層分別充當穿隧氧化物和阻擋氧化物，而電極間介電質170中的氮化矽層充當電荷捕捉(CT)材料。電極間介電質170的一部分沉積在胞孔的底面上，然後例如通過定向修補蝕刻(例如RIE)移除。沿電極間介電質170的內表面沉積例如由多晶矽形成的導電垂直通道層175。如圖13所示，每個記憶胞孔包括作為多晶矽通道層175內部的核填料並被其上方形成的插塞180覆蓋的介電桿220，例如氧化矽桿。一旦處理了第二階125的記憶胞，將介電材料1210(例如氧化矽)沉積在記憶體元件100的頂部，並接著進行CMP製程以平坦化記憶體元件100的表面。
圖14繪示出在蝕刻狹縫溝槽1310之後的示例性記憶體 元件100的一部分的截面側視圖。為了最小化干擾，通過創造多個狹縫溝槽1310，將記憶胞孔的區塊彼此分離。形成所述多個狹縫溝槽1310的蝕刻延伸穿過記憶體陣列區120中的第二階和第一階，並在共同源極線155處停止。如圖14所示，狹縫溝槽1310沿位元線方向間隔開。如前所述，狹縫隙縫1310在記憶體陣列區120的某些區域上方穿透介電層的中間堆疊310的剩餘部分(沿位元線方向以陣列示出)。每個狹縫溝槽沿字元線方向延伸並經過多個階的多個記憶胞。狹縫狹槽1310提供形成用於形成置換閘極層的開口空間以及用於電性內連線的狹縫。考量狹縫溝槽在字元線方向上提供較多空間以使蝕刻化學劑流入以及使殘餘材料流出，狹縫的蝕刻可通過非等向性蝕刻技術(例如RIE)來進行，並且與垂直胞孔蝕刻相比，其挑戰性較小。
圖15繪示出在置換閘極形成之後的示例性記憶體元件100的一部分的截面側視圖。在此示例中，通過從記憶體陣列區120和階梯區2000中的介電層的第一堆疊、中間堆疊和第二堆疊中選擇性地去除一種類型的介電層來形成導電閘極層。具體地，如圖15所示，移除介電層132和812(例如介電層堆疊中的氮化矽層)，然後用多個閘極層重新填充空間。一旦狹縫溝槽1310被打開，暴露於狹縫溝槽1310的側壁上的介電層132和812(例如氮化矽層)，然後經受對於例如氧化矽的介電層131和811以及例如多晶矽的接著墊層610具有高度選擇性的蝕刻製程(例如乾蝕刻)。結果，在蝕刻製程期間移除了中央接著墊150和共同源極線 155的極少部分。在此步驟中，蝕刻製程從記憶體陣列區120和階梯區2000中的介電層的第一堆疊、中間堆疊和第二堆疊中移除一種類型的介電層以形成開口，並繼續直到階梯區2000和記憶體陣列區120中的犧牲材料被完全移除。
然後，通過在小特徵中具有良好填充能力的沉積技術(例如低氟鎢ALD製程)，通過狹縫溝槽的側壁中的暴露開口，填充多個閘極層，以將導電閘極材料傳送到所述多個閘極層。在此示例中，多個無空隙的閘極層填充介電堆疊層的橫向空間，且對記憶體陣列區120具有最小應力。另外，閘極層材料必須不同於交替的電介質堆疊材料，並且可選自金屬、經摻雜的多晶矽和其他材料。
在本公開中，橫向填充的閘極層作為字元線161，並且設置為用於選擇和使記憶體陣列區120中的記憶胞起作用。如圖15所示，在階梯區2000中，閘極層取代了犧牲層。特別地，在靠近中央接著墊150的一端形成的閘階梯中有兩個台階。取決於介電堆疊層的厚度和中央接著墊150的厚度，可具有超過兩個靠近中央接著墊150的端部形成的閘台階。在此示例中，階梯結構101包括從記憶體陣列區120延伸的所述多個字元線161的一部分。此外，作為對比，在周邊區110中，交替的介電層堆疊體保持交替的介電堆疊結構，並且不受閘極層形成的影響。
已經確定，在一些實施方式中，構造本文所述的記憶體元件(特別是記憶體元件的階梯)是有利的，使得某些特徵具有 落入特定範圍內的尺寸。例如，當用階梯形成置換閘極層時，中央接著墊150的厚度T1應等於介電堆疊層的總厚度T2。例如，介電堆疊層包括氧化矽層和氮化矽層，且中央接著墊的厚度T1等於兩對介電堆疊層的總厚度。
在一些其他實施方式中，中央接著墊150的厚度T1可等於介電堆疊對層和其他層的總厚度T2。例如，介電堆疊層包括氮化矽層和氧化矽層，且中央接著墊厚度T1等於一對堆疊層和一個以上氮化矽層的總厚度。在另一示例中，介電堆疊層包括氮化矽層和氧化矽層，且中央接著墊厚度T1等於兩對堆疊層和一個以上氮化矽層的總厚度。在另一示例中，介電堆疊層包括氮化矽層和氧化矽層，且中央接著墊厚度T1等於兩對堆疊層和一個以上多晶矽層的總厚度。
圖16和圖17繪示出在狹縫沉積和內連線形成之後的示例性記憶體元件100的側視截面圖。導電狹縫1510是通過將導電材料沉積到所述多個狹縫溝槽1310上然後平坦化記憶體陣列區120的頂面而形成的。此後，所述多個通孔接點140形成在周邊區110中，且向下穿透周邊區110中的多個介電層堆疊，如圖17所示。可使用多個圖案化步驟來產生記憶體元件的不同區域中的通孔，並用導電材料填充通孔以形成通孔接點140。在階梯區2000中，所述多個導電柱2001通過從內連線106延伸到所述多個字元線161的一端而與階梯結構101連接，其中階梯結構用作字元線161的一端。在第二階125的頂部上，通過BEOL製程製造包括位 元線的所述多個內連線106。內連線106包括相同水平或不同水平的接點插塞(未示出)、金屬線(未示出)和位元線(未示出)。內連線106可以連接周邊區110、階梯區2000和記憶體陣列區120中的不同組件。在此示例中，所述多個內連線106通過階梯區2000中的所述多個導電柱2001和所述多個字元線161而與記憶體陣列區120中的所述多個記憶胞連接。位元線與字元線161正交。在此示例中，每個記憶胞串電性連接到一個位元線，而記憶胞串的底部連接到形成在記憶體陣列的第一階115下方的共同源極線155。在一實施例中，階梯區2000中的至少一個導電柱(未示出)向下延伸並接觸包括導電材料的中央接著墊150。導電材料包括多晶矽、鎢、矽化物或其他合適的材料。導電中央接著墊150圍繞記憶胞孔1110的一部分(如圖12所示)，並在每個胞孔中與電極間介電質170和通道層175的一部分重疊。導電中央接著墊150充當每個胞孔中通道層175的部分的控制閘極。當電流通過所述至少一個導電柱傳輸到導電中央接著墊150並開啟每個胞孔的控制閘極時，可增強電流流過每個胞孔中的通道層175的能力。
儘管本文可描述許多細節，但是這些細節不應被解釋為對所要求保護的發明範圍或可被要求保護的範圍的限制，而是對特定實施例的特定特徵的描述。在單獨的實施例的上下文中在本文中描述的某些特徵也可以在單實施例中組合實現。相反，在單實施例的上下文中描述的各種特徵也可以分別在多個實施例中或以任何合適的子組合來實現。而且，儘管以上可以將特徵描述為 以某些組合起作用並且甚至最初如此宣稱，但是在某些情況下，可以從所述組合中移除所要求保護的組合中的一個或多個特徵，並且所要求保護的組合可以針對子組合或子組合的變體。類似地，雖然在附圖中以特定順序描繪了操作，但是這不應理解為要求以所示的特定順序或以連續的順序執行這樣的操作，或者執行所有示出的操作以獲得期望的結果。
僅公開了一些示例和實現。可基於所公開的內容對所描述的示例和實施方式以及其他實施方式進行變型、修改和增強。
100: 記憶體元件 105: 陣列下電路 106: 內連線 110: 周邊區 115: 第一階 120: 記憶體陣列區 125: 第二階 140: 通孔接點 145: 接觸墊 155: 共同源極線 161: 字元線 2000: 階梯區 2001: 導電柱

Claims (20)

  1. 一種製造記憶體元件的方法，包括： 在周邊區的介電層的第一堆疊、階梯區以及記憶體陣列區的第一階中的多個記憶胞上形成介電層的中間堆疊； 蝕刻所述階梯區和所述記憶體陣列區中的所述介電層的中間堆疊的一個或多個介電層； 在所述周邊區、所述階梯區和所述記憶體陣列區中在經蝕刻的所述介電層的中間堆疊上沉積接著墊層； 平坦化所述接著墊層以暴露所述介電層的中間堆疊的頂面，藉此經平坦化的所述接著墊層形成中央接著墊； 形成介電層的第二堆疊；以及 蝕刻穿過所述介電層的第二堆疊、所述介電層的中間堆疊和所述介電層的第一堆疊，以在所述階梯區中形成階梯， 其中所述介電層的第二堆疊、所述介電層的中間堆疊和所述介電層的第一堆疊的介電層包括不同組成的交替層。
  2. 如請求項1所述的製造記憶體元件的方法，更包括： 以介電材料填充所述階梯上的凹陷； 向下穿過所述記憶體陣列區的第二階中的所述介電層的第二堆疊和所述中央接著墊蝕刻出多個記憶胞孔，所述多個記憶胞孔實質上與所述記憶體陣列區的所述第一階中的記憶胞孔對準； 在所述記憶體陣列區的所述第二階中製造多個記憶胞； 蝕刻出延伸穿過所述記憶體陣列區的所述第二階和所述第一階的多個狹縫溝槽； 通過蝕刻出的所述多個狹縫溝槽，從所述記憶體陣列區和所述階梯區中的所述介電層的第一堆疊、所述介電層的中間堆疊和所述介電層的第二堆疊中移除一種類型的介電層； 在由經移除的所述一種類型的介電層而留下的空間中形成多個閘極層；以及 將導電材料沉積到所述多個狹縫溝槽，以在所述記憶體陣列區中形成導電狹縫。
  3. 如請求項2所述的製造記憶體元件的方法，其中形成所述多個閘極層包括： 穿過所述狹縫溝槽的側壁，從所述記憶體陣列區和所述階梯區中的所述介電層的第一堆疊、所述介電層的中間堆疊和所述介電層的第二堆疊選擇性地蝕刻所述一種類型的介電層；以及 將閘極材料填充到由經蝕刻的所述一種類型的介電層產生的所述空間中，以形成所述多個閘極層，其中所述多個閘極層作為字元線。
  4. 如請求項2所述的製造記憶體元件的方法，其中製造所述多個記憶胞包括： 蝕刻穿過所述介電層的第二堆疊和位於所述介電層的第二堆疊下方的所述中央接著墊，從而形成向下的所述記憶胞孔； 在所述記憶胞孔的內部側壁上形成電極間介電質； 在所述電極間介電質內沉積導電通道；以及 在每個所述記憶胞孔的中心沉積介電桿。
  5. 如請求項1所述的製造記憶體元件的方法，其中在所述階梯的形成期間，所述中央接著墊保持水平地嵌入在所述介電層的中間堆疊中，且 其中蝕刻穿過所述介電層的第二堆疊、所述介電層的中間堆疊和所述介電層的第一堆疊以形成所述階梯包括重複執行以下步驟： 在位於所述階梯區上方的圖案化光阻上，進行二維修整或最小增量層成本修整中的至少一個；以及 沿經修整的所述光阻進行定向蝕刻穿過直到所述階梯區中的所述介電層的第二堆疊、所述介電層的中間堆疊和所述介電層的第一堆疊。
  6. 一種記憶體元件，包括： 記憶體陣列區，包括垂直排列的多個階，所述多個階的每個階包括： 多個記憶胞；以及 分別耦接到所述多個記憶胞的多個字元線； 中央接著墊，位於所述多個階的兩個相鄰階之間； 階梯區，包括： 階梯，其中所述階梯位於所述中央接著墊的一端附近，且其中所述階梯的台階形成在所述中央接著墊的厚度內；以及 多個導電柱，與所述階梯連接；以及 周邊區，包括介電層的多個堆疊以及下向穿過所述介電層的多個堆疊的通孔接點。
  7. 如請求項6所述的記憶體元件，更包括位於所述記憶體陣列區下方或鄰近所述記憶體陣列區的電路，且其中所述電路設置為控制所述記憶體元件的操作。
  8. 如請求項6所述的記憶體元件，更包括位於所述記憶體元件的頂部上的多個內連線，其中所述多個內連線通過所述多個導電柱和所述階梯區中的所述多個字元線而分別連接在所述記憶體陣列區中的所述多個記憶胞。
  9. 如請求項6所述的記憶體元件，其中所述導電柱中的至少一個向下延伸並接觸包括導電材料的所述中央接著墊。
  10. 如請求項6所述的記憶體元件，其中所述介電層包括一對氧化矽層和氮化矽層、一對氧化矽層和多晶矽層、一對氮化矽層和多晶矽層、一對氧化矽層和鎢層以及一組氧化矽層、氮化矽層和多晶矽層中的一個。
  11. 一種記憶體元件，包括： 周邊區，包括介電層的多個堆疊； 記憶體陣列區，包括垂直排列的多個階，所述多個階的每個階包括： 多個記憶胞；以及 分別耦接到所述多個記憶胞的多個字元線； 階梯區，包括階梯，其中所述階梯包括從所述記憶體陣列區延伸的所述多個字元線的一部分；以及 中央接著墊，位於所述記憶體陣列區中的所述多個階之間， 其中所述中央接著墊的頂面和底面與所述周邊區中的所述介電層之間的兩個相應過渡界面共面。
  12. 如請求項11所述的記憶體元件，其中所述中央接著墊的厚度等於所述周邊區中的一個或多個連續的所述介電層的厚度的總和。
  13. 如請求項11所述的記憶體元件，其中所述中央接著墊的一端與包括所述階梯區中的所述階梯的閘極層的一個或多個台階相鄰。
  14. 如請求項11所述的記憶體元件，更包括電路，所述電路位於所述記憶體陣列區下方或鄰近所述記憶體陣列區，且設置為執行包括記憶胞列和行解碼、位元線預充電邏輯讀取、感測放大器或時序控制的功能。
  15. 如請求項14所述的記憶體元件，更包括： 位於所述電路的頂面上的多個接觸墊； 內連線，位於所述周邊區、所述階梯區和所述記憶體陣列區上方；以及 多個通孔接點，穿過所述周邊區中的所述介電層的所述多個堆疊，且連接所述內連線和所述接觸墊。
  16. 如請求項15所述的記憶體元件，更包括導電柱，所述導電柱從所述內連線延伸到所述階梯區中的所述多個字元線的一端。
  17. 如請求項11所述的記憶體元件，其中所述多個字元線平行地排列且沿記憶體堆疊方向隔開，且其中所述多個字元線設置為用作所述多個記憶胞的控制閘極。
  18. 如請求項17所述的記憶體元件，更包括位於所述多個記憶胞下方的共同源極線，其中所述共同源極線設置為將所述控制閘極耦接到所述多個字元線，且其中所述共同源極線由多晶矽製成並被介電層隔開。
  19. 如請求項11所述的記憶體元件，其中所述中央接著墊由多晶矽、鎢、氮化矽、氧化矽、氮氧化矽，高介電常數介電材料或矽化物製成。
  20. 如請求項13所述的記憶體元件，其中包括所述階梯的所述閘極層的所述一個或多個台階不接觸所述階梯區中的任何導電柱。
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