KR20130097496A - 다마신 워드라인 - Google Patents

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KR20130097496A
KR20130097496A KR1020120019203A KR20120019203A KR20130097496A KR 20130097496 A KR20130097496 A KR 20130097496A KR 1020120019203 A KR1020120019203 A KR 1020120019203A KR 20120019203 A KR20120019203 A KR 20120019203A KR 20130097496 A KR20130097496 A KR 20130097496A
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항-팅 루
옌-하오 시
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매크로닉스 인터내셔널 컴퍼니 리미티드
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Abstract

본 발명의 기술은 비휘발성 메모리 셀의 3차원 어레이용 다마신 워드라인에 관한 것이다. 적층된 비휘발성 메모리 구조 위에 실리콘과 같은 전도성 라인이 형성된다. 워드라인 트렌치는 실리콘 라인들 중 인접 실리콘 라인을 분리시킨다. 워드라인 트렌치에 의해 분리되는 실리콘 라인은 산화되어, 워드라인 트렌치 내 절연 표면을 형성한다. 워드라인은 워드라인 트렌치 내에 형성된다.

Description

다마신 워드라인 {DAMASCENE WORD LINE}
본 발명은 고밀도 메모리 소자에 관한 것으로서, 특히, 3차원 메모리 어레이를 제공하도록 복수 평면의 메모리 셀이 배열되는 메모리 소자에 관한 것이다.
일례의 3차원 메모리 어레이에서, 복수의 마루(ridge) 각각은 반도체 스트립 및 옥사이드 스트립의 교번 스택을 포함하며, 마루들은 ONO와 같은 전하 트래핑 물질이나 폴리실리콘과 같은 전하 저장층으로 덮힌다. 마루에 직교하고 마루와 공형인(conformal) 워드라인은 3차원 메모리 어레이 내 메모리 셀에 액세스한다. 마루에 직교하면서 공형인 옥사이드 라인과 같은 절연 라인은 인접한 워드라인들을 서로로부터 전기적으로 절연시킨다.
그러나, 인접한 워드라인들이 옥사이드 라인에 의해 서로로부터 전기적으로 절연되도록 워드라인 사이에 옥사이드 라인을 형성하는 것이 사소한 것은 아니다. 도 1-2는 3차원 메모리 어레이의 워드라인 및 옥사이드 라인에 대한 다양한 제작 프로세스의 문제점을 도시한다.
도 1은 3차원 메모리 어레이 소자의 사시도로서, 워드라인을 분리하는 옥사이드 라인 이전에 폴리실리콘 워드라인이 형성되며, 폴리실리콘 잔류물은 인접한 워드라인들을 전기적으로 연결하는 바람직하지 못한 브리지를 형성한다.
반도체 스트립(11, 13, 15)은 옥사이드 스트립(10, 12, 14, 16)에 의해 분리된다. 인접한 반도체/옥사이드 스트립의 스택은 ONO 또는 ONONO와 같은 전하 저장층(26)으로 덮힌다. 폴리실리콘 워드라인(55)은 교번하는 반도체/옥사이드 스트립의 스택 및 전하 저장층을 폴리실리콘으로 덮음으로써, 그리고, 인접한 폴리실리콘 워드라인들 사이에서 과량의 폴리실리콘을 식각하여 제거함으로써 형성되어, 인접한 폴리실리콘 워드라인 사이에 트렌치를 형성하게 된다. 과량의 폴리실리콘을 식각한 후, 옥사이드 라인이 인접 폴리실리콘 워드라인을 고립시키도록 형성된다.
인접 워드라인들 사이의 요망 거리에 비해 전하 저장층으로 덮히는 교번하는 반도체/옥사이드 스트립의 스택의 높이에 의해 높은 종횡비가 제시된다. 그 결과, 폴리실리콘 잔류물(56)을 식각하는데 장애가 존재한다. 폴리실리콘 식각에 의해 형성되는 트렌치 내 옥사이드 충전에도 불구하고, 폴리실리콘 잔류물(56)은 인접 워드라인들을 전기적으로 연결한다(워드라인이 도면에 도시되지만, 인접 워드라인은 도면에 도시되지 않음).
전하 저장층은 옥사이드 풀-백(pull-back)의 영역(27)인, 교번 반도체/옥사이드 스트립의 스택에서 옥사이드 보이드의 일부분을 충전한다. 옥사이드 풀-백은 전하 저장층의 제작을 준비함에 있어, 교번 반도체/옥사이드 스트립의 스택을 세척함으로써 야기되었다. 옥사이드 풀-백의 영역(27)은 전하 저장층의 보이드로 나타난다. 이러한 보이드는 폴리실리콘 잔류물(57)에 의해 충전되며, 이는 인접한 워드라인들을 전기적으로 연결한다(워드라인이 도면에 도시되며, 인접 워드라인은 도면에 도시되지 않는다).
도 2는 3차원 메모리 어레이 소자의 사시도로서, 옥사이드 라인이 폴리실리콘 워드라인 이전에 형성되고, 옥사이드 보이드는 폴리실리콘 잔류물로 하여금, 인접 워드라인들을 전기적으로 연결하는 바람직하지 못한 브리지를 형성하게 한다.
반도체 스트립(11, 13, 15)은 옥사이드 스트립(10, 12, 14, 16)에 의해 분리된다. 교번하는 반도체/옥사이드 스트립의 스택은 옥사이드(20) - 나이트라이드(21) - 옥사이드(22)의 전하 저장 구조와 같은 전하 저장층들로 덮힌다. 옥사이드 라인(45)은 교번하는 반도체/옥사이드 스트립의 스택 및 전하 저장층을 옥사이드로 덮음으로써, 그리고, 인접 옥사이드 라인들 사이의 과량의 옥사이드를 식각함으로써 형성되어, 인접 옥사이드 라인들 사이에 트렌치를 형성하게 된다. 과량의 옥사이드를 식각한 후, 다마신 폴리실리콘 워드라인이 인접 옥사이드 라인 사이의 트렌치에 형성된다.
옥사이드 라인(45)은 보이드(46)를 갖는다. 인접 옥사이드 라인들 사이의 트렌치에 폴리실리콘 워드라인을 형성하는 단계에서, 옥사이드 보이드(46)는 폴리실리콘으로 충전되어, 옥사이드 라인(45)의 어느 한 측부 상에서 인접 폴리실리콘 워드라인들을 전기적으로 연결한다.
추가적인 문제점은, 반도체 스트립 및 옥사이드 스트립의 교번 스택을 덮는 전하 저장층의 품질에 있다. 전하 저장층이 워드라인 및 옥사이드 라인 이전에 형성되고 옥사이드 라인이 워드라인 이전에 형성될 때, 옥사이드 라인은 워드라인에 대한 트렌치를 형성하기 위해 옥사이드 라인들 사이의 과량의 옥사이드를 식각함으로써 형성된다. 그러나, 옥사이드 식각이 과량의 옥사이드를 제거한 후, 옥사이드 식각은 과량의 옥사이드 아래의 전하 저장층을 손상시킨다. 이러한 전하 저장층 손상은 메모리 소자 성능을 저하시킨다. ONO와 같은 외측 옥사이드를 갖는 전하 저장층의 경우에, 전하 저장층의 외측 옥사이드를 제외하고 과량의 옥사이드를 선택적으로 식각하는 것은 어렵다.
도 3은 3차원 메모리 어레이 소자의 평면도로서, ONO 저장층이 옥사이드 라인 이후에, 하지만 폴리실리콘 워드라인 이전에 형성되어, 더 큰 크기의 어레이를 도출한다. 프로세스 흐름은 (i) 교번 옥사이드/반도체 스트립(18)의 스택 형성, (ii) 옥사이드/반도체 스트립에 직교하면서 공형인 옥사이드 라인(42)의 형성과, (iii) ONO 또는 폴리실리콘과 같은 전하 저장층(28)의 형성을 도시한다. 전하 저장층은 교번 옥사이드/반도체 스트립(18)의 스택을 덮을 수 있다. 도면에서는 교번 옥사이드/반도체 스트립(18)의 스택을 전하 저장층이 덮을 수 있음이 도시되지 않고, 저장층의 횡방향 치수가 보인다. 이 프로세스 흐름은 단위 셀 크기가 저장층 두께의 2배로 횡방향으로 확대되기 때문에 단점이 된다.
게이트 구조를 갖는 메모리 셀 스트링의 인접 스택과 연계된 개선된 프로세스 윈도 및 신뢰가능한 초소형 메모리 요소를 포함하는, 저렴한 제작 비용을 갖는 3차원 집적 회로 메모리용 구조를 제공하는 것이 바람직하다.
여기서 설명되는 기술은 비휘발성 메모리 셀의 3차원 어레이를 제조하는 방법을 포함한다. 워드라인 트렌치가 실리콘 라인 중 인접 실리콘 라인을 분리시키도록, 적층된 비휘발성 메모리 구조 위에 상기 실리콘 라인을 형성함으로써, 상기 3차원 어레이 내의 적층된 비휘발성 메모리 구조 위에 워드라인 트렌치가 형성된다. 워드라인 트렌치에 의해 분리되는 실리콘 라인을 산화시킴으로써, 워드라인 트렌치 내에 절연 표면이 형성된다. 워드라인이 워드라인 트렌치 내에 형성된다.
설명되는 기술의 일부 실시예에서, 실리콘 라인은 비정질 실리콘, 폴리실리콘, 및 단결정 실리콘 중 적어도 하나를 포함한다.
설명되는 기술의 일부 실시예에서, 복수의 실리콘 라인 형성은, 워드라인 트렌치 중 적어도 하나에 실리콘 잔류물을 남긴다. 실리콘 잔류물은 실리콘 라인 산화시 산화된다.
설명되는 기술의 일부 실시예에서, 실리콘 라인은 복수의 실리콘 라인의 산화시 산화되는 실리콘으로 충전되는 보이드를 갖는다.
설명되는 기술의 일부 실시예에서, 적층된 비휘발성 메모리 구조 위에 실리콘층을 형성하고, 실리콘층으로부터 과량의 실리콘을 제거하여, 실리콘 라인을 남기고 실리콘 라인들 중 인접 실리콘 라인 사이에 워드라인 트렌치를 형성함으로써, 실리콘 라인이 형성된다.
설명되는 기술의 일부 실시예에서, 실리콘 라인 산화 후, 워드라인 트렌치 내 적층된 비휘발성 메모리 구조를 덮는 노출된 옥사이드가 식각된다. 노출된 옥사이드는 복수의 적층된 비휘발성 메모리 구조를 덮는 나이트라이드층을 노출시킬 때까지 식각될 수 있다. 워드라인 트렌치 내 적층된 비휘발성 메모리 구조를 덮는 옥사이드가 형성될 수 있다. 형성되는 옥사이드는 워드라인 트렌치 내 적층된 비휘발성 메모리 구조를 커버하는 외측 옥사이드를 형성하기 위해 적층된 비휘발성 메모리 구조를 커버하는 나이트라이드층을 산화시킴으로써 형성될 수 있다.
설명되는 기술의 일부 실시예에서, 워드라인 형성은 다마신 프로세스다.
설명되는 기술의 일부 실시예에서, 워드라인 트렌치 형성 이전에, 절연 물질에 의해 분리된느 반도체 스크립과, 상기 반도체 스트립을 덮는 전하 저장 구조를 포함하는 적층된 비휘발성 메모리 구조가 형성된다. 전하 저장 구조는 실리콘 나이트라이드층을 포함할 수 있다. 또한, 전하 저장 구조는 옥사이드-나이트라이드-옥사이드-나이트라이드-옥사이드 구조(가령, BE-SONOS)를 포함한다. 일 예시에서, 전하 저장 구조는 하프늄 옥사이드층을 포함한다. 또 다른 예에서, 복수의 반도체 스트립을 덮는 전하 저장 구조는, 고유전율층(high-K)이라고도 불리는, 실리콘 옥사이드 유전상수보다 큰 유전 상수를 갖는 유전층을 포함한다.
설명되는 기술의 다양한 다른 실시예가 여기서 개시된다.
위 설명되는 기술에 대한 변형은, 워드라인 트렌치에 의해 분리되는 실리콘 라인을, 워드라인 트렌치에 의해 분리되는 물질 라인으로 대체한다. 절연 표면은, 워드라인 트렌치에 의해 분리되는 물질 라인을 산화시킴으로써, 워드라인 트렌치 내에 형성된다. 예시적인 물질 라인은 WOx를 산화시키는 W와 같은 금속 라인이다. 금속 라인을 절연 옥사이드로 성공적으로 산화시키는 것은, 프로세스-의존적이며, 산소 농도에 따라 가변적이다.
설명되는 기술의 다양한 다른 실시예가 여기서 개시된다.
여기서 설명되는 다른 기술에서, 워드라인은 3차원 어레이의 적층된 비휘발성 메모리 구조 위에 워드라인 트렌치 내에서 형성된다. 워드라인 트렌치는 적층된 비휘발성 메모리 구조 위에 옥사이드 라인들 중 인접 옥사이드 라인들을 분리한다. 워드라인은 적층된 휘발성 메모리 구조들 중 인접 메모리 구조 사이에서 제 1 세트의 실리콘 부재를 포함한다.
설명되는 기술의 일부 실시예에서, 워드라인은 실리콘으로 워드라인 트렌치를 충전함으로서 형성된다. 실리콘 워드라인의 일부분은 식각되어 실리콘 워드라인 내에 금속 트렌치를 형성한다. 실리콘 워드라인은, 적층된 비휘발성 메모리 구조를 덮는 전하 저장 구조를 노출시킬 때까지, 또는, 적층된 비휘발성 메모리 구조를 덮는 전하 저장 구조를 노출시키지 않으면서, 식각될 수 있다.
설명되는 기술의 일부 실시예에서, 금속 실리사이드는 워드라인 상에서 형성된다.
설명되는 기술의 일부 실시예에서, 복수의 워드라인 형성은 다마신 프로세스다.
설명되는 기술의 일부 실시예에서, 워드라인은 제 1 세트의 실리콘 부재에 직교하는 제 2 세트의 실리콘 부재를 포함한다.
본 발명의 다른 형태 및 장점들은 이어지는 도면, 상세한 설명, 및 청구범위를 통해 명확해질 것이다.
도 1은 3차원 메모리 어레이 소자의 사시도로서, 워드라인을 분리시키는 옥사이드 라인 이전에 폴리실리콘 워드라인이 형성되고, 폴리실리콘 잔류물은 인접 워드라인들을 전기적으로 연결하는 바람직하지 못한 브리지를 형성한다.
도 2는 3차원 메모리 어레이 소자의 사시도로서, 폴리실리콘 워드라인 이전에 옥사이드 라인이 형성되고, 옥사이드 보이드는 폴리실리콘 잔류물로 하여금, 인접 워드라인들을 전기적으로 연결하는 바람직하지 못한 브리지를 형성하게 한다.
도 3은 3차원 메모리 어레이 소자의 평면도로서, 옥사이드 라인 다음에 그러나 폴리실리콘 워드라인 이전에 ONO 저장층이 형성되어, 더 큰 치수의 어레이를 형성하는 도면이다.
도 4는 메모리 소자 제작 프로세스의 부분도로서, 복수의 마루-형상 스택 내에 배열되는 옥사이드 스트립에 의해 분리되는 복수의 병렬 반도체 스트립을 형성하는 사시도다.
도 5는 메모리 소자 제작 프로세스의 부분도로서, 도 4의 복수의 마루-형상 스택 상에 옥사이드-나이트라이드-옥사이드 데이터 저장층을 형성하는 사시도다.
도 6은 메모리 소자 제작 프로세스의 부분도로서, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
도 7은 메모리 소자 제작 프로세스의 부분도로서, 도 6의 공형 폴리실리콘 라인으로부터, 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 옥사이드 라인을 형성하는 사시도다.
도 8은 도 6의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 폴리실리콘 라인 내에 보이드를 구비한, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
도 9는 도 6의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 폴리실리콘 라인에 인접한 폴리실리콘 잔류물을 구비한, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
도 10은 도 7의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 9의 공형 폴리실리콘 라인으로부터 복수의 마루-형상 스택 위에 배열되는 공형 폴리실리콘 라인을 갖는 옥사이드 라인을 형성하는 사시도이고, 옥사이드 잔류물 내로 폴리실리콘 잔류물이 형성됨을 도시한다.
도 11은 도 6의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 7의 옥사이드-나이트라이드-옥사이드 데이터 저장층으로부터 외측 옥사이드를 제거하는 사시도다.
도 12는 메모리 소자 제작 프로세스의 부분도로서, 도 11의 나이트라이드-옥사이드 데이터 저장층 상에 외측 표면을 형성하는 사시도다.
도 13은 메모리 소자 제작 프로세스의 부분도로서, 도 12의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 옥사이드 라인들 사이의 트렌치에 폴리실리콘 워드라인을 형성하는 사시도다.
도 14는 메모리 소자 제작 프로세스의 부분도로서, 도 13의 폴리실리콘 워드라인으로부터 실리사이드화된 폴리실리콘 워드라인을 형성하는 사시도다.
도 15는 도 14의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 13의 복수의 마루-형상 스택 상에 옥사이드-나이트라이드-옥사이드 데이터 저장층 위에 폴리실리콘을 제거하는 사시도다.
도 16은 도 14의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 15의 노출된 폴리실리콘 상에, 그리고, 옥사이드-나이트라이드-옥사이드 데이터 저장층의 노출된 외측 옥사이드 상에, 금속 표면을 갖는 워드라인을 형성하는 사시도다.
도 17은 도 16의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 노출된 폴리실리콘 상에 금속 표면을 갖는 워드라인을 형성하는 사시도다.
도 18은 옥사이드 라인 하의 영역과 워드라인 하의 영역 간에, 옥사이드-나이트라이드-옥사이드 데이터 저장층의 나이트라이드층을 비교하는 사시도다.
도 19-21은 다양한 "M" 형상 게이트의 사시도다.
도 22는 잠재적인 "음영 효과"의 영역을 도시하는, 교번 채널 및 옥사이드의 스택을 갖춘 3차원 메모리의 부분 단면도다.
도 23은 다마신 게이트를 구비한 일례의 3차원 메모리 구조의 도면이다.
도 24는 다마신 게이트를 갖는 도 23의 일례의 3차원 메모리 구조에 대응하는 회로도다.
도 25는 다마신 게이트 및 로우, 칼럼, 및 평면 디코딩 회로를 구비한 3차원 NAND 플래시 메모리를 포함하는 집적 회로의 개략도다.
도 4는 메모리 소자 제작 프로세스의 부분도로서, 복수의 마루-형상 스택에 배열되는, 옥사이드 스트립에 의해 분리되는 복수의 평행 반도체 스트립을 형성하는 사시도를 도시한다.
도 4에서, 설명 용도로 반도체 스트립의 3개의 층만이 도시된다. 그러나, 2개층, 4개층, 8개층, 16개층, 또는 다른 개수의 층과 같이 층의 수가 다른 수치로 연장될 수 있다. 메모리 어레이는 아래의 반도체 또는 다른 구조물(도시되지 않음) 위에 절연층을 갖는 집적 회로 기판 상에 형성된다. 메모리 어레이는 절연 물질 스트립(10, 12, 14, 16)과 교번되는 반도체 스트립(11, 13, 15)의 복수의 스택(2개의 스택이 도면에 도시됨)을 포함한다. 스택은 도면에 도시되는 바와 같이 Y-축 상에서 연장되는 마루-형상이어서, 반도체 스트립(11, 13, 15)이 메모리 셀 스트링으로 구성될 수 있게 된다. 동일 높이의 반도체 스트립은 동일한 메모리 평면의 메모리 셀 스트링으로 작용할 수 있다.
스트립의 스택을 형성하기 위해, 일례에서, 절연 물질층과 교번되는 반도체층이, 예를 들어, 칩의 어레이 영역의 블랭킷 증착에서 형성된다. 반도체 스트립은 절연층에 의해 분리되는 반도체층을 이용하여 구현된다. 도 4는 반도체 스트립의 복수의 마루-형상 스택을 구획하는데 사용되는 리소그래피 패턴처리 단계의 결과를 도시한다. 스택 사이에 깊은 고종횡비 갭이 형성되어, 여러 층들을 지지하고, 리소그래피 기반 프로세스를 이용하여 탄소 하드 마스크 및 반응성 이온 식각을 적용할 수 있다.
반도체 스트립(11, 13, 15)은 p-형 반도체 물질일 수 있다. 예를 들어, 반도체 스트립은 p-형 폴리실리콘 또는 p-형 에피택셜 단결정 실리콘을 이용하여 제조될 수 있다.
대안으로서, 반도체 스트립(11, 13, 15)이 n-형 반도체 물질일 수 있다. n-형 스트립 배열은 매립-채널, 공핍-모드 전하 트래핑 메모리 셀로 나타날 수 있다. 예를 들어, 반도체 스트립(11, 13, 15)은 n-형 폴리실리콘 또는 n-형 에피택셜 단결정 실리콘을 이용하여 제조될 수 있다. n-형 반도체 스트립의 전형적인 도핑 농도는 약 1018/cm3이고, 사용가능한 실시예는 1017/cm3 내지 1019/cm3 범위 내에 있을 수 있다. n-형 반도체 스트립의 사용은 NAND 스트링을 따라 전도도를 개선시켜서 높은 읽기 전류를 가능하게 하도록 정션-프리(junction-free) 실시예에서 특히 이로울 수 있다.
레벨간 절연 스트립(10, 12, 14, 16)은 예를 들어, 실리콘 다이옥사이드, 다른 실리콘 옥사이드, 또는 실리콘 나이트라이드를 이용하여 구현될 수 있다. 이러한 층들은, 저압 화학 기상 증착(LPCVD) 프로세스를 포함한, 다양한 방식으로 형성될 수 있다.
반도체 스트립(11, 13) 사이의 절연 물질(12), 반도체 스트립(13, 15) 사이의 절연 물질(14), 및 다른 스택의 대응 절연 물질 스트립 내의 절연 물질은 약 40nm 또는 그 이상의 유효 옥사이드 두께를 갖고, 유효 옥사이드 두께(EOT)는 선택된 절연 물질의 유전 상수와 실리콘 다이옥사이드의 유전 상수의 비에 따라 정규화된 절연 물질의 두께다. "약 40nm"라는 용어는 이러한 타입의 구조 제작에서 통상적으로 발생하는 10% 정도의 변화를 수용하기 위해 여기서 사용된다. 절연 물질의두께는 구조물의 인접층의 셀들 간의 간섭을 감소시킴에 있어 핵심적인 역할을 할 수 있다. 일부 실시예에서, 절연물질의 유효 옥사이드 두께는 반도체 스트립의 층들 간 충분한 고립을 달성하면서 30mm의 작은 값일 수 있다.
도 5는 메모리 소자 제작 프로세스의 부분도로서, 도 4의 복수의 마루-형상 스택 상에 옥사이드-나이트라이드-옥사이드 데이터 저장층을 형성하는 사시도다.
데이터 저장층은 유전체 전하 트래핑 구조를 포함할 수 있다. 데이터 저장층 옥사이드(22)(고립층) - 나이트라이드(21)(밴드 오프셋층) - 옥사이드(20)(정공 터널링층)의 블랭킷 증착의 결과가 도시되며, 이는 본 예에서 복수의 반도체 스트립 스택을 공형으로 코팅한다.
메모리 물질층은 다른 전하 저장 구조를 포함할 수 있다. 예를 들어, 제로 바이어스 하에서 역전된 "U" 형상 가전자대를 형성하는 복합 물질을 포함하는 유전체 터널링층을 포함하는 밴드갭-조절 SONON(BE-SONOS) 전하 저장 구조가 사용될 수 있다. 일 실시예에서, 복합 터널링 유전층은 정공 터널링층이라 불리는 제 1 층과, 밴드 오프셋층이라 불리는 제 2 층과, 고립층이라 불리는 제 3 층을 포함한다. 본 실시예에서 정공 터널링층은 증착 중 주변에 NO 첨가에 의해, 또는, 포스트 증착 NO 어닐링에 의해 선택적인 질화 과정으로, 동-위치 스팀 발생(ISSG)을 이용하여 형성되는 반도체 스트립의 측부 표면 상의 실리콘 다이옥사이드를 포함한다. 실리콘 다이옥사이드층인 제 1 층의 두께는 20 옹스트롬 미만이고, 15 옹스트롬 또는 그 이하인 것이 바람직하다. 대표적인 실시예에서는 10 옹스트롬 또는 12 옹스트롬 두께를 갖는다.
본 실시예에서 밴드 오프셋층은 예를 들어, 섭씨 680도에서 디크롤로실레인(DCS) 및 NH3 전구체를 이용하여 저압 화학적 기상 증착을 이용하여 형성되는 정공 터널링층 상에 놓인 실리콘 나이트라이드를 포함한다. 대안의 프로세스에서, 밴드 오프셋층은 N2O 전구체로 유사한 프로세스를 이용하여 만들어지는 실리콘 옥시나이트라이드를 포함한다. 실리콘 나이트라이드의 밴드 오프셋층 두께는 30옹스트롬 미만이고 25 옹스트롬 또는 그 이하인 것이 바람직하다.
본 실시예에서 고립층은 예를 들어, LPCVD 고온 옥사이드 HTO 증착을 이용하여 형성되는 실리콘 나이트라이드층인 밴드 오프셋층 상에 놓인 실리콘 다이옥사이드를 포함한다. 실리콘 다이옥사이드층인 고립층의 두께는 35 옹스트롬 미만이고, 25 옹스트롬 또는 그 미만인 것이 바람직하다. 이러한 3-층 터널링층은 역전된 U-형 가전자대 에너지 레벨로 나타난다.
가전자대 에너지 레벨은, 반도체부와 게면에서 얇은 영역을 통해 정공 터널링을 유도하기에 충분한 전기장이, 복합 터널링 유전체의 정공 터널링 장벽을 효과적으로 제거하는 레벨까지 가전자대 에너지 레벨을 상승시키기에 또한 충분하다. 이 구조는 3-층 터널링 유전층에 역전된 U-형상 가전자대 에너지 레벨을 구축하고, 셀로부터 데이터를 읽어들이거나 인접 셀을 프로그래밍하는 등의 다른 작동을 위해 유도되는 작은 전기장의 존재 하에, 또는, 전기장 결여시 복합 터널링 유전체를 통한 전하 누설을 효과적으로 방지하면서, 전기장-보조 정공 터널링을 가능하게 할 수 있다.
대표적인 소자에서, 메모리 물질층은 두께 2nm 미만의 실리콘 다이옥사이드층, 두께 3nm 미만의 실리콘 나이트라이드층, 및 두께 4nm 미만의 실리콘 다이옥사이드층을 포함하는 밴드갭-조절 복합 터널링 유전층을 포함한다. 일 실시예에서, 복합 터널링 유전층은 초박 실리콘 옥사이드층 O1(가령, 15 옹스트롬 이하), 초박 실리콘 나이트라이드층 N1(가령, 30옹스트롬 이하), 및 초박 실리콘 옥사이드층 O2(가령, 35 옹스트롬 이하)로 구성되며, 이에 따라, 반도체 보디와의 계면으로부터 15 옹스트롬 이하의 오프셋으로 약 2.6 eV의 가전자대 에너지 레벨의 증가를 나타낸다. O2층은 낮은 가전자대 에너지 레벨(높은 정공 터널링 장벽) 및 높은 전도대역 에너지 레벨의 영역에 의해 제 2 오프셋(가령, 계면으로부터 약 30옹스트롬 내지 45 옹스트롬)에서, 전하 트래핑층으로부터 N1층을 분리시킨다. 정공 터널링을 유도하기에 충분한 전기장은, 정공 터널링 장벽을 효과적으로 제거하는 레벨까지 제 2 위치 다음의 가전자대 에너지 레벨을 상승시키며, 이는 제 2 위치가 계면으로부터 더 먼 거리에 있기 때문이다. 따라서, 따라서, O2층은 전기장-보조 정공 터널링과 크게 간섭하지 않으며, 이는 낮은 전계에서 누설 차단을 위해 조절되는 터널링 유전체의 기능을 개선시킨다.
본 실시예에서 메모리 물질층 내 전하 트레핑층은 예를 들어, LPCVD를 이용하여, 형성되는 본 실시예에서 약 70 옹스트롬을 포함한, 50 옹스트롬보다 큰 두께를 갖는 실리콘 나이트라이드를 포함한다. 다른 전하 트래핑 물질 및 구조가 이용될 수 있고, 예를 들어, 실리콘 옥시나이트라이드(SixOyNz), 실리콘-풍부 나이트라이드, 실리콘-풍부 옥사이드, 매립 나노-입자를 포함한 트래핑층, 등을 포함한다.
본 실시예에서 메모리 물질층 내 차단 유전층은 두께 50 옹스트롬 이상의 실리콘 다이옥사이드층(본 실시예에서 예를 들어 약 90옹스트롬)을 포함하며, 습식 노 산화 프로세스에 의해 나이트라이드로부터 습식 전환에 의해 형성될 수 있다. 다른 실시예는 고온 옥사이드(HTO) 또는 LPCVD SiO2를 이용하여 구현될 수 있다. 다른 차단 유전체는 알루미늄 옥사이드와 같은 고유전율 물질을 포함할 수 있다.
대표적인 실시예에서, 정공 터널링층은 13옹스트롬의 실리콘 옥사이드일 수 있고, 밴드 오프셋층은 20옹스트롬의 실리콘 나이트라이드일 수 있으며, 고립층은 25옹스트롬의 실리콘 다이옥사이드일 수 있고, 차단 유전층은 90옹스트롬 두께의 실리콘 옥사이드일 수 있다. 게이트 물질은 차후 도면에서 도시되는 워드라인(50)에 사용되는 p+형 폴리실리콘(일함수 약 5.1eV)일 수 있다.
도 5의 외측 옥사이드(22)는 희생 옥사이드로서, 제거되어 추후에 재성장된다.
도 6은 메모리 소자 제작 프로세스의 부분도로서, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
폴리실리콘 라인(30)은 복수의 반도체 스트립 스택을 덮는 데이터 저장층 위에 공형으로 형성된다. 폴리실리콘 라인(30)은 복수의 반도체 스트립 스택 사이의 갭을 충전한다. 하나의 폴리실리콘 라인(30)이 도시되지만, 다른 실시예는 복수의 폴리실리콘을 갖는다. 추가적인 폴리실리콘 라인은 페이지 내외로 y-축을 따라 형성된다. 인접 폴리실리콘 라인들은 워드라인 트렌치에 의해 분리된다.
고종횡비 충전 단계에서, n-형 또는 p-형 도핑을 갖는 폴리실리콘과 같은 전도성 물질이 증착되어, 반도체 물질 스트립의 스택을 덮고, 반도체 물질 스트립의 스택 사이의 갭을 충전한다. 폴리실리콘의 저압 화학적 기상 증착과 같은 고종횡비 증착 기술을 이용하여, 마루-형상 스택 사이에서 갭(220)을 완전히 충전할 수 있고, 심지어, 고종횡비로 10 나노미터 폭 수준의 매우 좁은 트렌치를 충전할 수 있다.
리소그래피 패턴처리 단계에서, 폴리실리콘 라인(30)이 구획된다. 리소그래피 패턴처리 단계는 마루-형상 스택을 통한 식각없이, 폴리실리콘 라인 사이의 고종횡비 트렌치를 식각하기 위한 어레이의 임계 치수(critical dimension)에 대해 마스크를 이용한다. 고종횡비 워드라인 트렌치는 이 단계에서 형성되는 폴리실리콘 라인들을 분리시키고, 도 13에 도시되는 바와 같이 차후 단계에서 워드라인이 형성될 위치를 구획한다. 폴리실리콘은 실리콘 옥사이드 또는 실리콘 나이트라이드 위에 폴리실리콘에 대해 고도로 선택적인 식각 프로세스를 이용하여 식각될 수 있다. 따라서, 교번 식각 프로세스가 사용되고, 전도체 및 절연층을 통한 식각을 위해 동일 마스크에 의존하며, 프로세스는 아래의 절연층 상에서 중지된다.
도 7은 메모리 소자 제작 프로세스의 부분도로서, 도 6의 공형 폴리실리콘 라인으로부터, 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 옥사이드 라인을 형성하는 사시도다.
공형 폴리실리콘 라인(30)은 산화되어 옥사이드 라인(40)을 형성한다. 옥사이드 라인(40)은 복수의 반도체 스트립 스택을 덮는 데이터 저장층 위에서 공형이며, 복수의 반도체 스트립 스택에 의해 구획되는 트렌치를 충전한다. 하나의 옥사이드 라인(40)이 도시되지만, 다른 실시예는 복수의 옥사이드 라인을 갖는다. 추가적인 옥사이드층이 페이지 내외로 y-축을 따라 형성된다. 인접 옥사이드 라인들은 워드라인 트렌치에 의해 분리된다.
도 7의 산화 프로세스는 다음의 도면에 도시되는 바와 같이, 폴리실리콘 보이드 및 폴리실리콘 잔류물을 갖는 문제점을 취급한다. 폴리실리콘 라인 내 물질의 양은 산화 프로세스 상에서 제한적 소스이다. 이 반응에서, (폴리실리콘 라인으로부터의) Si + O2 는 SiO2를 형성한다. 결과적인 SiO2의 부피는 반응한 Si 소스에 대해 120% 이상 팽창한다. 결과적인 SiO2가 100%의 부피를 갖는 부피 치수를 부가할 때, Si(고체, 부피 45%) + O2(기체)는 SiO2를 형성한다(고체, 부피 100%). 따라서, 실리콘 옥사이드에 대한 실리콘의 부피 팽창은 산호로 인해 55/45, 약 122%이다. 그 결과, 폴리실리콘 내 작은 보이드가 산화 프로세스에서 충전된다.
폴리실리콘이 산화됨을 보장하기 위해 과산화(예를 들어, 100% 과산화)가 수행된다. 다음의 예는 과산화를 도시한다. 무제한적인 Si 소스를 이용하여, 일례에서 Si + O2 (100C/30분 하에)가 100 옹스트롬의 SiO2를 형성하는 경우를 가정해보자. 동일 환경에서, 시간이 4x30분 = 120분으로 증가하면, 프로세스는 200 옹스트롬의 SiO2를 형성한다. Si 소스가 100 옹스트롬의 SiO2에 대해서만 충분한 경우, 120분동안 이 환경에서의 산화는 100% 과산화다.
도 8은 도 6의 대안으로서, 폴리실리콘 라인 내 보이드를 갖는, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
도 7과 연계하여 상술한 바와 같이, 보이드(31)는 폴리실리콘 라인(30)을 산화시키는 프로세스 중 실리콘 옥사이드로 충전되게 된다. 보이드(31) 내 실리콘 옥사이드의 산화 및 팽창 이후, 결과는 도 7에서와 같은 보이드 제거다. 보이드가 제거되지 않을 경우, 인접 워드 라인들을 전기적으로 연결하는 전도성 브리지를 갖는 보이드 충전 위험성이 존재할 것이다.
도 9는 도 6의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 폴리실리콘 라인에 인접하여 폴리실리콘 잔류물이 존재하도록, 도 5의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 폴리실리콘 라인을 형성하는 사시도다.
상술한 바와 같이, 폴리실리콘 잔류물(32)은 인접 워드라인들을 전기적으로 연결하는 전도성 브리지를 형성하는 위험성을 일으키게 된다. 폴리실리콘 잔류물(32)은 도 10과 연계하여 취급된다.
도 10은 도 7의 대안으로서, 메모리 소자를 제작하기 위한 프로세스의 부분도이고, 도 9의 공형 폴리실리콘 라인으로부터 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 옥사이드 라인을 형성하는 사시도이며, 폴리실리콘 잔류물이 옥사이드 잔류물 내로 형성됨을 도시한다.
도 7과 연계하여 상술한 바와 같이, 폴리실리콘 잔류물(32)은 폴리실리콘 라인(30)을 산화하는 프로세스 중 실리콘 옥사이드(42) 내로 산화된다. 이는 옥사이드 라인(40) 내로 폴리실리콘 라인(30)의 산화 중 발생한다. 폴리실리콘 잔류물(32)이 산화되지 않은 경우, 인접 워드라인들을 전기적으로 연결하는 전도성 브리지의 위험이 존재할 것이다.
도 11은 도 6의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 7의 옥사이드-나이트라이드-옥사이드 데이터 저장층으로부터 외측 옥사이드를 제거하는 사시도다.
희생 외측 옥사이드는, 식각 프로세스가 희생 외측 옥사이드에 도달함에 따라, 도 6과 연계하여 폴리실리콘 라인(30)의 리소그래피 패턴처리 중 손상되었을 수 있다.
희생 외측 옥사이드는 복수의 마루-형상 스택을 덮는 데이터 저장층으로부터 제거된다. 예를 들어, HF 바탕 용액은 높은 SiO2 식각 속도 및 매우 낮은 SiN 식각 속도를 갖는 선택적 식각이다. 선택적 식각으로 인해, SiO2의 식각 위에서도 많은 SiN이 소실되지 않는다. 식각 범위에 대한 예는 20-50%다. 예를 들어, 제거될 옥사이드 두께가 100 옹스트롬이고 HF 식각 속도가 100옹스트롬/10분일 경우, 12분동안 HF에 담그면 20% 과식각이 나타난다. 추가 식각 시간은 12분 - 10분 = 2분이고, (2분/10분) = 20% 과식각이다. 다른 선택적인 식각은 NH4OH다. 외측 옥사이드층(22) 제거 후, 나이트라이드층(21)이 노출된다.
도 12는 메모리 소자 제작 프로세스의 부분도로서, 도 11의 나이트라이드-옥사이드 데이터 저장층 상의 외측 옥사이드를 형성하는 사시도다.
산화 과정에서, SiN + O2(고온)는 SiO2(고체) + N2(기체)를 형성한다. SiN을 산화하기 위한 섭씨 1200도의 예시적인 고온은 Si 산화를 위한 섭씨 900도의 예시적인 고온보다 높다. OH- 및 O2 산소 원자와 같은 강한 산화체가 SiN 산화를 돕는다.
이러한 자체-정렬 프로세스에서, SiO2는 인접 옥사이드 라인들 사이의 워드라인 트렌치 내 SiN으로부터 형성된다. 나이트라이드층(21) 일부는 소모되어, 얇은 나이트라이드층(23)을 남기고, 재성장된 옥사이드층(24)을 남긴다.
도 13은 메모리 소자 제작 프로세스의 부분도로서, 도 12의 복수의 마루-형상 스택 위에 배열되는 공형 하측 표면을 갖는 옥사이드 라인들 사이의 트렌치에 폴리실리콘 워드라인을 형성하는 사시도다.
폴리실리콘 워드라인(50)은 복수의 반도체 스트립 스택을 덮는 데이터 저장층 위에 공형으로 형성된다. 폴리실리콘 워드라인(50)은 복수의 반도체 스트립 스택에 의해 구획되는 트렌치를 충전한다. 폴리실리콘 워드라인(50)이 하나만 도시되지만, 다른 실시예에서는 복수의 폴리실리콘 워드라인을 가질 수 있다. 추가적인 폴리실리콘 워드라인은 페이지 내외로 y-축을 따라 형성된다. 인접한 폴리실리콘 워드라인은 옥사이드 라인에 의해 분리된다. 이는, 폴리실리콘 워드라인이 도 7에 형성된 바와 같이 인접 옥사이드 라인 사이에서 형성되는 트렌치처럼, 앞서 구획된 트렌치를 충전함에 따라, 다마신 프로세스다. 과량의 폴리실리콘이 다시 식각되고, 그렇지 않을 경우, 화학-기계적 연마(CMP)에 의해 제거된다. 폴리실리콘 워드라인은 스택 및 폴리실리콘 워드라인(50) 상의 반도체 스트립(11, 13, 15)의 측부 표면 사이의 교차점에서 계면 영역의 다층 어레이를 구획한다. 다마신 프로세스는, 증착되는 폴리실리콘 워드라인이 식각에 의해 패턴처리되는 도 1에서와 같이, 삭감형 인터커넥트 구조에 대한 대안이다.
워드라인(50)은 반도체 스트립(11, 13, 15)과 동일한 또는 다른 전도도 타입(가령, 강하게 도핑된 p+형 폴리실리콘)을 갖는 반도체 물질이다.
전하 저장 구조를 갖는 전계 효과 트랜지스터를 포함하는 메모리 셀은 교차점들의 3차원 어레이로 형성된다. 25 나노미터 수준의 마루-형상 스택 사이의 갭을 가진 채로, 25 나노미터 수준의 반도체 스트립 및 워드라인의 폭에 대한 크기를 이용하여, 수십개층(가령, 32개의 층)을 갖는 소자가 단일 칩 내에 테라비트 용량(1012)에 접근할 수 있다.
일 실시예에서, 전하 트래핑 메모리 셀은 워드라인(50) 및 반도체 스트립(11, 13, 15)의 교차점에서 형성된다. 액티브 전하 트래핑 영역은 워드라인(50) 및 반도체 스트립(11, 13, 15) 사이의 반도체 스트립(11, 13 15)의 양 측부 상에 형성된다. 여기서 설명되는 실시예에서, 각각의 메모리 셀은 반도체 스트립의 각 측부마다 하나씩 액티브 전하 저장 영역을 갖는 더블 게이트 전계 효과 트랜지스터다. 전류는 반도체 스트립을 따라 센스 증폭기로 흘러서, 선택된 메모리 셀의 상태를 표시하기 위해 센스 증폭기에서 전류가 측정될 수 있다.
반도체 스트립을 따라 워드라인(50)의 양 측부 상의 소스/드레인 영역은 워드라인 아래의 반도체 스트립을 따라 채널 영역의 전도도 타입과 반대의 전도도 타입을 갖는 소스 및 드레인 도핑없이, "정션-프리"일 수 있다. 정션-프리 실시예에서, 전하 트래핑 전계 효과 트랜지스터는 p-형 채널 구조를 가질 수 있다. 또한, 일부 실시예에서, 소스 및 드레인 도핑이 워드라인 구획 후 자체-정렬 임플랜트에서 구현될 수 있다.
대안의 실시예에서, 반도체 스트립(11, 13, 15)은 정션-프리 배열로 약하게 도핑된 n-형 반도체 보디를 이용하여 구현될 수 있어서, 공핍 모드로 작동할 수 있는 매립-채널 전계 효과 트랜지스터를 도출하며, 전하 트래핑 셀에 대해 자연스럽게 이동한 하측 임계 분포를 갖게 된다.
층간 유전체가 어레이 상부 위에 형성된 후, 비아가 열리고, 예를 들어 텅스텐 충전을 이용하여, 접촉 플러그가 게이트 구조의 상측 표면에 도달하도록 형성된다. 위에 놓인 금속 라인은 패턴처리되어, SSL 라인을 칼럼 디코더 회로에 연결한다. 3차원 디코딩 네트워크가 구축되어, 일 워드라인, 일 비트라인, 및 일 SSL 라인을 이용하여 선택된 셀에 액세스한다. 미국특허공보 제6,906,940호(발명의 명칭: "Plane Decoding Method and Device for Three Dimensional Memories")를 참조할 수 있다.
그 결과, NAND 플래시 어레이로 구성되는 SONOS-타입 메모리 셀의 3차원 어레이가 형성될 수 있다. 소스, 드레인, 및 채널이 실리콘 반도체 스트립 내에 형성되고, 메모리 물질층은 실리콘 옥사이드(O)로 형성될 수 있는 터널링 유전층과, 실리콘 나이트라이드(N)로 형성될 수 있는 전하 저장층과, 실리콘 옥사이드(O)로 형성될 수 있는 차단 유전층을 포함하며, 게이트는 워드라인의 폴리실리콘(S)을 포함한다.
다른 실시예에서, NAND 메모리 셀은 다른 타입의 메모리 셀로 대체된다. 예를 들어, 마이크로와이어 MOSFET 타입 셀은 Paul, et al., "Impact of a Process Variation on Nanowire and Nanotube Device Performance", IEEE Transactiosn on Electron Devices, Vol. 54, No. 9, 2007년 9월에 개시된 바와 같이 워드라인(111-114) 상의 채널 영역에 나노와이어 또는 나노튜브를 제공함으로써, 이러한 방식으로 또한 구성될 수 있으며, 위 논문은 본 발명에 포함된다.
도 14는 메모리 소자 조작 프로세스의 부분도로서, 도 13의 폴리실리콘 워드라인으로부터 실리사이드화된 폴리실리콘 워드라인을 형성하는 사시도다.
실리사이드층(51)(가령, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드)은 워드라인(50)의 상측 표면 위에 형성될 수 있다. 증착은 급속 열 처리(RTP: Rapid Thermal Processing)로 이어진다.
도 15는 도 14의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 13의 복수의 마루-형상 스택 상에서 옥사이드-나이트라이드-옥사이드 데이터 저장층 위의 폴리실리콘을 제거하는 사시도다. 제거 후, 수직 폴리실리콘 부재(52)가 복수의 마루의 측부 상에 남게 된다.
도 16은 도 14의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 도 15의 노출된 폴리실리콘 상에, 그리고, 옥사이드-나이트라이드-옥사이드 데이터 저장층의 노출된 외측 옥사이드 상에 금속 표면(60)을 갖는 워드라인을 형성하는 사시도다.
TiN은 공형으로 증착되고, 이어서 텅스텐 증착 및 과량 물질 제거가 식각 또는 CMP에 의해 이루어진다.
도 17은 도 16의 대안으로서, 메모리 소자 제작 프로세스의 부분도이며, 노출된 폴리실리콘 상에 금속 표면을 갖는 워드라인을 형성하는 사시도다.
도 16과는 달리, 폴리실리콘 식각에 이어, 복수의 마루의 측부 상에 수직 폴리실리콘 부재를 연결하는 수평 폴리실리콘 부재가 남게 된다.
금속이 노출된 수평 폴리실리콘 부재 상에 증착된다. 특히, TiN이 공형으로 증착되고, 이어서, 텅스텐 증착 및 과량 물질 제거가 식각 또는 CMP에 의해 이루어진다.
도 18은 옥사이드 라인 아래의 영역과 워드라인 아래의 영역 사이의, 옥사이드-나이트라이드-옥사이드 데이터 저장층 중 나이트라이드층을 비교하는 사시도다.
커널 영역 또는 워드라인(50) 아래의 영역에 대한 나이트라이드층(23)은 옥사이드 라인(40) 아래의 영역에 대한 나이트라이드층(21)보다 얇다. 얇은 나이트라이드층(23)은 도 12와 관련하여 설명한 바와 같이 나이트라이드층(21)의 일부분의 산화로부터 나타난다. 옥사이드 라인(40) 아래의 두꺼운 나이트라이드층(21)은 전기장 프린징(fringing)으로 인한 불필요한 작동의 감소를 돕는다.
도 19-21은 다양한 "M"-형상 게이트의 사시도다. 도 19는 도 14로부터의 "M"-형 게이트를 도시한다. 도 20은 도 16으로부터의 "M"-형 게이트를 도시한다. 도 21은 도 17로부터의 "M"-형 게이트를 도시한다. 도 20 및 도 21에서, 각자의 금속 라인(64, 62)의 인접 표면들은 TiN과 같은 공형 라이너로 덮힌다. 이와 달리, 도 19 및 도 16에서, 각자의 금속 라인(64, 62)의 인접 표면은 설명을 위해 TiN과 같은 공형 라이너로 덮히지 않는 것으로 도시되었다.
도 22는 교번 채널 및 옥사이드의 스택을 갖는 3차원 메모리의 부분 단면도로서, 잠재적인 "음영 효과"(shadow effect)의 영역을 나타낸다.
TEM 단면도는 미리 제작 및 테스트한 8-층 수직 게이트, 박막 트랜지스터, BE-SONOS 전하 트래핑 NAND 소자의 일부분을 도시한다. 이 소자는 75nm 해프 피치로 만들어졌다. 채널은 약 18nm 두께의 n-형 폴리실리콘이다. 어떤 추가적인 정션 임플랜트도 사용되지 않았고, 따라서, 정션-프리 구조가 생성되었다. Z-방향으로 채널 고립을 위한 스트립 사이의 절연 물질은 약 40nm 두께의 실리콘 다이옥사이드였다. 게이트는 p+형 폴리실리콘 라인에 의해 제공되었다. 테스트 장치는 32개의 워드라인, 정션-프리 NAND 스트링을 구현하였다. 하측 스트립의 폭은 상측 스트립의 폭보다 큰 데, 이는 구조물 형성에 사용되는 트렌치 식각이 트렌치가 깊어짐에 따라 점차 넓어지는 가늘어지는 측벽을 도출하기 때문이며, 스트립 사이의 절연 물질은 폴리실리콘보다 많이 식각되기 때문이다. 절연 물질의 폭이 좁고 인접 채널의 폭이 넓으면, 소자 제어 및 성능에 이로운 영향을 미치는 주변 게이트 효과로 나타난다. 그러나, 또다른 결과는 음영 효과 영역에서 바람직하지 않은 폴리실리콘 잔류물을 유도하는 잠재적 음영 효과 영역이 나타난다는 점이다. 다행스럽게도, 개시되는 다양한 실시예에서, 이러한 폴리실리콘 잔류물이 남지 않고 인접 워드라인 사이에서 바람직하지 못한 전기적 연결을 생성하도록 이러한 폴리실리콘 잔류물이 산화된다.
도 23은 다마신 게이트를 갖는 일례의 3차원 메모리 구조를 도시한다. 3차원 NAND-플래시 메모리 어레이 구조는 반도체 물질 스트립에 평행한 길이 방향으로 비트 라인 및 스트링 선택 라인(워드라인에 평행한 폭방향 층, 반도체 물질 스트립에 평행한 길이 방향층)의 금속층들을 갖는다. 도면으로부터 절연 물질이 제거되어 추가적인 구조를 노출시킨다. 예를 들어, 절연층이 마루-형상 스택 내 반도체 스트립 사이에서 제거되고, 반도체 스트립의 마루-형상 스택 사이에서 제거된다.
절연층 상에 다층 어레이가 형성되고, 워드라인 WLn, WLn-1, WL1으로 작용하는, 복수의 마루-형상 스택과 공형인 복수의 워드 라인(425-1,..., 425-n-1, 425-n)을 포함한다. 다마신 워드라인이 여기서 설명된다. 복수의 마루-형상 스택은 반도체 스트립(412, 413, 414, 415)을 포함한다. 동일 평면 내 반도체 스트립들은 게단 구조(stairstep structures)에 의해 함께 전기적으로 연결된다.
전체 구조물의 후방으로부터 전방까지 1에서 N까지 올라가는 도시되는 워드라인 넘버링은 짝수 메모리 페이지에 적용된다. 홀수 메모리 페이지의 경우, 워드라인 넘버링은 전체 구조물의 후방으로부터 전방까지 N부터 1까지 내려간다.
계단 구조(412A, 413A, 414A, 415A)는 반도체 스트립(412, 413, 414, 415)와 같은 반도체 스트립을 종료시킨다. 도시되는 바와 같이, 이러한 계단 구조(412A, 413A, 414A, 415A)는 어레이 내 평면 선택을 위해 디코딩 회로에 연결을 위해 서로 다른 비트라인에 전기적으로 연결된다. 이러한 계단 구조(412A, 413A, 414A, 415A)는 복수의 마루-형상 스택이 구획되는 것과 동시에 패턴처리될 수 있다.
계단 구조(402B, 403B, 404B, 405B)는 반도체 스트립(402, 403, 404, 405)과 같은 반도체 스트립을 종료시킨다. 도시되는 바와 같이, 이러한 계단 구조(402B, 403B, 404B, 405B)는 어레이 내 평면 선택을 위해 디코딩 회로에 연결을 위해 서로 다른 비트라인에 전기적으로 연결된다. 이러한 계단 구조(402B, 403B, 404B, 405B)는 복수의 마루-형상 스택이 구획되는 것과 동시에 패턴처리될 수 있다.
반도체 스트립의 어느 주어진 스택은 계단 구조(412A, 413A, 414A, 415A), 또는 (402B, 403B, 404B, 405B) 중 어느 하나에만 연결된다. 반도체 스트립 스택은 비트라인 단부-소스 라인 단부 배향, 또는, 소스 라인 단부-비트라인 단부 배향의 서로 다른 2가지 배향 중 하나를 갖는다. 예를 들어, 반도체 스트립(412, 413, 414, 415)의 스택은 비트라인 단부-소스 라인 단부 배향을 갖고, 반도체 스트립(402, 403, 404, 405)의 스택은 소스 라인 단부-비트라인 단부 배향을 갖는다.
반도체 스트립(412, 413, 414, 415)의 스택은 계단 구조(412A, 413A, 414A, 415A)에 의해 일 단부에서 종료되고, SSL 게이트 구조(419), 게이트 선택 라인 GSL(426), 워드라인(425-1 WL ~ 425-N WL), 게이트 선택 라인 GSL(427)을 통과하여, 소스 라인(428)에 의해 다른 단부에서 종료된다. 반도체 스트립(412, 413, 414, 415)의 스택은 계단 구조(402B, 403B, 404B, 405B)에 도달하지 않는다.
메모리 물질층은 앞선 소면에서 상세하게 설명한 바와 같이 워드라인(425-1~425-n)을 반도체 스트립(412-415, 402-405)으로부터 분리시킨다. 접지 선택 라인 GSL(426), GSL(427)은 워드라인과 유사하게, 복수의 마루-형상 스택과 공형이다.
모든 반도체 스트립 스택은 계단 구조에 의해 각 단부에서 종료되고, 소스 라인에 의해 다른 단부에서 종료된다. 예를 들어, 반도체 스트립(412, 413, 414, 415)의 스택은 계단 구조(412A, 413A, 414A, 415A)에 의해 일 단부에서 종료되고, 소스 라인(428)에 의해 다른 단부에서 종료된다. 도며의 인근 단부에서, 반도체 스트립 스택은 2개마다 하나씩 계단 구조(402B, 403B, 404B, 405B)에 의해 종료되고, 반도체 스트립 스택은 2개마다 하나씩 별도의 소스 라인에 의해 종료된다. 도면의 먼 단부에서, 반도체 스트립은 2개마다 하나씩 계단 구조(412A, 413A, 414A, 415A)에 의해 종료되고, 반도체 스트립 스택은 2개마다 하나씩 별도의 소스 라인에 의해 종료된다.
비트라인 및 스트링 선택 라인은 금속층 ML1, ML2, ML3에서 형성된다.
트랜지스터가 계단 구조(412A, 413A, 414A) 및 워드라인(425-1) 사이에서 형성된다. 트랜지스터에서, 반도체 스트립(가령, 413)은 소자의 채널 영역으로 작용한다. SSL 게이트 구조(가령, 419, 409)는 워드라인(425-1~425-n)이 구획되는 것과 동일한 단계 동안 패턴처리된다. 실리사이드층이 워드라인(425-1~425-n)의 상측 표면, 접지 선택 라인(426, 427)을 따라 게이트 구조물(409, 419) 위에 형성될 수 있다. 메모리 물질층(415)은 트랜지스터에 대한 게이트 유전체로 작용할 수 있다. 이러한 트랜지스터는 어레이 내 특정 마루-형상 스택을 선택하기 위해 디코딩 회로에 연결된 스트링 선택 게이트로 작용한다.
제 1 금속층 ML1은 반도체 물질 스트립에 평행한 길이 방향으로 스트링 선택 라인을 포함한다. 이러한 ML1 스트링 선택 라인은 서로 다른 SSL 게이트 구조에 짧은 비아에 의해 연결된다.
제 2 금속층 ML2는 워드라인에 평행한 폭방향 배향으로 스트링 선택 라인을 포함한다. 이러한 ML2 스트링 선택 라인은 서로 다른 ML1 스트링 선택 라인에 짧은 비아에 의해 연결된다.
조합하여, 이러한 ML1 스트링 선택 라인 및 ML2 스트링 선택 라인은 스트링 선택 라인 신호로 하여금 특정 반도체 스트립 스택을 선택할 수 있게 한다.
제 1 금속층 ML1은 워드라인에 평행한 폭방향으로 2개의 소스 라인을 또한 포함한다.
마지막으로, 제 3 금속층 ML3는 반도체 물질 스트립에 평행한 길이 방향으로 비트라인을 포함한다. 서로 다른 비트라인이 계단 구조(412A, 413A, 414A, 415A 및 402B, 403B, 404B, 405B)의 서로 다른 계단에 전기적으로 연결된다. 이러한 ML3 비트라인은 비트라인 신호로 하여금 반도체 스트립의 특정 수평면을 선택할 수 있게 한다.
특정 워드라인이 워드라인으로 하여금 메모리 셀의 특정 로우 평면을 선택할 수 있게 하기 때문에, 워드라인 신호, 비트라인 신호, 및 스트링 선택 라인 신호의 스리폴드 조합(threefold combination)은, 메모리 셀의 3차원 어레이로부터 특정 메모리 셀을 선택하기에 충분하다.
도 24는 다마신 게이트를 갖는, 도 23의 일례의 3차원 메모리 구조에 대응하는 회로도다.
이러한 개략적인 도면은 다수의 평면 및 다수의 워드라인을 포함할 수 있는 정육면체를 표시하는 NAND 구조로 배열되는 9개의 전하 트래핑 셀을 갖는 2개 평면의 메모리 셀들을 도시한다. 2개 평면의 메모리 셀들은 워드라인 WLn-1, WLn으로 작용하는 워드라인(160, 161)의 교차점에서 구획되며, 반도체 스트립의 제 1 스택, 제 2 스택, 제 3 스택을 갖는다.
제 1 평면의 메모리 셀은 반도체 스트립 상의 일 NAND 스트링에 메모리 셀(70, 71)을 포함하고, 반도체 스트립의 일 NAND 스트링에 메모리 셀(73, 74)을 포함하며, 반도체 스트립의 일 NAND 스트링에 메모리 셀(76, 77)을 포함한다. 각각의 NAND 스트링은 어느 한 측부 상에서 접지 선택 트랜지스터에 연결된다(가령, NAND 스트링(70, 71)의 어느 한 측부에 접지 선택 소자(90, 72)).
제 2 평면의 메모리 셀은 본 예에서 정육면체의 하측 평면에 대응하며, 제 1 평면에서와 유사한 방식으로 NAND 스트링에 배열되는 메모리 셀(가령, 80, 82, 84)을 포함한다.
도면에 도시되는 바와 같이, 워드라인 WLn으로 작용하는 워드라인(161)은, 모든 평면의 반도체 스트립 사이의 트렌치의 계면 영역의 메모리 셀(제 1 평면의 셀 71, 74, 77)에 워드라인(161)을 연결하기 위해, 스택들 사이에서 도 5에 도시되는 트렌치(120)의 물질과 대응하는 수직 연장부를 포함한다.
인접 스택 내 메모리 셀 스트링은 비트라인 단부-소스 라인 단부 배향과 소스 라인 단부-비트라인 단부 배향 사이에서 교번한다.
비트라인 BLN 및 BLN -1(96)은 스트링 선택 소자에 인접한 메모리 셀 스트링을 종료시킨다. 예를 들어, 상부 메모리 평면에서, 비트라인 BLN 은 스트링 선택 트랜지스터(85, 89)을 갖는 메모리 셀 스트링을 종료시킨다. 이와 달리, 비트라인은 트레이스(88)에 연결되지 않는데, 이는 인접 스택의 스트링들이 비트라인 단부-소스 라인 단부 배향과 소스 라인 단부-비트라인 단부 배향 사이에서 교번하기 때문이다. 따라서, 이러한 스트링 대신에, 대응하는 비트라인이 스트링의 다른 단부에 연결된다. 하측 메모리 평면에서, 비트라인 BLN -1 은 대응하는 스트링 선택 트랜지스터를 갖는 메모리 셀 스트링을 종료시킨다.
스트링 선택 트랜지스터(85, 89)는 본 배열에서 각자의 NAND 스트링 및 스트링 선택 라인 SSLn -1 및 SSLn 사이에 연결된다. 마찬가지로, 정육면체 내 하측 평면 상의 유사 스트링 선택 트랜지스터들은 본 배열에서 각자의 NAND 스트링 및 스트링 선택 라인 SSLn -1 및 SSLn 사이에 연결된다. 스트링 선택 라인(106, 108)은 서로 다른 마루에 연결되고, 각각의 메모리 셀 스트링의 스트링 선택 트랜지스터의 게이트에 연결되며, 본 예에서 스트링 선택 신호 SSLn -1, SSLn 및 SSLn +1을 제공한다.
이와 달리, 스트링 선택 트랜지스터는 트레이스(88)에 연결되지 않는데, 이는 인접 스택의 스트링들이 비트라인 단부-소스 라인 단부 배향과 소스 라인 단부-비트라인 단부 배향 사이에서 교번하기 때문이다. 따라서, 이 스트링 대신에, 대응하는 스트링 선택 트랜지스터가 스트링의 다른 단부에 연결된다. 메모리 셀(73, 74)을 갖는 NAND 스트링은 스트링의 다른 단부 상에 (도시되지 않는) 스트링 선택 소자를 또한 갖는다. 트레이스(88)는 소스 라인(107)에 의해 종료된다.
접지 선택 트랜지스터(90-95)는 NAND 스트링의 제 1 단부에 배열된다. 접지 선택 트랜지스터(72, 75, 78) 및 대응하는 제 2 평면 접지 선택 트랜지스터가 NAND 스트링의 제 2 단부에 배열된다. 따라서, 접지 선택 트랜지스터는 메모리 스트링의 양 단부 상에 위치한다. 특정 단부의 메모리 스트링에 따라, 접지 선택 트랜지스터는 메모리 스트링을 소스 라인에, 또는 스트링 선택 소자 및 비트라인에 연결한다.
접지 선택 신호 GSL(odd)(159) 및 접지 선택 신호 GSL(even)(162)은 워드라인 WLn-1, WLn으로 작용하는 워드라인(160, 161)의 대향 측부 상에 위치한다. 본 예에서 접지 선택 라인 GSL(odd)은 접지 선택 트랜지스터(90-95)의 게이트에 연결되고, 워드라인(160, 161)과 동일한 방식으로 구현될 수 있다. 마찬가지로, 본 예에서 접지 선택 신호 GSL(162)은 접시 선택 트랜지스터(72, 75, 78) 및 대응 제 2 평면 접지 선택 트랜지스터의 게이트에 연결되고, 워드라인(160, 161)과 동일한 방식으로 구현도리 수 있다. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터는 일부 실시예에서 메모리 셀과 동일한 유전 스택을 게이트 옥사이드로 이용할 수 있다. 다른 실시예에서, 전형적인 게이트 옥사이드가 대신에 사용된다. 또한, 채널 길이 및 폭은 트랜지스터의 스위칭 기능을 제공하기 위해 설계자에게 적합한 대로 조정될 수 있다.
도 25는 다마신 게이트 및 로우, 칼럼, 및 평면 디코딩 회로를 갖춘 3차원 NAND 플래시 메모리 어레이를 포함하는 집적 회로의 개략도다.
집적 회로 라인(975)은 다마신 게이트 또는 워드라인을 구비한, 여기서 설명되는 바와 같이 구현되는 3차원 NAND 플래시 메모리 어레이(960)를 포함한다. 로우 디코더(961)가 복수의 워드라인(962)에 연결되고, 메모리 어레이(960)에서 로우를 따라 배열된다. 어레이(960) 내 메모리 셀로부터 데이터를 읽어들이고 프로그램하기 위해 메모리 어레이(960) 내 스택에 대응하는 칼럼을 따라 배열되는 복수의 SSL 라인(964)에 칼럼 디코더(963)가 연결된다. 비트라인(959)을 통해 메모리 어레이(960) 내 복수의 평면에 평면 디코더(958)가 연결된다. 버스(965) 상에서 어드레스가 칼럼 디코더(963), 로우 디코더(961), 및 평면 디코더(958)에 공급된다. 블록(966)의 데이터-인 구조 및 센스 증폭기는 본 예에서 데이터 버스(967)를 통해 칼럼 디코더(963)에 연결된다. 데이터는 데이터-인 라인(971)을 통해 집적 회로(975) 상의 입/출력 포트로부터, 또는, 집적 회로(975) 내부/외부의 다른 데이터 소스로부터, 블록(966)의 데이터-인 구조에 공급된다. 도시되는 실시예에서, 다른 회로(974)가 집적 회로 상에 포함되고, NAND 플래시 메모리 셀 어레이에 의해 뒷받침되는 시스템-온-칩 기능을 제공하는 모듈들의 조합이나 범용 프로세서 또는 전용 애플리케이션 회로와 같은 집적 회로 상에 포함된다. 데이터는 데이터-출력 라인(972)을 통해 블록(966)의 센스 증폭기로부터 집적 회로(975)의 입/출력 포트로, 또는 집적 회로(975) 내부 또는 외부의 다른 데이터 수신지로 공급된다.
바이어스 배열 상태 머신(969)을 이용하여 본 예에서 구현되는 컨트롤러는 읽기, 소거, 프로그램, 소거 확인, 및 프로그램 확인 전압과 같은, 블록(968)의 전압 공급원을 통해 발생되거나 제공되는 바이어스 배열 공급 전압의 인가를 제어한다. 컨트롤러는 당 분야에 알려진 바와 같이 전용 로직 회로를 이용하여 구현될 수 있다. 대안의 실시예에서, 컨트롤러는 범용 프로세서를 포함하며, 이러한 범용 프로세서는 동일한 집적 회로 상에서 구현될 수 있고, 장치의 작동을 제어하기 위해 컴퓨터 프로그램을 실행한다. 또 다른 실시예에서, 전용 로직 회로 및 범용 프로세스의 조합이 컨트롤러 구현에 이용될 수 있다.
본 발명이 선호 실시예 및 상술한 예를 참조하여 개시되었으나, 본 예는 제한적인 보다는 예시적인 사항으로 간주되어야 한다. 다음의 청구범위의 범위와 발명의 사상 내에 있는 변형 및 조합이 당 업자에게 나타날 것이다.

Claims (22)

  1. 비휘발성 메모리 셀의 3차원 어레이의 제조 방법에 있어서,
    복수의 워드라인 트렌치가 복수의 실리콘 라인 중 인접 실리콘 라인을 분리시키도록, 복수의 적층된 비휘발성 메모리 구조 위에 상기 복수의 실리콘 라인을 형성함으로써, 상기 3차원 어레이 내의 복수의 적층된 비휘발성 메모리 구조 위에 복수의 워드라인 트렌치를 형성하는 단계와,
    상기 복수의 워드라인 트렌치에 의해 분리되는 상기 복수의 실리콘 라인을 산화시킴으로써, 상기 복수의 워드라인 트렌치 내에 절연 표면을 형성하는 단계와,
    상기 복수의 워드라인 트렌치 내에 복수의 워드라인을 형성하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  2. 제 1 항에 있어서,
    복수의 실리콘 라인 형성은, 복수의 워드라인 트렌치 중 적어도 하나의 워드라인 트렌치 내에 실리콘 잔류물을 남기고, 상기 실리콘 잔류물이 복수의 실리콘 라인 산화 중에 산화되는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  3. 제 1 항에 있어서,
    상기 복수의 실리콘 라인은 보이드를 갖고, 상기 보이드는 복수의 실리콘 라인 산화와 함께 산화된 실리콘으로 충전되는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  4. 제 1 항에 있어서,
    복수의 실리콘 라인의 형성은, 복수의 적층된 비휘발성 메모리 구조 위에 실리콘층을 형성하고, 상기 실리콘층으로부터 과량의 실리콘을 제거하여 복수의 실리콘 라인을 남기고, 복수의 실리콘 라인들 중 인접 실리콘 라인 사이에 복수의 워드라인 트렌치를 형성하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  5. 제 1 항에 있어서,
    복수의 실리콘 라인 산화 후, 상기 복수의 워드라인 트렌치 내 복수의 적층된 비휘발성 메모리 구조를 덮는 노출된 옥사이드를 식각하는 단계와,
    상기 복수의 워드라인 트렌치 내 복수의 적층된 비휘발성 메모리 구조를 덮는 옥사이드를 형성하는 단계를 더 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  6. 제 1 항에 있어서,
    상기 복수의 적층된 비휘발성 메모리 구조를 덮는 나이트라이드층을 노출시킬 때까지 상기 복수의 워드라인 트렌치 내 복수의 적층된 비휘발성 메모리 구조를 덮는 노출된 옥사이드를 식각하는 단계를 더 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  7. 제 1 항에 있어서,
    복수의 실리콘 라인 산화 후, 복수의 적층된 비휘발성 메모리 구조의 나이트라이드층을 노출시킬 때까지 복수의 워드라인 트렌치 내 복수의 적층된 비휘발성 메모리 구조를 덮는 노출된 옥사이드를 식각하는 단계와,
    상기 복수의 워드라인 트렌치 내 복수의 적층된 비휘발성 메모리 구조를 덮는 외측 옥사이드를 형성하도록 상기 복수의 적층된 비휘발성 메모리 구조를 덮는 나이트라이드층을 산화시키는 단계를 더 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  8. 제 1 항에 있어서,
    복수의 워드라인 형성이 다마신 프로세스인
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  9. 제 1 항에 있어서,
    복수의 워드라인 트렌치 형성 이전에, 절연 물질에 의해 분리되는 복수의 반도체 스트립과, 상기 복수의 반도체 스트립을 덮는 전하 저장 구조를 포함하는 상기 복수의 적층된 비휘발성 메모리 구조를 형성하는 단계를 더 포함하며,
    상기 전하 저장 구조는 하프늄 옥사이드층을 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  10. 제 1 항에 있어서,
    복수의 워드라인 트렌치 형성 이전에, 절연 물질에 의해 분리되는 복수의 반도체 스트립과, 상기 복수의 반도체 스트립을 덮는 전하 저장 구조를 포함하는 상기 복수의 적층된 비휘발성 메모리 구조를 형성하는 단계를 더 포함하며,
    상기 전하 저장 구조는 실리콘 다이옥사이드 유전 상부보다 큰 유전 상수를 갖는 유전층을 포함하는
    비휘발성 메모리 셀의 3차원 어레이 제조 방법.
  11. 비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법에 있어서,
    복수의 워드라인 트렌치가 복수의 물질 라인 중 인접 물질 라인들을 분리시키도록, 복수의 적층된 비휘발성 메모리 구조 위에 상기 복수의 물질 라인을 형성함으로써, 3차원 어레이 내 복수의 적층된 비휘발성 메모리 구조 위에 복수의 워드라인 트렌치를 형성하는 단계와,
    상기 복수의 워드라인 트렌치에 의해 분리되는 상기 복수의 물질 라인을 산화시킴으로써 상기 복수의 워드라인 트렌치 내에 절연 표면을 형성하는 단계와,
    상기 복수의 워드라인 트렌치 내에 복수의 워드라인을 형성하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  12. 제 11 항에 있어서,
    상기 복수의 물질 라인은 금속 라인을 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  13. 비휘발성 메모리 셀의 3차원 어레이 형성 방법에 있어서,
    상기 3차원 어레이 내 복수의 적층된 비휘발성 메모리 구조 위에서 복수의 워드라인 트렌치 내에 복수의 워드라인을 형성하는 단계로서, 상기 복수의 워드라인 트렌치는 상기 복수의 적층된 비휘발성 메모리 구조 위에 복수의 옥사이드 라인 중 인접 옥사이드 라인을 분리시키고, 상기 복수의 워드라인은 상기 복수의 적층된 비휘발성 메모리 구조의 인접 스택 사이에서 제 1 세트의 실리콘 부재를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 형성 방법.
  14. 제 13 항에 있어서,
    복수의 워드라인 형성은 실리콘으로 상기 복수의 워드라인 트렌치를 충전하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  15. 제 13 항에 있어서,
    상기 복수의 워드라인 상에 금속 실리사이드를 형성하는 단계를 더 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  16. 제 13 항에 있어서,
    복수의 워드라인 형성은,
    복수의 실리콘 워드라인으로 상기 복수의 워드라인 트렌치를 충전하는 단계와,
    상기 복수의 실리콘 워드라인 내에 금속 트렌치를 형성하기 위해 상기 복수의 실리콘 워드라인의 일부분을 식각하는 단계와,
    상기 복수의 실리콘 워드라인의 금속 표면을 형성하도록 상기 금속 트렌치를 금속으로 충전하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  17. 제 13 항에 있어서,
    복수의 워드라인 형성은,
    복수의 실리콘 워드라인으로 상기 복수의 워드라인 트렌치를 충전하는 단계와,
    상기 복수의 적층된 비휘발성 메모리 구조를 덮는 전하 저장 구조를 노출시키기 위해, 상기 복수의 실리콘 워드라인 내에 금속 트렌치를 형성하도록 상기 복수의 실리콘 워드라인의 일부분을 식각하는 단계와,
    상기 복수의 실리콘 워드라인 내에 금속 표면을 형성하도록 상기 금속 트렌치를 금속으로 충전하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  18. 제 13 항에 있어서,
    복수의 워드라인 형성은,
    복수의 실리콘 워드라인으로 상기 복수의 워드라인 트렌치를 충전하는 단계와,
    상기 복수의 적층된 비휘발성 메모리 구조를 덮는 전하 저장 구조를 노출시키지 않으면서, 상기 복수의 실리콘 워드라인 내에 금속 트렌치를 형성하도록 상기 복수의 실리콘 워드라인의 일부분을 식각하는 단계와,
    상기 복수의 실리콘 워드라인 내에 금속 표면을 형성하도록 상기 금속 트렌치를 금속으로 충전하는 단계를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  19. 제 13 항에 있어서,
    복수의 워드라인 형성이 다마신 프로세스인
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  20. 제 13 항에 있어서,
    상기 복수의 워드라인은 상기 제 1 세트의 실리콘 부재에 직교하는 제 2 세트의 실리콘 부재를 포함하는
    비휘발성 메모리 셀의 3차원 어레이 내 워드라인 형성 방법.
  21. 비휘발성 메모리 셀의 3차원 어레이를 구비한 집적 회로에 있어서,
    복수의 워드라인과,
    상기 복수의 워드라인 중 인접 워드라인을 분리시키는 복수의 옥사이드 라인과,
    상기 3차원 어레이 내 복수의 적층된 비휘발성 메모리 구조로서, 상기 복수의 적층된 비휘발성 메모리 구조는 상기 복수의 워드라인 및 상기 복수의 옥사이드 라인으로 덮히고, 상기 복수의 적층된 비휘발성 메모리 구조는 나이트라이드층을 포함하며, 상기 복수의 적층된 비휘발성 메모리 구조는 상기 복수의 워드라인으로 덮히는 제 1 부분과, 상기 복수의 옥사이드 라인으로 덮히는 제 2 부분을 포함하고, 상기 제 1 부분의 나이트라이드층은 상기 제 2 부분의 나이트라이드층보다 좁은 두께를 갖는, 상기 복수의 적층된 비휘발성 메모리 구조를 포함하는
    비휘발성 메모리 셀의 3차원 어레이를 구비한 집적 회로.
  22. 제 21 항에 있어서,
    상기 나이트라이드층은 상기 비휘발성 메모리 셀의 전하 저장층인
    비휘발성 메모리 셀의 3차원 어레이를 구비한 집적 회로.
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