CN114038793A - 三维nand存储器件及形成其的方法 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括交替地堆叠在衬底上的字线层和绝缘层的堆叠。所述半导体器件还包括第一电介质沟槽结构。所述第一电介质沟槽结构被放置在所述字线层中的底部选择栅(BSG)层中以分隔所述BSG层并且在衬底的第一方向上延伸。所述半导体器件还包括第二电介质沟槽结构。所述第二电介质沟槽结构被放置在所述字线层中的顶部选择栅(TSG)层中以分隔所述TSG层并且在所述衬底的所述第一方向上延伸。所述第二电介质沟槽结构在垂直于所述第一方向的所述衬底的第二方向上与所述第一电介质沟槽结构偏离。

Description

三维NAND存储器件及形成其的方法
背景技术
随着集成电路中的器件的临界尺寸缩小到常见存储单元技术的极限，设计人员已经在展望用于存储单元的堆叠的多个片存储区以达到更大的存储容量和达到更低的每比特成本的技术。3D-NAND存储器件是一种存储单元的堆叠的多个片存储区以达到更大的存储容量和达到更低的每比特成本的示例性器件。随着3D NAND技术向更高密度和大容量迁移，特别是从64L向128L架构迁移，垂直于衬底的纵向上的字线层(或者栅控制层)的数量已经在显著增长。增长的字线层数量引起3D-NAND存储器件的块大小的急剧增长，这接着可以导致更长的读和擦除时间、更长的数据传输时间和更低的存储效率。
发明内容
根据本公开内容的一个方面，提供了一种半导体器件。所述半导体器件包括交替地堆叠在衬底上的字线层和绝缘层的堆叠。所述半导体器件还包括第一电介质沟槽结构。所述第一电介质沟槽结构被放置在所述字线层中的底部选择栅(BSG)层中以将所述BSG层分隔成两个部分，并且在衬底的第一方向上延伸。所述半导体器件进一步包括第二电介质沟槽结构。所述第二电介质沟槽结构被放置在所述字线层中的顶部选择栅(TSG)层中以将所述TSG层分隔成两个部分，并且在所述衬底的所述第一方向(例如，长度方向)上延伸。所述第二电介质沟槽结构在垂直于所述第一方向的所述衬底的第二方向(例如，宽度方向)上与所述第一电介质沟槽结构偏离。
所述半导体器件可以包括第一缝隙结构和第二缝隙结构。所述第一缝隙结构可以被放置在所述堆叠的第一边界处，其中，所述第一缝隙结构贯穿所述堆叠地延伸，并且沿所述衬底的所述第一方向延伸。所述第二缝隙结构可以被放置在所述堆叠的第二边界处，其中，所述第二缝隙结构贯穿所述堆叠地延伸，并且沿所述衬底的所述第一方向延伸。
在一些实施例中，所述第一电介质沟槽结构和所述第二电介质沟槽结构可以在所述衬底的所述第二方向上被安排在所述第一缝隙结构和所述第二缝隙结构之间。另外，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构可以在所述衬底的所述第一方向上平行于彼此地延伸。
所述半导体器件可以包括被形成在所述衬底上并且进一步贯穿所述堆叠地延伸的多个沟道结构，其中，所述沟道结构被安排在所述第一缝隙结构和所述第二缝隙结构之间。所述半导体器件可以进一步包括被形成在所述衬底上并且进一步贯穿所述堆叠地延伸的多个虚拟沟道结构，其中，所述虚拟沟道结构被安排在所述第一缝隙结构和所述第二缝隙结构之间。
在一些实施例中，所述第一电介质沟槽结构跨越所述虚拟沟道结构的第一集合地延伸，并且所述第二电介质沟槽结构跨越所述虚拟沟道结构的第二集合地延伸。
在一些实施例中，所述TSG层可以是所述字线层中的最高的字线层，并且所述BSG层可以是所述字线层中的最低的字线层。
在一些实施例中，所述半导体器件可以包括第一区域、第二区域和第三区域。所述第一区域由所述第一缝隙结构和所述第二电介质沟槽结构定义的。所述第二区域由所述第一电介质沟槽结构和所述第二电介质沟槽结构定义。所述第三区域由所述第一电介质沟槽结构和所述第二缝隙结构定义。所述第一区域、所述第二区域和所述第三区域被配置为独立地操作。
根据本公开内容的另一个方面，提供了一种用于制造半导体器件的方法。在所公开的方法中，在衬底上形成多个第一绝缘层和虚拟底部选择栅(BSG)层。所述虚拟BSG层被安排在所述第一绝缘层之间。随后形成第一电介质沟槽结构。所述第一电介质沟槽结构贯穿所述虚拟BSG层，并且在所述衬底的第一方向(例如，长度方向)上延伸。所述虚拟BSG层被所述第一电介质沟槽结构分隔成两个部分。然后在所述第一绝缘层上形成多个牺牲字线层和多个第二绝缘层，其中，所述第二绝缘层和所述牺牲字线层被交替地安排。进一步地，形成第二电介质沟槽结构，其中，所述第二电介质沟槽结构贯穿所述牺牲字线层中的牺牲顶部选择栅(TSG)层以将所述牺牲TSG层分隔成两个部分，并且在所述衬底的所述第一方向上延伸。所述第二电介质沟槽结构在所述衬底的第二(或者宽度)方向上与所述第一电介质沟槽结构偏离。
在一些实施例中，在形成所述第二电介质沟槽结构之前，可以在所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层上执行修剪蚀刻过程以在所述衬底上形成阵列区和阶梯区，其中，所述阶梯区被放置在所述阵列区的两侧处。
在一些实施例中，可以在所述阵列区中形成沟道结构，其中，所述沟道结构从所述衬底开始延伸，并且贯穿所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层地在所述阵列区中延伸。此外，可以将第一缝隙结构形成为被放置在所述阵列区和所述阶梯区的第一边界处，并且可以将第二缝隙结构形成为被放置在所述阵列区和所述阶梯区的第二边界处。所述第一缝隙结构和所述第二缝隙结构贯穿所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层地延伸，并且进一步沿所述衬底的所述第一方向延伸。随后，可以用BSG层替换所述虚拟BSG层，并且可以用字线层替换所述牺牲字线层。可以在所述阶梯区上形成触点结构，其中，所述触点结构被连接到所述阶梯区中的所述BSG层和所述字线层。
在所公开的方法中，所述第一电介质沟槽结构和所述第二电介质沟槽结构在所述衬底的所述第二方向上被安排在所述第一缝隙结构和所述第二缝隙结构之间。另外，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构在所述衬底的所述第一方向上平行于彼此地延伸。
根据本公开内容的又另一个方面，提供了一种半导体器件。所述半导体器件包括被形成在堆叠中的阵列区和阶梯区，其中，所述阶梯区被放置在所述阵列区的两侧处，并且所述堆叠包括交替地堆叠在衬底上的字线层和绝缘层。所述半导体器件包括第一缝隙结构和第二缝隙结构。所述第一缝隙结构被放置在所述阵列区和所述阶梯区的第一边界处，并且贯穿所述堆叠并且沿所述衬底的第一(或者长度)方向延伸。所述第二缝隙结构被放置在所述阵列区和所述阶梯区的第二边界处，并且贯穿所述堆叠并且沿所述衬底的所述第一方向延伸。
所述半导体器件进一步具有第一电介质沟槽结构和第二电介质沟槽结构。所述第一电介质沟槽结构被安排在所述第一和第二缝隙结构之间、被放置在所述字线层中的底部选择栅(BSG)层中以将所述BSG层分隔成两个部分并且在所述衬底的所述第一方向上延伸。所述第二电介质沟槽结构被安排在所述第一和第二缝隙结构之间、被放置在所述字线层中的顶部选择栅(TSG)层中以将所述TSG层分隔成两个部分并且在所述衬底的所述第一方向上延伸。所述第二电介质沟槽结构在所述衬底的第二方向上与所述第一电介质沟槽结构偏离。
在一些实施例中，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构在所述衬底的所述第一方向上平行于彼此地延伸。
在一些实施例中，所述半导体器件包括多个沟道结构和多个触点结构。所述沟道结构被形成在所述衬底上并且进一步贯穿所述堆叠的所述阵列区中的所述字线层和所述绝缘层地延伸。所述触点结构被形成在所述阶梯区上，并且被连接到所述阶梯区中的所述字线层。
所述半导体器件进一步包括多个虚拟沟道结构。所述虚拟沟道结构被形成在所述衬底上并且进一步贯穿所述堆叠的所述阵列区中的所述字线层和所述绝缘层地延伸，其中，所述第一电介质沟槽结构跨越所述虚拟沟道结构的第一集合地延伸，并且所述第二电介质沟槽结构跨越所述虚拟沟道结构的第二集合地延伸。
附图说明
在结合附图阅读时，从以下详细描述内容中最好地理解本公开内容的方面。应当指出，根据产业中的标准实践，各种特征不是按比例绘制的。实际上，为了讨论的清楚性，可以增大或者减小各种特征的尺寸。
图1A是根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件的横截面图。
图1B是根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件的俯视图。
图1C是根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件的三维视图。
图2是根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件中的沟道结构的横截面图。
图3A是第一3D-NAND存储器件的俯视图。
图3B是第二3D-NAND存储器件的俯视图。
图4A、4B、5、6、7A、7B、8A、8B、9A、9B和10是制造根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件的各种中间步骤的横截面图和俯视图。
图11是用于制造根据本公开内容的示例性实施例的一个示例性3D-NAND存储器件的过程的流程图。
具体实施方式
以下公开内容提供用于实现所提供的主题的不同特征的许多不同的实施例或者示例。下面描述部件和安排的具体的示例以简化本公开内容。当然，这些仅是示例，而不旨在是限制性的。例如，随后的描述内容中的在第二特征之上或者上面形成第一特征可以包括在其中第一和第二特征是被形成的可以有直接接触的特征的实施例，并且还可以包括在其中可以在第一和第二特征之间形成额外的特征以使得第一和第二特征可以没有直接接触的实施例。另外，本公开内容可以在各种示例中重复标号和/或字母。该重复是出于简单和清楚的目的的，并且其自身不指示所讨论的各种实施例和/或配置之间的关系。
进一步地，为了易于描述，可以在本文中使用空间相对术语(诸如“在……之下”、“在……下面”、“较低”、“在……上面”、“较高”等)以便描述如附图中说明的一个元素或者特征与另一个(些)元素或者特征的关系。除了附图中描绘的朝向之外，空间相对术语旨在还包括处在使用或者操作中的设备的不同的朝向。装置可以被另外地定向(被旋转90度或者被定向在其它的朝向处)，并且同样可以相应地解释本文中使用的空间相对描述语。
概念涉及例如3D-NAND存储器件的形成，所述3D-NAND存储器件具有经划分的存储块结构，并且所述经划分的存储块结构中的每个经划分的存储块结构可以被独立地操作(例如，编程、擦除或者读)。
一个3D-NAND存储器件可以包括多个存储单元存储块(或者存储块)。存储块中的每个存储块可以包括多个纵向NAND存储单元串。纵向NAND存储单元串中的每个纵向NAND存储单元串可以具有沿衬底的高度方向(或者Z方向)被顺序地并且连续地安排在衬底上的一个或多个底部选择晶体管(BST)、一个或多个虚拟BST、多个存储单元(MC)、一个或多个虚拟顶部选择晶体管(TST)以及一个或多个TST。纵向NAND存储单元串中的每个纵向NAND存储单元串中的最低的BST的源区被连接到共源极线(CSL)，并且纵向NAND存储单元串中的每个纵向NAND存储单元串中的最高的TST的漏区被连接到分别的位线。在3D-NAND存储器件中，同一个存储块的纵向NAND存储单元串可以共享一个或多个顶部选择栅(TSG)。被共享的一个或多个TSG相应地在操作相关的3D-NAND存储器件(诸如对3D-NAND存储器件进行编程或者读取)期间同时控制相同的存储块中的纵向NAND存储单元串的TST。
在3D-NAND存储器件中，相同的存储块的纵向NAND存储单元串可以共享一个或多个底部选择栅(BSG)。被共享的一个或多个BSG相应地在操作3D-NAND存储器件(诸如擦除3D-NAND存储器件)期间同时控制相同的存储块中的纵向NAND存储单元串的BST。随着3D-NAND存储器件向具有增大的存储块大小的更高容量迁移，被共享的一个或多个TSG或者BSG可以导致更长的操作时间、更长的数据传输时间和更低的存储效率。
在相关3D-NAND存储器件中，可以通过利用一个或多个电介质沟槽结构将一个或多个被共享的TSG划分成多个子TSG来将一个存储块分隔成多个子存储块。可以独立地操作子存储块以使得可以相应地减少操作时间和数据传输时间。在第一示例中，可以应用一个电介质沟槽结构以将存储块分隔成两个子存储块。然而，这样的配置可能导致产生低的存储单元密度。在第二示例中，可以应用两个电介质沟槽结构以将存储块分隔成三个子存储块。然而，两个电介质沟槽结构之间的子存储块可能不起作用，这是因为不可以例如如在下面就图3B描述的那样用字线层替换该子存储块中的牺牲字线层。
在所公开的3D-NAND存储器件中，一个存储块可以具有被放置在底部选择栅(BSG)层中的用于将BSG层分隔成两个部分的第一电介质沟槽结构和被放置在顶部选择栅(TSG)层中的用于将TSG层分隔成两个部分的第二电介质沟槽结构。第二电介质沟槽结构是与第一电介质沟槽结构偏离的。所公开的配置通过将存储块划分成三个独立的并且起作用的子存储块而允许存储块中的更高的沟道结构密度。
图1A是一个示例性3D-NAND存储器件100的横截面图，以及图1B是示例性3D-NAND存储器件100的俯视图，其中，图1A中的3D-NAND存储器件100的横截面图是从图1B中的沿衬底的Z方向(或者高度方向)的线A-A’获得的。图1B中的虚线指示透视图。图1C是示例性3D-NAND存储器件100的3D视图。为了简单和清楚起见，在图1A、1B和1C中提供了3D-NAND存储器件100的仅一个存储块。
如在图1A中示出的，3D-NAND存储器件100可以具有衬底10。多个字线层和多个绝缘层被交替地堆叠在衬底10上。在图1A的示例性实施例中，包括了16个字线层和17个绝缘层。然而，图1A仅是一个示例，并且可以基于器件结构包括任意数量的字线层和绝缘层。在一些实施例中，最低字线层12a可以充当被连接到BST的栅极的底部选择栅(BSG)层。在一些实施例中，BSG层12a之上的字线层中的一个或多个字线层(诸如字线层12b-12c)可以是被连接到虚拟存储单元(虚拟MC)的栅极的虚拟字线层(或者虚拟BSG层)。BST和虚拟MC一起可以控制阵列共源(ACS)区16与存储单元之间的数据传输。在一些实施例中，最高字线层12p可以充当被连接到TST的栅极的顶部选择栅(TSG)层。在一些实施例中，TSG层12p之下的字线层中的一个或多个字线层(诸如字线层12n-12o)可以是被连接到虚拟存储单元(虚拟MC)的栅极的虚拟字线层(或者虚拟TSG层)。TST和虚拟MC一起控制位线(未示出)与存储单元之间的数据传输。
绝缘层被放置在衬底10上，并且与字线层交替地被布置。通过绝缘层将字线层与彼此分隔开。另外，通过绝缘层中的最低绝缘层14a将字线层与衬底10分隔开。
在一些实施例中，首先使用牺牲字线层(例如，SiN)形成图1A中说明的字线层。可以移除并且用高K层、粘合层和一个或多个金属层替换牺牲字线层。高K层可以是由氧化铝(Al2O3)和/或氧化铪(HfO2)和/或氧化钽(Ta2O5)和/或另一种高K(介电常数)材料制成的。金属层可以是由例如钨(W)、钴(Co)制成的。根据产品规范、设备操作、制造能力等的要求，字线可以具有从10nm到100nm的范围中的厚度。在图1A的实施例中，绝缘层可以是由具有从5nm到50nm的厚度的SiO2制成的。
在一些实施例中，3D-NAND存储器件100可以具有阵列区100A和两个阶梯区100B-100C。阶梯区100B-100C可以被放置在阵列区100A的两侧处。字线层和绝缘层可以延伸到阶梯区100B-100C中，具有阶梯式剖面或者步梯式剖面。
3D-NAND存储器件100可以包括阵列区100A中的多个沟道结构18。沟道结构18沿衬底的Z方向(或者高度方向)被形成在衬底10上。如图1A中示出的，包括了五个沟道结构18。然而，图1A仅是一个示例，并且可以在3D-NAND存储器件100中包括任意数量的沟道结构18。沟道结构18可以贯穿字线层和绝缘层地延伸，并且进一步延伸到衬底10中以形成纵向存储单元串的阵列。纵向存储单元串中的每个纵向存储单元串可以包括相对应的沟道结构，所述相对应的沟道结构被耦合到字线层以形成一个或多个底部选择晶体管(BSG)、多个存储单元(MC)和一个或多个顶部选择晶体管(TST)。BST、MC和TST被顺序地并且连续地安排在衬底上。另外，沟道结构18中的每个沟道结构18可以进一步包括沟道层、隧穿层、电荷捕获层和阻隔层，这在图3中被进一步详细地示出。
3D-NAND存储器件100可以具有多个缝隙结构。例如，在图1A中包括两个缝隙结构20a-20b。在一些实施例中，使用后栅极制造技术来形成3D-NAND存储器件100，因此，形成缝隙结构以辅助移除牺牲字线层和形成真正的栅极。在一些实施例中，缝隙结构可以是由导电材料制成的并且被放置在阵列共源(ACS)区16上以充当触点，其中，ACS区被形成在衬底10上以充当共源极。在一些实施例中，缝隙结构可以是由电介质材料制成的以充当分隔结构。在图1A的示例性实施例中，缝隙结构20a-20b被放置在阵列区100A的两个相对的边界处，并且被连接到ACS区16。
在一些实施例中，缝隙结构20a-20b可以贯穿字线层和绝缘层地延伸，并且进一步沿衬底10的第一方向(也被称为长度方向或者X方向)延伸。在一些实施例中，缝隙结构20a-20b可以具有电介质间隙壁26、导电层30和触点28。电介质间隙壁26沿缝隙高度的侧壁被形成，并且与字线层和绝缘层有直接接触。沿电介质间隙壁26并且在ACS区16上形成导电层30。沿电介质间隙壁26并且在导电层30上形成触点28。在图1A的实施例中，电介质间隙壁26是由SiO2制成的，导电层30是由多晶硅制成的，并且触点28是由钨制成的。
3D-NAND存储器件100可以具有多个触点结构22。触点结构22被形成在电介质层24中，并且被放置在字线层上以连接到字线层。为了简单和清楚起见，在阶梯区100B和100C中的每个阶梯区中说明了仅三个触点结构22。触点结构22可以进一步被耦合到栅电压。可以通过字线层对BST、MC和TST的栅极施加栅电压以相对应地操作BST、MC和TST。
3D-NAND存储器件100可以具有在衬底10的第一方向上延伸的第一电介质沟槽结构34。在一些实施例中，第一电介质沟槽结构34可以被放置在BSG层12a中以将BSG层12a分隔成两个部分(或者子BSG层)12a-1和12a-2。在一些实施例中，根据器件设计，第一电介质沟槽结构34可以进一步贯穿一个或多个虚拟字线层(诸如12b-12c)地延伸以将虚拟字线层分隔成两个部分(或者子虚拟字线层)。在图1A的示例性实施例中，第一电介质沟槽结构34仅被放置在BSG层12a中以将BSG层12a分隔成两个子BSG层12a-1和12a-2。
仍然参考图1A，第二电介质沟槽结构32被放置在顶部选择栅(TSG)层12p和虚拟字线层12n-12o中以将TSG层12p和虚拟字线层12n-12o分隔成两个部分。例如，在引入第二电介质沟槽结构32时，TSG层12p变成12p-1和12p-2。第二电介质沟槽结构32在衬底10的第一方向上延伸。相应地，TSG层12p和虚拟字线层12n-12o沿衬底的第一方向被划分成两个子TSG层和两个子虚拟字线层。应当指出，图1A仅是一个示例，并且第二电介质沟槽结构32可以在3D-NAND存储器件100的顶部分隔任意数量的字线层。
第一电介质沟槽结构34在垂直于第一方向的衬底10的第二方向(也被称为宽度方向或者Y方向)上与第二电介质沟槽结构32偏离。还通过一个或多个字线层和绝缘层沿衬底10的Z方向(或者高度方向)将第一电介质沟槽结构34与第二电介质沟槽结构32分隔开。
在一些实施例中，第一和第二电介质沟槽结构34和32可以具有从50nm到150nm的临界尺寸(CD)。在一些实施例中，第一和第二电介质沟槽结构34和32可以是空的结构。在一些实施例中，可以用SiN、SiO2、SiON、SiOCN、SiCN或者其它合适的电介质材料填充第一和第二电介质沟槽结构34和32。在一些实施例中，第一和第二电介质沟槽结构34和32可以以10nm到100nm之间的深度沿衬底10的第一方向延伸。在一些实施例中，第一电介质沟槽结构34和第二电介质沟槽结构32在衬底10的第二方向上被安排在缝隙结构20a-20b之间。在一些实施例中，第一电介质沟槽结构34、第二电介质沟槽结构32和缝隙结构20a-20b在衬底10的第一方向上平行于彼此地延伸。
通过在3D-NAND存储器件100中引入第一和第二电介质沟槽结构34和32，BSG层和TSG层可以被分隔成多个子BSG层和子TSG层。子BSG层和子TSG层可以将3D-NAND存储器件100划分成多个子存储块。子存储块中的每个子存储块可以具有分别的子BSG层和分别的子TSG层。相应地，可以通过控制分别的子BSG层和分别的子TSG层独立地操作子存储块中的每个子存储块。相对应地，3D-NAND存储器件100可以精确地控制期望的子存储块(或者子阵列区)以便有效地减少编程时间、读时间、擦除时间和数据传输时间，并且大大提升数据存储效率。
图1B是根据本公开内容的一些实施例的3D-NAND存储器件100的俯视图。如图1B中示出的，3D-NAND存储器件100可以具有四个边界1-4。两个缝隙结构20a-20b分别被放置在第一边界1和第二边界2处，并且进一步沿衬底10的第一方向(或者长度方向)延伸。缝隙结构20a被安排在阵列区100A和阶梯区100B-100C的第一边界(或者顶部边界)处。缝隙结构20b被安排在阵列区100A和阶梯区100B-100C的第二边界(或者底部边界)处。根据一些实施例，第二边界是与第一边界相对的。缝隙结构20a-20b可以充当用于连接3D-NAND存储器件100的ACS区16的触点，并且进一步将3D-NAND存储器件100与相邻的部件隔绝开。
仍然参考图1B，第一电介质沟槽结构34和第二电介质沟槽结构32在衬底10的第二方向上被安排在缝隙结构20a-20b之间。第一电介质沟槽结构34、第二电介质沟槽结构32和缝隙结构20a-20b在衬底10的第一方向上平行于彼此地延伸。在一些实施例中，有意地使第一和第二电介质沟槽结构34和32沿衬底10的第二方向(宽度方向)与彼此偏离。
可以通过在第一和第二电介质沟槽结构34和32之间引入未对准的剖面来获得若干好处。首先，第一电介质沟槽结构34和第二电介质沟槽结构32可以将3D-NAND存储器件100划分成三个子存储块102、104和106。可以通过在子BSG层12a-1和12a-2以及子TSG层12p-1和12p-2上施加合适的控制电压独立地操作三个子存储块102、104和106。在一个示例中，为了对子存储块102进行编程，可以对子TSG层12p-1施加Vcc电压(诸如1.0伏)，以及可以对子BSG层12a-1施加零电压。在另一个示例中，为了擦除子存储块104，子TSG层12p-2可以是处在上浮阶段的，并且可以将子BSG层12a-1从地阶段(例如，零伏)切换到上浮阶段。
第二，第一和第二电介质沟槽结构34和32之间的未对准的剖面允许用字线层替换每个子存储块中的牺牲字线层。在将牺牲字线层替换成字线层期间，湿式蚀刻化学品可以从缝隙结构被引入，并且流向第一和第二电介质沟槽结构34和32。湿式蚀刻化学物在牺牲字线层和绝缘层之间具有良好的蚀刻选择性。于是，可以移除牺牲字线层以形成空的空间，并且绝缘层仍然保留。可以随后引入沉积过程以填充空的空间以形成字线层。
3D-NAND存储器件100可以进一步包括被形成在衬底上并且沿衬底的Z方向(或者高度方向)贯穿字线层和绝缘层地延伸的多个虚拟沟道结构36。在一些实施例中，仅在阶梯区100B和100C中形成虚拟沟道结构。在一些实施例中，可以在阶梯区100B和100C以及阵列区100A两者中形成虚拟沟道结构36。虚拟沟道结构充当用于在牺牲字线层被移除时支撑阶梯区和/或阵列区的支撑部件。在图1B的实施例中，在阵列区100A中形成虚拟沟道结构36。在一些实施例中，虚拟沟道结构36可以是与沟道结构18一起被形成的，并且具有与沟道结构18相似的结构。因此，虚拟结构也可以包括阻隔层、捕获层、隧穿层和沟道层。在一些实施例中，虚拟沟道结构36具有与沟道结构18不同的结构。例如，虚拟沟道结构36是由电介质材料(诸如SiO、SiN或者其它合适的电介质材料)制成的。
如在图1B中示出的，沟道结构18被形成在衬底10上，并且进一步贯穿字线层和绝缘层地延伸。沟道结构18被安排在缝隙结构20a-20b之间。虚拟沟道结构36也被安排在第一缝隙结构和第二缝隙结构之间。在一些实施例中，第一电介质沟槽结构34跨越虚拟沟道结构的第一集合地延伸，并且第二电介质沟槽结构32跨越虚拟沟道结构的第二集合地延伸。进一步地，触点结构22被放置在阶梯区100B和100C中的字线层上。应当理解，图1B仅是一个示例。3D-NAND存储器件100可以包括任意数量的沟道结构18、任意数量的触点结构22和任意数量的虚拟沟道结构36。
图1C是根据本公开内容的示例性实施例的3D-NAND存储器件100的三维视图。如在图2中示出的，字线层和绝缘层被交替地堆叠在衬底10上。第二电介质沟槽结构32被放置在字线层中的顶部选择栅(TSG)层12p和虚拟字线层12n-12o中以将TSG层12p和虚拟字线层12n-12o分隔成两个部分。第二电介质沟槽结构32进一步在衬底10的第一方向(或者X方向)上延伸。第一电介质沟槽结构34被放置在字线层中的底部选择栅(BSG)层12a中以将BSG层12a分隔成两个部分，并且在衬底10的第一方向上延伸。第一电介质沟槽结构34在衬底10的第二方向(或者Y方向)上与第二电介质沟槽结构32偏离。
图2是3D-NAND存储器件100中的沟道结构18的横截面图。如在图2中示出的，沟道结构18可以具有圆柱形状，该圆柱形状具有侧壁和底部区域。当然，其它的形状是可能的。沟道结构18沿垂直于衬底10的Z方向被形成，并且经由被放置在沟道结构的底部区域处的底部沟道触点202与衬底10电耦合在一起。沟道结构18进一步包括沟道层206、隧穿层208、电荷捕获层210和阻隔层212。阻隔层212沿沟道结构18的侧壁并且在底部沟道触点202上被形成。阻隔层212与字线和绝缘层有直接接触。电荷捕获层210沿阻隔层212并且在底部沟道触点202上被形成，并且隧穿层208沿电荷捕获层210并且在底部沟道触点202上被形成。沟道层206具有沿隧穿层208被形成的侧部，并且具有贯穿被放置在底部沟道触点202上的隧穿层208、电荷捕获层210和阻隔层212的底部地延伸的T形底部。沟道层206的T形底部进一步被放置在底部沟道触点202上，并且与底部沟道触点202有直接接触。另外，隧穿层208、电荷捕获层210和阻隔层212可以在沟道结构18中形成“L脚”配置。L脚配置可以包括沿沟道结构18的侧壁被形成的侧部和位于底部沟道触点202之上的底部。
沟道结构18可以还具有沟道绝缘层204，沟道绝缘层204沿沟道层206被形成以填充沟道结构18。沟道绝缘层204可以具有贯穿沟道层206、隧穿层208、电荷捕获层210和阻隔层212的底部地延伸并且在沟道层206上着陆的T形底部。在一些实施例中，沟道绝缘层204可以包括被放置在沟道绝缘层204的中间位置处的孔洞。沟道结构18可以进一步包括沿沟道绝缘层204被形成并且与沟道层206有直接接触的顶部沟道触点214。顶部沟道触点214被放置在TSG层12p之上以防止顶部沟道触点214与TSG层12p之间的任何电气干扰。在沟道结构18中，进一步在BSG层12a与底部沟道触点202之间形成栅电介质层216。栅电介质层216可以被放置在绝缘层14b和14a之间，并且具有环形形状以围绕底部沟道触点202。
在图2的实施例中，阻隔层212是由SiO2制成的。在另一个实施例中，阻隔层212可以包括多个层(诸如SiO2和Al2O3)。在图2的实施例中，电荷捕获层210是由SiN制成的。在另一个实施例中，电荷捕获层210可以包括多层配置(诸如SiN/SiON/SiN多层配置)。在一些实施例中，隧穿层208可以包括多层配置(诸如SiO/SiON/SiO多层配置)。在图2的实施例中，沟道层206是由多晶硅经由炉管低压化学气相沉积(CVD)过程制成的。沟道绝缘层204可以是由SiO2制成的，并且顶部和底部沟道触点214和202可以是由多晶硅制成的。
如在图2中示出的，沟道结构18可以具有圆柱形状。然而，本公开内容不限于此，并且沟道结构18可以以其它形状(诸如方柱形、椭圆柱形或者任何其它合适的形状)被形成。
图3A是第一相关3D-NAND存储器件300A的俯视图。为了简单和清楚起见，在图3A中说明了3D-NAND存储器件300A的仅一个存储块。如在图3A中示出的，3D-NAND存储器件300A具有被放置在3D-NAND存储器件300A的第一边界处的第一缝隙结构302和被放置在3D-NAND存储器件300A的相对的第二边界处的第二缝隙结构304。第一和第二缝隙结构302和304在3D-NAND存储器件300A的长度(或者X)方向上延伸。多个沟道结构306被安排在第一和第二缝隙结构302和304之间。多个虚拟沟道结构312被安排在第一和第二缝隙结构之间。虚拟沟道结构312可以具有与沟道结构306相同的结构或者与沟道结构306不同的结构。电介质沟槽结构308被放置在3D-NAND存储器件300A中，并且在3D-NAND存储器件300A的长度方向上延伸。电介质沟槽结构308将3D-NAND存储器件300A的TSG层分隔成两个子TSG层，这接着将3D-NAND存储器件300A划分成两个子存储块。电介质沟槽结构308进一步跨越虚拟沟道结构312的集合地延伸。3D-NAND存储器件300A的限制在于高存储块间隔和低沟道结构密度。
图3B是第二相关3D-NAND存储器件300B的俯视图。为了简单和清楚起见，在图3B中说明了3D-NAND存储器件300B的仅一个存储块。存储器件300B具有被放置在3D-NAND存储器件300B的第一边界处的第一缝隙结构314和被放置在3D-NAND存储器件300B的第二边界处的第二缝隙结构316。第一和第二缝隙结构314和316在3D-NAND存储器件300B的长度(或者X)方向上延伸。多个沟道结构322被安排在第一和第二缝隙结构314和316之间。多个虚拟沟道结构324被安排在第一和第二缝隙结构314和316之间。虚拟沟道结构324可以具有与沟道结构322相同的结构或者与沟道结构322不同的结构。第一电介质沟槽结构318和第二电介质沟槽结构320被放置在3D-NAND存储器件300B中，并且在3D-NAND存储器件300B的长度方向上延伸。第一和第二电介质沟槽结构318和320将3D-NAND存储器件300B的TSG层分隔成三个子TSG层，这接着将3D-NAND存储器件300B划分成三个子存储块326-328。3D-NAND存储器件300B可以具有比3D-NAND存储器件300A更大的沟道结构密度。然而，在子存储块327中被安排在第一和第二电介质沟槽结构318和320之间的牺牲字线层可能不能够通过蚀刻过程来移除，因为第一和第二电介质沟槽结构318和320可以阻隔蚀刻化学物以避免蚀刻过程。相应地，子存储块327可能不起作用。
图4A、4B、5、6、7A、7B、8A、8B、9A、9B和10是根据本公开内容的示例性实施例的制造3D-NAND存储器件100的各种中间步骤的横截面图和俯视图。
图4A和4B说明了第一电介质沟槽结构34的形成。图4A是衬底10的横截面图，并且图4B是衬底10的俯视图，其中，图4A中的横截面图是从图4B中的沿衬底10的Z方向(或者高度方向)的线A-A’获得的。如在图4A中示出的，一个或多个底部选择栅(BSG)层和多个第一绝缘层可以被形成并且被交替地放置在衬底10上。在图4A的示例性实施例中，BSG层12a和两个第一绝缘层14a-14b被形成在衬底10上。因此，最低第一绝缘层14a被形成在衬底10上，并且BSG层12a被布置在第一绝缘层14a-14b之间。
BSG层12a可以是由SiN制成的虚拟BSG层。可以在随后的制造步骤中移除并且用高K层和金属层替换虚拟BSG层。BSG层12a可以具有从10nm到100nm的范围中的厚度。第一绝缘层可以包括SiO、SiCN、SiOCN或者其它合适的材料。第一绝缘层14a-14b可以具有从5nm到50nm的厚度。可以应用任何合适的沉积过程来形成BSG层、第一绝缘层，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散或者其任意组合。
仍然参考图4A，可以在BSG层12a中形成第一电介质沟槽结构34以将BSG层12a分隔成两个部分(或者子BSG层)12a-1和12a-2。第一电介质沟槽结构34在衬底10的第一方向(也被称为长度方向或者X方向)上延伸。尽管第一电介质沟槽结构34被说明为是被形成在最低BSG层中的，但在其它实施例中，第一电介质沟槽结构34可以被形成在另一个BSG层中。第一电介质沟槽结构34可以具有从50nm到150nm的CD。第一电介质沟槽结构34可以是由SiCN、SiO2、SiON、SiOCN、SiN或者其它合适的电介质材料制成的。在一些实施例中，第一电介质沟槽结构34可以以10nm到100nm之间的深度延伸到衬底10中。为了形成第一电介质沟槽结构34，可以通过光刻过程在第一绝缘层14b上形成成像掩模堆叠。随后可以引入蚀刻处理以贯穿第一绝缘层、BSG层地进行蚀刻，并且进一步延伸到衬底10中以形成沟槽缺口(未示出)。然后可以通过应用CVD、PVD、ALD、扩散或者其任意组合利用电介质材料(诸如SiO2、SiON、SiOCN、SiN、SiCN或者其它合适的材料)填充沟槽缺口。可以执行表面平坦化过程(诸如化学机械研磨(CMP)过程)以移除第一绝缘层14b上的任何过多的电介质材料。保留在沟槽缺口中的电介质材料变成第一电介质沟槽结构34。在一些实施例中，一旦形成了沟槽缺口，则沟槽缺口可以保持是空的，并且变成第一电介质沟槽结构34。相应地，第一电介质沟槽结构34可以是空的结构。
在图5中，在第一绝缘层14b上沉积多个字线层和多个第二绝缘层。字线层、第二绝缘层、第一绝缘层14a-14b和BSG层12a相应地形成堆叠500。交替地放置字线层和第二绝缘层以使得通过第二绝缘层将字线层与彼此间隔开。例如，如在图5中示出的，字线层12b被放置在第一绝缘层14b上，并且第二绝缘层14c被放置在字线层12b上。将最高字线层12p放置在最高第二绝缘层14q和第二绝缘层14p之间。在一些实施例中，字线层中的最高字线层12p可以充当TSG层。在其它实施例中，TSG层可以是不同于最高字线层12p的字线层(诸如被放置在字线层12p之下的字线层12n或者字线层12o)。在一些实施例中，字线层12p充当TSG层，并且字线层12n-12o可以是虚拟字线层。在又其它的实施例中，BSG层12a之上的字线层中的一个或多个字线层(诸如字线层12b-12c)可以是虚拟字线层。
字线层还可以是牺牲层，这些牺牲层是由SiN制成的，并且具有从10nm到100nm的范围中的厚度。可以在随后的制造步骤中移除并且用高K层和金属层替换牺牲层。第二绝缘层可以具有5nm到50nm之间的厚度，并且包括SiO2、SiCN、SiOCN或者其它合适的材料。可以应用任何合适的沉积过程来形成字线层和第二绝缘层，诸如CVD、PVD、ALD、扩散或者其任意组合。
在图6中，在堆叠500中形成两个阶梯区100B和100C。可以通过修剪蚀刻过程来形成对两个阶梯区100B和100C的形成。可以对第二绝缘层、字线层、BSG层12a和第一绝缘层14a-14b应用修剪蚀刻过程以形成两个阶梯区100B和100C。一旦形成了阶梯区100B和100C，则阵列区100A被放置在阶梯区100B和100C之间。
图7A和7B说明了形成堆叠500中的第二电介质沟槽结构32。图7A是衬底10的横截面图，并且图7B是衬底10的俯视图，其中，图7A中的横截面图是从图7B中的沿衬底10的Z方向(或者高度方向)的线A-A’获得的。如在图7A中示出的，可以在字线层12n-12p中形成第二电介质沟槽结构32。在一些实施例中，字线层12p可以是3D-NAND存储器件100的TSG层，并且字线层12n-12o可以是两个虚拟字线层。第二电介质沟槽结构32在衬底10的第一方向上延伸以将TSG层12p和虚拟字线层12n-12o分隔成两个部分。例如，可以在图7A中形成两个子TSG层12p-1和12p-2。在一些实施例中，第二电介质沟槽结构32可以是在衬底10的第二方向(也被称为宽度方向，或者Y方向)上与第一电介质沟槽结构34偏离的。在一些实施例中，第二电介质沟槽结构32可以具有从50nm到150nm的CD，并且包括SiO2、SiON、SiOCN、SiN、SiCN或者其它合适的电介质材料。在一些实施例中，第二电介质沟槽结构32可以是空的结构。可以基于与上面提到的用于形成第一电介质沟槽结构34的过程类似的过程形成第二电介质沟槽结构32。
应当指出，图7A和7B仅是示例，第一电介质沟槽结构34可以进一步沿Z方向延伸以便被放置在BSG层12a之上的任意数量的字线层中。根据器件结构，第二电介质沟槽结构32可以进一步向衬底延伸以便被放置在字线层12n之下的任意数量的字线层中。
图8A和8B说明了形成堆叠500中的沟道结构18和虚拟沟道结构36。图8A是衬底10的横截面图，并且图8B是衬底10的俯视图，其中，图8A中的横截面图是从图8B中的沿衬底10的Z方向(或者高度方向)的线A-A’获得的。为了形成沟道结构18，首先可以形成多个沟道缺口。可以通过用于形成成像掩模的光刻过程和随后的用于转移掩模的图案的蚀刻过程来形成沟道缺口。所形成的沟道缺口可以贯穿字线层、BSG层12a以及第一和第二绝缘层，并且进一步延伸到衬底10中。沟道缺口中的每个沟道缺口可以具有用于暴露衬底10的侧部和底部。在形成沟道缺口时，可以在沟道缺口的底部处形成多个底部沟道触点(诸如图2中说明的底部沟道触点202)。沟道缺口中的每个沟道缺口可以具有分别的位于底部处的底部触点。底部沟道触点可以从BSG层12a伸出，并且底部沟道触点中的每个底部沟道触点的顶面可以被放置在BSG层12a和字线层12b之间。
仍然参考图8A，一旦形成了底部沟道触点，可以沿沟道缺口的侧部并且在底部沟道触点之上顺序地形成阻隔层、电荷捕获层和隧穿层。可以应用随后的非等向性等离子蚀刻来移除被安排在底部沟道触点之上的阻隔层、电荷捕获层和隧穿层的部分以形成多个互连缺口。每个互连缺口暴露分别的底部沟道触点。沟道层可以随后沿沟道缺口的侧部被形成，并且进一步贯穿互连缺口地延伸以连接底部沟道触点。
一旦形成了沟道层，则沟道层可以具有沿隧穿层被形成的侧部和贯穿被放置在底部沟道触点之上的隧穿层、电荷捕获层和阻隔层的底部地延伸的T形底部。沟道层的T形底部与底部沟道触点有直接接触，这可以在图2中示出。另外，隧穿层、电荷捕获层和阻隔层可以在沟道缺口中形成L脚配置。L脚配置可以包括沿沟道缺口的侧壁被形成的侧部和位于底部沟道触点之上的底部。
在一些实施例中，一旦形成了沟道层，则可以应用随后的退火过程以释放晶圆应力并且还减少缺陷(悬空键)。在一些情况下，退火过程还用于将沟道层变换成多晶的。在一些实施例中，沟道结构的形成进一步包括在沟道层上形成沟道绝缘层以填充沟道缺口，以及在沟道绝缘层上形成顶部沟道触点以使得顶部沟道触点与沟道层有直接接触。可以在图2中说明详细的沟道结构。
图8B是用于说明沟道结构18的形成的俯视图。如在图8B中示出的，可以在阵列区100A中形成沟道结构18。另外，还可以在阵列区100A中形成多个虚拟沟道结构36。在一些实施例中，虚拟沟道结构36可以是与沟道结构18一起被形成的，并且具有与沟道结构18相似的结构。因此，虚拟结构也可以包括阻隔层、捕获层、隧穿层和沟道层。在一些实施例中，虚拟沟道结构36具有与沟道结构18不同的结构。例如，虚拟沟道结构36是由电介质材料(诸如SiO、SiN或者我们合适的电介质材料)制成的。在一些实施例中，第二电介质沟槽结构32可以跨越虚拟沟道结构的第一集合地延伸，并且第一电介质沟槽结构34可以跨越虚拟沟道结构的第二集合的延伸。在一些实施例中，可以远离第一和第二电介质沟槽结构34和32地放置虚拟沟道结构36。在一些实施例中，可以进一步在阶梯区100B和100C中形成虚拟沟道结构36。在图8B的实施例中，沟道结构18和虚拟沟道结构36可以沿衬底的第二方向(例如，Y方向)被布置到14行中，其中，虚拟沟道结构36可以被放置在第5和10行中。进一步地，四行(例如，第6-9行)沟道结构可以被布置在第一电介质沟槽结构34和第二电介质沟槽结构32之间。
图9A和9B说明了形成堆叠500中的缝隙结构20a和20b。图9A是衬底10的横截面图，并且图9B是衬底10的俯视图，其中，图9A中的横截面图是从图9B中的沿衬底10的Z方向(或者高度方向)的线A-A’获得的。为了形成缝隙结构20a和20b，可以通过光刻过程将成像掩模放置在堆叠500的最高第二绝缘层14q上，并且随后的蚀刻过程可以将成像掩模的图案转移到堆叠500的字线层以及第一和第二绝缘层中以形成缝隙缺口(未示出)。堆叠500可以具有四个边界1-4。缝隙缺口可以被放置在堆叠500的第一边界1和第二边界2处。缝隙缺口可以贯穿字线层、第二绝缘层、第一绝缘层14a-14b和BSG层12a。缝隙缺口可以进一步延伸到衬底10中。缝隙缺口中的每个缝隙缺口可以具有延伸到衬底10中的侧部和底部。缝隙缺口可以进一步沿衬底的第一方向(或者长度方向)延伸，并且被安排得与第一和第二电介质沟槽结构34和32平行。
在形成缝隙缺口之后，随后的用于完成对缝隙结构的形成的制造步骤(例如，在栅极最先制造流程与栅极最后制造流程之间)可以是不同的。在栅极最先制造流程中，可以随后应用离子注入以在缝隙缺口中的每个缝隙缺口的底部处形成掺杂区，诸如，掺杂区(也被称为阵列共源区)16。可以沿缝隙缺口的侧部并且在掺杂区之上形成电介质间隙壁(诸如电介质间隙壁26)。可以实现非等向性等离子蚀刻以移除被形成在掺杂区16上的电介质间隙壁26的底部以暴露掺杂区16。导电层(诸如导电层30)可以是沿电介质间隙壁26被沉积的，并且填充缝隙缺口。之后可以通过蚀刻过程使导电层30凹陷，以及可以沿电介质间隙壁26并且在导电层30之上形成触点(诸如触点28)。在形成触点时，完成了具有与图9A中的缝隙结构20a和20b相同的剖面的缝隙结构。相应地，在堆叠500的第一边界1和第二边界2处形成两个缝隙结构20a和20b。
然而，在栅极最后制造流程中，在形成缝隙缺口时，随后由通过缝隙缺口被引入的湿式蚀刻化学物移除字线层和BSG层12a以形成多个空位(或者空的空间)。之后可以应用离子注入以在缝隙缺口中的每个缝隙缺口的底部处形成掺杂区(例如，ACS区16)。在注入步骤之后，经由通过缝隙缺口用高K层加金属层填充空位改造字线层和BSG层12a。接下来，可以沿缝隙缺口的侧部并且在掺杂区16之上形成电介质间隙壁(诸如电介质间隙壁26)。随后，可以实现非等向性等离子蚀刻以移除被形成在掺杂区16之上的电介质间隙壁26的底部以暴露掺杂区16。导电层(诸如导电层30)可以是沿电介质间隙壁26被沉积的，并且填充共源缺口。之后可以通过蚀刻过程使导电层30凹陷，以及可以沿电介质间隙壁26并且在导电层30之上形成触点(诸如触点28)。在形成触点时，完成了具有与图9A中的缝隙结构20a和20b相同的剖面的缝隙结构。
在图10中，可以在阶梯区100B和100C中形成多个触点结构22。在一些实施例中，在形成触点结构22之前，可以在衬底10上形成电介质层24。电介质层24可以进一步覆盖阶梯区100B和100C。可以应用成像过程以在电介质层24中形成多个触点缺口。触点缺口可以在第一和第二绝缘层上着陆，并且进一步贯穿第一和第二绝缘层地延伸以暴露字线层和BSG层12a。随后可以应用沉积过程以将导电材料沉积到触点缺口中，并且可以应用CMP过程以移除电介质层24的顶面上的任何过多的导电材料。在完成CMP过程时，仍然留在触点缺口中的导电材料变成触点结构22。在形成触点结构22之后，形成了图10中的最后的3D-NAND存储器件100(诸如图1A中说明的3D-NAND存储器件100)。
图11是用于制造根据一些实施例的3D-NAND存储器件100的过程1100的流程图。过程1100在步骤S1104处开始，在该处，可以在衬底上形成多个第一绝缘层和虚拟底部选择栅(BSG)层。虚拟BSG层被安排在第一绝缘层之间。在过程1100的步骤S1106中，可以形成第一电介质沟槽结构。第一电介质沟槽结构贯穿虚拟BSG层，并且在衬底的第一方向上延伸以使得虚拟BSG层被第一电介质沟槽结构分隔成两个部分。在一些实施例中，可以如参考图4A和4B说明的那样执行步骤S1104和S1106。
过程1100然后前进到步骤S1108，在该处，在第一绝缘层上形成多个牺牲字线层和多个第二绝缘层。交替地安排第二绝缘层和牺牲字线层。在一些实施例中，可以如参考图5说明的那样执行步骤S1108。
在步骤S1110中，可以形成第二电介质沟槽结构。第二电介质沟槽结构可以贯穿牺牲字线层中的牺牲顶部选择栅(TSG)层以将牺牲TSG层分隔成两个部分，并且在衬底的第一方向上延伸。第二电介质沟槽结构在衬底的第二方向上与第一电介质沟槽结构偏离。在一些实施例中，在形成第二电介质沟槽结构之前，可以对第一绝缘层、虚拟BSG层、第二绝缘层和牺牲字线层应用修剪蚀刻过程以形成阵列区和阶梯区。在一些实施例中，可以如参考图6、7A和7B说明的那样执行步骤S1110。
过程1100前进到步骤S1112，在该处，可以形成沟道结构、虚拟沟道结构和缝隙结构。在一些实施例中，在形成缝隙结构之前，可以分别用BSG层和字线层替换虚拟BSG层和牺牲字线层。在一些实施例中，可以如参考图8A、8B、9A、9B和10说明的那样执行步骤S1112。
应当指出，可以在过程1100之前、期间和之后提供额外的步骤，并且，对于过程1100的额外的实施例，可以替换、排除或者按照不同的次序执行所描述的步骤中的一些步骤。在一个示例中，可以在形成第二电介质沟槽结构之后形成阶梯区。在另一个示例中，可以在形成阶梯区之前形成沟道结构。在一些实施例中，可以在阶梯区中形成虚拟沟道结构。
在过程1100的随后的过程步骤中，可以在3D-NAND存储器件100上形成各种额外的互连结构(例如，具有导线和/或过孔的金属化层)。这样的互连结构将3D-NAND存储器件100与其它的触点结构和/或有源器件电气连接在一起以形成功能电路。还可以形成额外的器件特征(诸如钝化层、输入/输出结构等)。
本文中描述的各种实施例提供优于相关存储器件的若干优点。例如，相关存储器件或者具有较低存储单元密度，或者具有不起作用的子存储块。在所公开的3D-NAND存储器件中，存储单元的存储块可以具有被放置在底部选择栅(BSG)层中的用于将BSG层分隔成两个部分的第一电介质沟槽结构和被放置在顶部选择栅(TSG)层中的用于将TSG层分隔成两个部分的第二电介质沟槽结构。第二电介质沟槽结构是与第一电介质沟槽结构偏离的。所公开的配置通过将存储块划分成三个独立的并且起作用的子存储块而允许存储块中的更高的沟道结构密度。
前述内容概述了若干实施例的特征以使得本领域的技术人员可以更好地理解本公开内容的方面。本领域的技术人员应当认识到，他们可以容易地将本公开内容用作设计或者修改其它的用于实现与本文中介绍的实施例相同的目的和/或达到与本文中介绍的实施例相同的优点的过程和结构的基础。本领域的技术人员还应当认识到，这样的等价构造不脱离本公开内容的精神和范围，并且他们可以在本文中作出各种变更、替换和改变，而不脱离本公开内容的精神和范围。

Claims (19)

1.一种半导体器件，包括：
交替地堆叠在衬底上的字线层和绝缘层的堆叠；
被放置在所述字线层中的底部选择栅(BSG)层中以分隔所述BSG层并且在所述衬底的第一方向上延伸的第一电介质沟槽结构；
被放置在所述字线层中的顶部选择栅(TSG)层中以分隔所述TSG层并且在所述衬底的所述第一方向上延伸的第二电介质沟槽结构，所述第二电介质沟槽结构在垂直于所述第一方向的所述衬底的第二方向上均与所述第一电介质沟槽结构偏离；
被放置在所述堆叠中的第一缝隙结构，所述第一缝隙结构贯穿所述堆叠地延伸并且沿所述衬底的所述第一方向延伸；以及
被放置在所述堆叠中的第二缝隙结构，所述第二缝隙结构贯穿所述堆叠地延伸并且沿所述衬底的所述第一方向延伸，并且
其中，在所述第一缝隙结构和所述第二缝隙结构之间有一个所述第一电介质沟槽结构或所述第二电介质沟槽结构。
2.根据权利要求1所述的半导体器件，其中，所述第一电介质沟槽结构和所述第二电介质沟槽结构在所述衬底的所述第二方向上被安排在所述第一缝隙结构和所述第二缝隙结构之间。
3.根据权利要求2所述的半导体器件，其中，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构在所述衬底的所述第一方向上平行于彼此地延伸。
4.根据权利要求3所述的半导体器件，还包括：
被形成在所述衬底上并且还贯穿所述堆叠地延伸的多个沟道结构，所述沟道结构被安排在所述第一缝隙结构和所述第二缝隙结构之间。
5.根据权利要求4所述的半导体器件，还包括：
被形成在所述衬底上并且还贯穿所述堆叠地延伸的多个虚拟沟道结构，所述虚拟沟道结构被安排在所述第一缝隙结构和所述第二缝隙结构之间。
6.根据权利要求5所述的半导体器件，其中，所述第一电介质沟槽结构跨越所述虚拟沟道结构的第一集合地延伸，并且所述第二电介质沟槽结构跨越所述虚拟沟道结构的第二集合地延伸。
7.根据权利要求6所述的半导体器件，其中，所述TSG层是所述字线层中的最高的字线层。
8.根据权利要求7所述的半导体器件，其中，所述BSG层是所述字线层中的最低的字线层。
9.根据权利要求8所述的半导体器件，还包括：
由所述第一缝隙结构和所述第二电介质沟槽结构定义的第一区域；
由所述第一电介质沟槽结构和所述第二电介质沟槽结构定义的第二区域；以及
由所述第一电介质沟槽结构和所述第二缝隙结构定义的第三区域，其中，所述第一区域、所述第二区域和所述第三区域被配置为独立地操作。
10.根据权利要求9所述的半导体器件，其中，所述沟道结构和所述虚拟沟道结构沿所述衬底的所述第二方向被布置在14行中。
11.一种用于制造半导体器件的方法，包括：
在衬底上形成多个第一绝缘层和虚拟底部选择栅(BSG)层，所述虚拟BSG层被安排在所述第一绝缘层之间；
形成贯穿所述虚拟BSG层并且在所述衬底的第一方向上延伸的第一电介质沟槽结构，所述虚拟BSG层被所述第一电介质沟槽结构分隔；
在所述第一绝缘层上形成多个牺牲字线层和多个第二绝缘层，所述第二绝缘层和所述牺牲字线层被交替地安排；
形成贯穿所述牺牲字线层中的牺牲顶部选择栅(TSG)层以分隔所述牺牲TSG层并且在所述衬底的所述第一方向上延伸的第二电介质沟槽结构，所述第二电介质沟槽结构在所述衬底的第二方向上均与所述第一电介质沟槽结构偏离；以及
形成第一缝隙结构和第二缝隙结构，所述第一缝隙结构和所述第二缝隙结构贯穿所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层地延伸，并且还沿所述衬底的所述第一方向延伸，并且
其中，在所述第一缝隙结构和所述第二缝隙结构之间有一个所述第一电介质沟槽结构或所述第二电介质沟槽结构。
12.根据权利要求11所述的方法，在所述形成所述第二电介质沟槽结构之前，所述方法还包括：
在所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层上执行修剪蚀刻过程以在所述衬底上形成阵列区和阶梯区，所述阶梯区被放置在所述阵列区的两侧处。
13.根据权利要求12所述的方法，还包括：
在所述阵列区中形成沟道结构，所述沟道结构从所述衬底开始延伸，并且贯穿所述第一绝缘层、所述虚拟BSG层、所述牺牲字线层和所述第二绝缘层地延伸；
用BSG层替换所述虚拟BSG层，以及用字线层替换所述牺牲字线层；以及
在所述阶梯区上形成触点结构，所述触点结构被连接到所述阶梯区中的所述BSG层和所述字线层。
14.根据权利要求13所述的方法，其中，所述第一电介质沟槽结构和所述第二电介质沟槽结构在所述衬底的所述第二方向上被安排在所述第一缝隙结构和所述第二缝隙结构之间。
15.根据权利要求13所述的方法，其中，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构在所述衬底的所述第一方向上平行于彼此地延伸。
16.一种半导体器件，包括：
包括交替地堆叠在衬底上的字线层和绝缘层的堆叠；
被放置在所述堆叠中的第一缝隙结构，所述第一缝隙结构贯穿所述堆叠并且沿所述衬底的第一方向延伸；
被放置在所述堆叠中的第二缝隙结构，所述第二缝隙结构贯穿所述堆叠并且沿所述衬底的所述第一方向延伸；
被安排在所述第一缝隙结构和所述第二缝隙结构之间、被放置在所述字线层中的底部选择栅(BSG)层中以分隔所述BSG层，并且在所述衬底的所述第一方向上延伸的第一电介质沟槽结构；以及
被安排在所述第一缝隙结构和所述第二缝隙结构之间、被放置在所述字线层中的顶部选择栅(TSG)层中以分隔所述TSG层并且在所述衬底的所述第一方向上延伸的第二电介质沟槽结构，所述第二电介质沟槽结构在所述衬底的第二方向上均与所述第一电介质沟槽结构偏离，并且
其中，在所述第一缝隙结构和所述第二缝隙结构之间有一个所述第一电介质沟槽结构或所述第二电介质沟槽结构。
17.根据权利要求16所述的半导体器件，其中，所述第一电介质沟槽结构、所述第二电介质沟槽结构、所述第一缝隙结构和所述第二缝隙结构在所述衬底的所述第一方向上平行于彼此地延伸。
18.根据权利要求16所述的半导体器件，还包括：
被形成在所述衬底上并且还贯穿所述堆叠中的所述字线层和所述绝缘层地延伸的多个沟道结构；以及
被形成在所述衬底上并且还贯穿所述堆叠中的所述字线层和所述绝缘层地延伸的多个虚拟沟道结构，所述第一电介质沟槽结构跨越所述虚拟沟道结构的第一集合地延伸，并且所述第二电介质沟槽结构跨越所述虚拟沟道结构的第二集合地延伸。
19.根据权利要求18所述的半导体器件，其中，所述沟道结构和所述虚拟沟道结构沿所述衬底的所述第二方向被布置在14行中。
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