CN115206990A - 垂直存储结构 - Google Patents

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Abstract

本公开有关于一种垂直存储结构，存储装置实现于垂直存储结构中，包含交替的绝缘材料层与字线材料层的叠层，具有设置为通过叠层的包含交替的导电柱与绝缘柱的柱体组。数据存储结构设置于绝缘柱与字线材料层的交叉点上的字线材料层的内表面上。半导体通道材料设置于绝缘柱与数据存储结构之间且位于绝缘柱与字线材料层的交叉点上。半导体通道材料绕着绝缘柱的外表面延伸，在两侧接触相邻导电柱以提供源极/漏极端子。

Description

垂直存储结构
技术领域
本公开有关于三维存储器，包含多个结构与用以实现三维存储器的多种制造方法，三维存储器包含三维AND结构的装置与三维NOR结构的装置。
背景技术
随着集成电路中的装置的临界尺寸缩小至一般存储单元技术的极限，设计者已开始寻找用以叠层多个存储单元平面以达成更大存储容量与更低位成本的技术。
AND结构与NOR结构闪存是用于高速应用的随机存取存储器。然而，这类装置的实现受限于密度。对于NAND结构，使用三维叠层NAND闪存已可达成高密度。然而，NAND结构的存储器中缺乏随机存取，使其在一些应用上是不适合或不符合需求的。
有需要提供用于具有更高密度、随机存取与高操作速度的三维叠层集成电路存储器的技术。
公开内容
三维存储器技术被描述为适合用于包含闪存的AND结构与NOR结构的存储器。此发明内容将阐述技术的多个代表性方面以做为本说明书的引言。
本公开使用垂直存储结构以实现多个存储装置，包含具有多个柱体组的叠层以形成存储区块，叠层包含交替的多个绝缘材料层与多个字线材料层，柱体组包含交替的多个导电柱与多个绝缘柱，柱体组设置为通过叠层。一特定的柱体组至少包含第一导电柱、相邻于第一导电柱的第一绝缘柱、以及相邻于第一绝缘柱的第二导电柱。多个数据存储结构设置于第一绝缘柱与多个字线材料层的交叉点上的多个字线材料层的多个内表面上。半导体通道材料设置于第一绝缘柱与多个数据存储结构之间且位于第一绝缘柱与多个字线材料层的多个交叉点上。半导体通道材料围绕着第一绝缘柱的外表面延伸且接触第一导电柱与第二导电柱以提供源极/漏极端子。在存储结构的多个实施例中，在平行于多个字线材料层的平面上，第一绝缘柱的外表面为弓形的(arcuate)，在某种意义上，其为弯曲的或相对于直线是弯的。
在一些实施例中，半导体通道材料沿着绝缘柱的外表面可以是不连续的。此外，在一些实施例中，相邻于第一绝缘柱的多个字线层的多个内表面相对于相邻于第一绝缘柱的多个绝缘材料层的多个内表面是凹陷的，以形成介于多个绝缘材料层之间的多个凹室；其中半导体通道材料与数据存储结构设置于凹室中。
覆盖叠层的导电条带可作为用于多个垂直通道晶体管的柱选择线或位线选择线，多个垂直通道晶体管通过导电条带。垂直通道晶体管接触柱体组中的个别导电柱。多个位线导体可设置于垂直通道晶体管上方的一层且接触多个垂直通道晶体管中的个别垂直通道晶体管。
多个柱体组中的导电柱可配置于阵列中，阵列包含多个相异子阵列。每一相异子阵列可包含多个柱体组中至少一柱体组。结构可还包含设置于叠层上的柱选择层中的多个导电条带，包含对应于阵列的每一相异子阵列的一对应导电条带，且包含对应于阵列的每一相异子阵列的多个垂直通道结构，垂直通道结构用于垂直晶体管且通过对应导电条带，垂直通道结构接触相异子阵列中的个别导电柱。
在一些实施例中，结构可包含绝缘体填充狭缝，沿着包含交替的导电柱与绝缘柱的多个柱体组设置于间隔中，且延伸通过包含多个导电条带的柱选择层且通过叠层。狭缝可用于使用被称为栅极取代步骤的工艺中，栅极取代步骤在填充的前通过狭缝接触牺牲材料。被填充的狭缝可沿着正交于多个柱体组的方向伸长，多个柱体组包含交替的导电柱与绝缘柱。
垂直存储结构可包含叠层下方的导电层，其中包含交替的导电柱与绝缘柱的多个柱体组中的导电柱连接至导电层，在一些实施例中此连接可包含PN结。在一些实施例中，导体填充狭缝沿着包含交替的导电柱与绝缘柱的多个柱体组设置于间隔中，且延伸通过叠层以接触叠层下方的导电层，被填充的狭缝沿着正交于多个柱体组的方向伸长，多个柱体组包含交替的导电柱与绝缘柱。
此外，所述的垂直存储结构包括：包含交替的多个绝缘材料层与多个字线材料层的叠层；包含交替的导电柱与绝缘柱的多个相异柱体组，多个相异柱体组设置为通过叠层，多个相异柱体组中的导电柱配置于阵列中且于阵列的多个相异子阵列中，每一相异子阵列包含多个柱体组中的至少一相异柱体组，多个相异柱体组中的每一相异柱体组至少包含一第一导电柱、相邻于第一导电柱之第一绝缘柱、以及相邻于第一绝缘柱的第二导电柱；数据存储结构，设置于多个相异柱体组中的绝缘柱和字线材料层的交叉点的字线材料层的内表面上；半导体通道材料，介于多个相异柱体组中的绝缘柱和数据存储结构之间且位于多个相异柱体组中的绝缘柱和字线材料层的交叉点，半导体通道材料绕着多个相异柱体组中的绝缘柱的外表面延伸且于多个相异柱体组的两侧接触相邻导电柱；多个导电条带，设置于叠层上的柱选择层中，多个导电条带包含对应于阵列的每一相异子阵列的一对应导电条带，且包含对应于阵列的每一相异子阵列的多个垂直通道结构，多个垂直通道结构通过对应导电条带且接触相异子阵列中的个别导电柱；以及多个位线导体，设置于叠层上的柱选择层上，每一位线导体具有连接至每一相异子阵列中的多个垂直通道晶体管中的一垂直通道晶体管的接触结构。
本公开也描述用于三维存储结构的多个实施例的多种制造方法。
本公开描述包含此处所述的三维存储结构的集成电路存储装置。
本公开描述各种独特的集成电路结构及制造方法，其可用于此处描述的存储结构以外的多种结构。
本技术的其他多个方面与益处可通过理解以下图式、具体实施方式与随附的权利要求而得知。
附图说明
图1绘示如此处所述的三维存储区块的实施例的俯视平面图，三维存储区块包含多个柱体组，柱体组包括交替的多个导电柱与多个绝缘柱；
图2绘示在制造方法的一阶段中的叠层的剖面图，叠层包含交替的多个绝缘材料层与多个牺牲材料层；
图3A-3B分别绘示在制造方法的一阶段中的具有第一孔洞阵列的叠层的剖面图与三维透视图；
图4A-4B分别绘示在叠层中的第一孔洞中形成存储材料与通道衬里之后的叠层的剖面图与三维透视图；
图5A绘示以绝缘体填充第一孔洞后的叠层的剖面图；
图5B绘示一替代实施例的叠层的剖面图，在此实施例中，叠层下方的底层为导体，例如p型半导体；
图6A-6B分别绘示包含第二孔洞阵列的叠层的剖面图与三维透视图，第二孔洞设置于第一孔洞之间以形成通过叠层的一组交替的第一孔洞与第二孔洞；
图7为沿着图6A的A-A剖面线绘示的剖面图；
图8为沿着图6A的B-B剖面线绘示的剖面图；
图9为沿着图6A的A-A剖面线绘示的剖面图，在有覆盖层形成的制造过程的稍后阶段中；
图10为沿着图6A的B-B剖面线绘示的剖面图，在有覆盖层形成的制造过程的稍后阶段中；
图11A-11B分别绘示在类似图10的结构中形成用于垂直位线选择晶体管的孔洞之后的叠层的剖面图与三维透视图；
图12为沿着图11A的A-A剖面线绘示的结构的剖面图，在制造过程的稍后阶段之后；
图13A为沿着图11A的B-B剖面线绘示的叠层的剖面图；
图13B为一替代实施例的沿着图11A的B-B剖面线绘示的叠层的剖面图，在此实施例中，叠层下方的底层为导体，例如p型半导体；
图14为在用于垂直晶体管的接垫形成于图11A的结构中之后，沿着图11A的A-A剖面线绘示的结构的剖面图；
图15为在用于垂直晶体管的接垫形成于图11A的结构中之后，沿着图11A的B-B剖面线绘示的结构的剖面图；
图16A-16B分别绘示在类似图15的结构中形成用以取代牺牲材料的狭缝之后的叠层实施例的剖面图与三维透视图；
图17为图16A的结构中的牺牲材料被字线材料取代之后，沿着图16A的A-A剖面线绘示的叠层的剖面图；
图18为图16A的结构中的牺牲材料被字线材料取代之后，沿着图16A的B-B剖面线绘示的叠层的剖面图；
图19为在填充图16A的结构中的用以取代牺牲材料的狭缝之后的叠层实施例的俯视平面图；
图20A-20B分别绘示在图19的结构中形成通过柱选择层的狭缝之后的叠层实施例的剖面图与三维透视图；
图21为以替代的配置在填充图19的结构中形成通过柱选择层的狭缝之后的叠层实施例的俯视平面图；
图22为沿着图21的B-B剖面线绘示的叠层的剖面图；
图23A-23B分别绘示在图21的结构中形成覆盖的位线结构之后的叠层实施例的剖面图与三维透视图；
图24为沿着图23A的A-A剖面线绘示的叠层的剖面图；
图25为沿着图23A的B-B剖面线绘示的叠层的剖面图；
图26绘示如图2-25所示的制造方法的流程图；
图27绘示包含第二孔洞阵列的叠层的俯视平面图，第二孔洞阵列设置于第一孔洞之间以形成通过叠层的一组交替的第一孔洞与第二孔洞，类似图6A的叠层但第二孔洞为填充导体材料；
图28为沿着图27的A-A剖面线绘示的叠层的剖面图；
图29为沿着图27的B-B剖面线绘示的叠层的剖面图；
图30绘示沿着B-B剖面线绘示的图29的结构中的牺牲材料被移除之后的叠层的剖面图；
图31绘示以字线材料填充沿着B-B剖面线绘示的图30的结构中移除牺牲材料留下的孔隙之后的叠层的剖面图；
图32绘示在沿着B-B剖面线绘示的图31的结构中形成密封垫于开放孔洞中之后的叠层的剖面图；
图33绘示类似图32的叠层的俯视平面图，叠层包含通过叠层的交替的绝缘柱与导电柱；
图34为沿着图33的A-A剖面线绘示的叠层的剖面图；
图35为沿着图33的B-B剖面线绘示的叠层的剖面图；
图36绘示在柱选择层材料形成于图33的结构中之后，沿着图33的A-A剖面线绘示的叠层的剖面图；
图37绘示在柱选择层材料形成于图33的结构中之后，沿着图33的B-B剖面线绘示的叠层的剖面图；
图38绘示形成用于导电柱上的柱选择晶体管的垂直通道结构之后的叠层的俯视平面图；
图39为沿着图38的A-A剖面线绘示的叠层的剖面图；
图40为沿着图38的B-B剖面线绘示的叠层的剖面图；
图41绘示在图38的结构中形成通过柱选择层的狭缝之后的叠层实施例的俯视平面图；
图42绘示在图41的结构中形成覆盖的位线之后的叠层实施例的俯视平面图；
图43绘示如图27-42所示的制造方法的流程图；
图44绘示根据另一制造方法在类似图3A的结构中蚀刻牺牲材料以形成凹室的剖面图；
图45绘示在图44的凹室内形成存储结构与半导体通道材料之后的结构的剖面图；
图46绘示以绝缘材料填充图45所示的孔洞以形成绝缘柱；
图47绘示在图46的绝缘柱之间形成导电柱；
图48绘示形成用以在图47的结构上形成柱选择层的材料；
图49为在形成用于柱选择晶体管的垂直通道结构、取代牺牲材料以及形成覆盖的位线结构之后，沿着B-B剖面线绘示的结构；
图50绘示如图44-49所示的替代制造方法的流程图；
图51-52为在类似图13B的结构中形成绝缘盖层后，分别沿着A-A剖面线与B-B剖面线绘示的剖面图，根据另一制造方法；
图53绘示一实施例的在具有图51-52的结构的叠层中形成柱选择层中的切口且以导电材料填充用于取代牺牲材料的狭缝之后的俯视平面图；
图54A绘示在图53的结构中形成覆盖的位线结构后的俯视平面图；
图54B绘示如图51-54A所示的替代制造方法的流程图；
图55绘示例如可以如上所述的方法制造的三维存储阵列的示意图；
图56绘示例如可以如上所述的方法制造的包含下源极线导体的三维存储阵列的示意图；及
图57绘示如此处所述的多个实施例的包含虚拟接地三维存储阵列的集成电路存储器的简化方框图。
附图标记说明
101-1～101-8，510：绝缘柱
102-1～102-9，601～604：导电柱
103-1～103-8：半导体通道材料与存储元件
105：三维存储区块
110：孔洞阵列
205～209：绝缘材料层
210：硬掩模层
208s，209s，314s：侧壁
211～215，311～315：牺牲材料层
351，361，2601～2604，4401，4402：孔洞
411，421：多层介电电荷存储结构
412，422，3713，3714，4903：半导体通道层
1011，1012：绝缘层
1020：牺牲层
1101～1104，3701～3704，4905：接垫
1210，1220，1230，1310，3801～3804：柱选择晶体管
1211：栅极氧化物材料层
1212：通道材料层
1301，6332，6333：PN结
1410：盖层
1601，1602：狭缝
1701，1702：绝缘体
1815：柱选择栅极层
2010，4010：切口
2111～2115，3011～3015：字线层
2151：高介电常数衬里
2201，2202，2204，2206，4201，4202，4204，4206，4910：位线
2205，2207，2610～2613，4601，4602：绝缘柱
2213，2215：垂直导体结构
2302，2304，2306，4908：位线接触结构
2310：层间介电质
2620：孔隙
2701～2710，4301～4312，5001～5012，5401～5410：步骤
3025：绝缘侧壁
3201～3204，4211，4212，4214：导电柱
3520：字线材料层
3723，3724，4902：栅极氧化物层
4411，4412：凹室
4510，4512：氧化硅层
4511，4513：通道
4520：区域
4901：垂直晶体管结构
4904：芯部
4911，5120：字线材料
4920，4921：层间介电质
5205，6330：源极线导体
5301，5302：导体填充狭缝
5501，5502：源极线偏压线
5700：集成电路
5750：位线译码器
5752：电路
5755：位线
5760：三维虚拟接地存储阵列
5763：BLT与字线译码器
5764：字线
5765：总线
5766：区块
5767：数据总线
5768：区块
5769：控制器
5771：数据输入线
5772：数据输出线
5774：其他电路
6210～6214，6601～6603：导电柱
6222，6224：绝缘/通道柱
6250：导电柱选择晶体管
6251：叠层
AA，BB：剖面线
BL1～BL5：位线
BLT1，BLTN：位线选择线
WL1～WL8：字线
X，Y，Z：方向
具体实施方式
参照图1-57提供本技术的多个实施例的详述说明。
本公开描述的技术包含多个结构与可用以实现三维存储装置的多种制造方法，包含可具有如图55-56所示的电路简图形式的三维存储装置。
请参照图55，所示的三维存储阵列包含在简图的相异的片(slices)上的多个相异的子阵列。在此示例中，每一子阵列通过位线选择晶体管连接至一组位线BL1-BL5，位线选择晶体管被共同位线选择线控制。从而，在此示例中，图56中的简图示出N个相异子阵列，N个相异子阵列由三维区块的多个垂直片所组成且通过位线选择线BLT1-BLTN来选择。
在图55的简图中，每一相异子阵列由一组和绝缘/通道柱交错的导电柱6210、6211、6212、6213、6214所组成，以垂直虚线示意性地表示绝缘/通道柱(例如绝缘/通道柱6222、6224)。如此处详细描述的，半导体通道与存储元件设置为绕着绝缘/通道柱的外表面且位于字线层(例如字线WL1-WL8)和绝缘/通道柱的交叉点。半导体通道于相对侧接触导电柱以形成叠层的存储单元晶体管，例如叠层6251。由位线选择线BLTN控制的导电柱选择晶体管6250使形成相异子阵列的垂直导电柱连接至对应的覆盖叠层的位线。
例如图55所示的存储阵列可在虚拟接地配置下运行，在虚拟接地配置中，位线BL1-BL5被交替地当作用于存储单元叠层中的存储单元的源极侧导体与漏极侧导体。从而，位线BL2与耦接至位线BL2的导电柱6211可作为用于叠层6251中的存储单元的源极侧导体，也可作为用于左侧叠层中的存储单元的漏极侧导体，叠层6251介于导电柱6211与6212之间，左侧叠层介于导电柱6210与6211之间。图55的电路也可实现为2019年4月25日申请的美国专利申请号16/394,363(美国专利号10,910,393)所述的方式，美国专利申请号16/394,363的标题为“3D NOR MEMORY HAVING VERTICAL SOURCE AND DRAIN STRUCTURES”，其与本案具有相同的发明人且在发明时点和现在被共同拥有，此专利申请以全文引用的方式并入本文中。
图56绘示用于另一存储阵列结构的电路简图，类似图55所示的存储阵列结构(此处不再描述相似的元件)，但更多了下方的源极线导体6330。源极线导体6330通过PN结(例如6332、6333)连接至导电柱(例如6211)。以此种方式，下方的源极线导体6330在一些存储操作(例如此处所述的擦除操作)中可用以对导电柱施加偏压，而在其他存储操作(例如读取与编程操作)期间隔离于导电柱。
用以实现存储阵列的集成电路存储结构例如可以图55-56中的示意图表示，且可以多个步骤制造，可参照图1-54B来理解这些步骤中的一些步骤。
图1绘示在中间制造阶段的三维存储区块105的次组件的实施例的俯视平面图，包含多个包含交替的导电柱与绝缘柱的柱体组。三维存储区块105包含交替的绝缘材料层与字线材料层形成的叠层。在所述的三维存储区块105中，有四个柱体组设置为通过叠层，柱体组包含交替的导电柱(在此示例中为导电柱102-1至102-9)与绝缘柱(101-1至101-8)。绝缘柱可具有柱状，柱状具有使用的工艺的极限内的垂直侧壁。柱状可以是圆柱体或椭圆柱体，或其他适合制造方法与使用的布局图案的形状。在此处所述的实施例中，在平行于字线材料层的平面上，柱体组中的绝缘柱具有弓形的外表面。同样地，导电柱可具有柱状，柱状具有使用的工艺的极限内的垂直侧壁。柱状可以是圆柱体或椭圆柱体，或其他适合制造方法与使用的布局图案的形状。在此处所述的实施例中，导电柱为椭圆柱体，其具有对齐于柱体组的方向的长轴，柱体组的方向为行方向或X方向。
字线层的交叉点。此导致形成在字线层级上跨越绝缘柱的存储单元结构，其具有源极/漏极端子于每一侧的相邻导电柱上。
如图1所示，多个相异柱体组中的一特定相异柱体组包含N+1个导电柱(在此示例中为102-1至102-9)以及N个绝缘柱(101-1至101-8)，在此图中N等于8，从而特定相异柱体组包含N个存储单元叠层。
图2绘示在三维存储区块的制造方法中的较早阶段的次组件。图2示出形成区块的结果，区块包含由交替的绝缘材料层和牺牲材料层形成的叠层，在制造方法中牺牲材料稍后会被字线材料取代。在此示例中，交替的绝缘材料层以符号205至209表示，且交替的牺牲材料层以符号211至215表示。绝缘材料可使用例如氧化硅或其他合适绝缘体加以实现，而牺牲材料可使用氮化硅、硅锗化合物(silicon germanium compound)或其他可使用高度选择蚀刻化学(highly selective etching chemistry)技术来蚀刻的材料加以实现，为了以字线材料取代牺牲材料而不会移除绝缘材料。在此示例中，硬掩模层210形成于叠层的顶部，用于稍后的图案化阶段。
图3A绘示在稍后阶段的次组件，在使用硬掩模以定义用于孔洞阵列的图案且蚀刻通过叠层的孔洞351、361之后，孔洞351、361将用于形成绝缘柱。图3B为透视图，其示出可用于通过叠层的孔洞阵列110的布局(代表性的)，包含孔洞351、361。
图4A为沿着行方向或X方向的剖面图，其绘示在稍后阶段的次组件，在包含至少于字线层级上沉积存储结构的一系列步骤之后。在此示例中，存储结构为多层介电电荷存储结构411、421，多层介电电荷存储结构411、421衬里式地形成于孔洞351、361的侧壁。示例性的多层介电电荷存储结构可使用所谓的SONOS技术与能隙工程(bandgap engineered)SONOS技术加以实现，其中存储结构包含介电隧穿层、介电电荷捕捉层、以及介电阻挡层。在一些实施例中，隧穿层可使用一或更多的氧化硅与氮化硅薄膜加以实现。介电电荷捕捉层可使用氮化硅或其他材料加以实现。介电阻挡层可使用包含氧化硅的一或更多的层或其他可具有比氧化硅更高的介电常数的绝缘体加以实现。有时使用如ONO、ONONO、ONONONO等简写代号来代表这些介电电荷捕捉结构。在其他实施例中，可使用铁电性(ferroelectric)存储结构。铁电性存储结构可包含铁电性材料，例如氧化铪(hafnium oxide)，举例而言，氧化铪包含硅掺杂氧化铪、铝掺杂氧化铪、钇(yttrium)掺杂氧化铪、钆(gadolinium)掺杂氧化铪、镧掺杂氧化铪、锆掺杂氧化铪或其他材料。
此外，半导体通道层412、422形成于多层介电电荷存储结构411、421上。
形成结构的步骤可包含先进行多层介电电荷存储结构的覆盖式沉积(blanketdeposition)，接着在多层介电电荷存储结构上进行半导体通道材料的覆盖式沉积。然后，施加各向异性(anisotropic)间隔物蚀刻以从孔洞的底部与叠层的顶部移除材料从而留下图4A所示的侧壁结构，各向异性间隔物蚀刻例如使用反应性离子蚀刻化学(reactive ionetch chemistry)技术。图4B为类似图3B的三维透视图，示出孔洞内衬有多层电荷存储结构与半导体通道层(例如孔洞361内衬有多层介电电荷存储结构421与半导体通道层422)。
图5A绘示在进行以绝缘体填充孔洞351、361的步骤与平坦化步骤以使表面平坦之后的结构。绝缘体例如是氧化硅。平坦化步骤例如是化学机械抛光。如图5A所示，绝缘柱510形成于孔洞351、361中。
图5B绘示在替代实施例中的结构，结构具有下方的导电层。在图5B中，下方的导电层为设置于叠层下方的源极线导体5205。图5B中和图5A相同的符号代表类似的结构。以下将更详细描述此替代实施例。
图6A绘示在中间制造阶段之三维存储区块105的实施例的俯视平面图，在蚀刻出第二孔洞阵列之后，导体材料沉积于第二孔洞阵列中以形成导电柱(例如601、602、603、604)以形成多个包含交替的导电柱与绝缘柱(例如510)的柱体组。在一实施例中，可通过在第二孔洞阵列中沉积N+型多晶硅、接着进行例如化学机械抛光的平坦化步骤来形成导电柱。
在所示的实施例中，有四个包含交替的导电柱与绝缘柱的柱体组，柱体组沿着行方向延伸。为了以下讨论的高密度配置，每一柱体组在行方向上和相邻行偏移。如上所述，绝缘柱包含半导体通道层与存储结构层。导电柱在相邻的绝缘柱或多个绝缘柱上接触半导体通道层，以在接点形成用于存储单元的源极/漏极端子，存储单元位于字线层的交叉点上。
图6B为叠层的透视图，示出设置于绝缘柱(例如510)之间用以形成导电柱(例如604)的孔洞阵列。
图7为沿着行方向或X方向的剖面线A-A绘示的图6A的结构的剖面图。如图所示，导电柱601、602、603和绝缘柱以交替的方式设置。因为此剖面取自行的中心线上，围绕着绝缘柱的外表面延伸的半导体通道层与存储结构层在此实施例的剖面图中未相交。
图8为沿着列方向或Y方向的剖面线B-B绘示的图6A的结构的剖面图。如图所示，绝缘柱510沿着列设置于分离的行上。沿着列的中间行包含导电柱604。在牺牲材料层211-215，牺牲材料在取代牺牲材料之后将要形成字线的位置上绕着绝缘柱与导电柱延伸。
图9为类似图7的沿着剖面线A-A绘示的剖面图，在将要用于形成柱选择晶体管结构的绝缘层1011、牺牲层1020与绝缘层1012形成于叠层的顶部之后的稍后的阶段中。在此位置的多个层结合起来被称为叠层上的柱选择层。
图10为和图9处于相同阶段的剖面图，沿着图7的剖面线B-B绘示，在绝缘层1011、牺牲层1020与绝缘层1012形成于柱选择晶体管的层级之后。牺牲层1020与绝缘层1011可以和叠层中的交替的牺牲材料层和绝缘材料层使用相同材料。
图11A绘示在中间制造阶段的三维存储区块105的实施例的俯视平面图，在用以实现柱选择晶体管的结构形成于导电柱上之后。如同图11A的布局所示，接垫1101、1102、1103、1104形成于柱选择晶体管的垂直通道结构的顶部，柱选择晶体管设置于导电柱的顶部。图11B为三维透视图，其绘示接垫阵列暴露于叠层的顶部。
图12为沿着图11A所示的结构的行方向上的剖面线A-A绘示的剖面图，于稍后的阶段。用以形成柱选择晶体管的步骤包含蚀刻出导电柱上方的孔洞阵列，如图11B所示，其中孔洞使导电柱，例如导电柱601、602、603，的顶部暴露。接着，栅极氧化物材料层(例如1211)与通道材料层(例如1212)设置于孔洞的侧边，例如，通过进行材料的覆盖式沉积然后进行各向异性间隔物蚀刻以从孔洞的底部及结构的顶部移除材料，以使栅极氧化物材料层与通道材料层设置于孔洞的侧边。栅极氧化物材料例如氧化硅，通道材料例如多晶硅。在形成栅极氧化物材料层与通道材料层之后，以氧化硅、其他绝缘体或其他合适材料填充孔洞。然后，可进行回蚀步骤以从孔洞的顶部移除材料，在上表面留下凹室。接着，可沉积导电多晶硅或其他导体以及进行平坦化处理以形成接垫1101、1102、1103，导电多晶硅例如N+型多晶硅。此步骤使具有位于对应的导电柱与接垫上的源极/漏极端子、且具有延伸于导电柱与接垫之间的垂直通道的柱选择晶体管结构形成。如同以下进一步讨论的，牺牲层1020被取代为字线材料。
图13A为沿着图11A所示的结构的列方向上的剖面线B-B绘示的剖面图。如图所示，导电柱604设置于阵列的一列中且介于相邻列的绝缘柱510之间。用于柱选择晶体管(例如1210)的结构设置于导电柱604上方。用于柱选择晶体管的结构未设置于绝缘柱510上方。
图13B为沿着列方向上的剖面线B-B绘示的图11A所示的结构的剖面图，示出替代实施例，在此实施例中，源极线导体5205，例如p型导体层，设置于叠层下方。在结构中，导电柱604可以是n型或N+型多晶硅，且源极线导体5205可以是半导体基板中的p型扩散、或其他p型半导体本体。此导致PN结1301形成于导电柱604和源极线导体5205的相交处，例如图56所示的结6332。
图14与图15为分别沿着剖面线A-A和剖面线B-B绘示的剖面图，分别示出在盖层1410形成于柱选择晶体管1210、1220、1230上方之后的图12与图13A的结构。盖层1410可以是，可作为用于稍后处理步骤的硬掩模或其他类型保护层的氧化硅层或其他材料层。
图16A绘示在中间制造阶段的三维存储区块105的实施例的俯视平面图(盖层1410绘示为透明)，在形成通过叠层的将要用于替换牺牲材料的狭缝1601、1602之后。图16B为三维透视图，示出具有通过盖层1410暴露于叠层的顶部的狭缝的阵列。
在此示例中，狭缝1601、1602设置于行方向上八个绝缘柱之间的间隔，且延伸于列方向，以用于包含交替的导电柱与绝缘柱的柱体组。间隔长度可例如以参数M定义，其中明确定义为绝缘柱的数量的计量的间隔长度可等于2M。参数M可为任意正整数，包含一、二、三、四。在所述示例中，M＝3。在此示例中，在列方向上的狭缝的长度等于约4列。再次地，可根据特定实施例来选择在列方向上的狭缝的长度。
图17与图18为分别沿着图16A的结构中的剖面线A-A和剖面线B-B绘示的剖面图，分别示出以字线材料取代位于字线层与柱选择晶体管层的牺牲材料的结果。
可通过进行蚀刻步骤来达成牺牲材料的取代，蚀刻步骤通过狭缝1601、1602移除位于字线层与柱选择层中的暴露的牺牲材料(即牺牲材料层211-215)，并留下层205-210与1011、1012中的绝缘材料。接着，字线材料沉积于移除牺牲材料留下孔隙中。从而，如第17-18图所示，字线层(2111-2115)与柱选择栅极层(1815)分别以类似垂直导电柱的交叉线表示。应注意字线与柱选择栅极的材料(在此示例中，实质上为钨)可能和垂直导电柱使用的材料(如上所述为N+型多晶硅)不相同。
在一些实施例中，在沉积字线材料之前，高介电常数衬里(2151)可沉积于孔隙中高介电常数衬里具有例如高于二氧化硅的介电常数或高于用于交替的层205-209中的绝缘材料的介电常数。此高介电常数衬里2151可包含氧化铝、氧化铪或氧化锆或可作为介电电荷捕捉存储结构的阻挡层或部分阻挡层的其他高介电常数(high K，其中高介电常数代表介电常数高于7)材料，介电电荷捕捉存储结构衬里式地形成于绝缘柱中。此会造成介于柱体组中的导电柱之间的高介电常数介电质、以及在字线材料层中的字线材料。高介电常数材料也可使字线层(例如2111)电性绝缘于导电柱(例如604)。此外，在其他实施例中，介电电荷捕捉存储结构的额外材料可以此方式沉积，例如包含氮化硅的电荷捕捉层与包含一或更多绝缘层(例如高介电常数氧化铝、氧化铪或氧化锆)的阻挡层。在此情况下，在形成将要用于绝缘柱的孔洞之后，仅有在栅极取代工艺期间未沉积的部分存储结构需要作用于开口的侧壁。在一些实施例中，通过先使氮化钛或其他合适的黏着/势垒衬里沉积于孔隙中(可选择覆盖上述的衬里)，接着通过狭缝沉积钨以形成字线材料。在材料沉积于孔隙中之后，接着回蚀钨/氮化钛材料将其自狭缝移出，以断开阵列区中的字线层与柱选择层之间的导电路径。
图19绘示以绝缘材料填充狭缝之后的俯视平面图。在此实施例中，回蚀之后，以绝缘体1701、1702填充狭缝。
图20A绘示在形成通过柱选择栅极层的切口2010之后形成停在叠层的顶部字线层的浅沟道的俯视平面图。图20B为三维透视图，其示出用以形成相异柱选择栅极(也称为位线晶体管(BLT)线)的浅切口2010，相异柱选择栅极用于选择如上所述的存储阵列的相异子阵列。在图20A所示的示例中，切口2010设置于包含交替的绝缘柱与导电柱的柱体组之间。
图21绘示具有切口2010的替代位置的次组件，此替代位置设置于包含虚设绝缘柱与虚设导电柱的虚设柱体组的上方。图21的方式形成的具有柱阵列的叠层可减少沿着切口之间的边缘的柱结构中的变化，且可允许更紧密的阵列布局。
图22为沿着图21的列方向上的剖面线B-B绘示的剖面图，示出切口2010形成使柱选择栅极层1815分离为多个导电条带的间隙，多个导电条带的一对应导电条带形成为对应阵列的每一相异子阵列。因此，通过用于每一相异子阵列的对应导电条带的多个垂直通道结构接触相异子阵列中的导电柱。
图23A绘示形成覆盖的位线(例如2201、2202、2204、2206)的步骤后的结构俯视平面图。此步骤可包含在柱选择晶体管接垫上沉积层间介电质2310、形成通过层间介电质2310的位线接触插塞、且然后形成位于位线层的金属并使其图案化以形成位线。多条位线装配以使其接触每一相异子阵列中最多一个垂直导体结构。从而，位线2201于顶部接触切口2010上方的子阵列中的垂直导体结构2203，且跨越切口2010上方的绝缘柱2207与切口2010下方的绝缘柱2205，位线2201于底部延伸至绝缘柱2205下方且在切口2010下方的垂直导体结构(未绘示)。此外，位线2202接触切口2010上方的垂直导体结构2213与切口2010下方的垂直导体结构2215。图23B为形成位线之后的结构三维透视图。在此示例中，位线沿着正交于行方向的列方向配置，包含交替的导电柱与绝缘柱的柱体组沿着行方向形成。
图24为沿着图23A的平面图中的剖面线A-A绘示的剖面图，在形成位线之后。如图所示，位线接触结构2302、2304、2306形成于垂直晶体管结构(例如柱选择晶体管1210、1220、1230)的接垫和覆盖的位线(2202、2204、2206)之间。
图25为沿着图23A的结构中的剖面线B-B绘示的剖面图，示出形成用于每一相异子阵列的相异柱选择栅极结构的间隙或切口2010。虽然未绘示，但在一些实施例中，切口2010可被切割为通过具有用于阵列中的活性导电柱的柱选择晶体管的柱选择晶体管结构。
柱选择层中的间隙或切口2010的布局对应于阵列中的相异子阵列的配置。切口2010可定义于每一行之间，在此情况下，每一相异子阵列包括仅一个包含交替导电柱与绝缘柱的柱体组。切口2010可定义于成对的行之间，其中每一相异子阵列包括两个包含交替导电柱与绝缘柱的柱体组。间隙之间的行距(spacing)可设为任意数字。例如，可使用参数P定义出每一相异子阵列中有2P个包含交替导电柱与绝缘柱的柱体组，其中P可以是任意整数，例如、二、三等等。当每一相异子阵列具有较多数量的包含交替导电柱与绝缘柱的柱体组，可能需要比柱密度更高的位线密度，以制造充足的接触结构数量。
图26绘示例如以上搭配图2-25描述的制造方法的流程图。如同流程图所示，步骤始于在基板上形成包含交替的多个牺牲材料层与多个绝缘材料层的叠层(步骤2701)。基板可包括集成电路基板，集成电路基板在一些情况下包含相邻于叠层且位于叠层下方的逻辑电路，逻辑电路可用以实现存储装置的周边电路。在形成叠层之后，在选定的图案中蚀刻孔洞、使数据存储结构的材料(例如一或更多层的多层介电电荷存储结构)衬里式地形成于孔洞中、且然后以半导体通道材料衬里式地形成于数据存储结构的材料上，以形成通过叠层的绝缘柱阵列(步骤2702)。流程图中的下一步是，形成通过叠层的导电柱阵列，导电柱阵列以一图案配置以形成包含绝缘材料层与牺牲材料层的叠层的区块，区块中有多个柱体组沿着行方向延伸，柱体组包含延伸通过叠层的交替的绝缘柱与导电柱(步骤2703)。
流程图中的下一步是，方法包含在叠层上方形成牺牲层，以牺牲层上方和下方的绝缘层隔开，以用于形成柱选择晶体管(步骤2704)。在叠层上方形成多个通过牺牲层的孔洞，孔洞对齐导电柱。以栅极介电质与半导体通道材料衬里式地形成于孔洞的侧壁上，以使半导体通道材料接触对应的导电柱(步骤2705)。此外，可在孔洞的顶部形成接垫，接垫接触半导体通道材料以提供从对应的导电柱至接垫的电流路径。
在图26的实施例中，蚀刻出通过叠层与叠层上方的牺牲层的多个狭缝。狭缝沿着行方向间隔配置，例如介于每一由柱体组中八个绝缘柱与九个导电柱形成的组之间，且狭缝沿着列方向延伸跨越多个柱体组，例如跨越四或八个柱体组。狭缝使叠层中的牺牲材料与叠层上方的牺牲层中的牺牲材料暴露(步骤2706)。在暴露牺牲材料后，通过狭缝移除牺牲材料且在实现于此区块的存储阵列的字线与柱选择线的位置留下孔隙(步骤2707)。然后，使字线材料，例如钨，沉积于移除牺牲材料所留下的孔隙中。在一些实施例中，沉积字线材料之前，先形成高介电常数绝缘体衬里，或先在字线与绝缘柱的交叉点形成一或更多层的多层电荷存储结构(步骤2708)。在沉积字线材料后，移除狭缝内部的剩余材料，且在此实施例中以绝缘体填充狭缝(步骤2709)。
然后，可执行位线结构与其他后端(back end of line)操作以完成装置(步骤2710)。
一般而言，图26绘示用以制造垂直存储结构的方法的示例，包含形成包括叠层的区块(叠层包含交替的绝缘材料层与字线材料层)、以及形成多个相异的包含交替的导电柱与绝缘柱的柱体组(交替的导电柱与绝缘柱配置于阵列中且贯穿叠层)。此外，制造方法包含形成设置于绝缘柱与字线材料层的交叉点的字线材料层的内表面上的数据存储结构。方法也包含在绝缘柱与字线材料层的交叉点形成介于绝缘柱与数据存储结构之间的半导体通道材料。半导体通道材料可以是弓形的层，弓形的层绕着绝缘柱的弓形外表面延伸，且在两侧以例如欧姆接触(ohmic contact)的方式接触相邻的导电柱，以在接点建立源极/漏极端子。此外，方法致使在叠层上的柱选择层中形成多个导电条带。对应于阵列的每一相异子阵列，多个导电条带包含作为栅极的一对应导电条带，栅极用于相异子阵列的多个垂直通道结构。再者，方法包含在叠层上方的柱选择层上形成位线导体。在此处描述的实施例中，每一位线导体具有接触结构，接触结构连接至叠层中的阵列的每一相异子阵列中的一垂直通道晶体管。
用以实现存储阵列的集成电路存储结构可以图55-56的示意图表示，也可以多个步骤制造，可参照图27-42来理解这些步骤中的一些步骤。图27-42绘示替代实施例的制造方法中的多个阶段，其中不使用狭缝来取代牺牲材料。此制造方法进行至前面图6A所述的阶段，在此制造方法中，形成孔洞阵列以用于形成设置于多个柱体组中的导电柱。图27因而相似于图6A，不同之处在于图27的孔洞未以导体材料填充。
图27绘示在中间制造阶段的三维存储区块的实施例的俯视平面图，在蚀刻出第二孔洞(例如2601、2602、2603、2604)阵列之后，其中导体材料将在稍后的阶段沉积，以形成多个包含交替的导电柱与绝缘柱的柱体组中的导电柱。
图28为沿着行方向或X方向的剖面线A-A绘示的图27的结构的剖面图。如图所示，孔洞2601、2602、2603和绝缘柱2612、2613以交替的方式没置。因为此剖面取自行的中心线上，围绕着绝缘柱的外表面延伸的半导体通道层与存储结构层在此实施例的剖面图中未相交。
图29为沿着列方向或Y方向的剖面线B-B绘示的图27的结构的剖面图。如图所示，绝缘柱2610、2611沿着列设置于分离的行上。沿着列的中间行包含孔洞2604。在牺牲材料层311-315，牺牲材料在取代牺牲材料之后将要形成字线的位置上绕着绝缘柱与用于导电柱的孔洞延伸。
图30绘示对图29所示的剖面图中的次组件进行移除牺牲材料的步骤之后，移除牺牲材料是通过将要用以形成导电柱的孔洞(例如2604)来进行。对此实施例而言，牺牲材料较佳为使用例如硅锗(silicon germanium)，相较于一些实施例使用氮化硅，使用硅锗可更容易通过选择性蚀刻移除绝缘柱之间的牺牲材料。如图所示，移除牺牲材料会形成介于绝缘材料层之间的孔隙(例如2620)，字线材料可沉积于孔隙中。在此实施例中，沿着包含交替的绝缘柱与导电柱的柱体组设置于间隔中的额外的狭缝为可选的，且在一些实施例中额外的狭缝可被省略以提升阵列布局的密度。如所述，绕着绝缘柱(例如2610)的外表面延伸的数据存储结构的材料，或在一些实施例中多层数据存储结构的部分材料，被暴露于孔隙内。
图31绘示在图30的结构中进行以字线材料填充孔隙以形成字线层3011-3015的步骤之后的次组件，字线材料例如氮化钛衬里且具有钨填充物。如前所述，在一些实施例中，填充孔隙可包含沉积高介电常数绝缘膜或其他介电膜，高介电常数绝缘膜或其他介电膜可作为成品中的数据存储结构的一部分。此步骤涉及沉积材料且然后回蚀材料以再打开孔洞(例如2604)。
图32绘示类似于图31的结构，在执行形成氮化钛/钨填充物中的凹室的步骤且接着在凹室内形成氧化物或其他绝缘侧壁(例如3025)以使字线结构和将要形成于孔洞2604中的导电柱绝缘之后。可通过以氧化硅或其他合适材料填充孔洞2604且然后各向异性地(anisotropically)回蚀填充物以达成图32所示的结构。因此，半导体通道层(412、422)被暴露且可能突出于叠层的顶部。
图33绘示以导体材料填充图31所示的孔洞以孔洞的空间中形成导电柱(例如3201、3202、3203、3204)，接着进行平坦化步骤以使表面平整后所得的结构的俯视平面图，导体材料例如n型多晶硅。
图34为沿着行方向或X方向的剖面线A-A绘示的图33的结构的剖面图。如图所示，导电柱(例如3201、3202、3203)和绝缘柱2612、2613以交替的方式设置。因为此剖面取自行的中心线上，围绕着绝缘柱的外表面延伸的半导体通道层与存储结构层在此实施例的剖面图中未相交。
图35为沿着列方向或Y方向的剖面线B-B绘示的图33的结构的剖面图。如图所示，绝缘柱2610、2611沿着列设置于分离的行上。沿着列的中间行包含导电柱3204。字线层3011-3015绕着绝缘柱与导电柱延伸，且被字线材料的位置中的绝缘侧壁(例如3025)隔离。绝缘侧壁3025使导电柱3204绝缘于字线层3011-3015。然而，导电柱3204物理性地连接至半导体通道层412、422。
图36为在沿着行方向的剖面线A-A绘示的图34的结构中形成位于结构的柱选择层的材料的剖面图，此材料将要用于形成柱选择晶体管。所述的材料包含绝缘层1011、字线材料层3520与顶部的绝缘层1012，绝缘层1011例如是氧化硅或其他适合作为层间绝缘体的材料，字线材料层3520例如是钨或其他合适的字线材料，绝缘层1012的材料可和绝缘层1011相同。可以覆盖式沉积使这些层沉积于叠层顶部，有多个包含交替的导电柱(例如3201、3202、3203)与绝缘柱(例如2612、2613)的柱体组形成于叠层中。
图37为沿着类似图35的列方向的剖面线B-B绘示的剖面图。图37也绘示位于结构的柱选择层的材料，此材料将要用于形成柱选择晶体管。所述的材料包含绝缘层1011、字线材料层3520与顶部的绝缘层1012，绝缘层1011例如是氧化硅或其他适合作为层间绝缘体的材料，字线材料层3520例如是钨或其他合适的字线材料，绝缘层1012的材料可和绝缘层1011相同。如图所示，绝缘柱(2610、2611)衬有存储结构(例如多层介电电荷存储结构411、421)与半导体通道层412、422，存储结构(例如多层介电电荷存储结构411、421)与半导体通道层412、422绕着接触字线层3011-3015的绝缘柱的弓形外表面延伸。此外，绝缘侧壁3025(例如氧化物侧壁)使字线层3011-30115隔离于垂直导电柱(例如3204)。
图38为叠层的俯视平面图，其绘示形成于对应导电柱(例如3201、3202、3203、3204)上方柱选择层中的垂直柱选择晶体管的顶部接垫(例如3701、3702、3703、3704)。在此图中，字线材料层3520绘示为透明以显示交替的导电柱与绝缘柱。
图39为沿着行方向的剖面线A-A绘示的图38的结构的剖面图，在包含形成延伸至对应导电柱的顶部的孔洞的步骤后。形成孔洞后，接着沉积栅极氧化物材料与半导体通道材料，接着进行反应性离子蚀刻工艺或其他各向异性蚀刻工艺以形成侧壁，使栅极氧化物材料与半导体通道材料留在侧壁上。然后，以绝缘体例如二氧化硅填充孔洞的剩余容积且进行平坦化。进行回蚀工艺以在顶部形成凹室，此凹室接着被导电多晶硅(例如N+型多晶硅或其他合适的导体)填充，且以化学机械抛光法或其他方法进行平坦化以形成垂直柱选择晶体管顶部上的着陆垫。如图39所示，柱选择晶体管3801、3802、3803形成为用于对应的垂直导电柱3201、3202、3203。每一垂直柱选择晶体管包含接触将要作为柱选择栅极的字线材料层(3520)的栅极氧化物层(例如3723)。此外，每一垂直柱选择晶体管包含半导体通道层(例如3713)，半导体通道层绕着绝缘体延伸且提供延伸于垂直导电柱(例如3203)和接垫(例如3703)之间的晶体管通道。
图40为沿着列方向的剖面线B-B绘示的图38的结构的剖面图。如图所示在此示例中，具有接垫3704的垂直柱选择晶体管3804设置于垂直导电柱3204上。垂直柱选择晶体管3804包含延伸于导电柱3204和接垫3704之间的栅极氧化物层3724与半导体通道层3714。
图41绘示形成通过柱选择栅极层的切口4010后的结构俯视平面图，切口4010形成停止于叠层的顶部字线层之前的浅沟道。切口4010用以形成相异柱选择栅极(也被称为位线晶体管(BLT)栅极)，相异柱选择栅极用以选择如上所述的存储阵列的相异子阵列。在图41所示的示例中，切口4010设置于包含虚设绝缘柱与虚设导电柱的虚设柱体组的上方。请参照前面的图21。
因此，提供多个垂直通道晶体管，垂直通道晶体管由用于每一相异子阵列的相异柱选择栅极控制。
图42为在图41的结构中形成覆盖的位线之后的结构俯视平面图。结构的形成可涉及以下步骤：在垂直通道晶体管的接垫上形成层间介电质，接着蚀刻出接触垂直通道晶体管的接垫的位线接触孔洞阵列。然后，沉积与图案化金属层以形成用于阵列的位线(例如4201、4202、4204、4206)。
每一位线接触每一相异子阵列中的一垂直柱选择晶体管。例如，位线4201接触用于切口4010上方的相异子阵列中的导电柱4211的柱选择晶体管，且接触用于切口下方的不同相异子阵列中的另一导电柱的柱选择晶体管(未绘示)。位线4202接触用于切口4010上方的相异子阵列中的导电柱4212的柱选择晶体管，且接触用于切口4010下方的相异子阵列中的导电柱4214的柱选择晶体管。
图43绘示例如以上搭配图27-42描述的制造方法的流程图。如同流程图所示，步骤始于在基板上形成包含交替的多个牺牲材料层与多个绝缘材料层的叠层(步骤4301)。基板可包括集成电路基板，集成电路基板在一些情况下包含相邻于叠层且位于叠层下方的逻辑电路，逻辑电路可用以实现存储装置的周边电路。在形成叠层之后，在选定的图案中蚀刻孔洞(第一孔洞)、使数据存储结构的材料(例如一或更多层的多层介电电荷存储结构)衬里式地形成于孔洞中、且然后以半导体通道材料衬里式地形成于数据存储结构的材料上，以形成通过叠层的绝缘柱阵列(步骤4302)。
在此过程中，形成绝缘柱阵列之后，形成通过叠层的孔洞阵列以形成多组的绝缘柱与孔洞(第二孔洞)，孔洞在稍后的步骤中将会用以形成导电柱(步骤4303)。形成孔洞之后，通过孔洞移除暴露出来的牺牲材料(步骤4304)。此步骤和参照图26描述的步骤不同，不同之处在于用于取代步骤的狭缝不是必须的，因此可得到更高密度的阵列布局。
在使字线材料沉积于移除牺牲材料而留下的孔隙中(步骤4305)之后，孔洞被重新打开，回蚀字线材料以形成侧壁上的凹室并沉积绝缘材料，接着进行反应性离子蚀刻工艺以移除凹室外面的绝缘材料。反应性离子蚀刻工艺也可移除围绕绝缘柱的半导体通道材料的侧边上的被孔洞暴露的任意氧化物(步骤4306)。接着，以导电材料填充孔洞以形成导电柱(步骤4307)。
接着，可对叠层进行平坦化，例如使用化学机械抛光法，且然后在叠层上形成柱选择层，柱选择层包含绝缘材料、导体材料与绝缘材料(步骤4308)。之后，形成垂直柱选择晶体管，包含形成通过柱选择层且对齐导电柱的孔洞(步骤4309)。接着，使栅极氧化物与通道材料衬里式地形成于孔洞的侧壁上，且然后以绝缘体填充孔洞。回蚀绝缘体，在垂直柱选择晶体管的顶部上形成接垫(步骤4310)。接着，蚀刻柱选择层以定义如前所述的用于相异子阵列的柱选择栅极(步骤4311)。最后，执行位线结构与其他后端工艺以完成装置(步骤4312)。
一般而言，图43绘示用以制造垂直存储结构的方法的另一示例，包含形成包括叠层的区块(叠层包含交替的绝缘材料层与字线材料层)、以及形成多个相异的包含交替的导电柱与绝缘柱的柱体组(交替的导电柱与绝缘柱配置于阵列中且贯穿叠层)。此外，制造方法包含形成设置于绝缘柱与字线材料层的交叉点的字线材料层的内表面上的数据存储结构。方法也包含在绝缘柱与字线材料层的交叉点形成介于绝缘柱与数据存储结构之间的半导体通道材料。半导体通道材料可以是弓形的层，弓形的层绕着绝缘柱的弓形外表面延伸，且在两侧接触相邻的导电柱，以可在接点建立源极/漏极端子的方式。此外，方法致使在叠层上的柱选择层中形成多个导电条带。对应于阵列的每一相异子阵列，多个导电条带包含作为栅极的一对应导电条带，栅极用于相异子阵列的多个垂直通道结构。再者，方法包含在叠层上方的柱选择层上形成位线导体。在此处描述的实施例中，每一位线导体具有接触结构，接触结构连接至叠层中的阵列的每一相异子阵列中的一垂直通道晶体管。
用以实现存储阵列的集成电路存储结构可以图55-56的示意图表示，也可以多个步骤制造，可参照图44-50来理解这些步骤中的一些步骤。图44-50绘示替代实施例的制造方法中的多个阶段，其中半导体通道材料在垂直方向是不连续的，切断阵列中的漏电路径(current leakage paths)。此制造方法进行到类似前述图3A的阶段，其中形成将要用以形成绝缘柱的孔洞阵列。
图44绘示在图3A之后的工艺阶段中的次组件，在形成将要用以形成绝缘柱的孔洞4401、4402之后，对牺牲材料层(311至315)进行回蚀以形成浅凹室(例如4411、4412)。对于有牺牲材料与氮化硅的实施例而言，适合用以形成凹室的配方可包含使用H3PO4溶液或控制时间的选择性反应性离子蚀刻。凹室提供内凹的空腔以形成存储单元的通道材料，其中牺牲材料层的侧壁(例如314s)相对于相邻绝缘材料层的侧壁(例如209s、208s)是凹陷的。
图45绘示在沉积氧化硅层与半导体通道材料层(例如多晶硅)、接着进行各向异性蚀刻以移除凹室之间的半导体通道材料之后的工艺阶段中的次组件。此步骤留下在每一阶层中通过氧化硅层(例如4510、4512)和牺牲材料层分离的被限制的半导体通道(例如4511、4513)，被限制的半导体通道在凹室内围绕着孔洞的外表面以弓形延伸。从而，半导体通道材料在跨越绝缘材料层的区域(例如4520)中是不连续的，切断在结构的不同阶层上的存储单元之间潜在的漏电路径。
氧化硅层(例如4510、4512)可以是数据存储结构的一部分，例如多层介电电荷捕捉结构的隧穿层。此外，在一些实施例中，多层介电电荷捕捉结构的额外的层可比氧化硅层更早沉积。如上所述，可在替换牺牲材料以在结构中的字线层与绝缘柱的交叉点上的受限制的弓形区域中形成数据存储结构的步骤期间沉积多层介电电荷捕捉结构的剩余部分。
图46为沿着列方向绘示的剖面图，绘示在以绝缘材料填充孔洞且进行平坦化工艺(例如化学机械抛光)以形成绝缘柱4601、4602之后。
图47为沿着列方向的剖面线B-B(如前述图6A所示的平面图的剖面线B-B)绘示的剖面图，在形成将要用以形成导电柱的孔洞阵列且以导体(例如N+型多晶硅)填充孔洞之后。在填充孔洞之后执行平坦化步骤，例如化学机械抛光。
图48为类似图10的沿着剖面线B-B绘示的剖面图，在将要用于形成柱选择晶体管结构的绝缘层1011、牺牲层1020与绝缘层1012形成于叠层的顶部之后的稍后的阶段中。在此位置上的组合层被视为叠层上的柱选择层。牺牲层1020与绝缘层1011可以和叠层中的交替的牺牲材料层与绝缘材料层使用相同材料。
图49绘示正交于次组件中的位线的剖面图，在进行搭配图10至23B所述的步骤之后的制造阶段，其绘示用以使垂直导电柱604连接至覆盖的位线4910的垂直晶体管结构4901。步骤包含使用如前所述的位于间隔中且沿着包含交替的导电柱与绝缘柱的柱体组的狭缝以用字线材料4911、5120取代牺牲材料层，例如如前所述的叠层的字线层中与柱选择层中的钨。在此实施例中，以字线材料4911、5120取代牺牲材料包含沉积数据存储结构的剩余部分，例如用于介电电荷存储结构、电荷捕捉层(例如包含氮化硅的电荷捕捉层)、以及包含氧化铝或其他高介电常数介电质的阻挡层。如前所述，可在形成如前所述的围绕绝缘柱的半导体通道材料之前沉积隧穿层(例如图45的氧化硅层4510)。在其他实施例中，可在图45的阶段中沉积隧穿层(例如氧化硅层4510)与电荷捕捉层，仅留下将要于取代牺牲材料的阶段中沉积的阻挡层。从而，形成垂直柱选择晶体管结构，例如垂直晶体管结构4901。垂直柱选择晶体管结构包含栅极氧化物层4902与围绕绝缘芯部4904的半导体通道层4903。此外，形成接垫4905以建立从接垫4905至下方的导电柱604的电流路径。
此外，层间介电质4920、4921形成于柱选择层结构上，且多条位线(例如位线4910)形成于层间介电质上方。如图所示，位线接触结构4908形成于垂直晶体管结构(4901)的接垫4905和覆盖的位线4910之间。在此实施例中，结构也可包含如前所述的沿着包含交替的绝缘柱与导电柱的柱体组设置于间隔中的，以绝缘体填充的狭缝(未绘示)，其中狭缝用以在以字线材料取代牺牲材料的步骤期间提供通往牺牲材料的路径。当然也可使用其他提供通往牺牲材料的路径的技术，包含前述的使用用以形成导电柱的孔洞来提供通往叠层中的牺牲材料的路径的技术。
在此实施例中，由于半导体通道形成于绕着绝缘柱的外表面的受限制的环中，可形成以字线控制绝缘柱的侧壁上的所有半导体通道材料区域的结构。
图50绘示例如以上搭配图2-25描述的制造方法，以图44-49的方法加以调整后的流程图。如流程图所示，步骤始于在基板上形成包含交替的多个牺牲材料层与多个绝缘材料层的叠层(步骤5001)。基板可包括集成电路基板，集成电路基板在一些情况下包含相邻于叠层且位于叠层下方的逻辑电路，逻辑电路可用以实现存储装置的周边电路。此外，叠层可形成于导电金属层上，例如在一些实施例中的包含源极侧导体的层，如图56所示。在形成叠层之后，在选定的图案中蚀刻孔洞，以形成通过叠层的用于绝缘柱的孔洞阵列(步骤5002)。然后，方法包含在牺牲材料层的侧壁中蚀刻出凹室，且使至少部分的数据存储结构(例如如前所述的氧化硅)与通道材料衬里式地形成于凹室中(步骤5003)。接着，使用各向异性蚀刻工艺蚀刻孔洞内部以移除凹室外的通道材料，使牺牲材料层之间的通道材料为不连续的，接着以绝缘材料填充孔洞(步骤5004)。流程图中的下一步是，形成通过叠层的导电柱阵列，导电柱阵列以一图案配置以形成包含绝缘材料层与牺牲材料层的叠层的区块，区块中有多个柱体组沿着行方向延伸，柱体组包含延伸通过叠层的交替的绝缘柱与导电柱(步骤5005)。
流程图中的下一步是，方法包含在叠层上形成牺牲层，以牺牲层上方和下方的绝缘层隔开，以用于形成柱选择晶体管(步骤5006)。形成通过叠层上方的牺牲层的多个孔洞，多个孔洞对齐对应的导电柱。以栅极介电质与半导体通道材料衬里式地形成于孔洞的侧壁上，以使半导体通道材料接触对应的导电柱(步骤5007)。此外，可在垂直晶体管的顶部形成接垫，接垫接触半导体通道材料以提供从对应的导电柱至接垫的电流路径。
在图50的实施例中，蚀刻出通过叠层与叠层上方的牺牲层的多个狭缝。狭缝沿着行方向间隔配置，例如介于每一由柱体组中八个绝缘柱与九个导电柱形成的组之间，且狭缝沿着列方向延伸跨越多个柱体组，例如跨越四或八个柱体组。狭缝使叠层中的牺牲材料与叠层上方的牺牲层中的牺牲材料暴露(步骤5008)。在暴露牺牲材料后，通过狭缝移除牺牲材料且在实现于此区块的存储阵列的字线与柱选择线的位置留下孔隙(步骤5009)。然后，使字线材料，例如钨，沉积于移除牺牲材料所留下的孔隙中。在一些实施例中，沉积字线材料之前，先形成高介电常数绝缘体衬里，或先在字线与绝缘柱的交叉点形成一或更多层的多层电荷存储结构(步骤5010)。在沉积字线材料后，移除狭缝内部的剩余材料，且在此实施例中以绝缘体填充狭缝(步骤5011)。
然后，可执行位线结构与其他后端操作以完成装置(步骤5012)。
图50的方法基于使用沿着包括多个导电柱与多个绝缘柱的多个柱体组间隔设置的狭缝以移除牺牲材料的技术。在其他实施例中，可使用用于导电柱的孔洞以移除牺牲材料，如搭配图43所述的技术。
一般而言，图50绘示用以制造垂直存储结构的方法的另一示例，包含形成包括叠层的区块(叠层包含交替的绝缘材料层与字线材料层)、以及形成多个相异的包含交替的导电柱与绝缘柱的柱体组(交替的导电柱与绝缘柱配置于阵列中且贯穿叠层)。此外，制造方法包含形成设置于绝缘柱与字线材料层的交叉点的字线材料层的内表面上的数据存储结构。方法也包含在绝缘柱与字线材料层的交叉点形成介于绝缘柱与数据存储结构之间的半导体通道材料。半导体通道材料可以是弓形的层，弓形的层绕着绝缘柱的弓形外表面延伸，且在两侧接触相邻导电柱以在接点建立源极/漏极端子。此外，方法致使在叠层上的柱选择层中形成多个导电条带。对应于阵列的每一相异子阵列，多个导电条带包含作为栅极的一对应导电条带，栅极用于相异子阵列的多个垂直通道结构。再者，方法包含在叠层上方的柱选择层上形成位线导体。在此处描述的实施例中，每一位线导体具有接触结构，接触结构连接至叠层中的阵列的每一相异子阵列中的一垂直通道晶体管。
用以实现存储阵列的集成电路存储结构例如可以图55-56的示意图表示，且可以多个步骤制造，可参照图51-54A来理解这些步骤中的一些步骤。图51-54A绘示一实施例的制造方法中的多个阶段，其可形成如图56所示的电路且具有下方的源极侧导体。此源极侧导体可例如用于存储器的操作，通过下方的导体对垂直导电柱施加电压以擦除存储单元区块。此制造方法进行到类似前述图5B和图13B的阶段，其中叠层形成于源极线导体5205的顶部，源极线导体5205例如是可轻度掺杂的P型导电层、或可轻度掺杂的P型导电线。在结构中，导电柱604可以是n型半导体，例如N+型多晶硅，且源极线导体5205可以是半导体基板中的p型扩散或其他p型半导体。此导致PN结1301形成于导电柱604和源极线导体5205的相交处，例如图56所示的结6332。
图13B为沿着列方向的剖面线B-B绘示的图11A的结构的剖面图，示出替代实施例，在此实施例中，源极线导体5205，例如p型导体层，设置于叠层下方。在结构中，导电柱604可以是n型或N+型多晶硅，且源极线导体5205可以是半导体基板中的p型扩散、或其他p型半导体。此导致PN结1301形成于导电柱604和源极线导体5205的相交处，例如图56所示的结6332。
图51和图52(相似于图14和图15)为分别沿着剖面线A-A和B-B绘示的剖面图，其示出有盖层1410形成于柱选择晶体管1210、1220、1230和1310上之后的图12和图13B。盖层1410可以是，可作为用于稍后处理步骤的硬掩模或其他类型保护层的氧化硅层或其他材料层。如前所述，PN结(例如5110、1301)形成于可包含n型多晶硅的垂直导电柱(例如6601、6602、6603、604)和源极线导体5205的接触部。在其他实施例中，PN结可以其他方式实现，或可位于沿着源极线导体至偏压电路的电流路径的其他位置，偏压电路用以施加偏压且在存储器操作期间用以使源极线导体的连接浮接(float)。
图53绘示在中间制造阶段的三维存储区块105的实施例的俯视平面图(柱选择层绘示为透明)，在形成通过叠层的如前所述的狭缝之后，狭缝用于以字线材料替换牺牲材料。请参照例如图16A和图16B至图21，以其上述的对应叙述。在此实施例中，以导体材料填充狭缝以形成连接至下方的源极线导体5205或多个源极线导体的导体填充狭缝5301、5302。根据图52的实施例，从导体填充狭缝5301、5302至用以形成位线的金属层或至叠层上的其他图案化导体层，形成通过层间介电质的层间接触结构，以形成导体填充狭缝5301、5302至偏压电路的连接。
图54A绘示形成覆盖的位线(例如2201、2202、2204、2206)，类似图23A，以及覆盖的源极线偏压线的步骤后的结构俯视平面图，覆盖的源极线偏压线5501、5502连接至导体填充狭缝5301、5302。此步骤可包含在柱选择晶体管接垫上沉积层间介电质、形成通过层间介电质的位线接触插塞和连接至导体填充狭缝的接触结构、且然后形成位于覆盖的图案化导体层或多个图案化导体层的金属并使其图案化以形成位线和源极线导体。多条位线装配以使其接触每一相异子阵列中最多一个垂直导体结构。从而，位线2202于顶部接触切口2010上方的子阵列中的垂直导体结构2213，且于底部接触切口2010下方的垂直导体结构2215。
图54B绘示例如以上搭配图2-25描述的制造方法，以图51-54A的方法加以调整后的流程图。如流程图所示，步骤始于在基板上的P型半导体层或多条P型半导体线上形成包含交替的多个牺牲材料层与多个绝缘材料层的叠层(步骤5401)。基板可包括集成电路基板，集成电路基板在一些情况下包含相邻于叠层且位于叠层下方的逻辑电路，逻辑电路可用以实现存储装置的周边电路。在形成叠层之后，在选定的图案中蚀刻孔洞，以形成通过叠层的绝缘柱阵列，使数据存储结构的材料(例如一或更多层的多层介电电荷存储结构)衬里式地形成于孔洞中，且然后使半导体通道材料衬里式地形成于数据存储结构的材料上(步骤5402)。流程图中的下一步是，形成通过叠层的导电柱阵列，导电柱阵列以一图案配置以形成包含绝缘材料层与牺牲材料层的叠层的区块，区块中有多个柱体组沿着行方向延伸，柱体组包含延伸通过叠层的交替的绝缘柱与导电柱(步骤5403)。在此实施例中，导电柱在对应的PN结接触下方的源极线导体或多个源极线导体。
流程图中的下一步是，方法包含在叠层上形成牺牲层，以牺牲层上方和下方的绝缘层隔开，以用于形成柱选择晶体管(步骤5404)。形成通过叠层上方的牺牲层的多个孔洞，多个孔洞对齐导电柱。以栅极介电质与半导体通道材料衬里式地形成于孔洞的侧壁上，以使半导体通道材料接触对应的导电柱(步骤5405)。此外，可在孔洞的顶部形成接垫，接垫接触半导体通道材料以提供从对应的导电柱至接垫的电流路径。
在图54B的实施例中，蚀刻出通过叠层与叠层上方的牺牲层的多个狭缝。狭缝沿着行方向间隔配置，例如介于每一由柱体组中八个绝缘柱与九个导电柱形成的组之间，且狭缝沿着列方向延伸跨越多个柱体组，例如跨越四或八个柱体组。狭缝使叠层中的牺牲材料与叠层上方的牺牲层中的牺牲材料暴露(步骤5406)。在暴露牺牲材料后，通过狭缝移除牺牲材料且在实现于此区块的存储阵列的字线与柱选择线的位置留下孔隙(步骤5407)。然后，使字线材料，例如钨，沉积于移除牺牲材料所留下的孔隙中。在一些实施例中，沉积字线材料之前，先形成高介电常数绝缘体衬里，或先在字线与绝缘柱的交叉点形成一或更多层的多层电荷存储结构(步骤5408)。在沉积字线材料后，移除狭缝内部的剩余材料，且氧化字线材料的侧壁或以绝缘体衬里式形成于字线材料的侧壁。然后，以导体，例如钨或多晶硅(在此实施例中)填充狭缝(步骤5409)。
然后，形成接触垂直柱选择晶体管的接垫的位线结构、以及接触导体填充狭缝的源极线偏压线结构，且可执行位线结构与其他后端操作以完成装置(步骤5410)。
一般而言，图54B绘示用以制造垂直存储结构的方法的示例，包含形成包括源极线偏压导体上的叠层的区块(叠层包含交替的绝缘材料层与字线材料层)、以及形成多个相异的包含交替的导电柱与绝缘柱的柱体组(交替的导电柱与绝缘柱配置于阵列中且贯穿叠层)。此外，制造方法包含形成设置于绝缘柱与字线材料层的交叉点的字线材料层的内表面上的数据存储结构。方法也包含在绝缘柱与字线材料层的交叉点形成介于绝缘柱与数据存储结构之间的半导体通道材料。半导体通道材料可以是弓形的层，弓形的层绕着绝缘柱的弓形外表面延伸，且在两侧接触相邻的导电柱，以在接点建立源极/漏极端子。此外，方法致使在叠层上的柱选择层中形成多个导电条带。对应于阵列的每一相异子阵列，多个导电条带包含作为栅极的一对应导电条带，栅极用于相异子阵列的多个垂直通道结构。再者，方法包含在叠层上方的柱选择层上形成位线导体。在此处描述的实施例中，每一位线导体具有接触结构，接触结构连接至叠层中的阵列的每一相异子阵列中的一垂直通道晶体管。
图54B的方法基于使用沿着包括多个导电柱与多个绝缘柱的多个柱体组间隔设置的狭缝以移除牺牲材料的技术。在其他实施例中，可使用用于导电柱的孔洞以移除牺牲材料，如搭配图43所述的技术。此外，在其他实施例中，方法可包含限制绝缘柱的外表面上的半导体通道材料的步骤，如同前面搭配图50所述。
如上所述，图55-56为用于AND闪存结构或NOR闪存结构的存储装置的三维虚拟接地存储器的电路简图，其可以如此处所述般实现。
图57为集成电路的简化方框图，在多种实施例中其可实现于单芯片或多芯片封装(multichip packages)。集成电路5700包含如此处所述的三维虚拟接地存储阵列5760。
存储装置可包含位线译码器5750(在一些实施例中更包含用于区块擦除操作的源极线导体译码器)。此外，存储装置包含连接至位线5755的电路5752，用以对位线施加偏压以进行存储器操作。此外，在一些实施例中，电路5752可包含用以对源极线导体(如搭配图54A所述)施加偏压的电路。电路5752可装配以选择存储阵列中的存储单元与存储单元区块，以进行读取、擦除与编程的存储器操作。除了存储阵列结构以外的电路称为周边电路。周边电路可装配以用于虚拟接地存储结构，且可包含使多条位线中的至少一些位线在存储器操作期间被交替地作为源极侧导体与漏极侧导体的电路。如前所述，三维虚拟接地存储阵列5760可在一些周边电路或所有周边电路上。
位线晶体管BLT(此处也称为柱选择晶体管)与字线译码器5763耦接至多条字线5764，用于对如上所述的相异子阵列中的存储单元进行读取、擦除与编程操作。地址提供于总线5765上，以提供给BLT与字线译码器5763且提供给位线译码器5750。在此示例中，区块5766中的感测放大器与数据输入结构通过数据总线5767耦接至位线译码器5750。通过数据输入线5771，数据从集成电路5700上的输入/输出端口，或从集成电路5700内部或外部的其他数据来源，提供给区块5766中的数据输入结构。
在所示的实施例中，其他电路5774被包含于集成电路中，例如通用处理器或特殊用途应用电路、或提供由可编程电阻存储单元阵列支持的单芯片系统(system-on-a-chip)功能的模块组合。通过数据输出线5772，数据从区块5766中的感测放大器提供给集成电路5700上的输入/输出端口，或提供给集成电路5700内部或外部的其他数据目的。
装配以用于读取、擦除与编程的存储器操作的控制器5769(可例如实现为偏压配置状态机)控制偏压配置供应电压的应用，例如编程、擦除与读取电压。偏压配置供应电压由区块5768中的电压供应器或多个电压供应器所产生或提供。
控制器可实现为现有技术已知的特殊用途逻辑电路。在替代的实施例中，控制器包含通用处理器，通用处理器可实现于相同的集成电路上，其可执行电脑程式以控制装置的操作。在另一些实施例中，可利用特殊用途逻辑电路与通用处理器的组合以实现控制器。
控制器可包含控制读取、编程与擦除操作的逻辑，包含应用下表所示的偏压。表1包含用于如图55所示的三维虚拟接地阵列的偏压，具有垂直方向上不连续或连续的通道材料。表2包含用于如图56所示的三维虚拟接地阵列的偏压，具有垂直方向上连续的通道材料于柱体中。
表1
Figure BDA0003168813930000321
Figure BDA0003168813930000331
表2
Figure BDA0003168813930000332
此处描述一些示出制造方法的多个实施例的流程图。就此处所有流程图而言，在不影响所达成的功能的情况下，读者将能理解许多步骤可被结合、同时进行或以不同的次序进行。在一些情况下，如同读者将能理解的，只有在做出某些其他改变时，多个步骤的重新排列才会达成相同功效。在其他情况下，如同读者将能理解的，只有在满足某些状态时，多个步骤的重新排列才会达成相同功效。而且，读者将能理解此处的流程图仅示出和理解本技术相关的一些步骤，且将能理解多个用以达成其他功能的额外步骤可进行于所示的步骤之前、之后或之间。
此处描述的制造方法包含制造垂直存储结构的方法示例，包含：
形成包含叠层的区块，叠层包含交替的绝缘材料层与字线层；
形成通过叠层且包含交替的多个导电柱与多个绝缘柱的多个相异柱体组，多个相异柱体组中的导电柱配置于阵列中且在阵列的多个相异子阵列中，每一相异子阵列包含多个柱体组中的至少一相异柱体组；
形成设置于多个相异柱体组中的绝缘柱和字线材料层的交叉点的字线材料层的内表面上的数据存储结构；
形成介于多个相异柱体组中的绝缘柱和数据存储结构之间且位于多个相异柱体组中的绝缘柱和字线材料层的交叉点上的半导体通道材料，半导体通道材料绕着多个相异柱体组中的绝缘柱的外表面延伸，且于多个相异柱体组的两侧接触相邻导电柱；
在叠层上的柱选择层中形成多个导电条带，包含对应于阵列的每一相异子阵列的一对应导电条带，且包含对应于阵列的每一相异子阵列的多个垂直通道结构，垂直通道结构通过对应导电条带且接触相异子阵列中的个别导电柱；以及
形成设置于叠层上的柱选择层上的多个位线导体，每一位线导体具有连接至每一相异子阵列中的多个垂直通道晶体管中的一垂直通道晶体管的接触结构。
本公开描述制造方法的多个示例，其中半导体通道材料为沿着第一绝缘柱的外表面的弓形层。
本公开描述制造方法的多个示例，其中形成区块包括形成包含交替的多个牺牲材料层和多个绝缘材料层的叠层，以及以字线材料取代牺牲材料。
本公开描述制造方法的多个示例，其中形成区块包括：形成包含交替的多个牺牲材料层和多个绝缘材料层的叠层、蚀刻出通过叠层的多个第一孔洞、使多个第一孔洞衬有数据存储结构的材料、使数据存储结构的材料衬有半导体通道材料、以及以绝缘材料填充多个第一孔洞以形成绝缘柱；蚀刻出通过叠层的多个第二孔洞，且以导电材料填充多个第二孔洞以形成导电柱；在叠层上形成牺牲层，以绝缘材料隔开牺牲层和叠层，且以绝缘材料覆盖牺牲层；形成通过叠层上的牺牲层的多个第三孔洞，多个第三孔洞对齐导电柱，且在多个第三孔洞中形成电流接触于对应导电柱的一层栅极介电质与半导体通道结构；蚀刻出通过叠层与叠层上的牺牲层的狭缝，狭缝设置于多组导电柱之间，多组导电柱沿着行方向具有X个导电柱，且狭缝沿着第二方向延伸跨越多行中的Y行，狭缝使叠层中的牺牲材料暴露；移除通过狭缝暴露的牺牲材料，以在叠层中牺牲材料层的位置与叠层上牺牲层的位置形成孔隙；以及在孔隙中沉积字线材料，以在叠层中形成字线材料层且在叠层上形成导电材料层(将狭缝用于栅极取代)。
本公开描述制造方法的多个示例，其中形成区块包括：形成包含交替的多个牺牲材料层和多个绝缘材料层的叠层；蚀刻出通过叠层的多个第一孔洞、使多个第一孔洞衬有数据存储结构的材料、使数据存储结构的材料衬有半导体通道材料、以及以绝缘材料填充多个第一孔洞以形成绝缘柱；蚀刻出通过叠层的多个第二孔洞；移除通过第二孔洞暴露的牺牲材料以在叠层中牺牲材料层的位置形成孔隙；在孔隙中沉积字线材料以在叠层中形成字线材料层，且在暴露于第二孔洞中的字线材料层的侧壁上形成绝缘体；回蚀第二孔洞中的绝缘材料以暴露在相邻第一孔洞中衬在绝缘柱上的半导体通道材料；以导电材料填充再打开的第二孔洞，以形成导电柱；在叠层上形成导电层，以绝缘材料隔开导电层和叠层导电层，且以绝缘材料覆盖导电层；形成通过叠层上的导电层的多个第三孔洞，第三孔洞对齐导电柱，且在多个第三孔洞中形成电流接触于对应导电柱的一层栅极介电质与半导体通道结构；以及蚀刻叠层上的导电材料层以定义出多个导电条带。
本公开描述制造方法的多个示例，其中形成区块包括：形成包含交替的多个牺牲材料层和多个绝缘材料层的叠层；蚀刻出通过叠层的多个第一孔洞；蚀刻以使暴露的牺牲材料层的侧壁相对于暴露的绝缘材料层的侧壁而凹陷；以及使数据存储结构的材料衬里式形成于凹室中凹陷的侧壁上，且使半导体通道材料衬里式形成于数据存储结构的材料上，且以绝缘材料填充孔洞以形成绝缘柱。
本公开描述制造方法的多个示例，包括：在填充孔洞的前蚀刻孔洞中的半导体通道材料，以使其在牺牲材料层之间不连续。本公开描述制造方法的多个示例，包括：蚀刻出通过叠层的多个第二孔洞，且以导电材料填充孔洞已形成导电柱；在叠层上形成牺牲层，以绝缘材料隔开牺牲层和叠层，且以绝缘材料覆盖牺牲层；形成通过叠层上方的牺牲层的多个第三孔洞，第三孔洞对齐导电柱，且在多个第三孔洞中形成电流接触于对应导电柱的一层栅极介电质与半导体通道结构；蚀刻出通过叠层与叠层上方的牺牲层的狭缝，狭缝设置于多组导电柱之间，多组导电柱沿着行方向具有X个导电柱，且狭缝沿着第二方向延伸跨越多行中的Y行，狭缝使叠层中的牺牲材料暴露；移除通过狭缝暴露的牺牲材料，以在叠层中牺牲材料层的位置与叠层上牺牲层的位置形成孔隙；在孔隙中沉积字线材料，以在叠层中形成字线材料层且在叠层上形成导电材料层；以及蚀刻叠层上的导电材料层以定义出多个导电条带。
本公开描述制造方法的多个示例，包括：在叠层下方形成导电层，其中包含礁体的导电柱与绝缘柱的多个相异柱体组中的导电柱通过PN结连接至导电层。
本公开描述制造方法的多个示例，包括：形成导体填充狭缝，导体填充狭缝沿着包含交替的导电柱与绝缘柱的多个柱体组设置于间隔中，且导体填充狭缝延伸通过叠层以接触叠层下方的导电层，导体填充狭缝沿着正交于包含交替的导电柱与绝缘柱的多个柱体组的方向而伸长。
本公开描述制造方法的多个示例，包括：导电柱包含n型半导体，且叠层下方的导电层包含p型半导体。本公开描述制造方法的多个示例，其中区块中的导电柱设置于沿着行方向延伸的多个行与沿着列方向延伸的多个列中，绝缘柱设置于行中相邻导电柱之间，且通过在叠层上的导电材料层中蚀刻出切口，以使导电条带和相邻导电条带分开，切口位于多行导电柱之间以定义出导电条带。本公开描述制造方法的多个示例，其中区块包含介于相异子阵列之间的虚设导电柱行，且通过在叠层上的导电材料层中且在虚拟导电柱行上蚀刻出切口，以使导电条带和相邻导电条带分开，以定义导电条带。本公开描述制造方法的多个示例，其中字线材料层具有相邻于绝缘柱的侧表面，其相对于相邻绝缘材料层的侧表面为凹陷的，以形成介于绝缘材料层之间的凹室，且其中半导体通道材料与数据存储结构设置于凹室中。
本公开描述制造方法的多个示例，其中多个字线材料层、多个导电条带与多条位线配置于虚拟接地存储结构中。
本公开描述制造方法的多个示例，其中数据存储结构包含多层电荷捕捉结构。
本公开描述制造方法的多个示例，包括：在叠层中的字线材料层上形成第二绝缘材料衬里，第二绝缘材料具有比叠层中的多个绝缘材料层的绝缘材料更高的介电常数。
本公开提供适合高密度与高容量存储的三维存储结构。结构的实施例的多个特征包含用于源极/漏极接触结构的垂直导体柱的纵轴沿着行方向对齐柱体组。多个实施例包含介于位线选择线之间的切口，切口对齐于虚设绝缘柱与虚设导体柱行上。
在多个实施例中，高介电常数介电质材料(介电常数K大于7)使得用于源极/漏极接触结构的垂直导体柱隔离于字线材料。
在多个实施例中，通道沿着垂直轴或Z轴为不连续的。
在多个实施例中，在正交于柱体组的方向的方向上，用于源极/漏极接触结构的垂直导体柱的宽度小于绝缘柱的宽度。
虽然已以上述较佳实施例与示例公开本发明，然应理解的是，这些示例仅作为说明用途，并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可做出多种更动与组合。本发明的保护范围由随附的权利要求的保护范围加以界定。

Claims (23)

1.一种垂直存储结构，其特征在于，包含：
一叠层，包含交替的多个绝缘材料层与多个字线材料层；
一柱体组，设置为通过该叠层且包含的交替的多个导电柱与多个绝缘柱，该柱体组至少包含一第一导电柱、相邻于该第一导电柱的一第一绝缘柱与相邻于该第一绝缘柱的一第二导电柱，其中该第一绝缘柱的一外表面在平行于这些字线材料层的一平面上为弓形的；
多个数据存储结构，设置于该第一绝缘柱与这些字线材料层的多个交叉点上的这些字线材料层的多个内表面上；以及
一半导体通道材料，介于该第一绝缘柱与这些数据存储结构之间且在该第一绝缘柱与这些字线材料层的这些交叉点上，该半导体通道材料围绕着该第一绝缘柱的该外表面延伸且接触该第一导电柱与该第二导电柱。
2.根据权利要求1所述的垂直存储结构，其特征在于，相邻于该第一绝缘柱的这些字线材料层的这些内表面相对于相邻于该第一绝缘柱的这些绝缘材料层的多个内表面是凹陷的，以形成介于这些绝缘材料层之间的多个凹室，且其中该半导体通道材料与这些数据存储结构设置于这些凹室中。
3.根据权利要求2所述的垂直存储结构，其特征在于，设置于这些凹室中的该半导体通道材料为在一垂直方向上不连续的且跨越这些绝缘材料层。
4.根据权利要求1所述的垂直存储结构，其特征在于，该柱体组还包含：
相邻于该第二导电柱的一第二绝缘柱与相邻于该第二绝缘柱的一第三导电柱，
该垂直存储结构还包含：
多个数据存储结构，设置于该第二绝缘柱与这些字线材料层的多个交叉点上的这些字线材料层的多个内表面上；以及
一半导体通道材料，介于该第二绝缘柱与这些数据存储结构之间且在该第二绝缘柱与这些字线材料层的这些交叉点上，该半导体通道材料围绕着该第二绝缘柱的一外表面延伸以接触该第二导电柱与该第三导电柱。
5.根据权利要求1所述的垂直存储结构，其特征在于，还包含：
一导电条带，覆盖该叠层；
多个垂直通道晶体管，通过该导电条带且分别接触该柱体组中的这些导电柱；
多个位线导体，设置于该多个垂直通道晶体管上方的一层，且分别接触该多个垂直通道晶体管。
6.根据权利要求1所述的垂直存储结构，其特征在于，包含多个该柱体组，多个该柱体组设置为通过该叠层且包含的交替的多个该导电柱与多个该绝缘柱，多个该柱体组中的多个该导电柱配置于一阵列中，多个该柱体组包括该柱体组。
7.根据权利要求6所述的垂直存储结构，其特征在于，该阵列中的多个该柱体组配置为多个相异子阵列，该多个相异子阵列中的每一者包含多个该柱体组中的至少一该柱体组，且该垂直存储结构还包含：
多个导电条带，设置于该叠层上方的一柱选择层中，包含对应于该阵列的该多个相异子阵列中的每一者的一对应导电条带，且包含对应于该阵列的该多个相异子阵列中的每一者的多个垂直通道结构，该多个垂直通道结构通过该对应导电条带且分别接触该多个相异子阵列中的这些导电柱；以及
多个位线导体，设置于该叠层上的该柱选择层上，该多个位线导体中的每一者具有多个接触结构，这些接触结构连接至该多个相异子阵列中的每一者中的多个垂直通道晶体管中的一垂直通道晶体管。
8.根据权利要求7所述的垂直存储结构，其特征在于，还包含：
一导电层，位于该叠层下方，其中多个该柱体组中的这些导电柱通过一PN结连接至该导电层；以及
多个导体填充狭缝，设置于沿着多个该柱体组的多个间隔中，且延伸通过该叠层以接触该叠层下方的该导电层，这些导体填充狭缝沿着正交于多个该柱体组的一方向伸长。
9.根据权利要求8所述的垂直存储结构，其特征在于，多个该柱体组中的这些导电柱包含n型半导体且该叠层下方的该导电层包含p型半导体。
10.根据权利要求1所述的垂直存储结构，其特征在于，包含：
多个该柱体组，多个该柱体组设置为通过该叠层且包含交替的多个该导电柱与多个该绝缘柱，多个该柱体组中的这些导电柱配置于一阵列中，多个该柱体组包括该柱体组，其中该阵列中的多个该柱体组配置为多个相异子阵列，该多个相异子阵列中的每一者包含多个该柱体组中的至少一该柱体组，且该垂直存储结构还包含：
多个导电条带，该多个导电条带被该叠层上方的一柱选择层中的多个间隙隔开，该多个导电条带包含对应于该阵列的该多个相异子阵列中的每一者的一对应导电条带，且包含对应于该阵列的该多个相异子阵列中的每一者的多个垂直通道结构，该多个垂直通道结构通过该对应导电条带且分别接触该多个相异子阵列中的这些导电柱；
多个交替的虚设导电柱和虚设绝缘柱，设置为通过该叠层、排成一排且对齐用以隔开该多个导电条带中的多个导电条带的这些间隙；
多个位线导体，设置于该叠层上的该柱选择层上，该多个位线导体中的每一者具有多个接触结构，这些接触结构连接至该多个相异子阵列中的每一者中的多个垂直通道晶体管中的一垂直通道晶体管。
11.根据权利要求10所述的垂直存储结构，其特征在于，该多个交替的虚设导电柱和虚设绝缘柱与多个该柱体组配置成一规则的阵列。
12.根据权利要求7所述的垂直存储结构，其特征在于，这些字线材料层、该多个导电条带与该多个位线导体配置于一虚拟接地存储结构中。
13.根据权利要求1所述的垂直存储结构，其特征在于，介于这些绝缘柱与这些数据存储结构之间的该半导体通道材料在该叠层中的这些字线材料层之间为不连续的。
14.一种垂直存储结构，其特征在于，包含：
一叠层，包含交替的多个绝缘材料层与多个字线材料层；
多个相异柱体组，包含交替的多个柱状导电柱与多个柱状绝缘柱，该多个相异柱体组设置为通过该叠层，该多个相异柱体组中的这些导电柱配置于一阵列中且于该阵列的多个相异子阵列中，该多个相异子阵列中的每一者包含该多个相异柱体组中的至少一相异柱体组，该多个相异柱体组中的每一者至少包含一第一导电柱、相邻于该第一导电柱的一第一绝缘柱、与相邻于该第一绝缘柱的一第二导电柱；
多个数据存储结构，设置于该多个相异柱体组中的这些绝缘柱和这些字线材料层的多个交叉点上的这些字线材料层的多个内表面上；
一半导体通道材料，介于该多个相异柱体组中的这些绝缘柱和这些数据存储结构之间且位于该多个相异柱体组中的这些绝缘柱和这些字线材料层的这些交叉点，该半导体通道材料绕着该多个相异柱体组中的这些绝缘柱的多个外表面延伸且于该多个相异柱体组的两侧接触相邻的这些导电柱；
多个导电条带，设置于该叠层上的一柱选择层中，该多个导电条带包含对应于该阵列的该多个相异子阵列中的每一者的一对应导电条带，且包含对应于该阵列的该多个相异子阵列中的每一者的多个垂直通道结构，该多个垂直通道结构通过该对应导电条带且分别接触对应的一相异子阵列中的这些导电柱；以及
多个位线导体，设置于该叠层上的该柱选择层上，该多个位线导体中的每一者具有连接至该多个相异子阵列中的每一者中的多个垂直通道晶体管中的一垂直通道晶体管的多个接触结构。
15.根据权利要求14所述的垂直存储结构，其特征在于，这些绝缘柱的这些外表面在平行于这些字线材料层的一平面上为弓形的。
16.根据权利要求14所述的垂直存储结构，其特征在于，相邻于这些绝缘柱的这些字线材料层的这些内表面相对于相邻于这些绝缘柱的这些绝缘材料层的多个内表面是凹陷的，以形成介于这些绝缘材料层之间的多个凹室，且其中该半导体通道材料与这些数据存储结构设置于这些凹室中。
17.根据权利要求16所述的垂直存储结构，其特征在于，设置于这些凹室中的该半导体通道材料在跨越这些绝缘材料层的一垂直方向上为不连续的。
18.根据权利要求14所述的垂直存储结构，其特征在于，还包含：
一导电层，设置于该叠层下方，其中该多个相异柱体组中的这些导电柱通过一PN结连接该导电层；以及
多个导体填充狭缝，沿着该多个相异柱体组设置于多个间隔中，且延伸通过该叠层以接触该叠层下方的该导电层，这些导体填充狭缝在正交于该多个相异柱体组的一方向上伸长。
19.根据权利要求18所述的垂直存储结构，其特征在于，这些导电柱包含n型半导体，且该叠层下方的该导电层包含p型半导体。
20.根据权利要求14所述的垂直存储结构，其特征在于，该多个导电条带被该叠层上的该柱选择层中的多个间隙隔开，且该垂直存储结构包含：
多个交替的虚设导电柱与虚设绝缘柱，设置为通过该叠层，排成一排且对齐用以隔开该多个导电条带中的多个导电条带的这些间隙。
21.根据权利要求14所述的垂直存储结构，其特征在于，这些字线材料层、该多个导电条带与该多个位线导体配置于一虚拟接地存储结构中，且该垂直存储结构包含多个周边电路以在多个存储器操作期间使该多条位线导体中的至少一些位线导体被交替地作为一源极侧导体与一漏极侧导体。
22.根据权利要求14所述的垂直存储结构，其特征在于，介于这些绝缘柱与这些数据存储结构之间的该半导体通道材料在该叠层中的这些字线材料层之间为不连续的。
23.根据权利要求14所述的垂直存储结构，其特征在于，该多个相异柱体组中的一特定相异柱体组包含N+1个该导电柱与N个该绝缘柱，该特定相异柱体组包含N个存储单元叠层。
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