TWI783576B - 垂直記憶結構 - Google Patents

垂直記憶結構 Download PDF

Info

Publication number
TWI783576B
TWI783576B TW110126080A TW110126080A TWI783576B TW I783576 B TWI783576 B TW I783576B TW 110126080 A TW110126080 A TW 110126080A TW 110126080 A TW110126080 A TW 110126080A TW I783576 B TWI783576 B TW I783576B
Authority
TW
Taiwan
Prior art keywords
conductive
insulating
pillar
stack
column
Prior art date
Application number
TW110126080A
Other languages
English (en)
Other versions
TW202240866A (zh
Inventor
賴二琨
龍翔瀾
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW202240866A publication Critical patent/TW202240866A/zh
Application granted granted Critical
Publication of TWI783576B publication Critical patent/TWI783576B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Abstract

記憶裝置實現於垂直記憶結構中，包含交替的絕緣材料層與字元線材料層之堆疊，具有設置為通過堆疊的包含交替的導電柱與絕緣柱之柱體組。資料儲存結構設置於絕緣柱與字元線材料層的交叉點上的字元線材料層之內表面上。半導體通道材料設置於絕緣柱與資料儲存結構之間且位於絕緣柱與字元線材料層之交叉點上。半導體通道材料繞著絕緣柱的外表面延伸，於兩側接觸相鄰導電柱以提供源極/汲極端子。

Description

垂直記憶結構
本揭露係有關於三維記憶體，包含多個結構與用以實現三維記憶體之多種製造方法，三維記憶體包含三維AND架構之裝置與三維NOR架構之裝置。
隨著積體電路中的裝置之臨界尺寸縮小至一般記憶胞技術之極限，設計者已開始尋找用以堆疊多個記憶胞平面以達成更大儲存容量與更低位元成本的技術。
AND架構與NOR架構快閃記憶體是用於高速應用之隨機存取記憶體。然而，這類裝置之實現受限於密度。對於NAND架構，使用三維堆疊NAND快閃記憶體已可達成高密度。然而，NAND架構之記憶體中缺乏隨機存取，使其在一些應用上是不適合或不符合需求的。
有需要提供用於具有更高密度、隨機存取與高操作速度的三維堆疊積體電路記憶體之技術。
三維記憶體技術被描述為適合用於包含快閃記憶體之AND架構與NOR架構之記憶體。此發明內容將闡述技術之多個代表性方面以做為本說明書之引言。
使用垂直記憶結構以實現多個記憶裝置，包含具有複數個柱體組的堆疊以形成記憶區塊，堆疊包含交替的多個絕緣材料層與多個字元線材料層，柱體組包含交替的多個導電柱與多個絕緣柱，柱體組設置為通過堆疊。一特定的柱體組至少包含第一導電柱、相鄰於第一導電柱的第一絕緣柱、以及相鄰於第一絕緣柱的第二導電柱。多個資料儲存結構設置於第一絕緣柱與多個字元線材料層之交叉點上的多個字元線材料層之多個內表面上。半導體通道材料設置於第一絕緣柱與多個資料儲存結構之間且位於第一絕緣柱與多個字元線材料層之多個交叉點上。半導體通道材料圍繞著第一絕緣柱之外表面延伸且接觸第一導電柱與第二導電柱以提供源極/汲極端子。在記憶結構之多個實施例中，在平行於多個字元線材料層之平面上，第一絕緣柱之外表面係為弓形的(arcuate)，在某種意義上，其為彎曲的或相對於直線是彎的。
在一些實施例中，半導體通道材料沿著絕緣柱之外表面可以是不連續的。此外，在一些實施例中，相鄰於第一絕緣柱的多個字元線層之多個內表面相對於相鄰於第一絕緣柱的多個絕緣材料層之多個內表面是凹陷的，以形成介於多個絕緣材料層之間的多個凹室；其中半導體通道材料與資料儲存結構設置於凹室中。
覆蓋堆疊的導電條帶可作為用於複數個垂直通道電晶體的柱選擇線或位元線選擇線，複數個垂直通道電晶體通過導電條帶。垂直通道電晶體接觸柱體組中的個別導電柱。複數個位元線導體可設置於垂直通道電晶體上方的一層且接觸複數個垂直通道電晶體中的個別垂直通道電晶體。
複數個柱體組中的導電柱可配置於陣列中，陣列包含複數個相異子陣列。每一相異子陣列可包含複數個柱體組中至少一柱體組。結構可更包含設置於堆疊上的柱選擇層中的複數個導電條帶，包含對應於陣列之每一相異子陣列的一對應導電條帶，且包含對應於陣列之每一相異子陣列的複數個垂直通道結構，垂直通道結構用於垂直電晶體且通過對應導電條帶，垂直通道結構接觸相異子陣列中的個別導電柱。
在一些實施例中，結構可包含絕緣體填充狹縫，沿著包含交替的導電柱與絕緣柱之複數個柱體組設置於間隔中，且延伸通過包含複數個導電條帶之柱選擇層且通過堆疊。狹縫可用於使用被稱為閘極取代步驟之製程中，閘極取代步驟在填充之前通過狹縫接觸犧牲材料。被填充的狹縫可沿著正交於複數個柱體組的方向伸長，複數個柱體組包含交替的導電柱與絕緣柱。
垂直記憶結構可包含堆疊下方的導電層，其中包含交替的導電柱與絕緣柱之複數個柱體組中的導電柱連接至導電層，在一些實施例中此連接可包含pn接面。在一些實施例中，導體填充狹縫沿著包含交替的導電柱與絕緣柱之複數個柱體組設置於間隔中，且延伸通 過堆疊以接觸堆疊下方的導電層，被填充的狹縫沿著正交於複數個柱體組的方向伸長，複數個柱體組包含交替的導電柱與絕緣柱。
此外，所述之垂直記憶結構包括：包含交替的多個絕緣材料層與多個字元線材料層之堆疊；包含交替的導電柱與絕緣柱之複數個相異柱體組，複數個相異柱體組設置為通過堆疊，複數個相異柱體組中的導電柱配置於陣列中且於陣列之複數個相異子陣列中，每一相異子陣列包含複數個柱體組中的至少一相異柱體組，複數個相異柱體組中的每一相異柱體組至少包含一第一導電柱、相鄰於第一導電柱之第一絕緣柱、以及相鄰於第一絕緣柱之第二導電柱；資料儲存結構，設置於複數個相異柱體組中的絕緣柱和字元線材料層之交叉點的字元線材料層之內表面上；半導體通道材料，介於複數個相異柱體組中的絕緣柱和資料儲存結構之間且位於複數個相異柱體組中的絕緣柱和字元線材料層之交叉點，半導體通道材料繞著複數個相異柱體組中的絕緣柱之外表面延伸且於複數個相異柱體組之兩側接觸相鄰導電柱；複數個導電條帶，設置於堆疊上的柱選擇層中，複數個導電條帶包含對應於陣列之每一相異子陣列的一對應導電條帶，且包含對應於陣列之每一相異子陣列的複數個垂直通道結構，複數個垂直通道結構通過對應導電條帶且接觸相異子陣列中的個別導電柱；以及複數個位元線導體，設置於堆疊上的柱選擇層上，每一位元線導體具有連接至每一相異子陣列中的複數個垂直通道電晶體中的一垂直通道電晶體之接觸結構。
本揭露亦描述用於三維記憶結構之多個實施例的多種製造方法。
本揭露描述包含此處所述之三維記憶結構的積體電路記憶裝置。
本揭露描述各種獨特的積體電路結構及製造方法，其可用於此處描述之記憶結構以外的多種結構。
本技術之其他多個方面與益處可藉由檢視以下圖式、具體實施方式與申請專利範圍而得知。
101-1~101-8,510:絕緣柱
102-1~102-9,601~604:導電柱
103-1~103-8:半導體通道材料與記憶元件
105:三維記憶區塊
110:孔洞陣列
205~209:絕緣材料層
210:硬遮罩層
208s,209s,314s:側壁
211~215,311~315:犧牲材料層
351,361,2601~2604,4401,4402:孔洞
411,421:多層介電電荷儲存結構
412,422,3713,3714,4903:半導體通道層
1011,1012:絕緣層
1020:犧牲層
1101~1104,3701~3704,4905:接墊
1210,1220,1230,1310,3801~3804:柱選擇電晶體
1211:閘極氧化物材料層
1212:通道材料層
1301,6332,6333:pn接面
1410:蓋層
1601,1602:狹縫
1701,1702:絕緣體
1815:柱選擇閘極層
2010,4010:切口
2111~2115,3011~3015:字元線層
2151:高介電常數襯裡
2201,2202,2204,2206,4201,4202,4204,4206,4910:位元線
2205,2207,2610~2613,4601,4602:絕緣柱
2213,2215:垂直導體結構
2302,2304,2306,4908:位元線接觸結構
2310:層間介電質
2620:孔隙
2701~2710,4301~4312,5001~5012,5401~5410:步驟
3025:絕緣側壁
3201~3204,4211,4212,4214:導電柱
3520:字元線材料層
3723,3724,4902:閘極氧化物層
4411,4412:凹室
4510,4512:氧化矽層
4511,4513:通道
4520:區域
4901:垂直電晶體結構
4904:芯部
4911,5120:字元線材料
4920,4921:層間介電質
5205,6330:源極線導體
5301,5302:導體填充狹縫
5501,5502:源極線偏壓線
5700:積體電路
5750:位元線解碼器
5752:電路
5755:位元線
5760:三維虛擬接地記憶陣列
5763:BLT與字元線解碼器
5764:字元線
5765:匯流排
5766:區塊
5767:資料匯流排
5768:區塊
5769:控制器
5771:資料輸入線
5772:資料輸出線
5774:其他電路
6210~6214,6601~6603:導電柱
6222,6224:絕緣/通道柱
6250:導電柱選擇電晶體
6251:堆疊
AA,BB:剖面線
BL1~BL5:位元線
BLT1,BLTN:位元線選擇線
WL1~WL8:字元線
X,Y,Z:方向
第1圖係繪示如此處所述之三維記憶區塊之實施例的俯視平面圖，三維記憶區塊包含複數個柱體組，柱體組包括交替的多個導電柱與多個絕緣柱；第2圖係繪示在製造方法的一階段中的堆疊的剖面圖，堆疊包含交替的多個絕緣材料層與多個犧牲材料層；第3A-3B圖係分別繪示在製造方法的一階段中的具有第一孔洞陣列之堆疊的剖面圖與三維透視圖；第4A-4B圖係分別繪示在堆疊中的第一孔洞中形成記憶材料與通道襯裡之後的堆疊之剖面圖與三維透視圖；第5A圖係繪示以絕緣體填充第一孔洞後的堆疊之剖面圖； 第5B圖係繪示一替代實施例的堆疊之剖面圖，在此實施例中，堆疊下方的底層係為導體，例如p型半導體；第6A-6B圖係分別繪示包含第二孔洞陣列的堆疊之剖面圖與三維透視圖，第二孔洞設置於第一孔洞之間以形成通過堆疊之一組交替的第一孔洞與第二孔洞；第7圖係為沿著第6A圖之A-A剖面線繪示之剖面圖；第8圖係為沿著第6A圖之B-B剖面線繪示之剖面圖；第9圖係為沿著第6A圖之A-A剖面線繪示的剖面圖，在有覆蓋層形成之製造過程的稍後階段中；第10圖係為沿著第6A圖之B-B剖面線繪示的剖面圖，在有覆蓋層形成之製造過程的稍後階段中；第11A-11B圖係分別繪示在類似第10圖之結構中形成用於垂直位元線選擇電晶體之孔洞之後的堆疊之剖面圖與三維透視圖；第12圖係為沿著第11A圖之A-A剖面線繪示之結構的剖面圖，在製造過程的稍後階段之後；第13A圖係為沿著第11A圖之B-B剖面線繪示之堆疊的剖面圖；第13B圖係為一替代實施例的沿著第11A圖之B-B剖面線繪示之堆疊的剖面圖，在此實施例中，堆疊下方的底層係為導體，例如p型半導體； 第14圖係為在用於垂直電晶體之接墊形成於第11A圖之結構中之後，沿著第11A圖之A-A剖面線繪示之結構的剖面圖；第15圖係為在用於垂直電晶體之接墊形成於第11A圖之結構中之後，沿著第11A圖之B-B剖面線繪示之結構的剖面圖；第16A-16B圖係分別繪示在類似第15圖之結構中形成用以取代犧牲材料之狹縫之後的堆疊實施例之剖面圖與三維透視圖；第17圖係為第16A圖之結構中的犧牲材料被字元線材料取代之後，沿著第16A圖之A-A剖面線繪示之堆疊的剖面圖；第18圖係為第16A圖之結構中的犧牲材料被字元線材料取代之後，沿著第16A圖之B-B剖面線繪示之堆疊的剖面圖；第19圖係為在填充第16A圖之結構中的用以取代犧牲材料之狹縫之後的堆疊實施例的俯視平面圖；第20A-20B圖係分別繪示在第19圖之結構中形成通過柱選擇層之狹縫之後的堆疊實施例的剖面圖與三維透視圖；第21圖係為以替代的配置在填充第19圖之結構中形成通過柱選擇層之狹縫之後的堆疊實施例的俯視平面圖；第22圖係為沿著第21圖之B-B剖面線繪示之堆疊的剖面圖；第23A-23B圖係分別繪示在第21圖之結構中形成覆蓋的位元線結構之後的堆疊實施例的剖面圖與三維透視圖；第24圖係為沿著第23A圖之A-A剖面線繪示之堆疊的剖面圖； 第25圖係為沿著第23A圖之B-B剖面線繪示之堆疊的剖面圖；第26圖係繪示如第2-25圖所示之製造方法的流程圖；第27圖係繪示包含第二孔洞陣列的堆疊的俯視平面圖，第二孔洞陣列設置於第一孔洞之間以形成通過堆疊之一組交替的第一孔洞與第二孔洞，類似第6A圖之堆疊但第二孔洞為填充導體材料；第28圖係為沿著第27圖之A-A剖面線繪示之堆疊的剖面圖；第29圖係為沿著第27圖之B-B剖面線繪示之堆疊的剖面圖；第30圖係繪示沿著B-B剖面線繪示之第29圖之結構中的犧牲材料被移除之後的堆疊的剖面圖；第31圖係繪示以字元線材料填充沿著B-B剖面線繪示之第30圖之結構中移除犧牲材料留下的孔隙之後的堆疊的剖面圖；第32圖係繪示在沿著B-B剖面線繪示之第31圖之結構中形成密封墊於開放孔洞中之後的堆疊的剖面圖；第33圖係繪示類似第32圖之堆疊的俯視平面圖，堆疊包含通過堆疊的交替的絕緣柱與導電柱；第34圖係為沿著第33圖之A-A剖面線繪示之堆疊的剖面圖； 第35圖係為沿著第33圖之B-B剖面線繪示之堆疊的剖面圖；第36圖係繪示在柱選擇層材料形成於第33圖之結構中之後，沿著第33圖之A-A剖面線繪示之堆疊的剖面圖；第37圖係繪示在柱選擇層材料形成於第33圖之結構中之後，沿著第33圖之B-B剖面線繪示之堆疊的剖面圖；第38圖係繪示形成用於導電柱上的柱選擇電晶體之垂直通道結構之後的堆疊的俯視平面圖；第39圖係為沿著第38圖之A-A剖面線繪示之堆疊的剖面圖；第40圖係為沿著第38圖之B-B剖面線繪示之堆疊的剖面圖；第41圖係繪示在第38圖之結構中形成通過柱選擇層之狹縫之後的堆疊實施例的俯視平面圖；第42圖係繪示在第41圖之結構中形成覆蓋的位元線之後的堆疊實施例的俯視平面圖；第43圖係繪示如第27-42圖所示之製造方法的流程圖；第44圖係繪示根據另一製造方法在類似第3A圖之結構中蝕刻犧牲材料以形成凹室的剖面圖；第45圖係繪示在第44圖之凹室內形成記憶結構與半導體通道材料之後的結構的剖面圖； 第46圖係繪示以絕緣材料填充第45圖所示之孔洞以形成絕緣柱；第47圖係繪示在第46圖之絕緣柱之間形成導電柱；第48圖係繪示形成用以在第47圖之結構上形成柱選擇層的材料；第49圖係為在形成用於柱選擇電晶體之垂直通道結構、取代犧牲材料以及形成覆蓋的位元線結構之後，沿著B-B剖面線繪示之結構；第50圖係繪示如第44-49圖所示之替代製造方法的流程圖；第51-52圖係為在類似第13B圖之結構中形成絕緣蓋層後，分別沿著A-A剖面線與B-B剖面線繪示之剖面圖，根據另一製造方法；第53圖係繪示一實施例之在具有第51-52圖之結構的堆疊中形成柱選擇層中的切口且以導電材料填充用於取代犧牲材料之狹縫之後的俯視平面圖；第54A圖係繪示在第53圖之結構中形成覆蓋的位元線結構後的俯視平面圖；第54B圖係繪示如第51-54A圖所示之替代製造方法的流程圖；第55圖係繪示例如可以如上所述之方法製造的三維記憶陣列的示意圖； 第56圖係繪示例如可以如上所述之方法製造的包含下源極線導體之三維記憶陣列的示意圖；及第57圖係繪示如此處所述之多個實施例之包含虛擬接地三維記憶陣列之積體電路記憶體的簡化方塊圖。
參照第1-57圖提供本技術之多個實施例之詳述說明。
本揭露描述之技術包含多個結構與可用以實現三維記憶裝置之多種製造方法，包含可具有如第55-56圖所示之電路簡圖形式的三維記憶裝置。
請參照第55圖，所示之三維記憶陣列包含在簡圖之相異的片(slices)上的複數個相異的子陣列。在此示例中，每一子陣列藉由位元線選擇電晶體連接至一組位元線BL1-BL5，位元線選擇電晶體被共同位元線選擇線控制。從而，在此示例中，第56圖中的簡圖示出N個相異子陣列，N個相異子陣列由三維區塊之多個垂直片所組成且藉由位元線選擇線BLT1-BLTN來選擇。
在第55圖的簡圖中，每一相異子陣列由一組和絕緣/通道柱交錯之導電柱6210、6211、6212、6213、6214所組成，以垂直虛線示意性地表示絕緣/通道柱(例如絕緣/通道柱6222、6224)。如此處詳細描述的，半導體通道與記憶元件設置為繞著絕緣/通道柱之外表面且位於字元線層(例如字元線WL1-WL8)和絕緣/通道柱的交叉點。半導體通道於相對側接觸導電柱以形成堆疊的記憶胞電晶體，例如堆 疊6251。由位元線選擇線BLTN控制之導電柱選擇電晶體6250使形成相異子陣列之垂直導電柱連接至對應的覆蓋堆疊之位元線。
例如第55圖所示之記憶陣列可在虛擬接地配置下運行，在虛擬接地配置中，位元線BL1-BL5被交替地當作用於記憶胞堆疊中的記憶胞之源極側導體與汲極側導體。從而，位元線BL2與耦接至位元線BL2之導電柱6211可作為用於堆疊6251中的記憶胞之源極側導體，亦可作為用於左側堆疊中的記憶胞之汲極側導體，堆疊6251介於導電柱6211與6212之間，左側堆疊介於導電柱6210與6211之間。第55圖之電路亦可實現為2019年4月25日申請之美國專利申請號16/394,363(美國專利號10,910,393)所述的方式，美國專利申請號16/394,363的標題為“3D NOR MEMORY HAVING VERTICAL SOURCE AND DRAIN STRUCTURES”，其與本案具有相同的發明人且在發明時點和現在被共同擁有，此專利申請以全文引用的方式併入本文中。
第56圖係繪示用於另一記憶陣列結構之電路簡圖，類似第55圖所示之記憶陣列結構(此處不再描述相似的元件)，但更多了下方的源極線導體6330。源極線導體6330透過pn接面(例如6332、6333)連接至導電柱(例如6211)。以此種方式，下方的源極線導體6330在一些記憶操作(例如此處所述之抹除操作)中可用以對導電柱施加偏壓，而在其他記憶操作(例如讀取與編程操作)期間隔離於導電柱。
用以實現記憶陣列的積體電路記憶結構例如可以第55-56圖中的示意圖表示，且可以多個步驟製造，可參照第1-54B圖來理解這些步驟中的一些步驟。
第1圖係繪示在中間製造階段之三維記憶區塊105之次組件之實施例的俯視平面圖，包含複數個包含交替的導電柱與絕緣柱之柱體組。三維記憶區塊105包含交替的絕緣材料層與字元線材料層形成的堆疊。在所述之三維記憶區塊105中，有四個柱體組設置為通過堆疊，柱體組包含交替的導電柱(在此示例中為導電柱102-1至102-9)與絕緣柱(101-1至101-8)。絕緣柱可具有柱狀，柱狀具有使用的製程之極限內的垂直側壁。柱狀可以是圓柱體或橢圓柱體，或其他適合製造方法與使用之佈局圖案的形狀。在此處所述的實施例中，在平行於字元線材料層的平面上，柱體組中的絕緣柱具有弓形的外表面。同樣地，導電柱可具有柱狀，柱狀具有使用的製程之極限內的垂直側壁。柱狀可以是圓柱體或橢圓柱體，或其他適合製造方法與使用之佈局圖案的形狀。在此處所述的實施例中，導電柱係為橢圓柱體，其具有對齊於柱體組之方向的長軸，柱體組之方向係為行方向或X方向。
字元線層之交叉點。此導致形成在字元線層級上跨越絕緣柱之記憶胞結構，其具有源極/汲極端子於每一側的相鄰導電柱上。
如第1圖所示，複數個相異柱體組中的一特定相異柱體組包含N+1個導電柱(在此示例中為102-1至102-9)以及N個絕緣柱(101-1至101-8)，在此圖中N等於8，從而特定相異柱體組包含N個記憶胞堆疊。
第2圖係繪示在三維記憶區塊之製造方法中的較早階段的次組件。第2圖示出形成區塊的結果，區塊包含由交替的絕緣材料層和犧牲材料層形成之堆疊，在製造方法中犧牲材料稍後會被字元線材料取代。在此示例中，交替的絕緣材料層以符號205至209表示，且交替的犧牲材料層以符號211至215表示。絕緣材料可使用例如氧化矽或其他合適絕緣體加以實現，而犧牲材料可使用氮化矽、矽鍺化合物(silicon germanium compound)或其他可使用高度選擇蝕刻化學(highly selective etching chemistry)技術來蝕刻的材料加以實現，為了以字元線材料取代犧牲材料而不會移除絕緣材料。在此示例中，硬遮罩層210形成於堆疊的頂部，用於稍後的圖案化階段。
第3A圖係繪示在稍後階段的次組件，在使用硬遮罩以定義用於孔洞陣列之圖案且蝕刻通過堆疊之孔洞351、361之後，孔洞351、361將用於形成絕緣柱。第3B圖係為透視圖，其示出可用於通過堆疊之孔洞陣列110的佈局(代表性的)，包含孔洞351、361。
第4A圖係為沿著行方向或X方向的剖面圖，其繪示在稍後階段的次組件，在包含至少於字元線層級上沉積記憶結構的一系列步驟之後。在此示例中，記憶結構係為多層介電電荷儲存結構411、421，多層介電電荷儲存結構411、421襯裡式地形成於孔洞351、361之側壁。示例性的多層介電電荷儲存結構可使用所謂的SONOS技術與能隙工程(bandgap engineered)SONOS技術加以實現，其中記憶結構包含介電穿隧層、介電電荷捕捉層、以及介電阻擋層。在一些實施例中，穿隧層可使用一或更多的氧化矽與氮化矽薄膜加以實現。介電 電荷捕捉層可使用氮化矽或其他材料加以實現。介電阻擋層可使用包含氧化矽之一或更多的層或其他可具有比氧化矽更高的介電常數之絕緣體加以實現。有時使用如ONO、ONONO、ONONONO等簡寫代號來代表這些介電電荷捕捉結構。在其他實施例中，可使用鐵電性(ferroelectric)記憶結構。鐵電性記憶結構可包含鐵電性材料，例如氧化鉿(hafnium oxide)，舉例而言，氧化鉿包含矽摻雜氧化鉿、鋁摻雜氧化鉿、釔(yttrium)摻雜氧化鉿、釓(gadolinium)摻雜氧化鉿、鑭摻雜氧化鉿、鋯摻雜氧化鉿或其他材料。
此外，半導體通道層412、422形成於多層介電電荷儲存結構411、421上。
形成結構之步驟可包含先進行多層介電電荷儲存結構之覆蓋式沉積(blanket deposition)，接著在多層介電電荷儲存結構上進行半導體通道材料之覆蓋式沉積。然後，施加各向異性(anisotropic)間隔物蝕刻以從孔洞的底部與堆疊的頂部移除材料從而留下第4A圖所示之側壁結構，各向異性間隔物蝕刻例如使用反應性離子蝕刻化學(reactive ion etch chemistry)技術。第4B圖係為類似第3B圖之三維透視圖，示出孔洞內襯有多層電荷儲存結構與半導體通道層(例如孔洞361內襯有多層介電電荷儲存結構421與半導體通道層422)。
第5A圖係繪示在進行以絕緣體填充孔洞351、361之步驟與平坦化步驟以使表面平坦之後的結構。絕緣體例如是氧化矽。平坦化步驟例如是化學機械研磨。如第5A圖所示，絕緣柱510形成於孔洞351、361中。
第5B圖係繪示在替代實施例中的結構，結構具有下方的導電層。在第5B圖中，下方的導電層係為設置於堆疊下方的源極線導體5205。第5B圖中和第5A圖相同的符號代表類似的結構。以下將更詳細描述此替代實施例。
第6A圖係繪示在中間製造階段之三維記憶區塊105之實施例的俯視平面圖，在蝕刻出第二孔洞陣列之後，導體材料沉積於第二孔洞陣列中以形成導電柱(例如601、602、603、604)以形成複數個包含交替的導電柱與絕緣柱(例如510)之柱體組。在一實施例中，可藉由在第二孔洞陣列中沉積n+型多晶矽、接著進行例如化學機械研磨之平坦化步驟來形成導電柱。
在所示的實施例中，有四個包含交替的導電柱與絕緣柱之柱體組，柱體組沿著行方向延伸。為了以下討論的高密度配置，每一柱體組在行方向上和相鄰行偏移。如上所述，絕緣柱包含半導體通道層與記憶結構層。導電柱在相鄰的絕緣柱或多個絕緣柱上接觸半導體通道層，以在接點形成用於記憶胞之源極/汲極端子，記憶胞位於字元線層的交叉點上。
第6B圖係為堆疊之透視圖，示出設置於絕緣柱(例如510)之間用以形成導電柱(例如604)的孔洞陣列。
第7圖係為沿著行方向或X方向的剖面線A-A繪示的第6A圖之結構的剖面圖。如圖所示，導電柱601、602、603和絕緣柱以交替的方式設置。因為此剖面取自行的中心線上，圍繞著絕緣柱 之外表面延伸的半導體通道層與記憶結構層在此實施例之剖面圖中未相交。
第8圖係為沿著列方向或Y方向的剖面線B-B繪示的第6A圖之結構的剖面圖。如圖所示，絕緣柱510沿著列設置於分離的行上。沿著列的中間行包含導電柱604。在犧牲材料層211-215，犧牲材料在取代犧牲材料之後將要形成字元線的位置上繞著絕緣柱與導電柱延伸。
第9圖係為類似第7圖之沿著剖面線A-A繪示的剖面圖，在將要用於形成柱選擇電晶體結構之絕緣層1011、犧牲層1020與絕緣層1012形成於堆疊的頂部之後的稍後的階段中。在此位置的多個層結合起來被稱為堆疊上的柱選擇層。
第10圖係為和第9圖處於相同階段之剖面圖，係沿著第7圖之剖面線B-B繪示，在絕緣層1011、犧牲層1020與絕緣層1012形成於柱選擇電晶體的層級之後。犧牲層1020與絕緣層1011可以和堆疊中的交替的犧牲材料層和絕緣材料層使用相同材料。
第11A圖係繪示在中間製造階段之三維記憶區塊105之實施例的俯視平面圖，在用以實現柱選擇電晶體之結構形成於導電柱上之後。如同第11A圖之佈局所示，接墊1101、1102、1103、1104形成於柱選擇電晶體之垂直通道結構之頂部，柱選擇電晶體設置於導電柱的頂部。第11B圖係為三維透視圖，其繪示接墊陣列暴露於堆疊之頂部。
第12圖係為沿著第11A圖所示之結構之行方向上的剖面線A-A繪示的剖面圖，於稍後的階段。用以形成柱選擇電晶體之步驟包含蝕刻出導電柱上方的孔洞陣列，如第11B圖所示，其中孔洞使導電柱，例如導電柱601、602、603，之頂部暴露。接著，閘極氧化物材料層(例如1211)與通道材料層(例如1212)設置於孔洞的側邊，例如，藉由進行材料之覆蓋式沉積然後進行各向異性間隔物蝕刻以從孔洞的底部及結構的頂部移除材料，以使閘極氧化物材料層與通道材料層設置於孔洞的側邊。閘極氧化物材料例如氧化矽，通道材料例如多晶矽。在形成閘極氧化物材料層與通道材料層之後，以氧化矽、其他絕緣體或其他合適材料填充孔洞。然後，可進行回蝕步驟以從孔洞的頂部移除材料，在上表面留下凹室。接著，可沉積導電多晶矽或其他導體以及進行平坦化處理以形成接墊1101、1102、1103，導電多晶矽例如n+型多晶矽。此步驟使具有位於對應的導電柱與接墊上之源極/汲極端子、且具有延伸於導電柱與接墊之間的垂直通道的柱選擇電晶體結構形成。如同以下進一步討論的，犧牲層1020被取代為字元線材料。
第13A圖係為沿著第11A圖所示之結構之列方向上的剖面線B-B繪示的剖面圖。如圖所示，導電柱604設置於陣列之一列中且介於相鄰列之絕緣柱510之間。用於柱選擇電晶體(例如1210)之結構設置於導電柱604上方。用於柱選擇電晶體之結構未設置於絕緣柱510上方。
第13B圖係為沿著列方向上的剖面線B-B繪示的第11A圖所示之結構之剖面圖，示出替代實施例，在此實施例中，源極線導體5205，例如p型導體層，設置於堆疊下方。在結構中，導電柱604可以是n型或n+型多晶矽，且源極線導體5205可以是半導體基板中的p型擴散、或其他p型半導體本體。此導致pn接面1301形成於導電柱604和源極線導體5205之相交處，例如第56圖所示之接面6332。
第14圖與第15圖係為分別沿著剖面線A-A和剖面線B-B繪示之剖面圖，分別示出在蓋層1410形成於柱選擇電晶體1210、1220、1230上方之後的第12圖與第13A圖之結構。蓋層1410可以是，可作為用於稍後處理步驟之硬遮罩或其他類型保護層的氧化矽層或其他材料層。
第16A圖係繪示在中間製造階段之三維記憶區塊105之實施例的俯視平面圖(蓋層1410繪示為透明)，在形成通過堆疊之將要用於替換犧牲材料的狹縫1601、1602之後。第16B圖係為三維透視圖，示出具有通過蓋層1410暴露於堆疊之頂部的狹縫的陣列。
在此示例中，狹縫1601、1602設置於行方向上八個絕緣柱之間的間隔，且延伸於列方向，以用於包含交替的導電柱與絕緣柱之柱體組。間隔長度可例如以參數M定義，其中明確定義為絕緣柱之數量的計量的間隔長度可等於2M。參數M可為任意正整數，包含一、二、三、四。在所述示例中，M=3。在此示例中，在列方向上的狹縫 的長度等於約4列。再次地，可根據特定實施例來選擇在列方向上的狹縫的長度。
第17圖與第18圖係為分別沿著第16A圖之結構中的剖面線A-A和剖面線B-B繪示之剖面圖，分別示出以字元線材料取代位於字元線層與柱選擇電晶體層的犧牲材料之結果。
可藉由進行蝕刻步驟來達成犧牲材料之取代，蝕刻步驟通過狹縫1601、1602移除位於字元線層與柱選擇層中之暴露的犧牲材料(即犧牲材料層211-215)，並留下層205-210與1011、1012中的絕緣材料。接著，字元線材料沉積於移除犧牲材料留下孔隙中。從而，如第17-18圖所示，字元線層(2111-2115)與柱選擇閘極層(1815)分別以類似垂直導電柱之交叉線表示。應注意字元線與柱選擇閘極之材料(在此示例中，實質上為鎢)可能和垂直導電柱使用的材料(如上所述為n+型多晶矽)不相同。
在一些實施例中，在沉積字元線材料之前，高介電常數襯裡(2151)可沉積於孔隙中高介電常數襯裡具有例如高於二氧化矽之介電常數或高於用於交替的層205-209中的絕緣材料之介電常數。此高介電常數襯裡2151可包含氧化鋁、氧化鉿或氧化鋯或可作為介電電荷捕捉記憶結構之阻擋層或部分阻擋層之其他高介電常數(high K，其中高介電常數代表介電常數高於7)材料，介電電荷捕捉記憶結構襯裡式地形成於絕緣柱中。此會造成介於柱體組中的導電柱之間的高介電常數介電質、以及在字元線材料層中的字元線材料。高介電常數材料亦可使字元線層(例如2111)電性絕緣於導電柱(例如604)。此外，在其 他實施例中，介電電荷捕捉記憶結構之額外材料可以此方式沉積，例如包含氮化矽之電荷捕捉層與包含一或更多絕緣層(例如高介電常數氧化鋁、氧化鉿或氧化鋯)之阻擋層。在此情況下，在形成將要用於絕緣柱之孔洞之後，僅有在閘極取代製程期間未沉積的部分記憶儲存結構需要作用於開口的側壁。在一些實施例中，藉由先使氮化鈦或其他合適的黏著/阻障襯裡沉積於孔隙中(可選擇覆蓋上述之襯裡)，接著通過狹縫沉積鎢以形成字元線材料。在材料沉積於孔隙中之後，接著回蝕鎢/氮化鈦材料將其自狹縫移出，以斷開陣列區中的字元線層與柱選擇層之間的導電路徑。
第19圖係繪示以絕緣材料填充狹縫之後的俯視平面圖。在此實施例中，回蝕之後，以絕緣體1701、1702填充狹縫。
第20A圖係繪示在形成通過柱選擇閘極層之切口2010之後形成停在堆疊之頂部字元線層的淺溝槽的俯視平面圖。第20B圖係為三維透視圖，其示出用以形成相異柱選擇閘極(亦稱為位元線電晶體(BLT)線)之淺切口2010，相異柱選擇閘極用於選擇如上所述之記憶陣列的相異子陣列。在第20A圖所示之示例中，切口2010設置於包含交替的絕緣柱與導電柱之柱體組之間。
第21圖係繪示具有切口2010之替代位置的次組件，此替代位置設置於包含虛設絕緣柱與虛設導電柱之虛設柱體組的上方。第21圖的方式形成的具有柱陣列之堆疊可減少沿著切口之間的邊緣之柱結構中的變化，且可允許更緊密的陣列佈局。
第22圖係為沿著第21圖之列方向上的剖面線B-B繪示的剖面圖，示出切口2010形成使柱選擇閘極層1815分離為複數個導電條帶之間隙，複數個導電條帶之一對應導電條帶形成為對應陣列之每一相異子陣列。因此，通過用於每一相異子陣列之對應導電條帶的複數個垂直通道結構接觸相異子陣列中的導電柱。
第23A圖係繪示形成覆蓋的位元線(例如2201、2202、2204、2206)之步驟後的結構俯視平面圖。此步驟可包含在柱選擇電晶體接墊上沉積層間介電質2310、形成通過層間介電質2310之位元線接觸插塞、且然後形成位於位元線層之金屬並使其圖案化以形成位元線。多條位元線裝配以使其接觸每一相異子陣列中最多一個垂直導體結構。從而，位元線2201於頂部接觸切口2010上方的子陣列中的垂直導體結構2203，且跨越切口2010上方的絕緣柱2207與切口2010下方的絕緣柱2205，位元線2201於底部延伸至絕緣柱2205下方且在切口2010下方的垂直導體結構(未繪示)。此外，位元線2202接觸切口2010上方的垂直導體結構2213與切口2010下方的垂直導體結構2215。第23B圖係為形成位元線之後的結構三維透視圖。在此示例中，位元線沿著正交於行方向之列方向配置，包含交替的導電柱與絕緣柱之柱體組沿著行方向形成。
第24圖係為沿著第23A圖之平面圖中的剖面線A-A繪示的剖面圖，在形成位元線之後。如圖所示，位元線接觸結構2302、2304、2306形成於垂直電晶體結構(例如柱選擇電晶體1210、1220、1230)之接墊和覆蓋的位元線(2202、2204、2206)之間。
第25圖係為沿著第23A圖之結構中的剖面線B-B繪示的剖面圖，示出形成用於每一相異子陣列之相異柱選擇閘極結構的間隙或切口2010。雖然未繪示，但在一些實施例中，切口2010可被切割為通過具有用於陣列中的活性導電柱之柱選擇電晶體的柱選擇電晶體結構。
柱選擇層中的間隙或切口2010之佈局對應於陣列中的相異子陣列之配置。切口2010可定義於每一行之間，在此情況下，每一相異子陣列包括僅一個包含交替導電柱與絕緣柱之柱體組。切口2010可定義於成對的行之間，其中每一相異子陣列包括兩個包含交替導電柱與絕緣柱之柱體組。間隙之間的行距(spacing)可設為任意數字。例如，可使用參數P定義出每一相異子陣列中有2P個包含交替導電柱與絕緣柱之柱體組，其中P可以是任意整數，例如一、二、三等等。當每一相異子陣列具有較多數量的包含交替導電柱與絕緣柱之柱體組，可能需要比柱密度更高的位元線密度，以製造充足的接觸結構數量。
第26圖係繪示例如以上搭配第2-25圖描述之製造方法的流程圖。如同流程圖所示，步驟始於在基板上形成包含交替的多個犧牲材料層與多個絕緣材料層之堆疊(步驟2701)。基板可包括積體電路基板，積體電路基板在一些情況下包含相鄰於堆疊且位於堆疊下方之邏輯電路，邏輯電路可用以實現記憶裝置之周邊電路。在形成堆疊之後，在選定的圖案中蝕刻孔洞、使資料儲存結構的材料(例如一或更多層的多層介電電荷儲存結構)襯裡式地形成於孔洞中、且然後以半導體通道材料襯裡式地形成於資料儲存結構之材料上，以形成通過堆疊 之絕緣柱陣列(步驟2702)。流程圖中的下一步是，形成通過堆疊之導電柱陣列，導電柱陣列以一圖案配置以形成包含絕緣材料層與犧牲材料層之堆疊的區塊，區塊中有複數個柱體組沿著行方向延伸，柱體組包含延伸通過堆疊之交替的絕緣柱與導電柱(步驟2703)。
流程圖中的下一步是，方法包含在堆疊上方形成犧牲層，以犧牲層上方和下方的絕緣層隔開，以用於形成柱選擇電晶體(步驟2704)。在堆疊上方形成複數個通過犧牲層的孔洞，孔洞對齊導電柱。以閘極介電質與半導體通道材料襯裡式地形成於孔洞的側壁上，以使半導體通道材料接觸對應的導電柱(步驟2705)。此外，可在孔洞的頂部形成接墊，接墊接觸半導體通道材料以提供從對應的導電柱至接墊的電流路徑。
在第26圖之實施例中，蝕刻出通過堆疊與堆疊上方的犧牲層之複數個狹縫。狹縫沿著行方向間隔配置，例如介於每一由柱體組中八個絕緣柱與九個導電柱形成的組之間，且狹縫沿著列方向延伸跨越複數個柱體組，例如跨越四或八個柱體組。狹縫使堆疊中的犧牲材料與堆疊上方的犧牲層中的犧牲材料暴露(步驟2706)。在暴露犧牲材料後，通過狹縫移除犧牲材料且在實現於此區塊之記憶陣列的字元線與柱選擇線的位置留下孔隙(步驟2707)。然後，使字元線材料，例如鎢，沉積於移除犧牲材料所留下的孔隙中。在一些實施例中，沉積字元線材料之前，先形成高介電常數絕緣體襯裡，或先在字元線與絕緣柱之交叉點形成一或更多層的多層電荷儲存結構(步驟2708)。在 沉積字元線材料後，移除狹縫內部的剩餘材料，且在此實施例中以絕緣體填充狹縫(步驟2709)。
然後，可執行位元線結構與其他後端(back end of line)操作以完成裝置(步驟2710)。
一般而言，第26圖繪示用以製造垂直記憶結構之方法的示例，包含形成包括堆疊的區塊(堆疊包含交替的絕緣材料層與字元線材料層)、以及形成複數個相異的包含交替的導電柱與絕緣柱之柱體組(交替的導電柱與絕緣柱配置於陣列中且貫穿堆疊)。此外，製造方法包含形成設置於絕緣柱與字元線材料層之交叉點的字元線材料層之內表面上的資料儲存結構。方法亦包含在絕緣柱與字元線材料層之交叉點形成介於絕緣柱與資料儲存結構之間的半導體通道材料。半導體通道材料可以是弓形的層，弓形的層繞著絕緣柱之弓形外表面延伸，且在兩側以例如歐姆接觸(ohmic contact)的方式接觸相鄰的導電柱，以在接點建立源極/汲極端子。此外，方法致使在堆疊上的柱選擇層中形成複數個導電條帶。對應於陣列之每一相異子陣列，複數個導電條帶包含作為閘極的一對應導電條帶，閘極用於相異子陣列之複數個垂直通道結構。再者，方法包含在堆疊上方的柱選擇層上形成位元線導體。在此處描述的實施例中，每一位元線導體具有接觸結構，接觸結構連接至堆疊中的陣列之每一相異子陣列中的一垂直通道電晶體。
用以實現記憶陣列之積體電路記憶結構可以第55-56圖之示意圖表示，亦可以多個步驟製造，可參照第27-42圖來理解這些步驟中的一些步驟。第27-42圖係繪示替代實施例之製造方法中的多 個階段，其中不使用狹縫來取代犧牲材料。此製造方法進行至前面第6A圖所述之階段，在此製造方法中，形成孔洞陣列以用於形成設置於複數個柱體組中的導電柱。第27圖因而相似於第6A圖，不同之處在於第27圖之孔洞未以導體材料填充。
第27圖係繪示在中間製造階段之三維記憶區塊之實施例的俯視平面圖，在蝕刻出第二孔洞(例如2601、2602、2603、2604)陣列之後，其中導體材料將在稍後的階段沉積，以形成複數個包含交替的導電柱與絕緣柱之柱體組中的導電柱。
第28圖係為沿著行方向或X方向的剖面線A-A繪示的第27圖之結構的剖面圖。如圖所示，孔洞2601、2602、2603和絕緣柱2612、2613以交替的方式設置。因為此剖面取自行的中心線上，圍繞著絕緣柱之外表面延伸的半導體通道層與記憶結構層在此實施例之剖面圖中未相交。
第29圖係為沿著列方向或Y方向的剖面線B-B繪示的第27圖之結構的剖面圖。如圖所示，絕緣柱2610、2611沿著列設置於分離的行上。沿著列的中間行包含孔洞2604。在犧牲材料層311-315，犧牲材料在取代犧牲材料之後將要形成字元線的位置上繞著絕緣柱與用於導電柱之孔洞延伸。
第30圖係繪示對第29圖所示之剖面圖中的次組件進行移除犧牲材料的步驟之後，移除犧牲材料是透過將要用以形成導電柱之孔洞(例如2604)來進行。對此實施例而言，犧牲材料較佳係為使用例如矽鍺(silicon germanium)，相較於一些實施例使用氮化矽，使用 矽鍺可更容易藉由選擇性蝕刻移除絕緣柱之間的犧牲材料。如圖所示，移除犧牲材料會形成介於絕緣材料層之間的孔隙(例如2620)，字元線材料可沉積於孔隙中。在此實施例中，沿著包含交替的絕緣柱與導電柱之柱體組設置於間隔中的額外的狹縫係為可選的，且在一些實施例中額外的狹縫可被省略以提升陣列佈局之密度。如所述，繞著絕緣柱(例如2610)之外表面延伸的資料儲存結構之材料，或在一些實施例中多層資料儲存結構之部分材料，被暴露於孔隙內。
第31圖係繪示在第30圖之結構中進行以字元線材料填充孔隙以形成字元線層3011-3015之步驟之後的次組件，字元線材料例如氮化鈦襯裡且具有鎢填充物。如前所述，在一些實施例中，填充孔隙可包含沉積高介電常數絕緣膜或其他介電膜，高介電常數絕緣膜或其他介電膜可作為成品中的資料儲存結構的一部分。此步驟涉及沉積材料且然後回蝕材料以再打開孔洞(例如2604)。
第32圖係繪示類似於第31圖之結構，在執行形成氮化鈦/鎢填充物中的凹室之步驟且接著在凹室內形成氧化物或其他絕緣側壁(例如3025)以使字元線結構和將要形成於孔洞2604中的導電柱絕緣之後。可藉由以氧化矽或其他合適材料填充孔洞2604且然後各向異性地(anisotropically)回蝕填充物以達成第32圖所示之結構。因此，半導體通道層(412、422)被暴露且可能突出於堆疊的頂部。
第33圖係繪示以導體材料填充第31圖所示之孔洞以孔洞的空間中形成導電柱(例如3201、3202、3203、3204)，接著進行平 坦化步驟以使表面平整後所得的結構之俯視平面圖，導體材料例如n型多晶矽。
第34圖係為沿著行方向或X方向的剖面線A-A繪示的第33圖之結構的剖面圖。如圖所示，導電柱(例如3201、3202、3203)和絕緣柱2612、2613以交替的方式設置。因為此剖面取自行的中心線上，圍繞著絕緣柱之外表面延伸的半導體通道層與記憶結構層在此實施例之剖面圖中未相交。
第35圖係為沿著列方向或Y方向的剖面線B-B繪示的第33圖之結構的剖面圖。如圖所示，絕緣柱2610、2611沿著列設置於分離的行上。沿著列的中間行包含導電柱3204。字元線層3011-3015繞著絕緣柱與導電柱延伸，且被字元線材料之位置中的絕緣側壁(例如3025)隔離。絕緣側壁3025使導電柱3204絕緣於字元線層3011-3015。然而，導電柱3204物理性地連接至半導體通道層412、422。
第36圖係為在沿著行方向的剖面線A-A繪示的第34圖之結構中形成位於結構之柱選擇層的材料之剖面圖，此材料將要用於形成柱選擇電晶體。所述之材料包含絕緣層1011、字元線材料層3520與頂部的絕緣層1012，絕緣層1011例如是氧化矽或其他適合作為層間絕緣體的材料，字元線材料層3520例如是鎢或其他合適的字元線材料，絕緣層1012的材料可和絕緣層1011相同。可以覆蓋式沉積使這些層沉積於堆疊頂部，有複數個包含交替的導電柱(例如3201、3202、3203)與絕緣柱(例如2612、2613)之柱體組形成於堆疊中。
第37圖係為沿著類似第35圖之列方向的剖面線B-B繪示的剖面圖。第37圖亦繪示位於結構之柱選擇層的材料，此材料將要用於形成柱選擇電晶體。所述之材料包含絕緣層1011、字元線材料層3520與頂部的絕緣層1012，絕緣層1011例如是氧化矽或其他適合作為層間絕緣體的材料，字元線材料層3520例如是鎢或其他合適的字元線材料，絕緣層1012的材料可和絕緣層1011相同。如圖所示，絕緣柱(2610、2611)襯有記憶結構(例如多層介電電荷儲存結構411、421)與半導體通道層412、422，記憶結構(例如多層介電電荷儲存結構411、421)與半導體通道層412、422繞著接觸字元線層3011-3015的絕緣柱之弓形外表面延伸。此外，絕緣側壁3025(例如氧化物側壁)使字元線層3011-30115隔離於垂直導電柱(例如3204)。
第38圖係為堆疊的俯視平面圖，其繪示形成於對應導電柱(例如3201、3202、3203、3204)上方柱選擇層中的垂直柱選擇電晶體之頂部接墊(例如3701、3702、3703、3704)。在此圖中，字元線材料層3520繪示為透明以顯示交替的導電柱與絕緣柱。
第39圖係為沿著行方向的剖面線A-A繪示的第38圖之結構的剖面圖，在包含形成延伸至對應導電柱之頂部的孔洞之步驟後。形成孔洞後，接著沉積閘極氧化物材料與半導體通道材料，接著進行反應性離子蝕刻製程或其他各向異性蝕刻製程以形成側壁，使閘極氧化物材料與半導體通道材料留在側壁上。然後，以絕緣體例如二氧化矽填充孔洞之剩餘容積且進行平坦化。進行回蝕製程以在頂部形成凹室，此凹室接著被導電多晶矽(例如n+型多晶矽或其他合適的導體) 填充，且以化學機械研磨法或其他方法進行平坦化以形成垂直柱選擇電晶體頂部上的著陸墊。如第39圖所示，柱選擇電晶體3801、3802、3803形成為用於對應的垂直導電柱3201、3202、3203。每一垂直柱選擇電晶體包含接觸將要作為柱選擇閘極的字元線材料層(3520)之閘極氧化物層(例如3723)。此外，每一垂直柱選擇電晶體包含半導體通道層(例如3713)，半導體通道層繞著絕緣體延伸且提供延伸於垂直導電柱(例如3203)和接墊(例如3703)之間的電晶體通道。
第40圖係為沿著列方向的剖面線B-B繪示的第38圖之結構的剖面圖。如圖所示在此示例中，具有接墊3704的垂直柱選擇電晶體3804設置於垂直導電柱3204上。垂直柱選擇電晶體3804包含延伸於導電柱3204和接墊3704之間的閘極氧化物層3724與半導體通道層3714。
第41圖係繪示形成通過柱選擇閘極層之切口4010後的結構俯視平面圖，切口4010形成停止於堆疊之頂部字元線層之前的淺溝槽。切口4010用以形成相異柱選擇閘極(亦被稱為位元線電晶體(BLT)閘極)，相異柱選擇閘極用以選擇如上所述之記憶陣列的相異子陣列。在第41圖所示之示例中，切口4010設置於包含虛設絕緣柱與虛設導電柱之虛設柱體組的上方。請參照前面的第21圖。
因此，提供複數個垂直通道電晶體，垂直通道電晶體由用於每一相異子陣列之相異柱選擇閘極控制。
第42圖係為在第41圖之結構中形成覆蓋的位元線之後的結構俯視平面圖。結構之形成可涉及以下步驟：在垂直通道電晶體 之接墊上形成層間介電質，接著蝕刻出接觸垂直通道電晶體之接墊的位元線接觸孔洞陣列。然後，沉積與圖案化金屬層以形成用於陣列之位元線(例如4201、4202、4204、4206)。
每一位元線接觸每一相異子陣列中的一垂直柱選擇電晶體。例如，位元線4201接觸用於切口4010上方的相異子陣列中的導電柱4211之柱選擇電晶體，且接觸用於切口下方的不同相異子陣列中的另一導電柱之柱選擇電晶體(未繪示)。位元線4202接觸用於切口4010上方的相異子陣列中的導電柱4212之柱選擇電晶體，且接觸用於切口4010下方的相異子陣列中的導電柱4214之柱選擇電晶體。
第43圖係繪示例如以上搭配第27-42圖描述之製造方法的流程圖。如同流程圖所示，步驟始於在基板上形成包含交替的多個犧牲材料層與多個絕緣材料層之堆疊(步驟4301)。基板可包括積體電路基板，積體電路基板在一些情況下包含相鄰於堆疊且位於堆疊下方之邏輯電路，邏輯電路可用以實現記憶裝置之周邊電路。在形成堆疊之後，在選定的圖案中蝕刻孔洞(第一孔洞)、使資料儲存結構的材料(例如一或更多層的多層介電電荷儲存結構)襯裡式地形成於孔洞中、且然後以半導體通道材料襯裡式地形成於資料儲存結構之材料上，以形成通過堆疊之絕緣柱陣列(步驟4302)。
在此過程中，形成絕緣柱陣列之後，形成通過堆疊的孔洞陣列以形成複數組的絕緣柱與孔洞(第二孔洞)，孔洞在稍後的步驟中將會用以形成導電柱(步驟4303)。形成孔洞之後，通過孔洞移除暴露出來的犧牲材料(步驟4304)。此步驟和參照第26圖描述之步驟不同， 不同之處在於用於取代步驟之狹縫不是必須的，因此可得到更高密度的陣列佈局。
在使字元線材料沉積於移除犧牲材料而留下的孔隙中(步驟4305)之後，孔洞被重新打開，回蝕字元線材料以形成側壁上的凹室並沉積絕緣材料，接著進行反應性離子蝕刻製程以移除凹室外面的絕緣材料。反應性離子蝕刻製程亦可移除圍繞絕緣柱之半導體通道材料之側邊上的被孔洞暴露的任意氧化物(步驟4306)。接著，以導電材料填充孔洞以形成導電柱(步驟4307)。
接著，可對堆疊進行平坦化，例如使用化學機械研磨法，且然後在堆疊上形成柱選擇層，柱選擇層包含絕緣材料、導體材料與絕緣材料(步驟4308)。之後，形成垂直柱選擇電晶體，包含形成通過柱選擇層且對齊導電柱之孔洞(步驟4309)。接著，使閘極氧化物與通道材料襯裡式地形成於孔洞之側壁上，且然後以絕緣體填充孔洞。回蝕絕緣體，在垂直柱選擇電晶體的頂部上形成接墊(步驟4310)。接著，蝕刻柱選擇層以定義如前所述之用於相異子陣列之柱選擇閘極(步驟4311)。最後，執行位元線結構與其他後端製程以完成裝置(步驟4312)。
一般而言，第43圖繪示用以製造垂直記憶結構之方法的另一示例，包含形成包括堆疊的區塊(堆疊包含交替的絕緣材料層與字元線材料層)、以及形成複數個相異的包含交替的導電柱與絕緣柱之柱體組(交替的導電柱與絕緣柱配置於陣列中且貫穿堆疊)。此外，製造方法包含形成設置於絕緣柱與字元線材料層之交叉點的字元線材料層 之內表面上的資料儲存結構。方法亦包含在絕緣柱與字元線材料層之交叉點形成介於絕緣柱與資料儲存結構之間的半導體通道材料。半導體通道材料可以是弓形的層，弓形的層繞著絕緣柱之弓形外表面延伸，且在兩側接觸相鄰的導電柱，以可在接點建立源極/汲極端子的方式。此外，方法致使在堆疊上的柱選擇層中形成複數個導電條帶。對應於陣列之每一相異子陣列，複數個導電條帶包含作為閘極的一對應導電條帶，閘極用於相異子陣列之複數個垂直通道結構。再者，方法包含在堆疊上方的柱選擇層上形成位元線導體。在此處描述的實施例中，每一位元線導體具有接觸結構，接觸結構連接至堆疊中的陣列之每一相異子陣列中的一垂直通道電晶體。
用以實現記憶陣列之積體電路記憶結構可以第55-56圖之示意圖表示，亦可以多個步驟製造，可參照第44-50圖來理解這些步驟中的一些步驟。第44-50圖係繪示替代實施例之製造方法中的多個階段，其中半導體通道材料在垂直方向是不連續的，切斷陣列中的漏電路徑(current leakage paths)。此製造方法進行到類似前述第3A圖之階段，其中形成將要用以形成絕緣柱之孔洞陣列。
第44圖係繪示在第3A圖之後的製程階段中的次組件，在形成將要用以形成絕緣柱之孔洞4401、4402之後，對犧牲材料層(311至315)進行回蝕以形成淺凹室(例如4411、4412)。對於有犧牲材料與氮化矽的實施例而言，適合用以形成凹室的配方可包含使用H3PO4溶液或控制時間的選擇性反應性離子蝕刻。凹室提供內凹的空 腔以形成記憶胞之通道材料，其中犧牲材料層之側壁(例如314s)相對於相鄰絕緣材料層之側壁(例如209s、208s)是凹陷的。
第45圖係繪示在沉積氧化矽層與半導體通道材料層(例如多晶矽)、接著進行各向異性蝕刻以移除凹室之間的半導體通道材料之後的製程階段中的次組件。此步驟留下在每一階層中藉由氧化矽層(例如4510、4512)和犧牲材料層分離之被限制的半導體通道(例如4511、4513)，被限制的半導體通道在凹室內圍繞著孔洞之外表面以弓形延伸。從而，半導體通道材料在跨越絕緣材料層的區域(例如4520)中是不連續的，切斷在結構之不同階層上的記憶胞之間潛在的漏電路徑。
氧化矽層(例如4510、4512)可以是資料儲存結構的一部分，例如多層介電電荷捕捉結構之穿隧層。此外，在一些實施例中，多層介電電荷捕捉結構之額外的層可比氧化矽層更早沉積。如上所述，可在替換犧牲材料以在結構中的字元線層與絕緣柱之交叉點上的受限制的弓形區域中形成資料儲存結構之步驟期間沉積多層介電電荷捕捉結構之剩餘部分。
第46圖係為沿著列方向繪示之剖面圖，係繪示在以絕緣材料填充孔洞且進行平坦化製程(例如化學機械研磨)以形成絕緣柱4601、4602之後。
第47圖係為沿著列方向之剖面線B-B(如前述第6A圖所示之平面圖之剖面線B-B)繪示的剖面圖，在形成將要用以形成導電柱之孔洞陣列且以導體(例如n+型多晶矽)填充孔洞之後。在填充孔洞之後執行平坦化步驟，例如化學機械研磨。
第48圖係為類似第10圖之沿著剖面線B-B繪示的剖面圖，在將要用於形成柱選擇電晶體結構之絕緣層1011、犧牲層1020與絕緣層1012形成於堆疊的頂部之後的稍後的階段中。在此位置上的組合層被視為堆疊上的柱選擇層。犧牲層1020與絕緣層1011可以和堆疊中的交替的犧牲材料層與絕緣材料層使用相同材料。
第49圖係繪示正交於次組件中的位元線之剖面圖，在進行搭配第10至23B圖所述之步驟之後的製造階段，其繪示用以使垂直導電柱604連接至覆蓋的位元線4910之垂直電晶體結構4901。步驟包含使用如前所述之位於間隔中且沿著包含交替的導電柱與絕緣柱之柱體組的狹縫以用字元線材料4911、5120取代犧牲材料層，例如如前所述的堆疊之字元線層中與柱選擇層中的鎢。在此實施例中，以字元線材料4911、5120取代犧牲材料包含沉積資料儲存結構之剩餘部分，例如用於介電電荷儲存結構、電荷捕捉層(例如包含氮化矽之電荷捕捉層)、以及包含氧化鋁或其他高介電常數介電質之阻擋層。如前所述，可在形成如前所述之圍繞絕緣柱之半導體通道材料之前沉積穿隧層(例如第45圖之氧化矽層4510)。在其他實施例中，可在第45圖之階段中沉積穿隧層(例如氧化矽層4510)與電荷捕捉層，僅留下將要於取代犧牲材料之階段中沉積的阻擋層。從而，形成垂直柱選擇電晶體結構，例如垂直電晶體結構4901。垂直柱選擇電晶體結構包含閘極氧化物層4902與圍繞絕緣芯部4904之半導體通道層4903。此外，形成接墊4905以建立從接墊4905至下方的導電柱604之電流路徑。
此外，層間介電質4920、4921形成於柱選擇層結構上，且複數條位元線(例如位元線4910)形成於層間介電質上方。如圖所示，位元線接觸結構4908形成於垂直電晶體結構(4901)之接墊4905和覆蓋的位元線4910之間。在此實施例中，結構亦可包含如前所述之沿著包含交替的絕緣柱與導電柱之柱體組設置於間隔中的，以絕緣體填充之狹縫(未繪示)，其中狹縫用以在以字元線材料取代犧牲材料之步驟期間提供通往犧牲材料之路徑。當然也可使用其他提供通往犧牲材料之路徑的技術，包含前述之使用用以形成導電柱之孔洞來提供通往堆疊中的犧牲材料之路徑的技術。
在此實施例中，由於半導體通道形成於繞著絕緣柱之外表面的受限制的環中，可形成以字元線控制絕緣柱之側壁上的所有半導體通道材料區域之結構。
第50圖係繪示例如以上搭配第2-25圖描述之製造方法，以第44-49圖之方法加以調整後的流程圖。如流程圖所示，步驟始於在基板上形成包含交替的多個犧牲材料層與多個絕緣材料層之堆疊(步驟5001)。基板可包括積體電路基板，積體電路基板在一些情況下包含相鄰於堆疊且位於堆疊下方之邏輯電路，邏輯電路可用以實現記憶裝置之周邊電路。此外，堆疊可形成於導電金屬層上，例如在一些實施例中的包含源極側導體之層，如第56圖所示。在形成堆疊之後，在選定的圖案中蝕刻孔洞，以形成通過堆疊的用於絕緣柱之孔洞陣列(步驟5002)。然後，方法包含在犧牲材料層的側壁中蝕刻出凹室，且使至少部分的資料儲存結構(例如如前所述之氧化矽)與通道材料襯裡 式地形成於凹室中(步驟5003)。接著，使用各向異性蝕刻製程蝕刻孔洞內部以移除凹室外的通道材料，使犧牲材料層之間的通道材料係為不連續的，接著以絕緣材料填充孔洞(步驟5004)。流程圖中的下一步是，形成通過堆疊之導電柱陣列，導電柱陣列以一圖案配置以形成包含絕緣材料層與犧牲材料層之堆疊的區塊，區塊中有複數個柱體組沿著行方向延伸，柱體組包含延伸通過堆疊之交替的絕緣柱與導電柱(步驟5005)。
流程圖中的下一步是，方法包含在堆疊上形成犧牲層，以犧牲層上方和下方的絕緣層隔開，以用於形成柱選擇電晶體(步驟5006)。形成通過堆疊上方的犧牲層之複數個孔洞，複數個孔洞對齊對應的導電柱。以閘極介電質與半導體通道材料襯裡式地形成於孔洞的側壁上，以使半導體通道材料接觸對應的導電柱(步驟5007)。此外，可在垂直電晶體的頂部形成接墊，接墊接觸半導體通道材料以提供從對應的導電柱至接墊的電流路徑。
在第50圖之實施例中，蝕刻出通過堆疊與堆疊上方的犧牲層之複數個狹縫。狹縫沿著行方向間隔配置，例如介於每一由柱體組中八個絕緣柱與九個導電柱形成的組之間，且狹縫沿著列方向延伸跨越複數個柱體組，例如跨越四或八個柱體組。狹縫使堆疊中的犧牲材料與堆疊上方的犧牲層中的犧牲材料暴露(步驟5008)。在暴露犧牲材料後，通過狹縫移除犧牲材料且在實現於此區塊之記憶陣列的字元線與柱選擇線的位置留下孔隙(步驟5009)。然後，使字元線材料，例如鎢，沉積於移除犧牲材料所留下的孔隙中。在一些實施例中，沉 積字元線材料之前，先形成高介電常數絕緣體襯裡，或先在字元線與絕緣柱之交叉點形成一或更多層的多層電荷儲存結構(步驟5010)。在沉積字元線材料後，移除狹縫內部的剩餘材料，且在此實施例中以絕緣體填充狹縫(步驟5011)。
然後，可執行位元線結構與其他後端操作以完成裝置(步驟5012)。
第50圖之方法係基於使用沿著包括多個導電柱與多個絕緣柱之多個柱體組間隔設置的狹縫以移除犧牲材料的技術。在其他實施例中，可使用用於導電柱之孔洞以移除犧牲材料，如搭配第43圖所述之技術。
一般而言，第50圖繪示用以製造垂直記憶結構之方法的另一示例，包含形成包括堆疊的區塊(堆疊包含交替的絕緣材料層與字元線材料層)、以及形成複數個相異的包含交替的導電柱與絕緣柱之柱體組(交替的導電柱與絕緣柱配置於陣列中且貫穿堆疊)。此外，製造方法包含形成設置於絕緣柱與字元線材料層之交叉點的字元線材料層之內表面上的資料儲存結構。方法亦包含在絕緣柱與字元線材料層之交叉點形成介於絕緣柱與資料儲存結構之間的半導體通道材料。半導體通道材料可以是弓形的層，弓形的層繞著絕緣柱之弓形外表面延伸，且在兩側接觸相鄰導電柱以在接點建立源極/汲極端子。此外，方法致使在堆疊上的柱選擇層中形成複數個導電條帶。對應於陣列之每一相異子陣列，複數個導電條帶包含作為閘極的一對應導電條帶，閘極用於相異子陣列之複數個垂直通道結構。再者，方法包含在堆疊上方的 柱選擇層上形成位元線導體。在此處描述的實施例中，每一位元線導體具有接觸結構，接觸結構連接至堆疊中的陣列之每一相異子陣列中的一垂直通道電晶體。
用以實現記憶陣列之積體電路記憶結構例如可以第55-56圖之示意圖表示，且可以多個步驟製造，可參照第51-54A圖來理解這些步驟中的一些步驟。第51-54A圖係繪示一實施例之製造方法中的多個階段，其可形成如第56圖所示之電路且具有下方的源極側導體。此源極側導體可例如用於記憶體之操作，通過下方的導體對垂直導電柱施加電壓以抹除記憶胞區塊。此製造方法進行到類似前述第5B圖和第13B圖之階段，其中堆疊形成於源極線導體5205之頂部，源極線導體5205例如是可輕度摻雜之p型導電層、或可輕度摻雜之p型導電線。在結構中，導電柱604可以是n型半導體，例如n+型多晶矽，且源極線導體5205可以是半導體基板中的p型擴散或其他p型半導體。此導致pn接面1301形成於導電柱604和源極線導體5205之相交處，例如第56圖所示之接面6332。
第13B圖係為沿著列方向之剖面線B-B繪示的第11A圖之結構的剖面圖，示出替代實施例，在此實施例中，源極線導體5205，例如p型導體層，設置於堆疊下方。在結構中，導電柱604可以是n型或n+型多晶矽，且源極線導體5205可以是半導體基板中的p型擴散、或其他p型半導體。此導致pn接面1301形成於導電柱604和源極線導體5205之相交處，例如第56圖所示之接面6332。
第51圖和第52圖(相似於第14圖和第15圖)係為分別沿著剖面線A-A和B-B繪示之剖面圖，其示出有蓋層1410形成於柱選擇電晶體1210、1220、1230和1310上之後的第12圖和第13B圖。蓋層1410可以是，可作為用於稍後處理步驟之硬遮罩或其他類型保護層的氧化矽層或其他材料層。如前所述，pn接面(例如5110、1301)形成於可包含n型多晶矽之垂直導電柱(例如6601、6602、6603、604)和源極線導體5205的接觸部。在其他實施例中，pn接面可以其他方式實現，或可位於沿著源極線導體至偏壓電路之電流路徑的其他位置，偏壓電路用以施加偏壓且在記憶體操作期間用以使源極線導體之連接浮接(float)。
第53圖係繪示在中間製造階段之三維記憶區塊105之實施例的俯視平面圖(柱選擇層繪示為透明)，在形成通過堆疊之如前所述的狹縫之後，狹縫用於以字元線材料替換犧牲材料。請參照例如第16A圖和第16B圖至第21圖，以其上述的對應敘述。在此實施例中，以導體材料填充狹縫以形成連接至下方的源極線導體5205或多個源極線導體之導體填充狹縫5301、5302。根據第52圖之實施例，從導體填充狹縫5301、5302至用以形成位元線的金屬層或至堆疊上的其他圖案化導體層，形成通過層間介電質的層間接觸結構，以形成導體填充狹縫5301、5302至偏壓電路之連接。
第54A圖係繪示形成覆蓋的位元線(例如2201、2202、2204、2206)，類似第23A圖，以及覆蓋的源極線偏壓線之步驟後的結構俯視平面圖，覆蓋的源極線偏壓線5501、5502連接至導體填充狹 縫5301、5302。此步驟可包含在柱選擇電晶體接墊上沉積層間介電質、形成通過層間介電質之位元線接觸插塞和連接至導體填充狹縫的接觸結構、且然後形成位於覆蓋的圖案化導體層或多個圖案化導體層之金屬並使其圖案化以形成位元線和源極線導體。多條位元線裝配以使其接觸每一相異子陣列中最多一個垂直導體結構。從而，位元線2202於頂部接觸切口2010上方的子陣列中的垂直導體結構2213，且於底部接觸切口2010下方的垂直導體結構2215。
第54B圖係繪示例如以上搭配第2-25圖描述之製造方法，以第51-54A圖之方法加以調整後的流程圖。如流程圖所示，步驟始於在基板上的p型半導體層或複數條p型半導體線上形成包含交替的多個犧牲材料層與多個絕緣材料層之堆疊(步驟5401)。基板可包括積體電路基板，積體電路基板在一些情況下包含相鄰於堆疊且位於堆疊下方之邏輯電路，邏輯電路可用以實現記憶裝置之周邊電路。在形成堆疊之後，在選定的圖案中蝕刻孔洞，以形成通過堆疊的絕緣柱陣列，使資料儲存結構之材料(例如一或更多層的多層介電電荷儲存結構)襯裡式地形成於孔洞中，且然後使半導體通道材料襯裡式地形成於資料儲存結構之材料上(步驟5402)。流程圖中的下一步是，形成通過堆疊之導電柱陣列，導電柱陣列以一圖案配置以形成包含絕緣材料層與犧牲材料層之堆疊的區塊，區塊中有複數個柱體組沿著行方向延伸，柱體組包含延伸通過堆疊之交替的絕緣柱與導電柱(步驟5403)。在此實施例中，導電柱在對應的pn接面接觸下方的源極線導體或多個源極線導體。
流程圖中的下一步是，方法包含在堆疊上形成犧牲層，以犧牲層上方和下方的絕緣層隔開，以用於形成柱選擇電晶體(步驟5404)。形成通過堆疊上方的犧牲層之複數個孔洞，複數個孔洞對齊導電柱。以閘極介電質與半導體通道材料襯裡式地形成於孔洞的側壁上，以使半導體通道材料接觸對應的導電柱(步驟5405)。此外，可在孔洞的頂部形成接墊，接墊接觸半導體通道材料以提供從對應的導電柱至接墊的電流路徑。
在第54B圖之實施例中，蝕刻出通過堆疊與堆疊上方的犧牲層之複數個狹縫。狹縫沿著行方向間隔配置，例如介於每一由柱體組中八個絕緣柱與九個導電柱形成的組之間，且狹縫沿著列方向延伸跨越複數個柱體組，例如跨越四或八個柱體組。狹縫使堆疊中的犧牲材料與堆疊上方的犧牲層中的犧牲材料暴露(步驟5406)。在暴露犧牲材料後，通過狹縫移除犧牲材料且在實現於此區塊之記憶陣列的字元線與柱選擇線的位置留下孔隙(步驟5407)。然後，使字元線材料，例如鎢，沉積於移除犧牲材料所留下的孔隙中。在一些實施例中，沉積字元線材料之前，先形成高介電常數絕緣體襯裡，或先在字元線與絕緣柱之交叉點形成一或更多層的多層電荷儲存結構(步驟5408)。在沉積字元線材料後，移除狹縫內部的剩餘材料，且氧化字元線材料之側壁或以絕緣體襯裡式形成於字元線材料之側壁。然後，以導體，例如鎢或多晶矽(在此實施例中)填充狹縫(步驟5409)。
然後，形成接觸垂直柱選擇電晶體之接墊的位元線結構、以及接觸導體填充狹縫的源極線偏壓線結構，且可執行位元線結構與其他後端操作以完成裝置(步驟5410)。
一般而言，第54B圖繪示用以製造垂直記憶結構之方法的示例，包含形成包括源極線偏壓導體上的堆疊之區塊(堆疊包含交替的絕緣材料層與字元線材料層)、以及形成複數個相異的包含交替的導電柱與絕緣柱之柱體組(交替的導電柱與絕緣柱配置於陣列中且貫穿堆疊)。此外，製造方法包含形成設置於絕緣柱與字元線材料層之交叉點的字元線材料層之內表面上的資料儲存結構。方法亦包含在絕緣柱與字元線材料層之交叉點形成介於絕緣柱與資料儲存結構之間的半導體通道材料。半導體通道材料可以是弓形的層，弓形的層繞著絕緣柱之弓形外表面延伸，且在兩側接觸相鄰的導電柱，以在接點建立源極/汲極端子。此外，方法致使在堆疊上的柱選擇層中形成複數個導電條帶。對應於陣列之每一相異子陣列，複數個導電條帶包含作為閘極的一對應導電條帶，閘極用於相異子陣列之複數個垂直通道結構。再者，方法包含在堆疊上方的柱選擇層上形成位元線導體。在此處描述的實施例中，每一位元線導體具有接觸結構，接觸結構連接至堆疊中的陣列之每一相異子陣列中的一垂直通道電晶體。
第54B圖之方法係基於使用沿著包括多個導電柱與多個絕緣柱之多個柱體組間隔設置的狹縫以移除犧牲材料的技術。在其他實施例中，可使用用於導電柱之孔洞以移除犧牲材料，如搭配第43 圖所述之技術。此外，在其他實施例中，方法可包含限制絕緣柱之外表面上的半導體通道材料之步驟，如同前面搭配第50圖所述。
如上所述，第55-56圖係為用於AND快閃架構或NOR快閃架構記憶裝置的三維虛擬接地記憶體之電路簡圖，其可以如此處所述般實現。
第57圖係為積體電路之簡化方塊圖，在多種實施例中其可實現於單晶片或多晶片封裝(multichip packages)。積體電路5700包含如此處所述之三維虛擬接地記憶陣列5760。
記憶裝置可包含位元線解碼器5750(在一些實施例中更包含用於區塊抹除操作之源極線導體解碼器)。此外，記憶裝置包含連接至位元線5755之電路5752，用以對位元線施加偏壓以進行記憶體操作。此外，在一些實施例中，電路5752可包含用以對源極線導體(如搭配第54A圖所述)施加偏壓之電路。電路5752可裝配以選擇記憶陣列中的記憶胞與記憶胞區塊，以進行讀取、抹除與編程之記憶體操作。除了記憶陣列結構以外的電路稱為周邊電路。周邊電路可裝配以用於虛擬接地記憶架構，且可包含使複數條位元線中的至少一些位元線在記憶體操作期間被交替地作為源極側導體與汲極側導體之電路。如前所述，三維虛擬接地記憶陣列5760可在一些周邊電路或所有周邊電路上。
位元線電晶體BLT(此處亦稱為柱選擇電晶體)與字元線解碼器5763耦接至複數條字元線5764，用於對如上所述之相異子陣列中的記憶胞進行讀取、抹除與編程操作。位址提供於匯流排5765 上，以提供給BLT與字元線解碼器5763且提供給位元線解碼器5750。在此示例中，區塊5766中的感測放大器與資料輸入結構透過資料匯流排5767耦接至位元線解碼器5750。透過資料輸入線5771，資料從積體電路5700上的輸入/輸出埠，或從積體電路5700內部或外部的其他資料來源，提供給區塊5766中的資料輸入結構。
在所示的實施例中，其他電路5774被包含於積體電路中，例如通用處理器或特殊用途應用電路、或提供由可編程電阻記憶胞陣列支持的單晶片系統(system-on-a-chip)功能的模組組合。透過資料輸出線5772，資料從區塊5766中的感測放大器提供給積體電路5700上的輸入/輸出埠，或提供給積體電路5700內部或外部的其他資料目的。
裝配以用於讀取、抹除與編程之記憶體操作的控制器5769(可例如實現為偏壓配置狀態機)控制偏壓配置供應電壓之應用，例如編程、抹除與讀取電壓。偏壓配置供應電壓由區塊5768中的電壓供應器或多個電壓供應器所產生或提供。
控制器可實現為現有技術已知的特殊用途邏輯電路。在替代的實施例中，控制器包含通用處理器，通用處理器可實現於相同的積體電路上，其可執行電腦程式以控制裝置之操作。在另一些實施例中，可利用特殊用途邏輯電路與通用處理器之組合以實現控制器。
控制器可包含控制讀取、編程與抹除操作之邏輯，包含應用下表所示之偏壓。表1包含用於如第55圖所示之三維虛擬接地陣列的偏壓，具有垂直方向上不連續或連續的通道材料。表2包含用於 如第56圖所示之三維虛擬接地陣列的偏壓，具有垂直方向上連續的通道材料於柱體中。
Figure 110126080-A0305-02-0048-1
Figure 110126080-A0305-02-0048-3
Figure 110126080-A0305-02-0049-4
此處描述一些示出製造方法之多個實施例的流程圖。就此處所有流程圖而言，在不影響所達成的功能的情況下，讀者將能理解許多步驟可被結合、同時進行或以不同的次序進行。在一些情況下，如同讀者將能理解的，只有在做出某些其他改變時，多個步驟之重新排列才會達成相同功效。在其他情況下，如同讀者將能理解的，只有在滿足某些狀態時，多個步驟之重新排列才會達成相同功效。而且，讀者將能理解此處的流程圖僅示出和理解本技術相關的一些步驟，且將能理解多個用以達成其他功能的額外步驟可進行於所示之步驟之前、之後或之間。
此處描述之製造方法包含製造垂直記憶結構之方法示例，包含：形成包含堆疊之區塊，堆疊包含交替的絕緣材料層與字元線層；形成通過堆疊且包含交替的多個導電柱與多個絕緣柱之複數個相異柱體組，複數個相異柱體組中的導電柱配置於陣列中且在陣列之複數個相異子陣列中，每一相異子陣列包含複數個柱體組中的至少一相異柱體組；形成設置於複數個相異柱體組中的絕緣柱和字元線材料層之交叉點的字元線材料層之內表面上的資料儲存結構；形成介於複數個相異柱體組中的絕緣柱和資料儲存結構之間且位於複數個相異柱體組中的絕緣柱和字元線材料層之交叉點上的半導體通道材料，半導體通道材料繞著複數個相異柱體組中的絕緣柱之外表面延伸，且於複數個相異柱體組之兩側接觸相鄰導電柱；在堆疊上的柱選擇層中形成複數個導電條帶，包含對應於陣列之每一相異子陣列的一對應導電條帶，且包含對應於陣列之每一相異子陣列的複數個垂直通道結構，垂直通道結構通過對應導電條帶且接觸相異子陣列中的個別導電柱；以及形成設置於堆疊上的柱選擇層上的複數個位元線導體，每一位元線導體具有連接至每一相異子陣列中的複數個垂直通道電晶體中的一垂直通道電晶體之接觸結構。
本揭露描述製造方法之多個示例，其中半導體通道材料係為沿著第一絕緣柱之外表面的弓形層。
本揭露描述製造方法之多個示例，其中形成區塊包括形成包含交替的多個犧牲材料層和多個絕緣材料層之堆疊，以及以字元線材料取代犧牲材料。
本揭露描述製造方法之多個示例，其中形成區塊包括：形成包含交替的多個犧牲材料層和多個絕緣材料層之堆疊、蝕刻出通過堆疊的複數個第一孔洞、使複數個第一孔洞襯有資料儲存結構之材料、使資料儲存結構之材料襯有半導體通道材料、以及以絕緣材料填充複數個第一孔洞以形成絕緣柱；蝕刻出通過堆疊的複數個第二孔洞，且以導電材料填充複數個第二孔洞以形成導電柱；在堆疊上形成犧牲層，以絕緣材料隔開犧牲層和堆疊，且以絕緣材料覆蓋犧牲層；形成通過堆疊上的犧牲層之複數個第三孔洞，複數個第三孔洞對齊導電柱，且在複數個第三孔洞中形成電流接觸於對應導電柱之一層閘極介電質與半導體通道結構；蝕刻出通過堆疊與堆疊上的犧牲層之狹縫，狹縫設置於多組導電柱之間，多組導電柱沿著行方向具有X個導電柱，且狹縫沿著第二方向延伸跨越複數行中的Y行，狹縫使堆疊中的犧牲材料暴露；移除通過狹縫暴露之犧牲材料，以在堆疊中犧牲材料層的位置與堆疊上犧牲層的位置形成孔隙；以及在孔隙中沉積字元線材料，以在堆疊中形成字元線材料層且在堆疊上形成導電材料層(將狹縫用於閘極取代)。
本揭露描述製造方法之多個示例，其中形成區塊包括：形成包含交替的多個犧牲材料層和多個絕緣材料層之堆疊；蝕刻出通過堆疊的複數個第一孔洞、使複數個第一孔洞襯有資料儲存結構之材 料、使資料儲存結構之材料襯有半導體通道材料、以及以絕緣材料填充複數個第一孔洞以形成絕緣柱；蝕刻出通過堆疊的複數個第二孔洞；移除通過第二孔洞暴露之犧牲材料以在堆疊中犧牲材料層的位置形成孔隙；在孔隙中沉積字元線材料以在堆疊中形成字元線材料層，且在暴露於第二孔洞中的字元線材料層之側壁上形成絕緣體；回蝕第二孔洞中的絕緣材料以暴露在相鄰第一孔洞中襯在絕緣柱上的半導體通道材料；以導電材料填充再打開的第二孔洞，以形成導電柱；在堆疊上形成導電層，以絕緣材料隔開導電層和堆疊導電層，且以絕緣材料覆蓋導電層；形成通過堆疊上的導電層之複數個第三孔洞，第三孔洞對齊導電柱，且在複數個第三孔洞中形成電流接觸於對應導電柱之一層閘極介電質與半導體通道結構；以及蝕刻堆疊上的導電材料層以定義出複數個導電條帶。
本揭露描述製造方法之多個示例，其中形成區塊包括：形成包含交替的多個犧牲材料層和多個絕緣材料層之堆疊；蝕刻出通過堆疊的複數個第一孔洞；蝕刻以使暴露的犧牲材料層之側壁相對於暴露的絕緣材料層之側壁而凹陷；以及使資料儲存結構之材料襯裡式形成於凹室中凹陷的側壁上，且使半導體通道材料襯裡式形成於資料儲存結構之材料上，且以絕緣材料填充孔洞以形成絕緣柱。
本揭露描述製造方法之多個示例，包括：在填充孔洞之前蝕刻孔洞中的半導體通道材料，以使其在犧牲材料層之間不連續。本揭露描述製造方法之多個示例，包括：蝕刻出通過堆疊的複數個第二孔洞，且以導電材料填充孔洞已形成導電柱；在堆疊上形成犧牲層， 以絕緣材料隔開犧牲層和堆疊，且以絕緣材料覆蓋犧牲層；形成通過堆疊上方的犧牲層之複數個第三孔洞，第三孔洞對齊導電柱，且在複數個第三孔洞中形成電流接觸於對應導電柱之一層閘極介電質與半導體通道結構；蝕刻出通過堆疊與堆疊上方的犧牲層之狹縫，狹縫設置於多組導電柱之間，多組導電柱沿著行方向具有X個導電柱，且狹縫沿著第二方向延伸跨越複數行中的Y行，狹縫使堆疊中的犧牲材料暴露；移除通過狹縫暴露之犧牲材料，以在堆疊中犧牲材料層的位置與堆疊上犧牲層的位置形成孔隙；在孔隙中沉積字元線材料，以在堆疊中形成字元線材料層且在堆疊上形成導電材料層；以及蝕刻堆疊上的導電材料層以定義出複數個導電條帶。
本揭露描述製造方法之多個示例，包括：在堆疊下方形成導電層，其中包含礁體的導電柱與絕緣柱之複數個相異柱體組中的導電柱通過pn接面連接至導電層。
本揭露描述製造方法之多個示例，包括：形成導體填充狹縫，導體填充狹縫沿著包含交替的導電柱與絕緣柱之複數個柱體組設置於間隔中，且導體填充狹縫延伸通過堆疊以接觸堆疊下方的導電層，導體填充狹縫沿著正交於包含交替的導電柱與絕緣柱之複數個柱體組之方向而伸長。
本揭露描述製造方法之多個示例，包括：導電柱包含n型半導體，且堆疊下方的導電層包含p型半導體。本揭露描述製造方法之多個示例，其中區塊中的導電柱設置於沿著行方向延伸之複數個行與沿著列方向延伸之複數個列中，絕緣柱設置於行中相鄰導電柱之 間，且藉由在堆疊上的導電材料層中蝕刻出切口，以使導電條帶和相鄰導電條帶分開，切口位於多行導電柱之間以定義出導電條帶。本揭露描述製造方法之多個示例，其中區塊包含介於相異子陣列之間的虛設導電柱行，且藉由在堆疊上的導電材料層中且在虛擬導電柱行上蝕刻出切口，以使導電條帶和相鄰導電條帶分開，以定義導電條帶。本揭露描述製造方法之多個示例，其中字元線材料層具有相鄰於絕緣柱之側表面，其相對於相鄰絕緣材料層之側表面係為凹陷的，以形成介於絕緣材料層之間的凹室，且其中半導體通道材料與資料儲存結構設置於凹室中。
本揭露描述製造方法之多個示例，其中複數個字元線材料層、複數個導電條帶與複數條位元線配置於虛擬接地記憶架構中。
本揭露描述製造方法之多個示例，其中資料儲存結構包含多層電荷捕捉結構。
本揭露描述製造方法之多個示例，包括：在堆疊中的字元線材料層上形成第二絕緣材料襯裡，第二絕緣材料具有比堆疊中的複數個絕緣材料層之絕緣材料更高的介電常數。
本揭露提供適合高密度與高容量儲存之三維記憶結構。結構之實施例之多個特徵包含用於源極/汲極接觸結構的垂直導體柱之縱軸沿著行方向對齊柱體組。多個實施例包含介於位元線選擇線之間的切口，切口對齊於虛設絕緣柱與虛設導體柱行上。
在多個實施例中，高介電常數介電質材料(介電常數K大於7)使得用於源極/汲極接觸結構之垂直導體柱隔離於字元線材料。
在多個實施例中，通道沿著垂直軸或Z軸係為不連續的。
在多個實施例中，在正交於柱體組之方向的方向上，用於源極/汲極接觸結構之垂直導體柱的寬度小於絕緣柱的寬度。
雖然已以上述較佳實施例與示例揭露本發明，然應理解的是，這些示例僅作為說明用途，並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可做出多種更動與組合。本發明的保護範圍由後附的申請專利範圍加以界定。
101-1~101-8:絕緣柱
102-1~102-9:導電柱
103-1~103-8:半導體通道材料與記憶元件
105:三維記憶區塊

Claims (23)

  1. 一種垂直記憶結構，包含：一堆疊，包含交替的多個絕緣材料層與多個字元線材料層；一柱體組，設置為通過該堆疊且包含之交替的多個導電柱與多個絕緣柱，該柱體組至少包含一第一導電柱、相鄰於該第一導電柱之一第一絕緣柱與相鄰於該第一絕緣柱之一第二導電柱，其中該第一絕緣柱之一外表面在平行於該些字元線材料層之一平面上係為弓形的(arcuate)；多個資料儲存結構，設置於該第一絕緣柱與該些字元線材料層的多個交叉點上的該些字元線材料層之多個內表面上；以及一半導體通道材料，介於該第一絕緣柱與該些資料儲存結構之間且在該第一絕緣柱與該些字元線材料層的該些交叉點上，該半導體通道材料圍繞著該第一絕緣柱之該外表面延伸且接觸該第一導電柱與該第二導電柱。
  2. 如請求項1所述之垂直記憶結構，其中相鄰於該第一絕緣柱的該些字元線材料層之該些內表面相對於相鄰於該第一絕緣柱的該些絕緣材料層之多個內表面是凹陷的，以形成介於該些絕緣材料層之間的多個凹室，且其中該半導體通道材料與該些資料儲存結構設置於該些凹室中。
  3. 如請求項2所述之垂直記憶結構，其中設置於該些凹室中的該半導體通道材料係為在一垂直方向上不連續的且跨越該些絕緣材料層。
  4. 如請求項1所述之垂直記憶結構，其中該柱體組更包含：相鄰於該第二導電柱之一第二絕緣柱與相鄰於該第二絕緣柱之一第三導電柱，該垂直記憶結構更包含：多個資料儲存結構，設置於該第二絕緣柱與該些字元線材料層的多個交叉點上的該些字元線材料層之多個內表面上；以及一半導體通道材料，介於該第二絕緣柱與該些資料儲存結構之間且在該第二絕緣柱與該些字元線材料層的該些交叉點上，該半導體通道材料圍繞著該第二絕緣柱之一外表面延伸以接觸該第二導電柱與該第三導電柱。
  5. 如請求項1所述之垂直記憶結構，更包含：一導電條帶，覆蓋該堆疊；複數個垂直通道電晶體，通過該導電條帶且分別接觸該柱體組中的該些導電柱；複數個位元線導體，設置於該複數個垂直通道電晶體上方的一層，且分別接觸該複數個垂直通道電晶體。
  6. 如請求項1所述之垂直記憶結構，包含複數個該柱體組，複數個該柱體組設置為通過該堆疊且包含之交替的多個該導電柱與多個該絕緣柱，複數個該柱體組中的多個該導電柱配置於一陣列中，複數個該柱體組包括該柱體組。
  7. 如請求項6所述之垂直記憶結構，其中該陣列中的複數個該柱體組配置為複數個相異子陣列，該複數個相異子陣列中的每一者包含複數個該柱體組中的至少一該柱體組，且該垂直記憶結構更包含：複數個導電條帶，設置於該堆疊上方的一柱選擇層中，包含對應於該陣列之該複數個相異子陣列中的每一者的一對應導電條帶，且包含對應於該陣列之該複數個相異子陣列中的每一者的複數個垂直通道結構，該複數個垂直通道結構通過該對應導電條帶且分別接觸該複數個相異子陣列中的該些導電柱；以及複數個位元線導體，設置於該堆疊上的該柱選擇層上，該複數個位元線導體中的每一者具有多個接觸結構，該些接觸結構連接至該複數個相異子陣列中的每一者中的複數個垂直通道電晶體中的一垂直通道電晶體。
  8. 如請求項7所述之垂直記憶結構，更包含：一導電層，位於該堆疊下方，其中複數個該柱體組中的該些導電柱通過一pn接面連接至該導電層；以及多個導體填充狹縫，設置於沿著複數個該柱體組之多個間隔中，且延伸通過該堆疊以接觸該堆疊下方的該導電層，該些導體填充狹縫沿著正交於複數個該柱體組的一方向伸長。
  9. 如請求項8所述之垂直記憶結構，其中複數個該柱體組中的該些導電柱包含n型半導體且該堆疊下方的該導電層包含p型半導體。
  10. 如請求項1所述之垂直記憶結構，包含：複數個該柱體組，複數個該柱體組設置為通過該堆疊且包含交替的多個該導電柱與多個該絕緣柱，複數個該柱體組中的該些導電柱配置於一陣列中，複數個該柱體組包括該柱體組，其中該陣列中的複數個該柱體組配置為複數個相異子陣列，該複數個相異子陣列中的每一者包含複數個該柱體組中的至少一該柱體組，且該垂直記憶結構更包含：複數個導電條帶，該複數個導電條帶被該堆疊上方的一柱選擇層中的多個間隙隔開，該複數個導電條帶包含對應於該陣列之該複數個相異子陣列中的每一者的一對應導電條帶，且包含對應於該陣列之該複數個相異子陣列中的每一者的複數個垂直通道結構，該複數個垂直通道結構通過該對應導電條帶且分別接觸該複數個相異子陣列中的該些導電柱；複數個交替的虛設導電柱和虛設絕緣柱，設置為通過該堆疊、排成一排且對齊用以隔開該複數個導電條帶中的多個導電條帶之該些間隙；複數個位元線導體，設置於該堆疊上的該柱選擇層上，該複數個位元線導體中的每一者具有多個接觸結構，該些接觸結構連接至該複數個相異子陣列中的每一者中的複數個垂直通道電晶體中的一垂直通道電晶體。
  11. 如請求項10所述之垂直記憶結構，其中該複數個交替的虛設導電柱和虛設絕緣柱與複數個該柱體組配置成一規則的陣列。
  12. 如請求項7所述之垂直記憶結構，其中該些字元線材料層、該複數個導電條帶與該複數個位元線導體係配置於一虛擬接地記憶架構中。
  13. 如請求項1所述之垂直記憶結構，其中介於該些絕緣柱與該些資料儲存結構之間的該半導體通道材料在該堆疊中的該些字元線材料層之間係為不連續的。
  14. 一種垂直記憶結構，包含：一堆疊，包含交替的多個絕緣材料層與多個字元線材料層；複數個相異柱體組，包含交替的多個柱狀導電柱與多個柱狀絕緣柱，該複數個相異柱體組設置為通過該堆疊，該複數個相異柱體組中的該些導電柱配置於一陣列中且於該陣列之複數個相異子陣列中，該複數個相異子陣列中的每一者包含該複數個相異柱體組中的至少一相異柱體組，該複數個相異柱體組中的每一者至少包含一第一導電柱、相鄰於該第一導電柱之一第一絕緣柱、與相鄰於該第一絕緣柱之一第二導電柱；多個資料儲存結構，設置於該複數個相異柱體組中的該些絕緣柱和該些字元線材料層之多個交叉點上的該些字元線材料層之多個內表面上； 一半導體通道材料，介於該複數個相異柱體組中的該些絕緣柱和該些資料儲存結構之間且位於該複數個相異柱體組中的該些絕緣柱和該些字元線材料層之該些交叉點，該半導體通道材料繞著該複數個相異柱體組中的該些絕緣柱之多個外表面延伸且於該複數個相異柱體組之兩側接觸相鄰的該些導電柱；複數個導電條帶，設置於該堆疊上的一柱選擇層中，該複數個導電條帶包含對應於該陣列之該複數個相異子陣列中的每一者的一對應導電條帶，且包含對應於該陣列之該複數個相異子陣列中的每一者的複數個垂直通道結構，該複數個垂直通道結構通過該對應導電條帶且分別接觸對應的一相異子陣列中的該些導電柱；以及複數個位元線導體，設置於該堆疊上的該柱選擇層上，該複數個位元線導體中的每一者具有連接至該複數個相異子陣列中的每一者中的複數個垂直通道電晶體中的一垂直通道電晶體之多個接觸結構。
  15. 如請求項14所述之垂直記憶結構，其中該些絕緣柱之該些外表面在平行於該些字元線材料層之一平面上係為弓形的。
  16. 如請求項14所述之垂直記憶結構，其中相鄰於該些絕緣柱的該些字元線材料層之該些內表面相對於相鄰於該些絕緣柱的該些絕緣材料層之多個內表面是凹陷的，以形成介於該 些絕緣材料層之間的多個凹室，且其中該半導體通道材料與該些資料儲存結構設置於該些凹室中。
  17. 如請求項16所述之垂直記憶結構，其中設置於該些凹室中的該半導體通道材料在跨越該些絕緣材料層的一垂直方向上係為不連續的。
  18. 如請求項14所述之垂直記憶結構，更包含：一導電層，設置於該堆疊下方，其中該複數個相異柱體組中的該些導電柱通過一pn接面連接該導電層；以及多個導體填充狹縫，沿著該複數個相異柱體組設置於多個間隔中，且延伸通過該堆疊以接觸該堆疊下方的該導電層，該些導體填充狹縫在正交於該複數個相異柱體組的一方向上伸長。
  19. 如請求項18所述之垂直記憶結構，其中該些導電柱包含n型半導體，且該堆疊下方的該導電層包含p型半導體。
  20. 如請求項14所述之垂直記憶結構，其中該複數個導電條帶被該堆疊上的該柱選擇層中的多個間隙隔開，且該垂直記憶結構包含：複數個交替的虛設導電柱與虛設絕緣柱，設置為通過該堆疊，排成一排且對齊用以隔開該複數個導電條帶中的多個導電條帶之該些間隙。
  21. 如請求項14所述之垂直記憶結構，其中該些字元線材料層、該複數個導電條帶與該複數個位元線導體係配置於一虛擬接地記憶架構中，且該垂直記憶結構包含多個周邊電路以 在多個記憶體操作期間使該複數條位元線導體中的至少一些位元線導體被交替地作為一源極側導體與一汲極側導體。
  22. 如請求項14所述之垂直記憶結構，其中介於該些絕緣柱與該些資料儲存結構之間的該半導體通道材料在該堆疊中的該些字元線材料層之間係為不連續的。
  23. 如請求項14所述之垂直記憶結構，其中該複數個相異柱體組中的一特定相異柱體組包含N+1個該導電柱與N個該絕緣柱，該特定相異柱體組包含N個記憶胞堆疊。
TW110126080A 2021-04-14 2021-07-15 垂直記憶結構 TWI783576B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/230,114 US11916011B2 (en) 2021-04-14 2021-04-14 3D virtual ground memory and manufacturing methods for same
US17/230,114 2021-04-14

Publications (2)

Publication Number Publication Date
TW202240866A TW202240866A (zh) 2022-10-16
TWI783576B true TWI783576B (zh) 2022-11-11

Family

ID=82693699

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110126080A TWI783576B (zh) 2021-04-14 2021-07-15 垂直記憶結構

Country Status (5)

Country Link
US (2) US11916011B2 (zh)
JP (1) JP7110531B1 (zh)
KR (1) KR102617862B1 (zh)
CN (1) CN115206990A (zh)
TW (1) TWI783576B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340369A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory
US20160141299A1 (en) * 2014-11-19 2016-05-19 Macronix International Co., Ltd. Vertical and 3d memory devices and methods of manufacturing the same
US20160329341A1 (en) * 2014-09-19 2016-11-10 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
TW201939717A (zh) * 2018-03-19 2019-10-01 日商東芝記憶體股份有限公司 半導體裝置
US20200098784A1 (en) * 2018-09-20 2020-03-26 Toshiba Memory Corporation Semiconductor memory

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2619663C3 (de) 1976-05-04 1982-07-22 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung
US4987090A (en) 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
JP3073645B2 (ja) 1993-12-27 2000-08-07 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US6107882A (en) 1997-12-11 2000-08-22 Lucent Technologies Inc. Amplifier having improved common mode voltage range
US5963803A (en) 1998-02-02 1999-10-05 Advanced Micro Devices, Inc. Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths
US6960499B2 (en) 1998-02-24 2005-11-01 Texas Instruments Incorporated Dual-counterdoped channel field effect transistor and method
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6829598B2 (en) 2000-10-02 2004-12-07 Texas Instruments Incorporated Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6703661B2 (en) 2001-12-27 2004-03-09 Ching-Yuan Wu Contactless NOR-type memory array and its fabrication methods
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
JP4620943B2 (ja) 2003-10-16 2011-01-26 キヤノン株式会社 積和演算回路及びその方法
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US7057216B2 (en) 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US20050287793A1 (en) 2004-06-29 2005-12-29 Micron Technology, Inc. Diffusion barrier process for routing polysilicon contacts to a metallization layer
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US7646041B2 (en) 2006-12-04 2010-01-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20100007229A (ko) 2008-07-11 2010-01-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20080091416A (ko) 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
US8860124B2 (en) 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
JP5317742B2 (ja) 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101028994B1 (ko) 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
JP2011065693A (ja) 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
US8154128B2 (en) 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
US8275728B2 (en) 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer
US8311965B2 (en) 2009-11-18 2012-11-13 International Business Machines Corporation Area efficient neuromorphic circuits using field effect transistors (FET) and variable resistance material
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
JP2011165815A (ja) * 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
US8331127B2 (en) 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US20110297912A1 (en) 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US20120044742A1 (en) 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8432719B2 (en) 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP5603834B2 (ja) * 2011-06-22 2014-10-08 株式会社東芝 半導体記憶装置及びその製造方法
JP5722180B2 (ja) 2011-09-26 2015-05-20 株式会社日立製作所 不揮発性記憶装置
US9698185B2 (en) 2011-10-13 2017-07-04 Omnivision Technologies, Inc. Partial buried channel transfer device for image sensors
KR101965709B1 (ko) 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
US9082656B2 (en) 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
US9430735B1 (en) 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US8981445B2 (en) 2012-02-28 2015-03-17 Texas Instruments Incorporated Analog floating-gate memory with N-channel and P-channel MOS transistors
JP5998521B2 (ja) 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
US9019771B2 (en) 2012-10-26 2015-04-28 Macronix International Co., Ltd. Dielectric charge trapping memory cells with redundancy
US20140149773A1 (en) 2012-11-29 2014-05-29 Agency For Science, Technology And Research Latch circuit and data processing system
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR20140113024A (ko) 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
KR102179899B1 (ko) 2013-08-05 2020-11-18 삼성전자주식회사 뉴로모픽 시스템 및 그 구현 방법
WO2015053009A1 (ja) 2013-10-11 2015-04-16 シャープ株式会社 半導体装置
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
JP6084246B2 (ja) * 2014-05-21 2017-02-22 マクロニクス インターナショナル カンパニー リミテッド ３ｄ独立二重ゲートフラッシュメモリ
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
KR102134607B1 (ko) * 2014-06-05 2020-07-17 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 수직 채널 낸드 내의 스트링 선택 라인/접지 선택 라인 게이트 산화물
KR102211222B1 (ko) * 2014-06-09 2021-02-03 매크로닉스 인터내셔널 컴퍼니 리미티드 계단형 서브스택 층간 커넥터들을 갖는 3차원 적층형 집적 회로 장치
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9536969B2 (en) 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9431099B2 (en) 2014-11-11 2016-08-30 Snu R&Db Foundation Neuromorphic device with excitatory and inhibitory functionalities
US9356074B1 (en) 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
KR20160073847A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
KR20160122531A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US9934463B2 (en) 2015-05-15 2018-04-03 Arizona Board Of Regents On Behalf Of Arizona State University Neuromorphic computational system(s) using resistive synaptic devices
KR101701250B1 (ko) 2015-08-03 2017-02-01 서울대학교산학협력단 딥 빌리프 네트워크를 위한 복수 레이어가 적층된 뉴런 어레이 및 뉴런 어레이 동작 방법
US9589982B1 (en) 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
KR102461082B1 (ko) 2015-09-22 2022-11-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10115732B2 (en) 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR102505695B1 (ko) 2016-03-18 2023-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 사용한 시스템
KR20170115146A (ko) 2016-04-04 2017-10-17 삼성전자주식회사 반도체 메모리 장치
JP2017195275A (ja) 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR102508532B1 (ko) 2016-05-02 2023-03-09 삼성전자주식회사 감지 증폭기 및 이를 포함하는 메모리 장치
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR20180073161A (ko) 2016-12-22 2018-07-02 삼성전자주식회사 수직형 메모리 장치
US10403637B2 (en) 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US10461185B2 (en) * 2017-12-22 2019-10-29 Micron Technology, Inc. Assemblies having conductive structures along pillars of semiconductor material
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US20190244662A1 (en) 2018-02-02 2019-08-08 Macronix International Co., Ltd. Sum-of-products array for neuromorphic computing system
US10242737B1 (en) 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US10381376B1 (en) 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same
JP7070190B2 (ja) 2018-07-18 2022-05-18 株式会社デンソー ニューラルネットワーク回路
US11018151B2 (en) 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10916560B2 (en) 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
US11069704B2 (en) 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11195847B2 (en) 2019-05-15 2021-12-07 Macronix International Co., Ltd. Memory device and method for forming the same
TWI738202B (zh) 2019-06-03 2021-09-01 旺宏電子股份有限公司 三維快閃記憶體及其陣列佈局
KR20210000208A (ko) 2019-06-24 2021-01-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
KR20220000581A (ko) * 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150340369A1 (en) * 2014-05-21 2015-11-26 Macronix International Co., Ltd. 3d independent double gate flash memory
US20160329341A1 (en) * 2014-09-19 2016-11-10 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
US20160141299A1 (en) * 2014-11-19 2016-05-19 Macronix International Co., Ltd. Vertical and 3d memory devices and methods of manufacturing the same
TW201939717A (zh) * 2018-03-19 2019-10-01 日商東芝記憶體股份有限公司 半導體裝置
US20200098784A1 (en) * 2018-09-20 2020-03-26 Toshiba Memory Corporation Semiconductor memory

Also Published As

Publication number Publication date
CN115206990A (zh) 2022-10-18
US11916011B2 (en) 2024-02-27
US20240153869A1 (en) 2024-05-09
TW202240866A (zh) 2022-10-16
JP2022163671A (ja) 2022-10-26
KR20220142314A (ko) 2022-10-21
US20220336347A1 (en) 2022-10-20
KR102617862B1 (ko) 2023-12-27
JP7110531B1 (ja) 2022-08-02

Similar Documents

Publication Publication Date Title
KR102561732B1 (ko) 3차원 메모리 장치의 쓰루 어레이 컨택 구조
US20210313348A1 (en) 3-dimensional nor memory array with very fine pitch: device and method
CN110957327B (zh) 存储器装置及其制造方法
TWI452678B (zh) 半導體記憶裝置
US8203187B2 (en) 3D memory array arranged for FN tunneling program and erase
CN109801922B (zh) 一种形成三维存储器的方法及三维存储器
CN112133701A (zh) 三维半导体存储器件
CN106601752A (zh) 三维半导体存储装置和竖直集成电路装置
KR102641739B1 (ko) 3차원 반도체 메모리 장치
JP2019087747A (ja) ３次元半導体メモリ装置
KR20170008198A (ko) 게이트 하단 격리를 가진 트랜지스터 디바이스 및 그 제조 방법
US11557603B2 (en) Semiconductor devices
KR102587153B1 (ko) 3차원 메모리 디바이스 및 그 제조 방법
US9960046B2 (en) Methods of manufacturing semiconductor device having a blocking insulation layer
CN113178455A (zh) 存储器器件和用于形成存储器器件的方法
KR20180090932A (ko) 3차원 반도체 메모리 소자
JP2011165972A (ja) 不揮発性半導体記憶装置
TWI783418B (zh) 垂直記憶體結構及製造其之方法
TWI783576B (zh) 垂直記憶結構
KR20210015172A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20210018578A (ko) 반도체 메모리 소자
KR102622628B1 (ko) 3차원 적층형 디램 어레이 및 그 제조방법
CN220476237U (zh) Nor型存储器件
US20230189520A1 (en) Split gate non-volatile memory cells, hv and logic devices with finfet structures, and method of making same
TW202343758A (zh) 記憶裝置